TW541545B - Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data - Google Patents

Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data Download PDF

Info

Publication number
TW541545B
TW541545B TW090130386A TW90130386A TW541545B TW 541545 B TW541545 B TW 541545B TW 090130386 A TW090130386 A TW 090130386A TW 90130386 A TW90130386 A TW 90130386A TW 541545 B TW541545 B TW 541545B
Authority
TW
Taiwan
Prior art keywords
data
order
data path
path
patent application
Prior art date
Application number
TW090130386A
Other languages
English (en)
Inventor
Chang-Sik Yoo
Kye-Hyun Kyung
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW541545B publication Critical patent/TW541545B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Description

541545 A7 B7
、發明説明（
發明背景 1 ·發明領域 本發明與半導體记憶體裝置領域有關，尤其，本發明與 一種具有分布於預先擷取資料路徑邏輯中之預先擷取資料 排序之記憶體裝置及排序預先擴取資料之方法有關。 2 ·相關技藝說明 電子裝置使用記憶體裝置來儲存資料。由於持續有製造 更加速電子裝置的競爭壓力，因而通常會發現到記憶體裝 置會限制整個裝置的速度。的確，有時候記憶體裝置的運 作需要自己的内部時脈，而其内部時脈比整個裝置的外部 時脈慢。並且，由於持續有製造大容量裝置的競爭壓力， 因而有製k大谷f S己憶體的壓力，而這會進一步限制記憶 體的速度。 圖1顯示先前技藝記憶體裝置100的實例。雖然本份說明 書有解說重要零件，但是可在一些參考文件中找到更詳細 的說明，如美國專利案號#6，115,321。 記憶體裝置100包括記憶單元陣列（MCA) 102。陣列102 具有圮憶早元，如記憶單元1 〇 4。一個資料位元係儲存在每 個圮憶早元1 0 4中。記憶單元被排列在列（如字線1 〇 $)與行 108的交叉點上。行108也稱為本地輸入/輸出（1/〇)線 108 ° 一些本地I/O線108於單一本地感測放大器LS/A 110A終 止。提供一些本地感測放大器，其類似於LS/A 110A。每個 本地感測放大器均提供一條全域I/〇 (G1〇bal !/〇 ; GI〇)線 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 541545
路。圖中將八條Gl〇線路標示為114A至114H。 從記憶體裝置1 〇 〇讀取資料時需要將記憶單元丨〇 4中儲存 的位元輸出至其中一條GI〇線114，並且輸出至DQ觸點區 120。所有的DQ觸點區12〇均會將其資料饋送至快取記憶 把122 ’或需要資料儲存的其他種類電子裝置。 在如記憶體裝置1〇〇之類的記憶體裝置中，先前技藝已藉 由預先擷取要讀取的資料來解決速度的問題。這意謂著^ 對單一 DQ觸點區從記憶體裝置1〇〇同時讀取許多資料，以 響應單一位址輸入。這是一種核心dram作業。 運用預先擷取時，當從GI0線114輸出資料時，需要將資 料排序才把輸出至D Q觸點區。若不先排序，則電子裝置 從記憶體裝置讀取資料時，可能必須等待太長的時間才能 接收到必要的資料。 資料排序係在記憶體裝置1〇〇中達成，其方式是使來自於 记憶單元1 1 0的所有GIO線路1 14A至1 14H —起延伸到資料 足序組塊1 1 8，之後才延伸到D Q觸點區1 2 0。組塊1 1 8接收 八個輸入（每個輸入均來自於每條資料路徑），並且以期望的 順序（受到排序信號支配）輸出相同的八個輸入。 然後’藉由序列化組塊1 1 9序列化已排序資料。組塊1 1 9 接收所有的輸入，並且輸入逐一輸出至D Q觸點區丨2 〇。 現在請參考圖2，圖中顯示資料定序組塊118的部件118-1。顯而易見，圖中所示的部件1 1 8 -1只有4個輸入及4個輸 出。由於組塊118具有八個輸入，所以實際大小較大。 組塊1 1 8佔用記憶體裝置中不希望配置在別處的空間。此 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 541545 A7 B7 五、發明説明 外，隨著外部數據傳輸率遞增，預先擷取資料字組的數量 也隨之遞增·，因此組塊118必須相對增大。例如，為了處理 兩倍輸入數量，將需要四倍的複雜度及大小。這會佔用更 多的記憶體裝置1 0 0空間。 現在請參考圖3，圖中顯示本地感測放大器11〇A ls/a 110H接收預先擷取資料。然後，資料向前移動至GI〇線路 114A至114H，接著依據現有的MCA 102，視需要通過各 自的輸入/輸出感測放大器（Input/Output Sense Amplifier ; I/OSA) 124A至124H。然後，資料沿著各自的作業組塊（也 稱為管線）144A至144H向前移動，之後到達資料定序組塊 118。因此，當資料沿著管線144a至144H向前移動時可處 理資料。 在大部份的情況下，由於所有讀取資料所執行的作業完 全一樣，所以管線144A至144H彼此完全一樣。另外，有 時候將管線144A至144H分解成連續階會有所助益。 每個此類的階可稱為管線階，並且只執行其中一個作 業。 現在請參考圖4 ’圖中顯示管線1 4 4 A的詳細圖式。如需 更詳細解說，請參閱美國專利案號#5,802,596。 官線144A包括第一階管線22 1、第二階管線222及第三 階管線223。輸入信號進入第一階管線221並且從第三階管 線223離開。第一閘極231被插入在第一階管線221與第二 階管線2 2 2之間。第二閘極2 3 2被插入在第二階管線2 2 2與 第二階管線2 2 3之間。第一閘極2 3 1及第二閘極2 3 2係透過 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 裝 訂
線 541545 發明説明 各自的延遲電路2 4 1、2 4 2而受到時脈信號控制。就其本身 而論，資料係以時脈速度沿著管線144處理。 現在請參考圖5，圖中顯示第一閘極2 3 1的電路圖。如圖 所π，第一閘極接收來自於前一階221的信號，並且將信號 輸出至下一階222。第一閘極從時脈的鎖定信號u運作。 發明概要 本發明克服先前技藝的這些問題及限制。 一般而T ’本發明提供一種被調整以預先擷取資料之記 憶體裝置，以及用以在路徑内記錄資料之電路及方法。本 發明的記憶體裝置具有記憶單元陣列，以及本地感測放大 器以接收從違元憶早元陣列預先擴取的資料位元。本發明 的記憶體裝置還包括一序列化器，以及用以將該本地感測 放大器連接至該序列化器的資料路徑。 本發明額外提供跨接連接，其被插入在該等資料路徑階 I間。這些跨接連接可在資料位元離開資料路徑之前，在 該等資料路徑之間轉移資料。這些跨接連接最好當作階之 間連接開關的一部份。接著，這些階係受到内部時脈信號 控制。 本發明提供的優點為在該等資料路徑内分佈排序，並且 因而不會限制時脈的速度。此外，使用的空間維持在基本 最低限度。 詳讀下文中詳細說明並參考隨附的圖式將可更明白本 明，其中： " 圖式簡單說明 -7- 541545 A7 B7 五、發明説明（5 ) 圖1顯示先前技藝記憶體裝置之重要組件的圖式。 圖2顯示圖1所示之記憶體之資料定序器組塊部份的圖 式。 圖3顯示沿著圖1所示之記憶體裝置之全域性輸入/輸出線 實施之先前技藝預先擷取資料路徑的方塊圖。 圖4顯示圖3所示之多階預先擷取資料路徑之一個預先擷 取資料路徑的方塊圖。 _ 圖5顯示圖4所示之其中一個資料路徑之閘極的電子電路 圖。 圖6顯示根據本發明具體實施例製作之記憶體裝置的圖 式。 圖7顯示根據本發明另一項具體實施例製作之記憶體裝置 的圖式。 圖8顯示根據本發明還有另一項具體實施例製作之記憶體 裝置的圖式。 圖9顯示圖6所示之一階與一組跨接連接集之一個跨接連 接的組合方塊圖。 圖1 〇顯示根據本發明具體實施例之圖9所示之跨接連接 9 1 0的實施圖。 圖11顯示根據本發明另一項具體實施例之圖9所示之跨接 連接910的實施圖。 圖I2顯示示範性類型叢發排序的表格。 圖13顯示根據本發明具體實施例裝置之8位元叢發交錯作 業的時序圖。 -8-
裝 訂
線 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541545 A7 B7
圖1 4顯示根據本發明具體實施例之方法的流程圖。 較佳具體實施例詳細說明 如上文所述，本發明提供一種被調整以預先擷取資料之 記憶體裝置。現在說明本發明的具體實施例。 請參考圖0，根據本發明具體實施例之記憶體裝置6 〇 〇包 括一記憶單元陣列6 0 2，其具有被排列在列（通常稱為字線） 與行（也稱為位元線）交叉點上的記憶單元。 圖中所示之裝置600適用於8位元。這只是舉例說明本發 明，而不是限制本發明。本發明適用於更多位元數量實 施。 裝置600還包括本地感測放大器6η、612、 、618， 用以接收從該記憶單元陣列預先擷取的資料位元。預先掏 取及其他記憶體作業係執行内部時脈信號〗c κ執行。 裝置600額外包括序列化器619。序列化器6 19係用來序 列化本地感測放大器611、612、.··、618上的資料位元。 裝置600另外包括資料路徑mi、632、 、638。舉例 而吕，虛線矩形639内額外顯示資料路徑631。資料路徑 631、6S2、...、63S係用來將來自於本地感測放大器 6 1 1、6 1 2、…、6 1 8的資料位元引導至序列化器6丨9。資 料路徑63 1、632、…、63 8可包括裝置6〇〇的全域性1/() 線。每個資料路徑63 1、632、.··、638均包括階641Α 至 641D、642A 至 642D、···、648八至648]：)。這些階（也 稱為管線階）用來在引導的位元到達序列化器619之前先處 理位兀。其中一個管線階可包括輸入/輸出感測放大器。這
本紙張尺度適用中國國家標準(CNS) A4規格(210X297公H
裝 訂
541545 A7
些管線階確實包括圖4所示之閘極的—個閘極，雖然圖中顯 示四階，但是依據本發明可使用更多或較小階數，甚至於 僅有一階。 最重要的是，裝置600還包括三組跨接連接集661、 6 6 3、6 6 5。這二組跨接連接集分別被插入在資料路徑 6jl 、632、.·· 、638 的階 641A 至 641D、642A 至 642D、…、64 8A 至 648D 之間。一 三組跨接連接集66 1、663、665包括在資料路徑631、 632、···、63 8範圍内介於各階之間的跨接連接。一條跨接 連接係用來將-第-位元從纟中一條資料路徑之其中一階 傳送土同一'貝料路徑或另一資料路徑的下一階。傳送被執 行以響應排序信號。跨接連接的方式最好是可實施所有可 月匕的傳送組合。其達成方式是使這三組跨接連接集6 6工、 66〕、665互異。的確，跨接連接集661係用於鄰接資料路 k的傳送而跨接連接集6 6 5係用於相隔四條資料路徑的傳 送’以此方式跳過三條資料路徑。 跨接連接集66 1、663、665依據可能發生或不可能發生 的傳送’各自接收排序信號SEL0、SEL1、SEL2。排序信 號SELO、SEL1、SEL2也稱為選擇信號SEL〇、SEL1、 S E L 2排序仏號可旎係藉由組合位址、連續與交錯信號所 組成。可使用排序信號及其互補信號。視特定具體實施例 而定，排序信號SELO、SEL1、SEL2均可包括子信號，以 提供給個別的跨接連接。下文中將參考圖9來詳細說明特定 的跨接連接。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
線 541545 A7 _ B7_ . 五 、發明説明（8 ) 請繼續參考圖6，跨接連接集6 6 1的一個跨接連接可將第 ，資料位元從資料路徨631的第一階641A傳送至資料路徑 632的第二階642B，或同一資料路徑631的第二階。此外， 可將第二資料位元從資料路徑632的第一階642A傳送至資 料路徑63 1的第二階641B，或同一資料路徑632的第二階， 以響應SELO。然後，跨接連接集663的一個跨接連接可將 資料路徑63 1的第二階中的資料位元傳送至資料路徑63 3的 第三階643C，或同一資料路徑631的第三階。此外，可將 資料路徑6 3 2第二階中的資料位元傳送至資料路徑63 4的第 三階644C，或同一資料路徑632的第三階642C，以響應 SEL1。然後，跨接連接集663的一個跨接連接可將資料路 徑631第三階641C中的資料位元傳送至資料路徑635的第四 階645D，或同一資料路徑631的第四階。此外，可將資料 路徑631第三階641C中的資料位元傳送至資料路徑635的第 四階6 4 5 D，或同一資料路徑6 3 1的第四階6 4 5 D，以響應 S E L 2。以此方式，如果這三種傳送均發生，則主體資料位 元會先在本地感測放大器6 1 1輸出，然後通過一組跨接連接 集 661、663、665 被階 641A、642B、644C、648D 連續 處理，之後才會輸入至序列化器619。 在較佳具體實施例中，一組跨接連接集661、663、665 也被分別當作資料路徑631、632、…、63 8的階641A至 641D、642A 至 642D、...、648A 至 648D 之間的閘極。 因此，在裝置6 0 0中，資料排序係沿著資料路徑分佈。其 優點為’ k號路徑具有足夠的時序邊緣。這意謂著排序資 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541545
料不會因限制系統時脈XCK的速度而減緩裝置速度。此 外，由於排序經過分佈，所以裝置600使用的空間維持在基 本取低限度。另外，本發明可按比例調整裝置，使裝置包 含較少或更多的連接以具有較少或更多的預先擷取資料位 元’同時仍可保留這些優點。 現在請參考圖7，圖中顯示根據本發明另一項具體實施例 之裝置700這個裝置包含類似於裝置600的部件，因此不 會重複說明這些部件。 衣且7 0 0包括記憶單元陣列7 〇 2，其包括用以儲存資料的 記憶單元。記憶單元在本地感測放大器7 n、7丨2、.，·、 718上輸出預先擷取資料。接著，資料在各自的資料路徑 731、732、73 8上向前移動。 工 裝置700逗包括與圖6所示之裝置6〇〇相同的三組跨接連 接集66i、663、665。重要的是，這三組跨接連接集的排 列方式不同於裝置6 〇 〇所示的排列方式。具體而言，跨接連 接集661與跨接連接集665交換。熟知技藝人士很容易明 白，這將需要不同的排序信號SEL〇、SEL1、SEL2配置。 現在請參考圖8，圖中顯示根據本發明還有另一項具體實 施例<裝置800。這個裝置包含類似於裝置6〇〇的部件，因 此不會重複說明這些部件。 裝^ 8—00包括記憶單元陣列8〇2，其包括用以错存資料的 ΰ己憶單元。記憶單元在本地感測放大器8丨丄、$ 1 2、、 818上輸出預先絲資料。接著，資料在各自的資料路徑 831、832、838上向前移動。 -12-
裝 訂
線 541545
裝置800返包括與圖6所示之裝置6〇〇相同的三組跨接連 接集661、663、665。重要的是，跨接連接集661被提供 在记fe單元陣列802内。這意謂著跨接連接集661的連接係 介於本地感測放大器8 1 1、8 1 2、···、8 1 8與各自資料路徑 631、632、…、63 8之第一階之間。 現在請參考圖9，將說明跨接連接91〇。顯而易見，雖然 跨接連接910是裝置600之介於鄰接資料路徑63ι、632之 跨接連接集6 6 1的一條跨接連接，但是本說明是適用於本發 明所有跨接連接廣義說明。 跨接連接910具有耦合至同一資料路徑63 1之下一階 6 4 1 B的連續路徑9 6 3。因此，跨接連接9 1 〇可透過連續路徑 963將第一位元961A引導至下一階641B。 跨接連接910也具有耦合至另一資料路徑632之下一階 642B的傳送路徑964。跨接連接9 10係用於視需要將第一位 元961A從資料路徑631傳送至資料路徑632以當作傳送位 元962B 。 第一位元961A被傳送至資料路徑632的第一連接點 971A。顯而易見，第一連接點971A位於資料路徑632階 642B之前，因此位於傳送位元962B到達序列化器（圖9中未 顯示）之前。 傳送可能係依據排序信號SEL0實施。或者，如果排序信 號S E L 0處於不同狀態，則第一位元9 6 1 A可能留在資料路 徑631中，新興位元當作位元961B通過跨接連接910。 跨接連接9 1 0最好被進一步调整以將弟二位元從第二路徑 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 541545 A7 B7 五、發明説明（11 ) 反向傳送至第一路徑。這可響應排序信號SEL〇發生。此 外’跨接連接910可響應内部時脈信號ICK運作。 現在請參考圖1 0，圖中顯示根據本發明具體實施例之用 以實施圖9所示之跨接連接9 10的跨接電路1〇1〇。最好利用 多工器來實施跨接電路1010。 特走具體實施例之跨接電路1010包括一位於第一資料路 徑631中的第一主開關1020，以芩一位於第二資料路徑632 中的第二主開關1〇30。第一跨接導線1〇4〇將第一資料路徑 6 ^ 1接合至第二資料路徑6 3 2，這兩條資料路徑之間具有一 第一跨接開關1 0 4 2。第二跨接導線丨〇 5 〇將第二資料路徑 6 ^ 2接合至第一資料路徑6 3 1，這兩條資料路徑之間具有一 第二跨接開關1 0 5 2。 在圖10所tf的具體實施例中，第一跨接開關1〇42及第二 跨接開關1 0 5 2均是受到選擇信號s e L 0控制。此外，第一主 開關1 0 2 0及第二主開關1 〇 3 〇均是受到選擇信號s E L 〇的反 向信號/SEL0控制，其中反向信號/8£1^〇也稱為SEL〇互補 信號。 現在請參考圖1 1，圖中顯示根據本發明具體實施例之沿 著圖9所示之跨接連接910實施一階的跨接電路111〇。特定 具體貫施例之跨接電路1110包括一位於第一資料路徑631 中的第一主開關1 1 2 0，以及一位於第二資料路徑6 3 2中的 第一主開關1 1 3 0，這兩個開關均是受到排序信號s E乙〇及内 邶時脈I c κ控制。第一主開關丨丨2 〇及第二主開關丨丨3 〇可能 被實施為連接閘極，雖然本發明並不限定於這一點。 -14 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公^------- 裝 訂
線 541545 A7 B7 五、發明説明（12 第一跨接導線1 140將第一資料路徑63 1接合至第二資料 路徑63 2，.這兩條資料路徑之間具有一第一跨接開關 1142。第二跨接導線115〇將第二資料路徑632接合至第一 資料路徑631，這兩條資料路徑之間具有一第二跨接開關 1152。第一跨接開關1142及第二跨接開關11 52可能被實 施為連接閘極，雖然本發明並不限定於這一點。 在圖1 1所示的具體實施例中，第一鎖定閘極1 1 6 1被插入 在第一資料路徑63 1中，並且受到内部時脈信號ICK控制。 同樣地’第二鎖定閘極i i 6 2被插入在第二資料路徑6 3 2 中’並且受到内部時脈信號ICK控制。 圖12顯示8位元叢發之示範性類型叢發排序的表格。左方 的資料行顯示叢發排序控制信號a[2 : 〇]的控制位元A2、 Al、A0。右方的資料行顯示連續類型排序的位元數量及交 錯類型排序的位元數量。 在本發明中’排序信號SEL0、SEL1及SEL2藉由組合位 址連、、’貝與交錯#號而產生。藉由選擇適當的排序信號 SEL0、SEL1及SEL2，所有重新排序資料的排列均可行。 圖13顯不根據本發明具體實施例裝置之8位元叢發交錯作 業的時序圖。具體而言，這個作業適用於8位元預先擷取案 例’於雙資料讀取（Double Data Read ; DDR)作業期間，叢 發排序位址A[2:0]為1〇1及交錯類型。 現在請參考電路14，圖中顯示根據本發明具體實施例之 方法的流程圖1400。流程圖1400之方法可與本發明任何裝 置一起運用。應明白可實行任何重新排序結構。 -15-
裝 訂
線 541545
根據步驟ΜΗ)，從記憶單元將資料位元預先掏取至本地 感測放大器。 根據下一步驟1420，資料位元從本地感測放大器向前移 動至各自的個別資料路後’這些資料路徑終止於序列化 器。 根據下一步驟1425，接收第-排序信號。視第-排序信 號而足m否想要變更資料純。這個處理程序也稱 為資料交換。 如果不變更資料路徑，執行進行到步驟1445。 如果要變更資料路徑，則根據下一步驟143〇，將第一杳 料位元從第-資料路㈣送至第二資料㈣。視需要，同 時將第二歸位元從n料㈣傳職帛—冑料路獲。 然後根據步驟144〇，第-資料位元係由第二資料路獲的一 階處理。最好第二資料位元同時被第一資料路徑的—階處 理。然後執行進行到步騾1445。 根據下一步驟M45，接收第二排序信號。視第二排序信 號而定，決定是否想要變更資料路徑。 如果不變更資料路徑，執行進行到步騾1465。 如果要變更資料路徑，則根據下一步驟145〇，將第一資 料位元從第二資料路徑傳送至第三資料路徑。視需要，同 時將第三資料位元從第三資料路徑傳送至第二資料路徑。 根據下一步騾1460，第一資料位元係由第三資料路徑的一 階處理。最好第三資料位元同時被第二資料路徑的_階處 理。然後執行進行到步驟1445。 16- 541545 A7
根據下一步騾1465，接收第三排序信號。視第三排序信 號而足’決定是否想要變更資料路徑。 如果不欠更資料路徑，執行進行到步驟1 4 9 0。 如果要變更資料路徑，則根據下一步騾147〇，將第一資 料位=從第三資料路徑傳送至第四資料路徑。視需要，同 時將第四資料&元從第四資料路徑傳送至第三資料路徑。 根據下-步驟148〇 ’第-資料位元係由第四資料路徑的一 階處理。I好第四資料位元同時被第 理。然後執行進行到步驟1490。 严白處 根據下步驟14 9 0，於序列化器接收經過處理的資料位 元。於序列化器可將資料位元序列化。 热知技藝人士看過本文件中的說明書後就能夠實施本發 明。為了充分認識本發明，說明書中已提出許多的細節。 在其他情況下，為了避免混淆本發明，不會詳細說明已熟 知的功能。 雖然本文中利用較佳形式的特定具體實施例來發表本發 明，但是這些說明不應視為限制本發明。的確，熟知技藝 人士在看過本發明說明書後應清楚知道可用許多方式來修 改本發明。本發明人認為本發明的主題包括本文中所發表 之各種元件、特性、功能及/或屬性的所有組合及子組合。 下列申請專利範圍定義特定組合及子組合，這些組合被 視為新穎且非顯著的組合。本份文件或相關文件中可能提 出特色、功能、元件及/或特性之其他組合及子組合的額外 申請專利範圍。 -17-

Claims (1)

  1. D8 申請專利範圍 1 · · ~種記憶體裝置，包括： 一記憶單元陣列，用以儲存資料； 複數個本地感測放大器，用以接收從該記憶單元陣列 預先擷取的資料位元； —序列化器；以及 複數條資料路徑，用以將從各自的本地感測放大器所 接收資料位元引導至該序列化器，每條資料路徑在該序 列化器前均具有複數個階； 其中一特定階具有一耦合至相同資料路徑之下一階的 連續路徑，以及一耦合至另一資料路徑之下一階的傳送 路輕。 2 .如申請專利範圍第1項之裝置，該裝置進一步包括： 引導裝置，用以沿著該連續路徑與該傳送路徑之一條 路控，引導一所接收資料位元，以響應一選擇信號。 3·如申請專利範圍第2項之裝置，其中該引導裝置係利用 一 2: 1多工器實施。 4· 一種記憶體裝置，包括： 一記憶單元陣列，用以儲存資料； 複數個本地感測放大器，其位於該記憶單元陣列中， 用以接收從該記憶單元陣列預先擷取的資料位元； 一序列化器； 複數條資料路徑，用以分別接收來自於該等本地感測 放大器之一的預先擷取資料位元並將預先擷取資料位元 輸出至序列化器，每條資料路徑均具有複數個階；以及 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱·) 541545 A B c D 六、申請專利範圍 複數個跨接連接，其位於該等本地感測放大器與該序 列化器之間；其中 一介於該資料路徑之一第一資料路徑中之一第一階與 該資料路徑之一第二資料路徑中之一第二階之間的跨接 連接之一第一跨接連接，被調整以響應一第一排序信 號，用以將一第一位元從該第一資料路徑中之該第一階 傳送至該第一資料路徑中之該_第二階與該第二資料路徑 中之該第二階的其中一階，以及將一第二位元從該第二 資料路徑中之該第一階傳送至該第二資料路徑中之該第 二階與該第一資料路徑中之該第二階的其中一階；以及 一介於該第一資料路徑之第二階與該資料路徑之一第 三資料路徑中之一第三階之間的跨接連接之一第二跨接 連接，被調整以響應一第二排序信號，用以將一資料位 元從該第一資料路徑中之該第二階傳送至該第一資料路 徑中之一第三階與該第三資料路徑中之一第三階的其中 一階。 5 .如申請專利範圍第4項之裝置，其中該階之至少一階包 括一輸入/輸出感測放大器。 6.如申請專利範圍第4項之裝置，其中： 一介於該第一資料路徑之第三階與該資料路徑之一第 四資料路徑中之一第四階之間的該跨接連接之一第三跨 接連接，被調整以響應一第三排序信號，用以將一資料 位元從該第一資料路徑中之該第三階傳送至該第一資料 路徑中之一第四階與該第四資料路徑中之一第四階的其 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    六、申請專利範圍 •中一階。 7. 如申請專利範圍第4項之裝置，其中： 介於該第二資料路徑之第二階與該資料路徑之一第五 資料路徑中之一第三階之間的第二跨接連接，被調整以 響應該第二排序信號，用以將一資料位元從該第二資料 路徑中之該第二階傳送至該第二資料路徑中之一第三階 與該第五資料路徑中之一第三惰的其中一階。 8. 如申請專利範圍第6項之裝置，其中： 介於該第二資料路徑之第三階與該資料路徑之一第六 資料路徑中之一第四階之間的第三跨接連接，被調整以 響應該第三排序信號，用以將一資料位元從該第二資料 路徑中之該第三階傳送至該第二資料路徑中之一第四階 與該第六資料路徑中之該第四階的其中一階。 9. 如申請專利範圍第3項之裝置，其中該第一跨接連接包 括： 一第一主開關，其耦合至該第一資料路徑中的第一階 及第二階； 一第一跨接開關，其耦合至該第一資料路徑中的第一 階及該第二資料路徑中的第二階； 一第二主開關，其耦合至該第二資料路徑中的第一階 及第二階； 一第二跨接開關，其耦合至該第二資料路徑中的第一 階及該第一資料路徑中的第二階。 10. 如申請專利範圍第9項之裝置，其中·· -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 々、申請專利範圍 該第一主開關及該第二主開關均受到該第一排序信號 控制；以及 該第一跨接開關及該第二跨接開關均受到該第一排序 信號的互補信號控制。 11.如申請專利範圍第4項之裝置，其中該第二跨接連接包 括： 一第一主開關，其耦合至該_第一資料路徑中的第二階 及第三階； 一第一跨接開關，其耦合至該第一資料路徑中的第二 階及該第三資料路徑中的第三階； 一第二主開關，其耦合至該第二資料路徑中的第二階 及第三階； 一第二跨接開關，其耦合至該第二資料路徑中的第二 階及該第五資料路徑中的第三階。 1 2 .如申請專利範圍第1 1項之裝置，其中： 該第一主開關及該第二主開關均受到該第二排序信號 控制；以及 該第一跨接開關及該第二跨接開關均受到該第二排序 信號的互補信號控制。 13·如申請專利範圍第6項之裝置，其中該第三跨接連接包 括： 一第一主開關，其耦合至該第一資料路徑中的第三階 及第四階； 一第一跨接開關，其耦合至該第一資料路徑中的第四 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 541545 A8 B8 C8 D8 、申請專利範圍 严白及菽罘四資料路徑中的第四階； 一第二主開關，純合至該第二資料路徑中的第 及第四階； 昂 階 階及該第六資料路徑中的第四階。 14·如申請專利範圍第13項之裝置，其中： 該第-主開關及該第二主開關均受到該第三排 控制；以及 石說 該第-跨接開關及該第二跨接開關均受到該 信號的互補信號控制。 15. 如申请專利範圍第4項之裝置，其中： 該第一排序信號係從一第一位址、一交錯與 號的組合所產生。 連續信 16·如申請專利範圍第4項之裝置，其中： 該第二排序信號係從一第二位址 號的組合所產生。 一交錯與一連續信 17·如申請專利範圍第6項之裝置，其中： 違弟二排序信號係從一第三位址、 號的組合所產生。 一交錯與一連續信 1 8 ·如申請專利範圍第*項之裝置，其中： 該階接收一時脈信號。 19.如申請專利範圍第4項之裝置，其中： 該第一跨接連接係位於該記憶單元陣列内。 20·如申請專利範圍第4項之裝置，其中： -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A B c D 541545 六、申請專利範圍 該跨接連接係利用2:1多工器實施。 21. —種資料排序方法，包括： 將複數個資料位元從一記憶單元陣列預先擷取至複數 個本地感測放大器； 在複數個各別路徑中接收該資料位元； 於一第一跨接連接上接收一第一排序信號； 決定一第一資料交換於一第_一階中，以響應該第一排 序信號，該第一資料交換是將一第一資料位元從該路徑 之一第一路徑傳送至該路徑之一第二路徑之一第二階， 或傳送至該第一資料路徑之一第二階，以及將一第二資 料位元從該第二路徑傳送至該第一路徑之第二階或傳送 至該第二資料路徑之第二階； 於一第二跨接連接上接收一第二排序信號； 決定一第二資料交換於該第二階中，以響應該第二排 序信號，該第二資料交換是將該所傳送資料位元從該第 一資料路徑之第二階傳送至該第一資料路徑之一第三 階，或傳送至該路徑之一第四路徑之一第三階，以及將 該所傳送資料位元從該第二資料路徑之第二階傳送至該 第二資料路徑之一第三階或傳送至該資料路徑之一第四 資料路徑之一第三階；以及 然後，於一序列化器中接收該資料位元。 22 ·如申請專利範圍第2 1項之方法，該方法進一步包括： 於一第三跨接連接上接收一第三排序信號；以及 決定一第三資料交換於該第三階中，以響應該第三排 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 541545 A8 B8 C8 D8 六、申請專利範圍 •序信號.，該第三資料交換是將該資料位元從該第一資料 路徑之第三階傳送至該第一資料路徑之一第四階或傳送 至該路徑之一第五路徑之一第四階，以及將該所傳送資 料位元從該第二資料路徑之第三階傳送至該第二資料路 徑之一第四階或傳送至該資料路徑之一第六資料路徑之 一第四階，之後於該序列化器中接收該資料位元。 2 3.如申請專利範圍第21項之方法_，其中該第二資料路徑係 鄰接該第一資料路徑。 裝 24.如申請專利範圍第21項之方法，其中有三條資料路徑介 於該第二資料路徑與該第一資料路徑之間。 2 5.如申請專利範圍第21、22、23或24項之方法，其中該 第一階作業係在一輸入/輸出感測放大器中執行。 26.如申請專利範圍第2 1、22、23或24項之方法，其中該 第一、第二及第三排序信號係藉由結合一位址、一連續 與一交錯信號所組成。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
TW090130386A 2001-04-12 2001-12-07 Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data TW541545B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/834,493 US6549444B2 (en) 2001-04-12 2001-04-12 Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data

Publications (1)

Publication Number Publication Date
TW541545B true TW541545B (en) 2003-07-11

Family

ID=25267063

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090130386A TW541545B (en) 2001-04-12 2001-12-07 Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data

Country Status (7)

Country Link
US (1) US6549444B2 (zh)
JP (1) JP4016378B2 (zh)
KR (1) KR100438774B1 (zh)
CN (1) CN1296828C (zh)
DE (1) DE10201865B4 (zh)
GB (1) GB2377530B (zh)
TW (1) TW541545B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
US7054215B2 (en) * 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
KR100562645B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자
KR100642436B1 (ko) * 2004-12-22 2006-11-02 주식회사 하이닉스반도체 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로
US20060171233A1 (en) * 2005-01-18 2006-08-03 Khaled Fekih-Romdhane Near pad ordering logic
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
KR100743659B1 (ko) * 2006-06-30 2007-07-30 주식회사 하이닉스반도체 센스 앰프의 센싱 타이밍 제어 회로
CN101470553B (zh) * 2007-12-27 2011-11-16 比亚迪股份有限公司 触摸屏控制器数据预处理排序电路及方法
US20130159593A1 (en) * 2011-12-20 2013-06-20 Acer Incorporated Apparatus, system, and method for analyzing and managing data flow of interface apapratuses
US10410698B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Skew reduction of a wave pipeline in a memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812467A (en) * 1972-09-25 1974-05-21 Goodyear Aerospace Corp Permutation network
US5524256A (en) 1993-05-07 1996-06-04 Apple Computer, Inc. Method and system for reordering bytes in a data stream
JPH0963262A (ja) * 1995-08-17 1997-03-07 Fujitsu Ltd シンクロナスｄｒａｍ
KR0149314B1 (ko) * 1995-10-10 1998-12-15 김광호 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터
US5638533A (en) * 1995-10-12 1997-06-10 Lsi Logic Corporation Method and apparatus for providing data to a parallel processing array
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
JP4071910B2 (ja) * 1999-12-09 2008-04-02 富士通株式会社 半導体集積回路

Also Published As

Publication number Publication date
JP4016378B2 (ja) 2007-12-05
KR100438774B1 (ko) 2004-07-05
US6549444B2 (en) 2003-04-15
GB2377530A (en) 2003-01-15
US20020149960A1 (en) 2002-10-17
DE10201865B4 (de) 2014-02-13
JP2002334582A (ja) 2002-11-22
DE10201865A1 (de) 2002-10-24
GB2377530B (en) 2003-12-10
KR20020080223A (ko) 2002-10-23
GB0208295D0 (en) 2002-05-22
CN1380607A (zh) 2002-11-20
CN1296828C (zh) 2007-01-24

Similar Documents

Publication Publication Date Title
KR950009231B1 (ko) 메모리장치
US7340584B2 (en) Sequential nibble burst ordering for data
TW541545B (en) Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data
US7230862B2 (en) Semiconductor memory devices and methods of delaying data sampling signal
US6552936B2 (en) Semiconductor storage apparatus
US7376021B2 (en) Data output circuit and method in DDR synchronous semiconductor device
KR100578036B1 (ko) 병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는반도체 기억장치
KR100422947B1 (ko) 버스트 리드 데이터의 출력방법 및 출력장치
US7523283B2 (en) Memory control circuit in a memory chip
JPH0636560A (ja) 半導体記憶装置
US11621027B2 (en) MRAM architecture with multiplexed sense amplifiers and direct write through buffers
JPH09198873A (ja) 半導体記憶装置
JP4255273B2 (ja) 半導体記憶装置
KR100666873B1 (ko) 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램
EP1028427B1 (en) Hierarchical prefetch for semiconductor memories
US6650573B2 (en) Data input/output method
EP0924707A2 (en) Synchronous dynamic random access memory architecture for sequential burst mode
TW200305072A (en) Circuit and method for data output in synchronous semiconductor device
US6879527B2 (en) Semiconductor memory device with structure providing increased operating speed
JP3818863B2 (ja) 不揮発性半導体記憶装置
KR100489356B1 (ko) 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터경로 회로
US8411512B2 (en) Semiconductor memory apparatus
JP2004171743A (ja) 半導体装置、データ検索回路、メモリセルアレイ判読方法、およびデータ検索方法
KR20060126164A (ko) 반도체 메모리 장치
JP2002358783A (ja) データ入出力方法及びｄｒａｍ

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent