CN1842057A - 信号拆分合并的方法及装置 - Google Patents

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Abstract

本发明公开了一种异步信号的拆分方法，包括：将待拆分的异步帧信号以数据帧为单位，按帧的顺序分别进行缓存，每存满n帧后，将n个数据帧通过n个通道并行发出，重复执行上述过程；其中，n为拆分前与拆分后信号之间速率级别相差的倍数；以及一种基于该方法的拆分装置。还公开了一种信号的合并方法，包括：将待合并的n路并行信号以数据帧为单位，按帧的顺序分别同时进行缓存，并在该n路信号各存满一帧后，对所缓存的n路信号数据帧依次按帧读出，重复执行上述过程；以及一种基于该方法的合并装置。本发明的信号拆分/合并的方法和装置，实现简单，且对异步信号每帧的字节数没有限制，可应用于包括但不限于光传送网中的异步帧信号。

Description

信号拆分合并的方法及装置
技术领域
本发明涉及一种异步信号的处理技术，特别是指一种实现异步信号的拆分的方法和装置，以及对信号进行合并的方法及装置。
背景技术
光传送体系(OTH)技术是在同步数字体系(SDH)/同步光网络(Sonet)之后的新一代传送体制。为了实现OTH中的数据传输，国际电信联盟标准部(ITU-T)G.709建议定义了光数据单元(ODUk)，作为连接信号，光传送单元(OTUk)作为传送信号，以及光净荷单元(OPUk)、支路单元组(ODTUGk)等信号，用以实现不同的功能，其中k＝1，2，3。
ODUk的帧结构参见图1所示，共4×3824＝16320字节(byte)。第1～14列(Column)的第1行(Row)为帧定界(FA)和OTUk开销(OH，Overhead)的保留区，第1～14列的第2～4行为ODUk的开销区，其余的第15～3824列为OPUk区共占4×3810字节。其中ODUk帧的1～6字节为定帧字节。
ODUk通过映射可以转化为OTUk，ODUk到OTUk的映射结构参见图2所示。通过在保留区中填充FA和OTUk开销，并增加第3825至4080列(4×256字节)，在其中填充OTUk的前向纠错(FEC)编码(RS)，从而得到OTUk帧，共4×4080＝15296字节，其中OTUk帧的1～6字节为定帧字节。
ODUk(k＝1，2，3)作为三种级别的连接信号，速率分别为：
ODU1：239/238×2.48832Gbps＝2.498775126Gbps；
ODU2：239/237×9.95328Gbps＝10.037273924Gbps；
ODU3：239/236×39.81312Gbps＝40.319218983Gbps。
即，ODUk(k＝1，2，3)的速率满足：239/(239-k)דSTM-N”。
OTUk(k＝1，2，3)，作为三种级别的传送信号，速率分别为：
OTU1：255/238×2.48832Gbps＝2.66605714285714Gbps；
OTU2：255/237×9.95328Gbps＝10.7092253164557Gbps；
OTU3：255/236×39.81312Gbps＝43.018413559322Gbps。
即，OTUk(k＝1，2，3)的速率满足：255/(239-k)דSTM-N”。
然而，现有的信号传送和交叉技术往往无法支持ODU2/OTU2、ODU3/OTU3等高速率信号的串行传送，例如：当前业界商用成熟的大容量异步电交叉网片端口速率一般只达到3.6Gbps，只能支持ODU1串行信号的调度功能。
对于OTU2/ODU2信号，速率为10Gbps级别，一般需要拆分成4bit位宽的并行信号；对于OTU3/ODU3信号，速率为40Gbps级别，一般需要拆分成16bit位宽的并行信号。拆分后的并行信号还需要考虑成帧处理，保证宿端的正常定帧对齐，合并恢复出源信号。
现有技术的拆分方法是对OTN的帧结构以16字节/块拆分成4路通道后传送。参见图3所示，OTU2的帧结构拆分示意图，图中斜线填充部分为帧头区，一般是将OTU2帧直接按字节的顺序拆分成4路，第1路1～4080字节，第2路4081～8160字节，第3路8161～12240字节，第4路12241～16320字节。参见图3a所示，整个帧头区域将会落到第1个通道，这样无法实现宿端的定帧对齐，也就无法合并恢复出源信号。为了解决这个问题，在拆分后的第2、3、4帧起始位置，调整通道顺序，使帧头能够分别落到第2、3、4通道，参见图3b所示。如此保证每个通道都具有用于定帧的帧头区域，从而保证宿端的定帧对齐合并正常进行。
这种拆分方法要求每帧能够整数的拆分成若干个通道(若干块组成)。以一帧大小来计算，帧大小为F字节，通道数为C，每通道含的块数B，块的大小为S字节(要大于帧区域大小)，有：F＝C×B×S。
因此，这种方法对于帧大小有要求，对于OTN帧结构ODU/OTU信号，帧头区域为6字节，所以块拆分的大小最小应为6字节。
例如：对于以上OTU2帧结构，由于OTU2帧大小为16320字节，拆分成4通道(10Gbps速率级别，4个通道方便处理)，这样，16320＝16字节/块×4通道×255，即每帧拆分到每个通道后有255块。
对于ODU2帧结构，扩展出上述的帧头区域(斜线区域6字节)，ODU2帧大小为15296字节，15296＝16字节/块×4通道×239，即每帧拆分到每个通道后有239块。
而对于OTU3结构，大小16320字节，拆分成16通道，16320＝16字节/块×16通道×63.75，即每帧拆分到每个通道后有63.75块，非整数，无法拆分。
对于ODU3结构，大小15296字节，拆分成16通道，15296＝16字节/块×16通道×59.75，即每帧拆分到每个通道后有59.75块，非整数，也无法拆分。
从上面所述可以看出，由于现有技术的信号拆分方法对OTN系统中的一些帧结构无法适用，造成OTN系统信号处理能力的不完善，对于OTN的系统来说是一个缺陷，很多场合，例如：多种信号的统一传输、统一调度，该系统的许多功能都难以实现。
发明内容
有鉴于此，本发明的主要目的在于提供一种光传送网中信号的拆分方法，实现OTN各种级别高速信号向低级别速率信号的拆分。
基于上述目的本发明提供的一种异步信号拆分的方法，包括：
将待拆分的异步信号以数据帧为单位，按帧的顺序分别进行缓存，每当存满n帧后，将该n个数据帧通过n个通道并行发出，与此同时缓存后面的n帧数据，重复执行上述过程；其中，n为拆分前与拆分后信号之间速率级别相差的倍数。
该拆分方法所述数据帧的缓存过程进一步包括：控制所述每个数据帧的存入频率与所述待拆分信号的随路异步信号时钟同步；所述数据帧的发出过程进一步包括：控制所述n个数据帧的并行发出频率为所述数据帧存入频率的n分之一。
该拆分方法所述数据帧的缓存方法为：设置两组缓存每组n个，每个存储一个数据帧；将待拆分的异步信号以数据帧为单位，按帧的顺序分别写入一组缓存，每当存满一组缓存后，跳转到另一组缓存进行存储，与此同时将存满的一组缓存中的数据帧通过n个通道并行读出，写入和读出动作交错重复进行。
本发明的第二个目的提供一种异步信号的拆分装置，将OTN系统内部各种级别的高速信号拆分为低级别速率信号。
基于第二个目的本发明提供的一种异步信号的拆分装置，包括：
2n个先入先出存储器，分为两组，每组n个，每个存储器一次存储一帧的数据；
写地址产生模块，用于控制每个所述先入先出存储器的写入操作；
读地址产生模块，用于控制每个所述先入先出存储器的读出操作；以及
n分频模块，用于将输入时钟信号的频率降低为原频率的1/n后输出；
其中，n为拆分前与拆分后信号之间速率级别相差的倍数；
写地址产生模块根据输入时钟信号的频率，产生写地址和写允许分别输入每个先入先出存储器，控制输入数据按帧的顺序依次串行写入一组先入先出存储器；同时所述时钟信号经n分频模块降低为原频率的1/n后输入至读地址产生模块，产生读地址和读允许分别输入至每个先入先出存储器，控制另一组先入先出存储器将所存储的数据同时并行输出；两组先入先出存储器交错重复执行上述操作。
该拆分装置进一步包括：用于对输入信号进行搜帧处理的搜帧模块；
输入信号进入搜帧模块，进行搜帧处理后，输出帧信号和所述的随路异步信号时钟输入至所述的写地址产生模块。
所述的随路时钟信号同时输入至n分频模块，经n分频模块输出后与所述的帧信号一起输入至所述的读地址产生模块。
本发明的第三个目的提供一种信号的合并方法，将多路低速信号合并为一路高速信号。
基于第三个目的所提供的一种信号的合并方法，包括：
将待合并的n路并行信号以数据帧为单位，按帧的顺序分别同时进行缓存，并在该n路信号各存满一帧后，对所缓存的n路信号数据帧依次按帧串行输出，重复执行上述过程；其中，n为合并后与拆分前信号之间速率级别相差的倍数。
该合并方法所述数据帧的缓存过程进一步包括：控制所述每个数据帧的存入频率与所述待合并信号的参考时钟同步；
所述数据帧的发出过程进一步包括：控制对存入的每个数据帧的读出频率为所述数据帧存入频率的n倍。
该合并方法所述数据帧的缓存方法为：设置两组缓存每组n个，每个存储一个数据帧；将待合并的n路并行信号以数据帧为单位，按帧的顺序分别同时写入一组缓存，每当存满一组缓存后，跳转到另一组缓存进行存储，与此同时将存满的一组缓存中的数据帧依次按帧串行读出，写入和读出动作交错进行。
本发明的第四个目的是提供一种信号的合并装置，将多路低速信号合并为一路高速信号。
基于本发明的第四个目的所提供的一种信号的合并装置，包括：
2n个先入先出存储器，分为两组，每组n个，每个存储器一次存储一帧的数据；
写地址产生模块，用于控制每个所述先入先出存储器的写入操作；
读地址产生模块，用于控制每个所述先入先出存储器的读出操作；以及
n倍频模块，用于将输入时钟信号的频率降低为原频率的n倍后输出；
其中，n为拆分前与拆分后信号之间速率级别相差的倍数；
写地址产生模块根据输入时钟信号的频率，产生写地址和写允许分别输入每个先入先出存储器，控制输入的n路数据按帧的顺序同时并行写入一组先入先出存储器；同时所述时钟信号经n倍频模块降低为原频率的n倍后输入至读地址产生模块，产生读地址和读允许分别输入至每个先入先出存储器，控制另一组先入先出存储器将所存储的数据依次串行输出；两组先入先出存储器交错重复执行上述操作。
该合并装置进一步包括：定帧对齐单元，用于对每路信号分别进行帧搜索，找到n路信号各自的帧起始位置，将n路信号的帧起始位置都对齐到相同的帧相位上，输出n路对齐的数据至所述2n个先入先出存储器，并输出参考帧信号至所述写地址产生模块和读地址产生模块。
该合并装置进一步包括：
接口单元，用于对输入的经过背板或者电缆等方式传送的n路异步信号进行时钟数据恢复，恢复后的n路时钟选出其中一路时钟作为参考时钟和待对齐的并行数据信号发送至所述的定帧对齐单元；所述的参考时钟经n倍频模块输出后输入至所述写地址产生模块和读地址产生模块。
从上面所述可以看出，本发明提供的光传送网中信号拆分的方法和装置，在进行信号拆分时，以帧为基本单位进行拆分，每帧的帧头区域被完整的保存下来，无需在拆分过程中再进行调整，使拆分操作大为简化，同时对每帧包含的字节数也没有要求，实现对光传送网中的各种信号都能够进行拆分。同时，本发明还提供了光传送网中信号合并的方法和装置，对低速信号以帧为基本单位进行拆分，每帧的帧头区域被完整的保存下来，大大简化了信号合并的操作，并且对待合并信号每帧的字节数无需进行限制。
附图说明
图1为光传送网中ODUk信号的帧结构示意图；
图2为光传送网中ODUk到OTUk的映射结构示意图；
图3为光传送网中OTU2的帧结构拆分示意图；
图4为本发明较佳实施例的ODU2拆分装置的结构示意图；
图5为本发明较佳实施例的ODU3拆分装置的结构示意图；
图6为本发明较佳实施例的ODU2合并装置的结构示意图；
图7为本发明较佳实施例的ODU3合并装置的结构示意图；
图8为本发明较佳实施例中包含有接口单元和定帧对齐单元的合并装置的结构框图；
图9为本发明ODU2合并装置的接口单元的结构示意图；
图10为本发明ODU2合并装置的定帧对齐单元的结构示意图；
图11为本发明定帧对齐单元帧对齐过程的时序图。
具体实施方式
下面结合附图及具体实施例对本发明再作进一步详细的说明。
本发明拆分方法的核心思想为：采用通道化成帧的方式，以帧为单位对信号进行拆分，对高速信号按帧的顺序进行缓存，每当存满n帧后，将该n帧的数据并行发出，重复执行上述过程直至将高速信号完全拆分成所需的低速信号。其中，n为高速信号与低速信号之间速率级别所差的倍数。
以下以OTN中的应用为例进行详细说明。以将ODU2信号拆分为ODU1速率级别的信号为例，ODU2信号串行进行缓存，存满4帧后，将这4帧数据并行发出，与此同时，同时缓存后面的数据帧，待存满4帧后并行发出，如此反复执行上述操作，这样就将一路串行的ODU2成功地拆分成了4路并行信号。由于这4路信号组合在一起才能构成完整的ODU2，因此为了下文描述方便，本发明用ODU2[3:0]代表ODU2拆分后得到的4个ODU1速率级别的并行信号。在这一过程中由于以帧为基本单位进行拆分，每帧的帧头区域被完整的保存下来，无需在拆分过程中再进行调整，使拆分操作大为简化，同时对每帧包含的字节数没有要求。
对于OTU2信号，如果需将其拆分为OTU1速率级别的信号，则也采用上述拆分过程。本发明用OTU2[3:0]代表OTU2拆分后得到的4个OTU1速率级别的并行信号。
对于ODU3/OTU3信号，如果需要拆分为ODU1/OTU1速率级别的信号，则在每次存满16帧后，并行发出，拆分成16路ODU1/OTU1速率级别的信号，为了下文描述方便，本发明用ODU3[15:0]/ODU3[15:0]代表ODU3/OTU3拆分后得到的16个ODU1速率级别的并行信号；如果需要拆分为ODU2/OTU2速率级别的信号，则在每次存满4帧后，并行发出；其余过程与ODU2/OTU2信号的处理完全类似。
基于上述方法，本发明较佳实施例的ODU2拆分装置的结构参见图4所示，包括：搜帧模块、写地址产生模块，读地址产生模块，4分频模块、以及8个先入先出存储器FIFO_1、FIFO_2、FIFO_3、FIFO_4、FIFO_5、FIFO_6、FIFO_7、FIFO_8。其中，4分频模块用于将输入时钟信号的频率降低为原有频率的1/4；写地址产生模块用于控制每个FIFO写指针的写入频率；读地址产生模块用于控制每个FIFO读指针的读出频率；8个FIFO共分为两组，每4个为一组，每个FIFO可存储一个ODU2帧的数据。
该装置对ODU2信号的拆分过程具体包括：
输入的ODU2异步信号具有随路的异步信号时钟CLK，经搜帧模块进行搜帧处理后得到帧信号FP，这一过程是成熟的现有技术，不再赘述。随路异步信号时钟CLK与帧信号FP一起进入写地址产生模块，这里随路异步信号时钟用于控制FIFO的写频率，帧信号FP用于控制FIFO的写起始地址，写地址产生模块根据输入的CLK和FP产生写地址W_Addr和写允许WE1，WE2，...，WE8，分别进入每个FIFO的W_Addr和WE端，控制FIFO的写入。所述写地址和写允许的产生规则为：FIFO写地址循环变化，使ODU2数据按帧依次写入各个FIFO；写允许信号轮流有效，使写满第一组的4个FIFO后再跳转到另一组FIFO。其中，在图4中两组中对应的FIFO共用一组写地址线W_Addr来接收写地址信号，即FIFO_1与FIFO_5、FIFO_2与FIFO_6、FIFO_3与FIFO_7、FIFO_4与FIFO_8两两共用一组，从而可以简化布线，当然也允许为每个FIFO都提供一组写地址线W_Addr。
时钟Clk还输入至4分频模块，经4分频模块分频后的输出信号与帧信号FP一起分别输入至读地址产生模块的Clk和FP端，这里随路异步信号时钟用于控制FIFO的读频率，帧信号FP用于控制FIFO的读起始地址，读地址产生模块根据输入的CLK和FP产生读地址R_Addr以及读允许RE1、RE2，读地址R_Addr分别进入每个FIFO的R_Addr；读允许RE1输入第一组先入先出存储器FIFO_1、FIFO_2、FIFO_3、FIFO_4，RE2输入第二组先入先出存储器FIFO_5、FIFO_6、FIFO_7、FIFO_8，分别控制各FIFO的读出。读地址和读允许的产生规则是：读地址循环变化，读允许信号RE1和RE2交替有效，使两组FIFO中的数据交替并行读出，其中，在图4中两组中对应的FIFO共用一组读地址线，即FIFO_1与FIFO_5、FIFO_2与FIFO_6、FIFO_3与FIFO_7、FIFO_4与FIFO_8两两共用一组，当然，也可设置为不共用。另外，产生的读地址信号需要保证当前进行读出操作的一组FIFO与当前进行写入操作的一组FIFO错开，进行乒乓方式的读写，即写FIFO_1至FIFO_4的期间，读FIFO_5至FIFO_8；写FIFO_5至FIFO_8时，读FIFO_1至FIFO_4。其中，可以看出，FIFO的读出频率是写入频率的1/4。
ODU2数据顺序写入FIFO_1、FIFO_2、FIFO_3和FIFO_4，每个FIFO存储一帧数据；FIFO_1至FIFO_4都写入一帧过后，跳转到FIFO_5、FIFO_6、FIFO_7和FIFO_8同样的顺序写入，与此同时，读指针开始从FIFO_1、FIFO_2、FIFO_3和FIFO_4中同时并行读出数据，形成低速的并行数据ODU2[0]、ODU2[1]、ODU2[2]和ODU2[3]输出，读速率为ODU2速率的1/4，如此读写动作交替，即完成了ODU2信号到并行信号ODU2[3:0](ODU1速率级别信号)的转换。
如此，拆分后得到的ODU2[3:0]信号依然为成帧信号，包含有FA区域；数据延迟为4×TODU2＝4×12.191μs＝48.764μs。
对于OTU2信号的情况与ODU2的基本相同，只是OTU拆分单元的每个FIFO_x需要存储OTU2的一帧数据。
对于需拆分为ODUI/OTU1速率级别信号的ODU3/OTU3信号，与上述ODU2信号的拆分装置完全类似，参见图5所示，所不同的是需在拆分装置中设置32个FIFO，每16个作为一组，以及用于将输入信号的频率降低为原有频率1/16的16分频模块，写地址产生模块和读地址产生模块分别控制该32个FIFO的读写。用于其它信号处理的拆分装置的结构，本领域技术人员也完全可以依此类推。
与上述拆分方法相对应，本发明还提出了一种信号的合并方法，包括：将n路对齐的并行低速信号的数据按帧进行缓存，以n倍于存入的速率按帧顺序依次读取所缓存的数据，根据对齐后的帧相位确定帧头区域，合并为高速信号后串行发出。
由于通常合并前的n路低速信号帧相位并不是相同的，这种情况下，一般还需要在进行上述合并过程之前，增加对这些信号的对齐过程包括：对n路并行信号进行时钟和数据恢复，将恢复后的n路时钟和数据信号以其中的一路时钟作为参考时钟对这n路数据信号进行帧搜索，找到n路数据信号各自的帧起始位置，将n路数据信号的帧起始位置都对齐到相同的帧相位上，生成参考帧信号。
以将经上述拆分方法后得到的ODU2[3:0]合并为ODU2的过程为例，具体合并过程包括：对n路并行信号ODU2[3:0]进行时钟和数据恢复，将恢复后的4路时钟和数据信号以其中的一路时钟作为参考时钟对这4路数据信号进行帧搜索，找到4路数据信号各自的帧起始位置，将4路数据信号的帧起始位置都对齐到相同的帧相位上，并生成参考帧信号，将输出4路对齐的数据和参考帧信号一起按帧并行写入存储器缓存，然后，以4倍于写操作的速率按帧顺序依次读取数据，恢复出ODU2数据。如此，采用乒乓读写方式反复执行上述操作，从而将并行的低速信号ODU2[3:0]恢复为ODU2信号。
基于上述合并方法，本发明的低速信号合并装置，参见图6所示。
图6是以ODU2[3:0]合并为ODU2信号为例的ODU2合并装置结构示意图，包括：写地址产生模块、读地址产生模块、4倍频模块、以及8个先入先出存储器FIFO_1、FIFO_2、FIFO_3、FIFO_4、FIFO_5、FIFO_6、FIFO_7和FIFO_8。其中8个FIFO分为两组，每个FIFO存储一帧数据。
写地址产生模块根据接收的参考时钟和参考帧信号，产生各个FIFO的写地址W_Addr和写允许信号WE1、WE2，这里参考时钟的作用是控制FIFO的写频率，参考帧信号的作用是控制FIFO的写起始地址，产生规则是：FIFO写地址W_Addr循环变化，WE1和WE2交替有效；在第一个参考时钟周期中，WE1有效，写地址W_Addr指向第一组FIFO，使对齐的ODU2[3:0]并行数据ODU2[0]至ODU2[3]并行写入第一组FIFO；在下一个参考时钟周期来临时，WE2有效，写地址W_Addr指向第二组FIFO，对齐的并行数据ODU2[0]至ODU2[3]开始写入第二组FIFO。其中，两组中对应的FIFO可共用一组写地址线，即FIFO_1与FIFO_5、FIFO_2与FIFO_6、FIFO_3与FIFO_7、FIFO_4与FIFO_8两两共用一组，写速率为参考时钟速率。
参考时钟信号经4倍频模块后输出的4倍频时钟信号与参考帧信号一起进入读地址产生模块，产生各个FIFO的读地址R_Addr和读允许信号RE1、RE2、RE3、RE4、RE5、RE6、RE7、RE8，这里参考时钟的作用是控制FIFO的读频率，参考帧信号的作用是控制FIFO的读起始地址，产生规则为：FIFO读地址循环变化，读允许信号轮流有效，例如：在第一个1/4参考时钟周期，RE5有效，读地址指向FIFO_5，将FIFO_5中的数据帧读出，如此，在第一个参考时钟周期结束后，FIFO_5至FIFO8中的数据都依次被串行读出；然后另一参考时钟周期的第一个1/4周期，读地址指向FIFO_1，将FIFO_1中的数据帧读出；如此，在第一个参考时钟周期结束后，FIFO_1至FIFO4中的数据都依次被串行读出。从而使读完第一组的4个FIFO后再跳转到另一组FIFO，FIFO_1至FIFO8中的数据不断被串行读出。其中，两组中对应的FIFO可共用一组读地址线，即FIFO_1与FIFO_5、FIFO_2与FIFO_6、FIFO_3与FIFO_7、FIFO_4与FIFO_8两两共用一组。FIFO中的数据被串行读出，并且当前正在读的一组FIFO与当前正写的一组FIFO错开。
这样，FIFO的写指针并行分别写入FIFO_1、FIFO_2、FIFO_3和FIFO_4，然后再并行写入FIFO_5、FIFO_6、FIFO_7和FIFO_8，写速率为参考时钟速率；此时，读指针开始从FIFO_1、FIFO_2、FIFO_3和FIFO_4顺序读出数据，读速率为参考时钟的4倍频。如此不断循环，从而完成了4路ODU2并行信号ODU2[3:0](2.5Gbps级别信号)到一路ODU2信号的转换。
OTU2[3:0]合并为OTU2信号的OTU2合并装置结构与图6所示完全一致。
将ODU3[15:0]合并为ODU3信号的ODU3合并装置结构参见图7所示，与用于ODU2信号的合并装置所不同的只是在ODU3合并装置中设置32个FIFO，每16个为一组，4倍频模块替换为用于将输入信号的频率提高为原有频率16倍的16倍频模块，写地址产生模块和读地址产生模块分别控制该32个FIFO的读写。ODU3合并装置的工作方式与ODU2信号合并装置完全类似。用于将OTU3[15:0]合并为OTU3信号的OTU3合并装置结构与图7所示的结构也完全相同。用于其它信号处理的合并装置的结构，本领域技术人员也完全可以依此类推。
由于通常输入的n路低速信号的帧相位不同步，因此，合并装置通常与用于定帧对齐的装置配合使用。
以ODU2[3:0]信号的处理为例，参见图8所示，在图6或7所示的合并装置前进一步设置：接口单元、定帧对齐单元。接口单元和定帧对齐单元分别用于异步信号的时钟恢复及时钟选择和定帧对齐处理。处理其它信号的装置组成与图7所示的完全一样，信号处理过程也可以此类推。
待合并的ODU2[3:0]进入接口单元中，对输入的4路并行信号进行时钟数据恢复，将恢复后的n路时钟和数据信号输入至定帧对齐单元，并选择其中一路时钟作为参考时钟分别发送至定帧对齐单元和ODU2合并装置。
定帧对齐单元对每路信号分别进行帧搜索，找到4路信号各自的帧起始位置，将4路信号的帧起始位置都对齐到相同的帧相位上，输出4路对齐的数据和参考帧信号至ODU2合并装置。
ODU2合并装置内部设置有两组FIFO，每组4个，每个FIFO存储一帧数据。对齐之后的ODU2[3:0]并行数据与参考帧一起按帧使用低速时钟并行写入其中的一组FIFO，进行对齐处理；与此同时，以4倍于写操作的速率按帧顺序依次从另一组FIFO中读取数据并发出，两组FIFO采用乒乓读写方式防止读写冲突。最后得到ODU2数据；数据延迟为4×TODU2＝4×12.191μs＝48.764μs。
其中的接口单元结构参见图9所示，包括：4个时钟数据恢复模块(CDR)和四选一的选择器，ODU2[3:0]的各路并行信号ODU2[0]、ODU2[1]、ODU2[2]和ODU2[3]分别进入4个CDR恢复出数据ODU2[n]和对应的时钟信号ODU2[n]Clk并输出，其中n＝0，1，2，3；恢复出的4路时钟信号ODU2[n]Clk同时进入四选一选择器1101，根据时钟选择控制信号选择一路时钟输出，作为参考时钟。其中，由于ODU2[3:0]信号是由同一ODU2信号拆分而成的，因此CDR时钟信号同时钟源，可选择其中一路CDR时钟作为定帧对齐FIFO的读时钟，以完成ODU2[3:0]数据的定帧对齐，弥补了4路信号经过交叉调度及传送过程中产生的延迟差异。
用于OTU2信号的接口单元与图9所示完全相同；对用于ODU3/OTU3信号的接口单元的结构也图9所示类似，只是CDR的数量为16个，并采用16选一选择器。用于其它信号处理的接口单元的结构，本领域技术人员也完全可以依此类推。
定帧对齐单元结构参见图12所示，包括：4个搜帧模块、4个FIFO和相应的写地址产生模块、以及一个帧相位对齐模块和一个读地址产生模块。
经CDR恢复后的各路数据ODU2[n](n＝0，1，2，3)和时钟ODU2[n]Clk(n＝0，1，2，3)首先分别进入搜帧模块进行搜帧，搜索出各路信号的帧相位分别输出给帧相位对齐模块和各FIFO的写地址产生模块；写地址产生模块还接收对应的时钟信号，产生写地址分别输出至对应的FIFO；帧相位对齐模块根据接收的参考时钟把各信号的帧相位对齐到一个合适的位置，生成参考帧信号输出给读地址产生模块以及后面的ODU2合并装置；读地址产生模块接收所述参考帧信号和参考时钟生成读地址输出给各FIFO；各FIFO在读写地址的作用下循环进行读写操作，把4路信号都对齐到相同的帧相位上。其中，此帧相位是4路中某一路信号搜帧出来的帧信号，即内部自动帧对齐操作。由于读写地址的时钟频率是相同的，在合适的读写地址差异情况下，FIFO不会溢出或为空。其中读写地址差异由帧相位对齐模块决定，与FIFO的大小相关。
参见图11所示，为帧对齐过程的时序图。由于每个FIFO的大小是有限制的，所以各个帧信号的最大偏差不能超过FIFO的大小范围，对齐后的参考帧信号相位应位于最落后的帧相位后一定量延迟的位置，但不能超过FIFO的范围，即该参考帧信号的相位应落在图13中所示实线框区域内。
用于OTU2信号的定帧对齐单元与图10所示完全相同；对用于ODU3/OTU3信号的定帧对齐单元的结构也图10所示类似，只是其中搜帧模块、FIFO和相应的写地址产生模块的数量为16个，并采用16选一选择器。用于其它信号处理的定帧对齐单元的结构，本领域技术人员也完全可以依此类推。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1、一种异步信号的拆分方法，其特征在于，包括：
将待拆分的异步信号以数据帧为单位，按帧的顺序分别进行缓存，每当存满n帧后，将该n个数据帧通过n个通道并行发出，与此同时缓存后面的n帧数据，重复执行上述过程；其中，n为拆分前与拆分后信号之间速率级别相差的倍数。
2、根据权利要求1所述的方法，其特征在于，所述数据帧的缓存过程进一步包括：控制所述每个数据帧的存入频率与所述待拆分信号的随路异步信号时钟同步；
所述数据帧的发出过程进一步包括：控制所述n个数据帧的并行发出频率为所述数据帧存入频率的n分之一。
3、根据权利要求1或2所述的方法，其特征在于，所述数据帧的缓存方法为：设置两组缓存每组n个，每个存储一个数据帧；将待拆分的异步信号以数据帧为单位，按帧的顺序分别写入一组缓存，每当存满一组缓存后，跳转到另一组缓存进行存储，与此同时将存满的一组缓存中的数据帧通过n个通道并行读出，写入和读出动作交错重复进行。
4、一种异步信号的拆分装置，其特征在于，包括：
2n个先入先出存储器，分为两组，每组n个，每个存储器一次存储一帧的数据；
写地址产生模块，用于控制每个所述先入先出存储器的写入操作；
读地址产生模块，用于控制每个所述先入先出存储器的读出操作；以及
n分频模块，用于将输入时钟信号的频率降低为原频率的1/n后输出；
其中，n为拆分前与拆分后信号之间速率级别相差的倍数；
写地址产生模块根据输入时钟信号的频率，产生写地址和写允许分别输入每个先入先出存储器，控制输入数据按帧的顺序依次串行写入一组先入先出存储器；同时所述时钟信号经n分频模块降低为原频率的1/n后输入至读地址产生模块，产生读地址和读允许分别输入至每个先入先出存储器，控制另一组先入先出存储器将所存储的数据同时并行输出；两组先入先出存储器交错重复执行上述操作。
5、根据权利要求4所述的装置，其特征在于，该装置进一步包括：用于对输入信号进行搜帧处理的搜帧模块；
输入信号进入搜帧模块，进行搜帧处理后，输出帧信号和所述的随路异步信号时钟输入至所述的写地址产生模块。
所述的随路时钟信号同时输入至n分频模块，经n分频模块输出后与所述的帧信号一起输入至所述的读地址产生模块。
6、一种信号的合并方法，其特征在于，包括：
将待合并的n路并行信号以数据帧为单位，按帧的顺序分别同时进行缓存，并在该n路信号各存满一帧后，对所缓存的n路信号数据帧依次按帧串行输出，重复执行上述过程；其中，n为合并后与拆分前信号之间速率级别相差的倍数。
7、根据权利要求6所述的方法，其特征在于，所述数据帧的缓存过程进一步包括：控制所述每个数据帧的存入频率与所述待合并信号的参考时钟同步；
所述数据帧的发出过程进一步包括：控制对存入的每个数据帧的读出频率为所述数据帧存入频率的n倍。
8、根据权利要求6或7所述的方法，其特征在于，所述数据帧的缓存方法为：设置两组缓存每组n个，每个存储一个数据帧；将待合并的n路并行信号以数据帧为单位，按帧的顺序分别同时写入一组缓存，每当存满一组缓存后，跳转到另一组缓存进行存储，与此同时将存满的一组缓存中的数据帧依次按帧串行读出，写入和读出动作交错进行。
9、一种信号的合并装置，其特征在于，包括：
2n个先入先出存储器，分为两组，每组n个，每个存储器一次存储一帧的数据；
写地址产生模块，用于控制每个所述先入先出存储器的写入操作；
读地址产生模块，用于控制每个所述先入先出存储器的读出操作；以及n倍频模块，用于将输入时钟信号的频率降低为原频率的n倍后输出；
其中，n为拆分前与拆分后信号之间速率级别相差的倍数；
写地址产生模块根据输入时钟信号的频率，产生写地址和写允许分别输入每个先入先出存储器，控制输入的n路数据按帧的顺序同时并行写入一组先入先出存储器；同时所述时钟信号经n倍频模块降低为原频率的n倍后输入至读地址产生模块，产生读地址和读允许分别输入至每个先入先出存储器，控制另一组先入先出存储器将所存储的数据依次串行输出；两组先入先出存储器交错重复执行上述操作。
10、根据权利要求9所述的装置，其特征在于，该装置进一步包括：定帧对齐单元，用于对每路信号分别进行帧搜索，找到n路信号各自的帧起始位置，将n路信号的帧起始位置都对齐到相同的帧相位上，输出n路对齐的数据至所述2n个先入先出存储器，并输出参考帧信号至所述写地址产生模块和读地址产生模块。
11、根据权利要求10所述的装置，其特征在于，该装置进一步包括：
接口单元，用于对输入的经过背板或者电缆等方式传送的n路异步信号进行时钟数据恢复，恢复后的n路时钟选出其中一路时钟作为参考时钟和待对齐的并行数据信号发送至所述的定帧对齐单元；
所述的参考时钟经n倍频模块输出后输入至所述写地址产生模块和读地址产生模块。
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