KR0154852B1

KR0154852B1 - 프레임 동기신호 검출장치

Info

Publication number: KR0154852B1
Application number: KR1019950037096A
Authority: KR
Inventors: 김영희
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-10-25
Filing date: 1995-10-25
Publication date: 1998-11-16
Also published as: JPH09181714A; JP3434149B2; US5708685A; KR970024704A

Abstract

이 발명은 통신시스템에 적용되어 전송된 데이타의 시작점을 가리키는 프레임 동기신호를 검출하는 장치에 관한 것으로서, 클럭에 따라 소정 비트의 병렬 데이타를 연속적으로 받아들이며, 병렬 데이타가 입력될때마다 현재의 병렬 데이타와 한 클럭 이전의 병렬 데이타를 조합하여 소정 비트의 조합 데이타를 생성하고, 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 제어데이타로서 제공하는 한편, 소정 클럭 지연시킨 조합데이타를 중간데이타로서 병렬변환기와 ; 상기 병렬변환기로부터 제어데이타로서 제공된 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 받아들이며, 상기 각 조합 데이타를 상기 병렬변환기의 입력 비트수와 동일한 비트수 단위로 최소유효비트에서 시작하여 한 비트식 증가시켜 가면서 소정 갯수로 분류하고, 각 분류된 데이타를 하드웨어적으로 매핑된 프레임 동기신호의 값과 비교하며, 비교 결과에 따라 결정된 각 분류된 데이타에 대응하는 시작신호와 선택신호를 출력하는 검출부와 ; 상기 병렬변환기에서 제공된 중간데이타를 상기 검출부의 분류패턴과 동일하게 분류하여 받아들이고, 상기 중간데이타의 각 분류된 데이타에 대응하는 상기 검출부의 선택신호를 받아들여, 선택신호가 하이레벨일 경우 이에 대응하는 분류된 데이타가 출력되도록 하는 버퍼부로 구성되어,

상기 각 조합 데이타로부터 분류된 소정의 비트가 하드웨어적으로 매핑되어 있는 프레임 동기신호의 값과 일치하면, 이 시점을 유효한 데이타의 시작점으로 인지하도록 함으로써 비정상적인 포맷을 가지는 데이타가 입력되더라도 프레임 동기신호의 데이타를 정확히 검출할 수 있다.

Description

프레임 동기신호 검출장치

제1도는 프레임 동기신호 검출장치의 개념적인 구성 블록도이고,

제2도는 프레임 동기신호의 정상적인 데이타 포맷을 도시한 것이고,

제3도는 프레임 동기신호의 비정상적인 데이타 포맷을 도시한 것이고,

제4도는 이 발명의 원리를 설명하는 데이타 포맷을 도시한 것이고,

제5도는 이 발명의 실시예에 따른 프레임 동기신호 검출장치의 상세한 구성 블록도이고,

제6도는 상기 제5도에 도시된 병렬변환기의 상세 구성도이고,

제7도는 상기 제5도에 도시된 검출기의 상세 구성도이고,

제8도는 상기 제5도에 도시된 버퍼부의 상세 구성도이다.

제9도는 상기 제6도에 도시된 8-플립플롭부의 상세 구성도이고,

제10도는 상기 제6도에 도시된 15-플립플롭부의 상세 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 병렬 변환기 2 : 검출부

3 : 버퍼부

이 발명은 프레임 동기신호 검출장치에 관한 것으로서, 더욱 상세하게 말하자면 전송된 데이타의 시작점을 가리키는 프레임 동기신호를 검출할때 직렬/병렬로 변환되어 입력된 데이타가 비정상적인 병렬데이타 형식을 가지더라도 프레임 동기신호를 정확히 검출 할 수 있는 장치에 관한 것이다.

데이타를 보내고 받는 전송시스템에서는 수신단에서 데이타의 시작점이 검출되어야 데이타에서 유효한 정보를 추출할 수 있다. 이에 따라, 송신단에서는 데이타의 시작점을 나타내는 프레임 동기신호가 송신된다.

이러한 프레임 동기신호를 전송하기 위하여, 일반적으로 데이타를 전송하는 데이타라인과 구분하여, 새로운 프레임 동기라인을 설치하는 경우가 있다.

그러나, 이 경우에는 프레임 동기를 위한 별도의 라인이 필요하고, 데이타 전송시 두 라인간의 전송시간이 일치하지 않으면 오차가 발생할 수 있다.

따라서, 송신단에서는 보내고자 하는 유효한 데이타에 데이타의 시작점을 알리는 프레임 동기신호 데이타가 삽입되어 시작점이 찾아진다. 이때, 프레임 동기신호 데이타는 송신측과 수신측에서 미리 약속된 데이타 패턴이어야 한다.

국제통신연합(ITU : International Telecommnication Union)의 규약에 따르면, 동기식 디지탈 계위망(SDH : Synchronous Digital Hierarchy)에서의 SDH 프레임 송수신시, 프레임 동기신호의 데이타는 아래와 같이 미리 지정된 패턴을 갖는다.

A1A1A1A2A2A2 A1 : F6H(='11110110'), A2 : 28H(='00101000')

여기서, 8비트의 'A1', 'A2'는 하나의 숫자를 나타내며, 그 각각은 16진수 'F6'과 '28'이다.

이러한 동기식 디지탈 계위망은 여러가지 전송속도(51Mbps, 155Mbps, 622Mbps 등등…)를 가지며, 각각의 전송속도에 따라 프레임 동기신호의 데이타는 달라진다. 위에 예를 든 것은 디지탈 계위망의 여러 전송속도 중 155Mbps(STC-3C)일때의 프레임 동기신호의 데이타를 나타낸 것이며, 각각의 A1, A2는 하나의 바이트(8비트)로 구성되어 있다.

수신단으로 전송되어 온 데이타로부터 프레임 동기신호를 추출하는 기존의 방법에 따르면, 직렬로 입력되는 데이타에서 최소한 6바이트(byte)가 저장되며, 이 입력데이타가 약속된 프레임 동기신호 패턴(A1A1A1A2A2A2)과 비교된 후 둘이 서로 동일하면, 이것이 유효한 데이타의 시작점으로 인식된다.

현재, 세계적으로 가장 많이 사용되는 동기식 디지탈 계위망의 전송속도는 155Mbps(STC-3C)이다. 그런데, 이 속도로 전송된 데이타를 직렬로 처리할 수 있는 모노리틱 집적회로(Monolithic : IC)를 현재의 반도체 공정으로 제작하는 것은 용이하지 않다.

따라서, 155Mbps의 속도로 직렬 입력되는 데이타를 병렬로 변환하여 데이타의 속도를 1/8(약 20Mbps)로 줄인 후, 이 병렬로 변환된 데이타가 모노리틱 집적회로에서 처리되도록 하고 있다.

제2도는 프레임 동기신호의 정상적인 데이타 포맷(format)을 도시한 것이고,

제3도는 프레임 동기신호의 비정상적인 데이타 포맷을 도시한 것이다.

제3도에 도시된 비정상적인 데이타 포맷은 직렬로 전송된 데이타를 병렬로 변환하는 과정에서 발생된다. 이러한 비정상적인 포맷을 가지는 데이타가 수신단에 입력되면, 프레임 동기신호의 데이타가 나타내는 값이 송신단에서의 값과 다르기 때문에 정확한 프레임 동기신호가 검출되지 않는다.

그러므로, 이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로, 비정상적인 포맷을 가지는 데이타가 입력되더라도 입력 데이타의 연속되는 2바이트로부터 임의의 15비트를 생성하고, 이로부터 추출된 소정의 8비트가 하드웨어적으로 매핑되어 있는 프레임 동기신호의 데이타와 일치하면, 이 시점을 유효한 데이타의 시작점으로 인지하도록 함으로써 프레임 동기신호의 데이타를 정확히 검출할 수 있는 장치를 제공하는데 있다.

상기한 목적을 달성하기 위한 기술적 수단으로서 이 발명의 구성은,

클럭에 따라 소정 비트의 병렬 데이타를 연속적으로 받아들이며, 병렬 데이타가 입력될때마다 현재의 병렬 데이타와 한 클럭 이전의 병렬 데이타를 조합하여 소정 비트의 조합 데이타를 생성하고, 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 제어데이타로서 제공하는 한편, 소정 클럭 지연시킨 조합데이타를 중간데이타로서 병렬변환기와 ;

상기 병렬변환기로부터 제어데이타로서 제공된 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 받아들이며, 상기 각 조합 데이타를 상기 병렬변환기의 입력 비트수와 동일한 비트수 단위로 최소유효비트에서 시작하여 한 비트식 증가시켜 가면서 소정 갯수로 분류하고, 각 분류된 데이타를 하드웨어적으로 매핑된 프레임 동기신호의 값과 비교하며, 비교 결과에 따라 결정된 각 분류된 데이타에 대응하는 시작신호와 선택신호를 출력하는 검출부와 ;

상기 병렬변환기에서 제공된 중간데이타를 상기 검출부의 분류패턴과 동일하게 분류하여 받아들이고, 상기 중간데이타의 각 분류된 데이타에 대응하는 상기 검출부의 선택신호를 받아들여, 선택신호가 하이레벨일 경우 이에 대응하는 분류된 데이타가 출력되도록 하는 버퍼부를 포함하여 이루어진다.

상기한 이 발명에 따르면, 클럭에 동기되어 소정 비트의 병렬 데이타가 병렬변환기에 입력되며, 병렬변환기에 의해 현재의 병렬 데이타와 한 클럭 이전의 병렬 데이타가 조합되어 조합데이타가 생성된다.

이 조합데이타는 프레임 동기신호의 값과 일치하는지를 판별하기 위한 제어데이타로서 검출부에 제공되는 한편, 검출부에서의 시간 지연을 감안하여 소정 클럭 지연된 후 버퍼부에 제공된다.

이때, 상기 검출부와 버퍼부에는 제어데이타가 상기 병렬변환기의 입력 비트수와 동일한 비트수 단위로 최소유효비트(LSB : Least Significant Bit)에서 한 비트씩 증가되면서 분류되어 입력된다.

상기 검출부에서는 소정 수의 비트단위로 분류된 데이타 각각은 하드웨어적으로 매핑된 프레임 동기신호의 값과 비교되며, 이 비교결과에 따라 각 분류된 데이타에 대응하는 시작신호와 선택신호가 생성된다. 만일, 임의의 분류된 데이타가 프레임 동기신호의 값과 일치하면, 하이레벨의 시작신호와 선택신호가 생성된다.

이렇게 생성된 시작신호는 외부에 제공되며, 선택신호는 버퍼부에 입력된다.

상기 버퍼부에서는 입력된 선택신호가 하이레벨일 경우 이에 대응하는 분류된 데이타가 출력된다.

결과적으로, 입력된 병렬 데이타가 비정상적인 포맷을 가지더라도, 연속적으로 입력되는 두 병렬 데이타 안에는 정상적인 비트가 모두 포함되어 있으므로, 상기와 같이 조합데이타를 분류하고 이를 프레임 동기신호의 값과 비교함으로써 프레임 동기신호를 정확하게 검출할 수 있다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.

제7도는 상기 제5도에 도시된 검출기의 상세 구성도이고,

제8도는 상기 제5도에 도시된 버퍼부의 상세 구성도이다.

먼저, 제1도와 제4도를 참조하여 이 발명의 원리를 설명한다.

제1도를 참조하면, 병렬변환기에는 매 클럭(clock)마다 8비트의 병렬데이타(RIN7:0)입력되며, 병렬변환기에 의해 현재의 병렬데이타(RIN7:0)와 한 클럭 이전의 병렬데이타가 조합된 15비트의 조합데이타가 생성된다. 이 조합데이타의 생성원리는 제4도에 도시되어 있다.

상기 병렬변환기에서 생성된 조합데이타는 A1A2 검출기에 입력되며, A1A2 검출기에서는 하드웨어적으로 매핑된 프레임 동기신호의 값과 조합데이타가 비교된다.

이때, 조합데이타는 최소유효비트에서 1비트씩 증가되면서 8비트 단위로 분류되어 A1A2 검출기에 입력된다. 예를 들어, 15비트의 조합데이타가 14:0이라면, 각 분류된 데이타는 7:0, 8:1, 9:2, …, 13:6, 14:7이다.

이렇게 분류된 데이타 각각은 A1A2 검출기에서 프레임 동기신호의 값과 비교되며, 프레임 동기신호의 값과 일치하는 분류된 데이타는 출력데이타(ROUT7:0)로서 외부에 제공된다.

제4도를 참조하면, 병렬변환기에서 15비트의 조합데이타가 생성되는 원리를 설명하는 데이타 포맷이 도시되어 있다.

클럭 입력에 따라, 제4도의 데이타 포맷에서 좌측으로부터 8비트 단위로 병렬데이타가 병렬변화기에 입력된다. 즉, 임의의 클럭에 따라 n번째의 8비트가 입력되면, 다음 클럭 입력에 의해 n+1번째의 8비트가 입력되고, 이후 연속되는 클럭 입력에 따라 대응하는 8비트의 데이타가 입력된다.

만약, n+1번째의 데이타가 병렬변환기에 입력되면, 현재의 8비트 중 최소유효비트를 제외한 7비트와 한 클럭 이전의 n번째의 8비트 데이타가 결합된 15비트의 조합 데이타가 생성된다.

n+2번째의 데이타가 입력되면, n+2번째의 8비트 중 최소유효비트를 제외한 7비트와 한 클럭 이전의 n+1번째의 8비트가 결합된 15비트의 조합 데이타가 생성된다.

다음으로, 제5도∼제10도를 참조하여 이 발명의 실시예에 따른 프레임 동기신호 검출장치를 설명한다.

제5도에 도시된 바와 같이, 이 발명의 실시예에 따른 프레임 동기신호 검출장치는, 클럭신호(CLK), 리셋신호(RESET) 및 8비트의 병렬데이타(RIN7:0)를 받아들여 15비트의 제1조합 데이타(A114:0), 제2조합 데이타(A214:0), 중간데이타(DOUT14:0)를 출력하도록 연결된 병렬변환기(1)와 ; 상기 제1조합 데이타(A114:0)와 제2조합 데이타(A214:0)와 상기 병렬변환기(1)에 입력된 클럭신호(CLK)과 리셋신호(RESET)를 받아들여 8비트의 시작신호(START)와 8비트의 선택신호(SELECT)를 출력하도록 연결된 검출부(2)와 ; 상기 병렬변환기(1)의 중간데이타(DOUT14:0)와 8비트의 선택신호를 받아들여 8비트의 출력데이타(ROUT7:0)를 출력하도록 연결된 버퍼부(3)로 구성된다.

상기 검출부(2)는 8개의 검출기(21∼28)로 구성되며, 각 검출기(21∼28)는 제1조합 데이타(A114:0)와 제2조합 데이타(A214:0)로부터 분류된 8비트와 상기 병렬변환기(1)에 입력된 클럭신호(CLK)와 리셋신호(RESET)를 받아들여 1비트의 시작신호(START)와 선택신호(SELECT)를 출력하도록 연결된다.

상기 버퍼부(3)는 8개의 버퍼(31∼38)로 구성되며, 각 버퍼(31∼38)는 병렬변환기(1)에서 출력되는 중간데이타(DOUT14:0)로부터 분류된 8비트와 각 검출기(21∼28)에서 출력되는 선택신호(SELECT)를 각각 받아들여 8비트의 데이타(ROUT7:0)를 출력하도록 연결된다.

제6도에는 상기 제5도의 병렬변환기(1)의 상세한 구성이 도시되어 있다.

제6도에 도시된 바와 같이, 이 발명의 실시예에 따른 프레임 동기신호 검출장치의 병렬변환기(1)는, 8비트의 병렬데이타(RIN7:0)를 받아들여 8비트의 데이타를 출력하도록 연결된 8-플립플롭부(11)와 ; 상기 8-플립플롭부(11)에서 출력되는 데이타를 받아들여 8비트의 데이타를 출력하도록 연결된 8-플립플롭부(12)와 ; 상기 8-플립플롭(11)의 8비트 출력데이타 중 최소유효비트를 제외한 7비트7:1를 하위 7비트6:0로서 하고, 상기 8-플립플롭부(12)의 8비트를 상위 8비트14:7로 하는 15비트의 데이타(DO214:0)를 받아들여 15비트의 데이타를 제2조합 데이타(A214:0)로서 출력하도록 연결된 15-플립플롭부(13)와 ; 상기 15-플립플롭부(13)의 출력데이타를 받아들여 15비트의 데이타를 제1조합 데이타(A114:0)로서 출력하도록 연결된 15-플립플롭부(14)와 ; 상기 15-플립플롭부(14)의 출력단에 차례로 연결된 5개의 15-플립플롭부(15∼19)로 구성된다.

상기한 이 발명의 실시예에 따른 병렬변환기(1)의 구성에서, 8-플립플롭부(11,12)는 병렬연결된 8개의 플립플롭(flipflop)으로 구성되며, 15-플립플롭부(13∼19)는 병렬연결된 15개의 플립플롭으로 구성된다.

한편, 병렬변환기(1)의 각부에는 클럭신호(CLK)와 리셋신호(RESET)가 공통으로 인가된다.

상기 8-플립플롭부(11,12)와 15-플립플롭부(13∼19)는 각각 8비트와 15비트의 입력데이타를 1클럭동안 지연시킨 후 출력한다.

전원이 인가되어 회로의 동작이 시작되면, 8-플립플롭부(11)에는 클럭신호(CLK)의 매 클럭마다 8비트의 병렬데이타(RIN7:0)가 입력된다. 8-플립플롭부(11)에서는 클럭입력이 있을 때마다 입력데이타가 출력단으로 전달되며, 8-플립플롭부(11)의 8비트 출력데이타는 8-플립플롭부(12)의 입력단에 제공된다. 또한, 8-플립플롭부(11)의 8비트 출력데이타 중 최소유효비트를 제외한 7비트의 데이타7:1는 15-플립플롭부(13)의 입력단에 하위 7비트6:0로서 제공된다.

8-플립플롭부(12)에서는 클럭 입력이 있을 때마다 입력단에 제공된 8-플립플롭부(11)의 출력데이타가 출력단으로 전달되며, 8-플립플롭부(12)의 8비트 출력데이타는 15-플립플롭부(13)의 입력단에 상위 8비트14:7로서 제공된다.

15-플립플롭부(13)에서는 입력단의 15비트 데이타(DO214:0)가 클럭 입력이 있을 때마다 출력단으로 전달되며, 15-플립플롭부(13)의 출력데이타는 15-플립플롭부(14)에 제공됨과 동시에 제2조합 데이타(A214:0)로서 검출부(2)에 제공된다.

15-플립플롭부(14)에서는 클럭 입력이 있을 때마다 15-플립플롭부(13)에서 제공된 데이타가 출력단으로 전달되며, 15-플립플롭부(14)의 출력데이타는 15-플립플롭부(15)의 입력단에 제공됨과 동시에 제1조합 데이타(A114:0)로서 검출부(2)에 제공된다.

15-플립플롭부(15)의 입력단에 제공된 데이타는 클럭이 입력될 때마다 다음단의 15-플립플롭부로 전달되며, 마지막 15-플립플롭부(19)의 출력단에서 얻어지는 데이타는 15-플립플롭부(15)의 입력단에 제공된 데이타에 비해 5클럭 앞에 있는 데이터이다. 상기 15-플립플롭부(15)의 출력데이타는 중간데이타(DOUT14:0)로서 버퍼부(3)에 제공된다.

이때, 5개의 15-플립플롭부(15∼19)에 의해 15-플립플롭부(14)의 출력데이타를 지연시킨 것은 15-플립플롭부(14)에서 출력된 데이타가 검출부(2)에서 처리되는 동안의 시간지연을 감안한 것이다. 즉, 15-플립플롭부(14)의 출력데이타가 검출부(2)에서 처리되는 동안 5개의 15-플립플롭부(15∼19)에 의해 지연되도록 하고, 상기 검출부(2)에서 선택신호(SELECT)가 버퍼부(3)로 출력될때, 이 선택신호에 대응하는 데이타가 15-플립플롭부(19)로부터 버퍼부(3)로 입력되도록 하기 위한 것이다.

다음으로, 제5도 및 제7도를 참조하여 검출부(2)를 설명한다.

병렬변환기(1)에서 출력되는 제1조합 데이타(A114:0)와 제2조합 데이타(A214:0)는 제어데이타로서 검출부(2)에 제공된다. 검출부(2)에서는 상기 제1조합 데이타(A114:0)와 제2조합 데이타(A214:0) 각각이 8비트씩 분류된 후 8개의 검출기(21∼28) 각각에 입력되며, 각 검출기(21∼28)에 입력되는 비트를 표로 나타내면 아래와 같다.

제7도는 각 검출기(21∼28) 중 하나(21)를 예로 든 것으로서, 검출기(21)에는 제1조합 데이타(A17:0)와 제2조합 데이타(A27:0)가 입력된다. 각 검출기(21∼28)의 내부 구성은 모두 동일하다.

제7도를 참조하면, 검출기(21)는 제1논리회로(216), 제2논리회로(217), 4개의 D-플립플롭(211∼214), 앤드게이트(AD211) 및 JK-플립플롭(215)으로 구성된다.

제1논리회로(216)와 제2논리회로(217)는 프레임 동기신호의 값과 입력된 조합데이타가 일치하는지를 검출하기 위한 것으로서, 소정의 논리 게이트에 입력된 조합데이타가 특정 값일 경우에만 하이레벨 신호를 출력한다.

즉, 제1논리회로(216)의 출력신호른 제1조함 데이타(A17:0)가 '11110110'일 경우에만 하이레벨이며, 제2논리회로(217)의 출력신호는 제2조합 데이타(A27:0)가 '00101000'일 경우에만 하이레벨이다.

제1논리회로(216)와 제2논리회로(217)에 의해 매핑된 값은, 이미 언급한 바와 같이, 동기식 디지탈 계위망에서 통상적으로 사용되고 있는 프레임 동기신호의 값이다. 이 매핑 값의 변경은 논리 게이트 설계에 의해 간단히 수행될 수 있다.

각 논리회로(216,217)의 출력신호는 후단에 연결된 D-플립플롭(212)와 D-플립플롭(211)에 의해 1클럭 동안 지연된 후, 앤드게이트(AD211)에 입력되어 논리곱된다.

만약, 제1조합 데이타(A17:0)와 제2조합 데이타(A27:0) 모두 각 논리회로(216,217)의 매핑 값과 일치하면, 각 논리회로(216,217)에서 하이레벨 신호가 출력되며, 이 두 출력의 앤드게이트(AD211)에 의한 논리곱 결과는 하이레벨이 된다.

앤드게이트(AD211)의 하이레벨 출력은 D-플립플롭(213)에 의해 1클럭 지연되 후, D-플립플롭(214)과 JK-플립플롭(215)에 입력된다. D-플립플롭(214)에서는 입력신호가 1클럭 지연된 후, 시작신호(START)로서 출력된다.

JK-플립플롭(215)에서는 J입력단에 하이레벨 신호가 입력되면, 하이레벨의 입력신호가 선택신호(SELECT)로서 출력단에 제공된다.

이때, D-플립플롭(214)과 JK-플립플롭(215)에서 각각 출력되는 시작신호(START)와 선택신호(SELECT)간의 차이는, 시작신호(START)는 1클럭 동안 하이레벨이고, 선택신호(SELECT)는 JK-플립플롭(215)의 K입력단에 하이레벨이 입력될때까지 하이레벨을 유지한다는 것이다.

따라서, 각 검출기(21∼28)에 입력되는 제1조합 데이타(A114:0)와 제2조합 데이타(A214:0)의 각 8비트 중 어느 하나가 프레임 동기신호의 값과 일치하면, 해당하는 검출기에서는 1클럭동안 하이레벨인 시작신호(START)와 일정기간 동안 하이레벨인 선택신호(SELECT)가 출력된다.

각 검출기(21∼28)의 시작신호(START)는 모두 합쳐져서 8비트의 시작신호(START7:0)로서 외부에 제공되며, 선택신호(SELECT)는 버퍼부(3)의 대응하는 버퍼에 입력된다. 즉, 8개의 검출기(21∼28)와 8개의 버퍼(31∼38)는 서로 일대일로 대응하도록 연결된다.

다음으로, 제5도 및 제8도를 참조하여 버퍼부(3)를 설명한다.

버퍼부(3)는 8개의 버퍼(31∼38)로 구성되며, 각 버퍼(31∼38)에는 대응하는 검출기(21∼28)에서 출력되는 선택신호(SELECT)와 병렬변환기(1)에서 출력되는 중간데이타(DOUT14:0) 중 8비트가 입력된다.

이미 언급한 바와 같이, 병렬변환기(1)에서 출력되는 중간데이타(DOUT14:0)는 버퍼부(3)에 입력되는 선택신호(SELECT)에 대응하는 것이다.

상기 중간데이타(DOUT14:0)는 각 버퍼(31∼38)에 8비트씩 분류되어 입력되는데, 이 분류방식은 검출기(21∼28)의 입력데이타 분류방식과 동일하다.

제8도에는 각 버퍼(31∼38) 중 하나(31)가 도시되어 있으며, 각 버퍼(31∼38)의 내부 구성은 동일하다.

제8도를 참조하면, 버퍼(31)는 8비트의 입력데이타를 각각 받아들이는 8개의 반전기(INV311∼INV318)와, 각 반전기(INV311∼INV318)의 출력단에 연결되며, 선택신호가 제어단에 공통으로 연결된 8개의 전송게이트(IT311∼IT318)로 구성된다.

중간데이타(DOUT14:0) 중 8비트의 데이타는 8개의 반전기(INV311∼INV318)에 입력되어 비트별로 반전되며, 각 반전기(INV311∼INV318)의 출력은 8개의 전송게이트(IT311∼IT318)에 입력된다.

각 전송게이트(IT311∼IT318)의 제어단에는 선택신호(SELECT)가 입력되며, 이 선택신호(SELECT)가 하이레벨일 경우에는 각 전송게이트(IT311∼IT318)의 입력데이타는 반전된 후 출력단으로 통과되며, 선택신호(SELECT)가 로우레벨일 경우에는 각 전송게이트(IT311∼IT318)의 입력데이타는 차단되어 출력단으로 통과되지 않는다.

이와 같이, 버퍼부(3)에서 출력되는 데이타(Y7:0)는 프레임 동기신호의 값과 일치하는 데이타이며, 이 데이타는 프레임 동기신호 검출장치의 출력데이타(ROUT7:0)로서 외부에 제공된다.

제9도와 제10도에는 제6도의 병렬변환기(1)에 적용된 8-플립플롭부(11)와 15-플립플롭부(13)의 상세 구성이 도시되어 있다.

제9도에 도시된 8-플립플롭부(11)는 8비트 입력을 처리하기 위한 것으로서, 클럭 입력에 따라 입력단(D)의 비트 데이타를 출력단(Q)으로 전달하는 8개의 D-플립플롭(111∼118)로 구성된다.

각 D-플립플롭(111∼118)의 데이타 입력단(D)에는 8비트 입력 중 하나의 비트가 입력되며, 클럭단(CK)과 리셋단(RN)에는 클럭신호(CLK)와 리셋신호(RESET)가 공통으로 입력된다.

제10도에 도시된 15-플립플롭부(13)는 15비트 입력을 처리하기 위한 것으로서, 클럭 입력에 따라 입력단(D)의 비트 데이타를 출력단(Q)으로 전달하는 15개의 D-플립플롭(1311∼1325)으로 구성된다.

각 D-플립플롭(1311∼1325)의 데이타 입력단(D)에는 15비트 입력 중 하나의 비트가 입력되며, 클럭단(CK)과 리셋단(RN)에는 클럭신호(CLK)와 리셋신호(RESET)가 공통으로 입력된다.

상기와 같이 D-플립플롭으로 각 플립플롭부를 구성한 것에 이 발명의 기술적 범위가 한정되지는 않으며, 지연동작을 수행하기 위한 다른 형태의 플립플롭이 이용될 수 있다.

이상에서와 같이 이 발명의 실시예에 따르면, 입력 데이타의 연속되는 2바이트로부터 임의의 15비트를 생성하고, 이로부터 추출된 소정의 8비트가 하드웨어적으로 매핑되어 있는 프레임 동기신호의 데이타와 일치하면, 이 시점을 유효한 데이타의 시작점으로 인지하도록 함으로써 비정상적인 포맷을 가지는 데이타가 입력되더라도 프레임 동기신호의 데이타를 정확히 검출할 수 있는 장치를 제공할 수 있다.

Claims

클럭에 따라 소정 비트의 병렬 데이타를 연속적으로 받아들이며, 병렬 데이타가 입력될때마다 현재의 병렬 데이타와 한 클럭 이전의 병렬 데이타를 조합하여 소정 비트의 조합 데이타를 생성하고, 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 제어데이타로서 제공하는 한편, 소정 클럭 지연시킨 조합데이타를 중간데이타로서 병렬변환기와 ; 상기 병렬변환기로부터 제어데이타로서 제공된 현재의 조합 데이타와 한 클럭 이전의 조합 데이타를 받아들이며, 상기 각 조합 데이타를 상기 병렬변환기의 입력 비트수와 동일한 비트수 단위로 최소유효비트에서 시작하여 한 비트식 증가시켜 가면서 소정 갯수로 분류하고, 각 분류된 데이타를 하드웨어적으로 매핑된 프레임 동기신호의 값과 비교하며, 비교 결과에 따라 결정된 각 분류된 데이타에 대응하는 시작신호와 선택신호를 출력하는 검출부와 ; 상기 병렬변환기에서 제공된 중간데이타를 상기 검출부의 분류패턴과 동일하게 분류하여 받아들이고, 상기 중간데이타의 각 분류된 데이타에 대응하는 상기 검출부의 선택신호를 받아들여, 선택신호가 하이레벨일 경우 이에 대응하는 분류된 데이타가 출력되도록 하는 버퍼부를 포함하여 이루어지는 것을 특징으로 하는 프레임 동기신호 검출장치.
제1항에 있어서, 상기 병렬변환기는 병렬데이타를 받아들여 출력단으로 전달하는 제1플립플롭부와 ; 상기 제1플립플롭부의 출력데이타를 받아들여 출력단으로 전달하는 제2플립플롭부와 ; 상기 제1플립플롭부의 출력데이타 중 최소유효비트를 제외한 데이타를 하위 비트로 받아들이고, 상기 제2플립플롭부의 출력데이타를 상위 비트로 받아들여 출력단으로 전달하며, 출력단의 데이타를 현재의 조합 데이타로서 제공하는 제3플립플롭부와 ; 상기 제2플립플롭부의 출력데이타를 받아들여 출력단으로 전달하며, 출력단의 데이타를 한 클럭 이전의 조합 데이타로서 제공하는 제4플립플롭부와 ; 상기 제4플립플롭부의 출력데이타를 받아들여 소정 클럭동안 지연시킨 후 중간데이타로서 제공하는 제5플립플롭부를 포함하는 것을 특징으로 하는 프레임 동기신호 검출장치.
제2항에 있어서, 상기한 각 플립플롭부는 클럭입력이 있을 때마다 입력단의 데이타를 출력단으로 전달하는 것을 특징으로 하는 프레임 동기신호 검출장치.
제2항에 있어서, 상기한 각 플립플롭부는 입력데이타와 비트수와 동일한 숫자의 플립플롭이 병렬로 연결되며, 각 플립플롭에는 클럭신호가 리셋신호가 공통으로 입력되도록 연결되어 구성됨을 특징으로 하는 프레임 동기신호 검출장치.
제4항에 있어서, 상기한 플립플롭은 D-플립플롭인 것을 특징으로 하는 프레임 동기신호 검출장치.
제1항 또는 제2항에 있어서, 상기한 검출부는 상기 각 조합 데이타의 분류 갯수와 동일한 수의 검출기를 구비함을 특징으로 프레임 동기신호 검출장치.
제6항에 있어서, 상기한 각 검출기는 상기 병렬변환기로부터 소정의 비트수로 분류된 현재의 조합 데이타를 받아들여, 입력된 조합 데이타가 프레임 동기신호의 값과 일치하는지를 비교하며, 비교결과를 출력하는 제1논리회로와 ; 상기 병렬변화기로부터 소정의 비트수로 분류된 한 클럭 이전의 조합 데이타를 받아들여, 입력된 조합 데이타가 프레임 동기신호의 값과 일치하는지를 비교하며, 비교결과를 출력하는 제2논리회로와 ; 상기 제1논리회로와 제2논리회로의 출력신호를 받아들여, 두 입력에 대한 논리곱 연산을 수행하는 논리곱수단과 ; 상기 논리곱수단의 출력신호를 받아들여, 한 클럭 지연시킨 후 시작신호로서 출력하는 제1플립플롭과 ; 상기 논리곱수단의 출력신호를 받아들여, 리셋신호가 입력될때까지 상기 논리곱수단의 출력신호 상태를 유지시켜서 얻어진 신호를 선택신호로서 출력하는 제2플립플롭을 포함하는 것을 특징으로 하는 프레임 동기신호 검출장치.
제7항에 있어서, 상기한 제1플립플롭은 D-플립플롭이고, 상기한 제2플립플롭은 JK-플립플롭인 것을 특징으로 하는 프레임 동기신호 검출장치.
제6항에 있어서, 상기한 버퍼부는 상기 중간데이타의 분류갯수와 동일한 수의 버퍼를 가지며, 각 버퍼는 소정의 비트수로 분류된 중간데이타를 받아들이는 한편, 상기 검출부의 대응하는 검출기로부터 선택신호를 받아들이도록 연결됨을 특징으로 하는 프레임 동기신호 검출장치.
제9항에 있어서, 상기한 각 버퍼는 입력데이타의 비트수와 동일한 갯수만큼 구비되어, 입력데이타를 비트별로 반전시키는 반전기와 ; 상기 각 반전기의 출력단에 동일한 수만큼 연결되어, 상기 각 반전기의 출력신호를 반전시킨 후, 입력된 선택신호에 따라 반전된 신호를 통과 또는 차단시키는 전송게이트를 포함하는 것을 특징으로 하는 프레임 동기신호 검출장치.