KR100512895B1 - 고속메모리시스템 - Google Patents

고속메모리시스템 Download PDF

Info

Publication number
KR100512895B1
KR100512895B1 KR10-2002-7017505A KR20027017505A KR100512895B1 KR 100512895 B1 KR100512895 B1 KR 100512895B1 KR 20027017505 A KR20027017505 A KR 20027017505A KR 100512895 B1 KR100512895 B1 KR 100512895B1
Authority
KR
South Korea
Prior art keywords
data
phase
memory
circuit
input
Prior art date
Application number
KR10-2002-7017505A
Other languages
English (en)
Other versions
KR20030012893A (ko
Inventor
후카이시무네오
모토무라마사토
아이모토요시하루
야마시나마사카즈
Original Assignee
닛본 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴끼 가부시끼가이샤 filed Critical 닛본 덴끼 가부시끼가이샤
Publication of KR20030012893A publication Critical patent/KR20030012893A/ko
Application granted granted Critical
Publication of KR100512895B1 publication Critical patent/KR100512895B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Memory System (AREA)
  • Logic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

메모리시스템은 메모리제어기(101)와 복수개의 메모리들(104)을 가진다. 복수개의 메모리들(104)은 메모리제어기(101)에 접속된 버스(106)의 한 끝에 스위치(103)를 통해 접속되고, 복수개의 메모리들(104)은 스위치(103)에 의해 제어된다. 버스(106)에서의 반사 및 부하들을 억제함으로써, 더 높은 데이터전송속도가 얻어질 수 있다.

Description

고속메모리시스템{High-speed memory system}
본 발명은 고속메모리시스템에 관한 것으로, 보다 상세하게는, 더 높은 전송속도와 더 높은 동작속도를 갖는 시스템에 관한 것이며, 또 이러한 메모리시스템에 사용되는 메모리인터페이스 및 메모리칩에도 관한 것이다.
도 18은 기존의 메모리시스템을 보여준다. 이 도면에서, 메모리제어기(1801)에 연결된 버스(1802)는 한 방향으로 연장되고, 각각이 그 위에 복수개(도면에선 2개)의 메모리칩들(1803)을 탑재한 복수개의 메모리모듈들(1804)은 버스(1802)에 서로 병렬로 연결된다. 이 명세서에서, 버스를 위한 이러한 연결구조, 즉 메모리인터페이스는 전형적으로 싱크러너스DRAM(SDRAM) 또는 램버스DRAM(RDRAM)으로 대표되는 메모리장치에서 버스접속형 인터페이스라 한다.
버스접속형 인터페이스는 복수개의 메모리칩들 또는 메모리모듈들을 확장버스에 서로 병렬로 연결하므로, 메모리들의 확장성(수의 증가)에 관련하여 상당한 이점을 가진다.
그러나, 복수개의 메모리칩들 또는 메모리모듈들이 확장버스에 개별 위치들에서 연결되는 구성 때문에, 전송선 상의 고레벨반사의 문제와 전송선 상에 많은 수의 부하들(팬아웃들)을 사용하는 문제가 발생하여, 버스 상의 전송속도를 증가시키기 어렵게 한다. 버스 상의 전송속도는 예를 들면 대략 1 내지 2Gb/s로 제한된다고 생각된다.
더욱이, 메모리칩들 또는 메모리모듈들은 개별 위치들에서 확장버스에 연결되므로, 전송전의 길이의 차이에 의해 야기되는 데이터스큐(data skew)가 무시해도 좋을 정도는 아닌 경우가 발생한다. 더 구체적으로는, 메모리에 입력되는 데이터의 위상들은 데이터마다 다르고, 이는 동시에 입력되어야 하는 데이터가 동시에 가져오기(fetch)되는 것을 방해하여, 기능불량(malfunction)을 야기한다. 이 문제는 데이터의 고속전송과 함께 더욱 현저하게 나타난다.
도 19는 기존의 메모리칩을 보여주는 블록도이다. 예를 들어 버스로부터 직렬로 공급되는 8비트 명령/주소패킷은 1:8디멀티플렉서(직렬-병렬변환회로)에 의해 병렬데이터로 바뀌며, 패킷디코더회로(디코더; 1902)에 의해 디코딩되며, ID확인회로(1903)에 의해 그것의 ID가 확인된 다음, 메모리셀들이 매트릭스형태로 배치된 메모리코어(1904)에 입력된다.
한편, 8비트직렬데이터를 포함한 입력데이터는 다른 1:8디멀티플렉서(1905)에 의해 병렬 64비트데이터로 바뀌고, 이 데이터는 메모리코어(1904)에 입력된다. 메모리코어(1904)로부터의 출력64비트데이터는 8:1멀티플렉서(1906)에 의해 직렬로 바뀌고, 8비트직렬데이터로서 공급된다.
도 20은 기존의 메모리칩에서의 입력데이터의 가져오기를 보여주는 블록도이며, 도 19에 보인 기존의 입력/출력데이터 중의 입력데이터와 1:8디멀티플렉서가 상세히 되어있다.
입력데이터의 데이터폭이 예를 들어 8비트라면, 입력데이터(2001)는 8비트버스로부터 공급되고, 데이터(2001A 내지 2001H)의 각각은 8개의 1:8디멀티플렉서들(2002A 내지 2002H) 중의 대응하는 하나에 입력된다. 이러한 8비트입력데이터(2001A 내지 2001H)는 1:8디멀티플렉서들(2002A 내지 2002H)에 의해 단일 입력클럭(2004)으로 각각 가져와진다.
기존의 메모리칩에 의한 데이터가져오기동작이 도 21의 타이밍도를 참조하여 설명될 것이다. 클럭(2004)은 8비트입력데이터(2001A 내지 2001H)가 이 데이터(2001A 내지 2001H)의 한 전이와 다른 전이 사이의 거의 중앙(점선으로 보임)인 동일한 타이밍에서 가져와지게 한다.
각 데이터가 전송되는 전송선의 길이의 차이로 인해 8비트입력데이터(2001A 내지 2001H)가 그것들 간에 얼마간의 위상어긋남들을 가짐에 주의해야 한다. 이러한 위상어긋남들은 데이터스큐(2010)라 한다. 데이터스큐들(2010)이 데이터속도(data rate)에 비해 무시해도 좋을 만큼 작다면 단일 클럭(2004)에서의 8비트데이터의 가져오기는 정상적으로 수행될 수 있다.
그러나, 데이터스큐들이 무시해도 좋을 정도가 아니면, 즉, 데이터의 전송속도가 높아 데이터속도에 대해 데이터스큐들이 무시될 수 없다면, 모든 8비트데이터는 단일 클럭을 사용하여 동일한 타이밍에 가져와질 수 없다. 따라서, 기존의 메모리칩에서 전송되는 데이터의 전송속도에는 제약이 있고 그 중 하나는 전송선의 길이의 차이로 인해 데이터스큐를 그것들간에 갖는 복수개의 데이터는 전술한 바와 같이 메모리칩에 동일한 타이밍에 가져와질 수 없다는 것이다.
요컨대, 기존 기법의 첫 번째 문제는, 메모리칩들 또는 메모리모듈들이 그것들의 개별 위치들에서 확장버스에 연결되므로, 전송선에서 큰 반사가 일어나고 전송선 상의 부하들(팬아웃들의 수)은 증가하여, 버스 상의 전송속도를 높이는 것은 어렵다는 것이다.
기존 기법의 두 번째 문제는, 메모리칩들 또는 메모리모듈들이 그것들의 개별 위치들에서 확장버스에 연결되므로, 전송선들의 길이의 차이로 인한 데이터스큐들이 무시할 수 없을 정도라는 것이다.
기존 기법의 세 번째 문제는, 데이터스큐들에 대해 채용되는 효과적인 대책이 없으므로, 기능불량이 일어날 가능성이 있다는 것이다.
도 1은 본 발명의 실시예에 따른 메모리시스템의 개략적인 사시도이다.
도 2는 도 1의 메모리시스템의 변형들 중의 일 예를 보여주는 개략적인 사시도이다.
도 3은 도 1의 메모리시스템에서의 스위치를 보여주는 블록도이다.
도 4는 도 1의 메모리시스템에서의 스위치의 다른 예를 보여주는 블록도이다.
도 5는 도 1의 메모리시스템에서의 메모리칩의 구성을 보여주는 블록도이다.
도 6은 도 5의 메모리칩에서의 입력데이터의 타이밍도이다.
도 7은 도 5의 메모리칩에서의 출력데이터의 타이밍도이다.
도 8은 도 3 및 도 5의 개별 위치들에서의 명령/주소패킷의 타이밍도이다.
도 9는 도 1의 메모리시스템에 의한 입력데이터의 가져오기를 보여주는 블록도이다.
도 10은 도 9의 개별 위치들에서의 신호들을 보여주는 타이밍도이다.
도 11은 도 1의 메모리시스템에서의 메모리제어기의 블록도이다.
도 12는 도 11의 메모리제어기의 타이밍도이다.
도 13은 1:2직렬-병력변환회로의 블록도이다.
도 14는 1:8직렬-병력변환회로의 블록도이다.
도 15는 데이터동기화회로의 블록도이다.
도 16은 데이터복구회로의 블록도이다.
도 17은 본 발명의 다른 실시예에 따른 메모리시스템의 블록도이다.
도 18은 기존 메모리시스템의 개략적인 사시도이다.
도 19는 도 18의 메모리시스템에서의 메모리칩을 보여주는 블록도이다.
도 20은 도 19의 메모리칩에 의한 입력데이터의 가져오기를 보여주는 블록도이다.
도 21은 도 20에 보인 개별 위치들의 타이밍도이다.
전술한 바를 고려하여, 본 발명의 목적은 전송선 상의 반사 및 부하들을 억제함으로써 고속신호전송을 실현할 수 있는 메모리시스템 및 메모리인터페이스를 제공하는 것이다.
본 발명의 다른 목적은 전송선의 길이의 차이에 의해 야기된 데이터스큐들을 억제할 수 있는 메모리시스템 및 메모리인터페이스를 제공하는 것이다.
본 발명의 또 다른 목적은 데이터스큐들에 대해 채용된 효과적인 대책을 갖는 메모리칩을 제공하는 것이다.
본 발명의 또 다른 목적은 데이터스큐들에 대해 채용된 효과적인 대책을 가지며 더 높은 전송속도를 갖는 메모리칩을 사용하는 메모리시스템을 제공하는 것이다.
본 발명은, 이것의 제1양태에서, 메모리제어기 및 복수개의 메모리들을 포함하며, 복수개의 메모리들은 메모리제어기에 접속된 버스의 특정 위치에 스위치를 통해 접속되고, 복수개의 메모리들의 동작은 스위치에 의해 제어되는 메모리시스템을 제공한다.
바람직한 실시예에서, 스위치는 복수개가 계층적 순서로 배치된다. 더욱이, 이 스위치는 바람직하게는 별모양접속형 스위치, 멀티플렉서형(병렬-직렬변환) 스위치 또는 디멀티플렉서형(직렬-병렬변환) 스위치이다.
바람직하게는 데이터복구회로가 스위치에 제공된다. 데이터복구회로는 메모리제어기 또는 메모리에도 제공되어는 것도 바람직하다.
복수개의 메모리들은 개별 메모리칩들로 형성되고, 스위치는 독립적인 스위치칩으로 형성된다. 이 경우, 메모리칩들 및 스위치칩은 바람직하게는 단일 메모리모듈 위에 탑재된다. 더욱이, 복수개의 메모리모듈들이 개개의 버스들을 통해 상기 메모리제어기에 접속되어도 좋다.
본 발명은, 이것의 제2양태에서, 메모리제어기 및 복수개의 메모리들을 구비하며, 복수개의 메모리들은 개개의 버스들을 통해 메모리제어기에 연결되는 메모리시스템을 제공한다. 메모리제어기 또는 메모리들에는 데이터복구회로가 제공된다.
본 발명은, 이것의 제3양태에서, 메모리제어기에 배치되고 버스에 접속된 데이터복구회로와, 복수개의 메모리들을 버스의 특정 위치에 접속하기 위한 스위치를 포함하는 메모리인터페이스를 제공한다. 스위치에는 데이터복구회로가 제공되어도 좋다.
본 발명은, 이것의 제4양태에서, 명령/주소신호 및 데이터신호가 매트릭스형태로 배치된 복수개의 메모리셀들을 구비한 메모리코어에 입력되며, 명령/주소신호 및 데이터신호의 각각은 데이터복구회로를 통해 메모리코어에 입력되는 메모리칩을 제공한다. 명령/주소신호 및 데이터신호의 각각은 데이터복구회로를 통과한 후 데이터동기화회로 및 패킷디코더회로를 통해 메모리코어에 입력될 수 있다. 더욱이, 디멀티플렉서(직렬-병렬변환)회로가 데이터복구회로 및 데이터동기화회로 사이에 배치되어도 좋다.
본 발명에 따르면, 메모리들의 수가 증가하는 경우에도, 개별 메모리들이 메모리제어기에 1 대 1 접속으로 연결되므로, 전송선 상의 반사뿐 아니라 부하들(팬아웃수)은 증가하지 않아, 고속의 전송속도가 버스에 대해 달성될 수 있다.
더욱이, 데이터복구회로 및 데이터동기화회로를 포함한 회로들이 메모리칩들, 스위치들 또는 메모리제어기의 입력측들에 제공되는 구성을 사용함으로써, 위상차를 그것들 간에 갖는 입력신호들의 위상들은 정렬될 수 있어, 데이터스큐들에 의해 야기되는 기능불량은 고속동작을 달성하도록 억제될 수 있다.
이하 본 발명이 도면들을 참조하여 설명될 것이다. 도 1을 참조하면, 본 발명의 한 실시예에 따른 메모리시스템은 메모리제어기(101) 및 복수개의 메모리들(104)을 구비하며, 복수개의 메모리들(104)은 스위치(103) 및 개별 상호접속선들(105)을 통해 지정된 위치, 즉, 메모리제어기(101)에 연결된 대응 버스(106)의 한 끝에 연결된다.
메모리 A 및 메모리 B를 포함한 복수개의 메모리들(104)의 동작은 스위치(103)에 의해 제어된다. 복수개의 메모리들(104)은 개별 메모리칩들(104)로서 형성되는 반면, 스위치(103)는 독립적인 스위치칩(103)상에 형성된다. 이러한 칩들은 동일 메모리모듈(102)상에 탑재된다. 본 실시예에서, 복수개의 메모리모듈들(102)은 개별 버스들(106)을 통해 메모리제어기(101)에 연결되어, 많은 수의 메모리들이 메모리제어기에 접속된다.
각 버스(106)는 데이터신호선들 및 제어신호선들을 포함한 일 군의 상호접속선들을 구비한다. n비트데이터가 병렬로 전송된다면 신호선들의 수는 n인 반면, n비트데이터가 직렬로 전송된다면 신호선들의 수는 1이다. 직렬전송의 경우가 본 실시예의 설명에서 예시되었지만, 본 발명의 구성 및 이점들은 병렬전송에서도 유사하다.
도 1에 보인 것처럼, 메모리 A 및 메모리 B를 포함한 복수개의 메모리들의 동작이 스위치에 의해 제어되므로, 메모리 B가 메모리 A에 부가되는 경우에도 메모리들은 1 대 1 접속으로 메모리제어기(101)에 연결된다.
따라서, 메모리들의 수가 증가하는 경우에도, 전송선에서의 반사 뿐 아니라 부하들(팬아웃들)의 수는 증가하지 않아, 더욱 고속의 전송속도가 버스에서 얻어질 수 있다.
더욱이, 메모리들의 수는 각각이 이러한 스위칭구성을 갖는 메모리모듈들의 수를 증가시킴으로써 증가될 수 있다. 이 경우, 각 메모리모듈(102)이 대응하는 버스(106)를 통해 메모리제어기(101)에 연결되므로, 더욱 높은 전송속도를 달성함에 있어 어려움은 없다.
도 2는 메모리모듈의 구성이 변형된 도 1의 메모리시스템의 변형들 중의 일 예를 보여준다. 도 2에서, 도 1의 것들과 동일하거나 유사한 구성요소들은 동일한 참조번호들에 의해 지정되면서 중복적인 설명은 생략된다.
도 2의 메모리모듈(102)에는, 스위치들(103)이 메모리들의 수를 증가시키도록 계층적 순서로 연결되어, 스위치들(103)은 2개의 계층적 순위들로 연결된다. 이 경우 어느 것에서나, 메모리들(104)은 2개의 스위치들(103)을 통해 또 1 대 1 접속으로 메모리제어기(101)에 연결되므로, 많은 수의 메모리들은 전송선 상의 반사 뿐 아니라 부하들을 증가시키지 않아, 버스에서 더 높은 전송속도를 달성한다.
도 3은 도 1 및 2에 보인 스위치(103)의 일 예로서의 별모양접속형 스위치의 블록도이다.
메모리제어기로부터 버스를 통한 메모리들로의 신호흐름은 도 3에서 301 내지 313으로 이루어지는 반면, 메모리들로부터 버스를 통한 메모리제어기로의 신호흐름은 314 내지 319에 의해 이루어진다.
메모리제어기로부터 메모리들로의 신호흐름이 먼저 설명된다. 명령/주소패킷은 데이터복구회로(301)에 의해 칩 내에 가져와진다. 복구된 패킷은 직렬-병렬변환기(302)(이를테면 8비트데이터의 경우 1:8디멀티플렉서)에서 직렬-병렬변환된다.
병렬로의 변환을 받은 비트들의 수는 나중에 설명되는 메모리칩의 경우와 마찬가지로 사양에 따라 다르고 데이터가 그러한 병렬로의 변환을 받지 않는 일이 일어날 수 있다는 점에 주의해야 한다. 칩 외부의 신호전송매체의 길이의 차이 또는 직렬-병렬변환회로(302)의 내부클럭의 상태의 차이로 인해 병렬신호들은 그것들 간에 다른 위상들을 가질 가능성이 있다.
따라서, 데이터동기화회로(303)는 외부로부터 입력되는 데이터동기화신호(310)를 사용하면서 병렬신호들의 위상들을 정렬시킨다. 그렇게 위상이 정렬된 명령 및 주소의 패킷은 패킷디코더회로(304)에 의해 디코딩되며, 패킷디코더회로는 그렇게 병렬로 변환된 명령 및 주소의 패킷뿐 아니라 디코딩된 결과들(313)을 출력한다. 병렬로 변환된 명령 및 주소패킷은 그 후 병렬-직렬변환회로(이를테면 8비데이터의 경우 8:1멀티플렉서; 305)에서 병렬-직렬변환된다. 직렬로 변환된 병렬비트들의 수는 직렬-병렬변환회로(302)에서 병렬로 변환된 비트들의 수와 동일함에 주의해야 한다.
따라서, 병렬비트들의 수가 8 대신 10 또는 16이 되는 경우와 병렬-직렬변환회로(305)가 사용되지 않는 경우가 있을 수 있다. 직렬로 변환된 패킷에 대해, 패킷디코더회로(304)로부터 출력되는 디코딩된 결과들(313)에 기초하여, 명령/주소신호들을 전송하려는 메모리 또는 다음 단의 스위치가 어느 것인지가 CMOS구성 등을 갖는 스위치소자(306)에 의해 결정된다. 예를 들면, 신호 A는 메모리 A에 전송되는 반면 신호 B는 메모리 B에 전송되지 않는 것으로 결정되거나, 또는 반대로, 신호 A는 메모리 A에 전송되지 않는 반면 신호 B는 메모리 B에 전송되는 것으로 결정된다.
메모리제어기로부터의 데이터는 먼저 데이터복구회로(307)에 의해 칩 내에 가져와진다. 복구된 데이터는 직렬-병렬변환기(308)에서 병렬로 변환된다. 명령 및 주소패킷의 경우와 마찬가지로, 병렬로 변환된 비트들의 수가 8로 제한되지 않고 직렬-병렬변환기(308)는 사용되지 않을 가능성이 있다.
데이터가 그것들 간에 위상차를 가질 가능성도 있으므로, 명령 및 주소패킷과 마찬가지로, 데이터동기화회로(308)는 데이터동기화신호(310)를 사용하면서 위상들을 정렬한다. 그 후 이와 같이 위상이 정렬된 병렬로 변환된 데이터는 직렬-병렬변환기(308)가 데이터를 변환한 병렬비트들의 수에 상응하는 수만큼씩 병렬-직렬변환기(311)에 의해 직렬로 변환된다.
직렬로 변환된 데이터에 대해, 명령 및 주소패킷들과 마찬가지로, 패킷디코딩된 결과들(313)에 기초하여, 데이터를 전송하려는 메모리 또는 다음 단의 스위치가 어느 것인지가 CMOS구성 등을 갖는 스위치소자(312)에 의해 결정된다. 예를 들면, 데이터 A는 메모리 A에 전송되는 반면 데이터 B는 메모리 B에 전송되지 않는 것으로 결정되거나, 또는 반대로, 데이터 A는 메모리 A에 전송되지 않는 반면 데이터 B는 메모리 B에 전송되는 것으로 결정된다.
메모리들로부터 메모리제어기의 방향으로의 데이터흐름에 대하여, 데이터복구회로(319)는 먼저 메모리칩들(A 및 B)의 내부로부터 데이터를 가져온다. 복구된 데이터는 직렬-병렬변환기(318)에서 병렬로 변환된다. 병렬로 변환된 비트들의 수는 8로 제한되지 않고 직렬-병렬변환기(318)는 사용되지지 않을 수 있음에 주의해야 한다.
메모리로부터의 데이터는 그것들간에 위상차를 가질 가능성이 있으므로, 메모리제어기로부터의 데이터와 마찬가지로, 병렬로 변환된 데이터는 데이터동기화회로(317)에 의해 데이터동기화신호(320)를 사용하여 위상이 정렬된다. 이렇게 위상이 정렬된 데이터에 대해, 패킷디코더회로(316)로부터의 제어신호에 기초하여, 데이터를 메모리제어기에 전송할 메모리 또는 스위치가 CMOS구성 등을 갖는 스위치소자(315)에 의해 선택된다. 예를 들면, 메모리 A로부터의 데이터 A는 배달되는 반면 메모리 B로부터의 데이터 B는 배달되지 않는 것이, 또는 반대로, 메모리 A로부터의 데이터 A는 배달되지 않는 반면 메모리 B로부터의 데이터 B는 배달되는 것이 선택된다.
선택된 데이터는 병렬-직렬변환기회로(314)에 의해 직렬로 변환되어 출력된다. 이렇게 직렬로 변환되는 병렬데이터의 수는 직렬-병렬변환기회로(318)에서 병렬로 변환된 비트들의 수와 동일함에 주의해야 한다.
도 4는 스위치(103)의 다른 예로서의 멀티플렉서/디멀티플렉서형 스위치를 보여준다.
메모리제어기로부터 버스를 통한 메모리 방향으로의 신호흐름은 도 4의 401 내지 413에 의해 실현된다. 한편, 메모리로부터 버스를 통한 메모리제어기 방향으로의 신호흐름은 414 내지 418에 의해 실현된다.
메모리제어기로부터 메모리 방향으로의 신호흐름이 먼저 설명된다. 명령 및 주소패킷은 데이터복구회로(401)에 의해 칩 내에 가져와진다. 복구된 데이터는 직렬-병렬변환기회로(402; 예를 들어, n비트의 경우 1:n멀티플렉서)를 사용하여 병렬로 변환된다.
나중에 설명되는 메모리칩의 경우와 마찬가지로, 병렬로 변환되는 비트들의 수는 사양에 따라 다르고 병렬로의 변환이 사용되지 않을 가능성이 있음에 주의해야 한다. 칩 외부의 신호전송매체의 길이의 차이 또는 병렬-직렬변환기회로(402)의 내부클럭의 상태의 차이로 인해 병렬신호들은 그것들 사이에 위상차를 가질 수 있다.
따라서, 데이터동기화회로(403)는 외부로부터 입력되는 데이터동기화신호(408)를 사용하면서 병렬신호들을 위상 정렬한다. 이렇게 위상이 정렬된 명령 및 주소패킷은 패킷디코더회로(404)에 의해 디코딩되고, 이 패킷디코더회로는 병렬로 변환된 명령 및 주소패킷과 디코딩된 결과들(410)을 출력한다. 디코딩된 결과들(410)의 신호에 기초하여, 어떤 메모리 또는 다음 단의 스위치에 어떤 데이터가 전송되는 지는 CMOS구성 등을 갖는 스위치소자(405)를 제어함으로써 결정된다. 예를 들어, 신호 A는 메모리 A에 전송되는 반면 신호 B는 메모리 B에 전송되지 않는 것으로 결정되거나, 또는 반대로, 신호 A는 메모리 B에 전송되지 않는 반면 신호 B는 메모리 A에 전송되는 것으로 결정된다.
메모리제어기로부터의 데이터는 먼저 데이터복구회로(406)에 의해 칩 내로 가져와진다. 복구된 데이터는 직렬-병렬변환기회로(407)에서 병렬로 변환된다. 명령 및 주소패킷과 마찬가지로, 병렬로 변환되는 비트들의 수는 8로 제한되지 않고 직렬-병렬변환기회로(407)가 사용되지 않을 가능성이 있음에 주의해야 한다.
데이터는 그것들간에 위상차를 가질 수도 있으므로, 명령 및 주소패킷과 마찬가지로, 데이터동기화회로(409)는 데이터동기화신호(408)를 사용하면서 위상을 정렬한다. 명령 및 주소패킷과 마찬가지로, 이렇게 위상이 정렬된 병렬로 변환된 데이터에 대하여, CMOS구성 등을 갖는 스위치소자(413)에 의해 어떤 메모리 또는 다음 단의 스위치에 어떤 데이터가 전송되는지가 패킷디코더회로(412)에서의 패킷디코딩된 결과들에 기초하여 결정된다. 예를 들어, 데이터 A는 메모리 A에 전송되는 반면 데이터 B는 메모리 B에 전송되지 않는 것으로 결정되거나, 또는 반대로, 데이터 A는 메모리 B에 전송되지 않는 반면 데이터 B는 메모리 A에 전송되는 것으로 결정된다.
메모리들로부터 메모리제어기 방향으로의 데이터흐름의 경우, 데이터는 데이터복구회로(416)에 의해 메모리칩들 A 및 B의 내부로부터 가져와진다. 복구된 데이터도 그것들 간에 위상차를 가질 가능성이 있으므로, 메모리제어기로부터의 데이터와 마찬가지로, 데이터동기화회로(415)는 데이터동기화신호(418)를 이용하면서 위상을 정렬한다. 이렇게 위상이 정렬된 데이터에 대하여, 병렬-직렬변환기회로(414)에 의해 어떤 메모리 또는 스위치로부터 메모리제어기에 어떤 순서로 데이터를 전송할 것인지가 결정된다.
전술한 바와 같이, 도 3 및 4에 보인 스위치의 입력측에 데이터복구회로, 디멀티플렉서 및 데이터동기화회로를 제공함으로써, 그것들 간에 위상차를 갖는 입력들(메모리로부터의 출력들)에 대해 위상들이 정렬되어, 데이터스큐들에 의해 야기된 기능불량을 억제하면서도 더욱 고속의 동작이 얻어질 수 있다.
도 5는 도 1 및 2에 보인 메모리칩(104)의 일 예이다.
메모리제어기 또는 스위치로부터 공급되는 명령 및 주소패킷은 먼저 데이터복구회로(501)를 사용함에 의해 칩의 내부에 입력된다. 데이터복구회로(501)로부터 출력되는 복구된 명령 및 주소패킷은 직렬-병렬변환기회로(502)에 의해 병렬데이터로 변환된다. 데이터를 8비트데이터로 변환하는 1:8직렬-병렬변환기회로(1:8디멀티플렉서; 502)가 예시적으로 사용됨에 주의해야 한다.
병렬데이터의 비트수가 명령 및 주소패킷에 관한 사양에 따라 다르고 따라서 10 도는 16이 될 가능성이 있다. 더욱이, 패킷에 관한 사양에 의존하여, 직렬-병렬변환기회로(502)가 사용되지 않을 수도 있다. 이렇게 병렬로 변환된 명령 및 주소패킷의 위상들은 스위치 및 메모리 사이의 전송매체의 길이의 차이 또는 직렬-병렬변환기회로(502)의 클럭의 상태에 의존하여 다를 수 있다. 따라서, 병렬로 변환된 명령 및 주소패킷의 위상들은 외부로부터 입력되는 데이터동기화신호(500)를 사용하여 데이터동기화회로(503)에 의해 정렬된다.
이렇게 위상이 정렬된 명령 및 주소패킷은 패킷디코더회로(디코더; 504)에 의해 명령 및 주소에 대해 디코딩되고 매트릭스형태로 배치된 복수개의 메모리셀들을 갖는 메모리코어에 배달된다.
한편, 입력데이터(513)는 데이터복구회로(506)에 의해 칩 내에 가져와진 다음, 직렬-병렬변환기회로(507)에서 병렬로 변환된다. 병렬비트들의 수가 사양에 의존한다는 점에 주의해야 한다. 8비트가 여기선 예시되었지만, 비트수는 10 또는 16일 수 있다. 또는, 직렬-병렬변환기회로(507)가 사용되지 않는 경우도 있을 수 있다. 병렬로 변환된 데이터는 데이터동기화회로(509)에 의해 위상이 정렬된다. 데이터동기화회로(509)는, 명령 및 주소패킷에 대한 데이터동기화회로(503)의 경우에서처럼, 데이터동기화신호(500)를 사용하여 데이터의 위상을 정렬한다. 이렇게 위상정렬된 데이터는 패킷디코더회로(510)에 의해 디코딩되어 메모리코어(505)에 입력된다. 패킷디코더회로(51)가 데이터에 대한 사양에 의존하여 사용되지 않을 가능성이 있음에 주의해야 한다.
예를 들면 8비트병렬데이터이고 메모리코어(505)로부터 출력되는 출력데이터는 병렬-직렬변환기회로(508)에 의해 직렬로 디코딩된다. 병렬데이터가 변환되는 비트들의 수는 데이터에 대한 사양에 의존하여 변환되는 경우가 있을 수 있고, 따라서 10 또는 16이 될 수 있고, 그밖에도 데이터는 직렬로의 변환 없이 출력되는 경우도 있다. 더욱이, 데이터에 관한 사양에 의존하여, 패킷디코더회로(511)가 메모리코어(505) 및 병렬-직렬변환기회로(508) 사이에 이용될 수도 있다.
도 6은 도 5의 메모리칩의 개별 위치들에서의 입력데이터의 타이밍도이다. 도 7은 도 5의 메모리칩의 개별 위치들에서의 출력데이터의 타이밍도이다. 도 8은 도 5의 개별 위치들에서의 명령/주소의 타이밍도이다.
메모리칩에서의 입력 및 출력데이터에 관한 도 6 및 7의 타이밍도들에 대해 설명할 것이다. 8비트인 경우는 입력 및 출력데이터의 비트폭의 예시임에 주의해야 한다.
입력데이터에 관하여(도 6):
입력데이터(513[0] 내지 513[7])는 메모리제어기 및 메모리칩 사이의 데이터전송선의 길이차이에 의해 야기된 그것들간의 데이터스큐들을 가질 것이다. 그것들간에 데이터스큐들을 갖는 복수개의 입력데이터는 데이터복구회로(506)에 의해 개별 데이터에 대해 최적타이밍들을 갖는 클럭들로 메모리칩 내에 가져와지고, 1:8디멀티플렉서(507)에 데이터(514)로서 배달된다. 후속하여, 데이터스큐들은 1:8디멀티플렉서(507)로부터의 출력들 및 클럭(517)에 전해진다. 그 후, 데이터스큐들을 제거하기 위해, 1:8디멀티플렉서(507)로부터의 출력들(516)은 데이터동기화회로(509)에 의해 데이터동기화신호(500)를 사용하여 내부클럭(520)과 동기된다. 그런 다음, 입력데이터는 패킷디코더회로(510)에 의해 디코딩되어 메모리코어(505)에 데이터(519)로서 입력된다.
출력데이터에 관하여(도 7):
메모리코어(505)로부터의 데이터(521)는 내부클럭(520)과 동기된다. 이 데이터는 패킷코딩회로(511)에 의해 코딩되어 데이터(522)가 얻어지고, 데이터동기화신호(512)는 패킷의 헤더와 동기하여 발생된다. 후속하여, 코딩된 데이터(522)는 8:1멀티플렉서(508)에 입력되어, 이 멀티플렉서 내부의 고속클럭을 사용하여 직렬로 변환되고, 데이터(523)로서 배달된다.
이제 메모리칩 또는 스위치칩에서의 명령/주소패킷의 타이밍도를 보여주는 도 8에 관하여 설명한다. 8비트인 경우는 명령/주소패킷의 비트폭에 대한 예시임에 주의해야 한다.
입력되는 명령/주소패킷은 그 속에 메모리제어기 및 스위치칩 사이 또는 스위치칩 및 메모리칩 사이의 데이터전송선의 길이의 차이로 인한 데이터스큐들을 가질 것이다. 각각이 그 속에 데이터스큐들을 갖는 복수개의 입력명령/주소패킷들은 데이터복구회로들(501 및 301)에 의해 개별 명령/주소패킷들에 대해 최적타이밍들을 갖는 클럭들로 칩 내에 가져와지고, 디멀티플렉서들(502 및 302)에 데이터(524 및 324)로서 배달된다. 데이터스큐들은 1:8디멀티플렉서들(525 및 325)로부터 출력들에 전해진다. 그런 다음, 데이터스큐들을 제거하기 위해, 출력들(525 및 325)은 데이터동기화신호들(500 및 310)을 사용하여 데이터동기화회로들(503 및 303)에 의해 개별 칩들 내의 클럭(520)과 동기된다.
도 9는 메모리칩에서의 입력데이터의 가져오기에 관련한 블록도이고, 도 10은 그 타이밍도이다.
본 발명의 메모리칩은 도 20 및 21을 참조하여 설명된 바와 같은 기존의 기법들에서의 데이터스큐들에 의해 야기된 데이터 가져오기 중의 기능불량의 문제를 해결하여, 데이터속도가 증가될 수 있게 한다. 즉, 데이터전송속도가 증가될 수 있게 한다.
본 발명에서는, 도 9에 보인 것처럼, 입력되는 8비트데이터(901A 내지 901H)의 모두가 데이터복구회로들(902A 내지 902H)에 각각 입력된다. 데이터복구회로들(902)은 데이터복구회로들에 공급되는 데이터를 이 데이터의 최적타이밍으로 페치한다. 따라서, 메모리칩에 입력되는 복수개의 데이터는 그것들간에 데이터스큐들에 포함한 데이터의 경우에도 칩에 의해 페치될 수 있다.
데이터복구회로에 의해 칩 내에 가져와진(페치된) 데이터는 개개의 다른 위상들을 가진다. 더 구체적으로는, 데이터(903A 내지 903H)는 개개의 입력데이터에 대해 최적타이밍들을 갖는 클럭들(904A 내지 904H)을 사용하여 배달된다.
이러한 데이터(903) 및 클럭들(904)은 8개의 1:8디멀티플렉서들(905A 내지 905H)에 각각 입력된다. 이 1:8디멀티플렉서들은 입력클럭들에 따라서 동작한다. 즉, 8개의 1:8디멀티플렉서들은 독립적인 위상들을 갖는 클럭들에 동기하여 동작한다.
그러므로, 8개의 1:8디멀티플렉서들(905A 내지 905H)로부터의 출력데이터(906A 내지 906H)의 위상들은 8개 디멀티플렉서들 간에 독립적이다. 따라서, 다른 위상들을 갖는 이러한 데이터를 단일 위상을 갖도록 정렬하기 위해, 디멀티플렉서로부터의 출력(906)은 데이터동기화회로(908)에 입력되어, 출력들(906A 내지 906H)을 서로 동기시켜 출력데이터(909)로서 출력되게 한다.
전술한 바와 같이, 본 발명의 메모리칩에서는, 데이터복구회로가 입력데이터의 각 비트에 제공되어, 각 데이터는 각 데이터의 최적타이밍에 칩 내에 페치된다. 따라서, 기존의 메모리칩에서의 데이터전송속도에 대한 제한요소를 구성하는 데이터스큐의 문제는 해결될 수 있고, 본 발명의 메모리칩은 기존 메모리칩보다 빨리 데이터를 전송할 수 있다.
본 발명의 메모리칩에서는, 전송선에서의 차이에 의해 야기된 데이터스큐들에 의한 악영향을 억제하기 위해 버스에 연결된 데이터복구회로(902)와 데이터복구회로에 연결된 1:8디멀티플렉서(905) 및 데이터동기화회로(908)가 메모리인터페이스의 일부를 구성하게 하는 것이 고려될 수 있다.
도 11은 한 실시예에 따른 메모리제어기를 예시하는 블록도이고, 도 12는 그 타이밍도이다.
입력어드레스는 CMOS구성 등을 갖는 스위치소자(1107)에 주소버퍼(1101), 주소디코더회로(1102), 타이밍제어 및 패킷코딩/디코딩회로(1103), 멀티플렉서(1104), 버퍼(1105) 및 8:1멀티플렉서(1106)를 통해 공급되고, 타이밍제어 및 패킷코딩/디코딩회로(1103)로부터의 제어신호(1108)는 스위치소자(1107)가 명령/주소패킷을 선택하여 버스에 출력하도록 기능한다.
더욱이, 입력데이터는 CMOS구성 등을 갖는 스위치소자(1114)에 데이터버퍼(1110), 타이밍제어 및 패킷코딩/디코딩회로(1103), 멀티플렉서(1111), 버퍼(1112) 및 8:1멀티플렉서(1113)를 통해 공급되고, 타이밍제어 및 패킷코딩/디코딩회로(1103)로부터의 제어신호(1108)는 스위치소자(1114)가 버스에 출력된 다음 메모리에 배달되는 데이터를 선택하도록 기능한다.
한편, 메모리로부터 출력되는 데이터는 데이터복구회로(1118)에 버스를 통해 공급되고, 1:8디멀티플렉서(1117), 데이터동기화회로(1116), 타이밍제어 및 패킷코딩/디코딩회로(1103) 및 데이터버퍼(1115)를 통해 CPU쪽으로 출력된다.
전술한 바와 같이, 데이터복구회로, 디멀티플렉서 및 데이터동기화회로를 도 11의 메모리제어기의 입력측(메모리로부터의 출력데이터를 수신하는 쪽)에 제공함으로써, 입력데이터(메모리로부터의 출력데이터)가 그것들 간에 데이터스큐들을 갖는 경우에도 위상들은 정렬되어, 데이터스큐들에 의해 야기된 기능불량을 억제하면서도 고속동작이 달성될 수 있다.
전송선에서의 차이에 의해 야기된 데이터스큐들에 의한 악영향을 억제하기 위해 버스에 연결된 데이터복구회로(1118)와 이 데이터복구회로에 연결된 1:8디멀티플렉서(1117) 및 데이터동기화회로(1116)가 메모리인터페이스의 일부를 구성한다.
도 13은 래치들(1306 및 1307)을 구비한 마스터-슬레이브플립플롭(1302)과 래치들(1303 내지 1305)을 구비한 다른 마스터-슬레이브플립플롭(1301)에 의해 구성되고 입력데이터의 속도의 절반의 속도를 갖는 입력클럭의 상승에지 및 하강에지에서 데이터를 2개의 데이터로 병렬변환하는 기능을 갖는 1:2직렬-병렬변환기회로(1:2디멀티플렉서)의 블록도를 보여준다.
도 14는 1:8직렬-병렬변환기회로의 블록도를 보여준다. 1:8직렬-병렬변환기회로는 1:2직렬-병렬변환기회로들(1400 내지 1406)을 나무형태로 연결함으로써 얻어진다. 각 단에 분배되는 클럭은 1/2분주기들(1407 내지 1409)을 사용하여 발생된다.
도 15는 데이터동기화회로를 보여주는 회로도이다. 이 데이터동기화회로는 헤더검출회로(1501)와 데이터추출회로(1502)를 구비하여, 데이터의 동기화는 외부로부터 입력되는 데이터동기화신호와 데이터의 헤더의 타이밍들을 조정함으로써 행해진다.
외부데이터동기화신호를 요청하는 데이터동기화회로가 보여졌지만, 데이터동기화는 입력데이터에 통합될 수도 있다. 이러한 코딩된 데이터가 사용된다면, 데이터동기화는 외부에서 데이터동기화신호를 수신하지 않고서도 얻어질 수 있다.
도 16은 데이터복구회로의 구성을 보여준다. 입력데이터의 위상과 내부클럭의 위상 사이의 차이는 위상비교기회로(1601)를 사용하여 검출되어, 위상앞섬(lead)신호와 위상지체(lag)신호의 두 신호들 중의 하나는, 데이터가 내부클럭보다 앞서는지 지체되는 지에 관한 위상비교기회로(1601)의 비교결과에 의존하여 배달된다. 지연제어회로(1602)는 위상비교기회로(1601)로부터의 결과들에 의존하여 클럭의 위상을 변경시켜, 입력데이터와 내부클럭의 위상이 맞추어지게 한다. 이렇게 위상이 맞추어진 내부클럭을 사용함으로써, 입력데이터는 플립플롭(1603) 등에 의해 그 파형이 정형되어 데이터(1604)로서 출력된다. 더욱이, 이렇게 위상이 맞추어진 내부클럭(1605)도 출력된다.
도 17은 본 발명의 다른 실시예에 따른 메모리시스템을 보여준다. 복수개의 메모리칩들(104)이 개개의 버스들(106)을 통해 메모리제어기(101)에 연결된다.
메모리칩들(104)이 메모리제어기(101)에 이런 식의 1 대 1 접속으로 연결되므로, 메모리들의 수가 증가되는 경우에도, 버스들에서의 반사와 부하들은 증가되지 않아, 더 높은 전송속도가 버스들에서 얻어질 수 있다.
더욱이, 메모리칩(104)에 관해 도 5에 보인 것처럼, 데이터복구회로, 디멀티플렉서 및 데이터동기화회로를 메모리칩의 입력측에 제공함으로써, 위상차들을 갖는 데이터의 경우에도 위상들이 정렬되어, 데이터스큐들에 의해 야기된 기능불량이 고속동작을 얻도록 억제될 수 있다.
마찬가지로, 데이터복구회로, 디멀티플렉서 및 데이터동기화회로를 메모리제어기에서의 메모리들로부터 데이터가 입력되는 측에 제공함으로써, 위상차들을 갖는 데이터의 경우에도 위상들이 정렬되어, 데이터스큐들에 의해 야기된 기능불량을 억제하면서도 고속동작이 얻어질 수 있다.
본 발명에서, 메모리가 소규모인 경우, 메모리칩들이 개개의 버스들을 통해 메모리제어기에 연결되는 도 17에 보인 것과 같은 메모리시스템이 적합하다.
메모리가 중간규모인 경우, 메모리칩들이 스위치 및 버스를 통해 메모리제어기에 연결되는 도 1에 보인 것과 같은 메모리시스템이 적합하다.
메모리가 대규모인 경우, 메모리들이 버스와 도 4에 보인 멀티플렉서들/디멀티플렉서들에 의해 구성되는 스위치를 통해 메모리제어기에 연결되는 도 1에 보인 것과 같은 메모리시스템이 적합하다.

Claims (34)

  1. 메모리제어기 및 복수개의 메모리들을 포함하며, 상기 복수개의 메모리들은 상기 메모리제어기에 접속된 버스의 특정 위치에 복수개의 스위치들을 통해 접속되고, 상기 복수개의 스위치들은 계층적 순서로 배치되고, 상기 복수개의 메모리들의 접속은 상기 스위치에 의해 제어되고, 상기 메모리제어기 및 상기 메모리들 중의 적어도 한 쪽은 데이터복구회로를 구비하며, 상기 데이터복구회로는,
    입력데이터를 내부클록에 기초하여 파형정형하여 출력하는 회로;
    상기 입력데이터와 내부클럭을 입력받아 위상 비교하여 위상앞섬신호 및 위상지체신호를 출력하는 위상비교기; 및
    상기 위상앞섬신호 및 상기 위상지체신호에 기초하여 입력클럭의 위상을 변경시키고, 입력클럭의 위상을 변경함으로써 발생된 내부클럭을 상기 회로와 상기 위상비교기에 출력하는 지연제어기를 구비하는 메모리시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 스위치들의 각각은 별모양접속형 스위치인 메모리시스템.
  4. 제1항 또는 제3항에 있어서, 상기 스위치들의 각각은 병렬-직렬변환을 행하는 멀티플렉서 또는 직렬-병렬변환을 행하는 디멀티플렉서인 메모리시스템.
  5. 메모리제어기 및 복수개의 메모리들을 포함하며, 상기 복수개의 메모리들은 상기 메모리제어기에 접속된 버스의 특정 위치에 복수개의 스위치들을 통해 접속되고, 적어도 하나의 스위치에는 데이터복구회로가 제공되며, 상기 데이터복구회로는,
    입력데이터를 내부클록에 기초하여 파형정형하여 출력하는 회로;
    상기 입력데이터와 내부클럭을 입력받아 위상 비교하여 위상앞섬신호 및 위상지체신호를 출력하는 위상비교기; 및
    상기 위상앞섬신호 및 상기 위상지체신호에 기초하여 입력클럭의 위상을 변경시키고, 입력클럭의 위상을 변경함으로써 발생된 내부클럭을 상기 회로와 상기 위상비교기에 출력하는 지연제어기를 구비하는 메모리시스템.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제5항에 있어서, 상기 메모리제어기에는 데이터복구회로가 제공되는 메모리시스템.
  21. 제5항에 있어서, 상기 메모리에는 데이터복구회로가 제공되는 메모리시스템.
  22. 제1항에 있어서, 상기 복수개의 메모리들은 개별 메모리칩들로 형성되고, 상기 스위치들은 독립적인 스위치칩으로 형성되는 메모리시스템.
  23. 제22항에 있어서, 상기 스위치들은 계층적 순서로 접속되고, 상기 스위치칩과 최종단의 상기 스위치들에 연결된 상기 메모리칩들은 메모리모듈에 탑재되는 메모리시스템.
  24. 제23항에 있어서, 상기 메모리모듈을 복수개 포함하고 상기 복수개의 메모리 모듈들은 개개의 버스들을 통해 상기 메모리제어기에 접속된 메모리시스템.
  25. 제24항에 있어서, 상기 복수개의 메모리모듈들은 계층적 순서로 배치된 복수개의 스위치들을 통해 접속된 메모리시스템.
  26. 제22항에 있어서, 상기 복수개의 메모리들은 계층적 순서로 배치된 복수개의 스위치들을 통해 접속되고, 상기 메모리들 중의 하나는 한꺼번에 접근(access)되는 메모리시스템.
  27. 제22항에 있어서, 상기 스위치들의 각각은 멀티플렉서형 스위치 또는 디멀티플렉서형 스위치이고, 복수개의 메모리들은 한꺼번에 접근되는 메모리시스템.
  28. 제26항 또는 제27항에 있어서, 상기 메모리제어기에는 데이터복구회로가 제공되는 메모리시스템.
  29. 제26항 또는 제27항에 있어서, 상기 메모리에는 데이터복구회로가 제공되는 메모리시스템.
  30. 메모리제어기 및 복수개의 메모리들을 포함하며, 상기 복수개의 메모리들은 상기 메모리제어기에 접속된 버스의 특정 위치에 복수개의 스위치들을 통해 접속되고, 상기 메모리제어기에는 데이터복구회로가 제공되며, 상기 데이터복구회로는,
    입력데이터를 내부클록에 기초하여 파형정형하여 출력하는 회로;
    상기 입력데이터와 내부클럭을 입력받아 위상 비교하여 위상앞섬신호 및 위상지체신호를 출력하는 위상비교기; 및
    상기 위상앞섬신호 및 상기 위상지체신호에 기초하여 입력클럭의 위상을 변경시키고, 입력클럭의 위상을 변경함으로써 발생된 내부클럭을 상기 회로와 상기 위상비교기에 출력하는 지연제어기를 구비하는 메모리시스템.
  31. 메모리제어기 및 복수개의 메모리들을 포함하며, 상기 복수개의 메모리들은 상기 메모리제어기에 접속된 버스의 특정 위치에 복수개의 스위치들을 통해 접속되고, 상기 메모리들의 각각에는 데이터복구회로가 제공되며, 상기 데이터복구회로는,
    입력데이터를 내부클록에 기초하여 파형정형하여 출력하는 회로;
    상기 입력데이터와 내부클럭을 입력받아 위상 비교하여 위상앞섬신호 및 위상지체신호를 출력하는 위상비교기; 및
    상기 위상앞섬신호 및 상기 위상지체신호에 기초하여 입력클럭의 위상을 변경시키고, 입력클럭의 위상을 변경함으로써 발생된 내부클럭을 상기 회로와 상기 위상비교기에 출력하는 지연제어기를 구비하는 메모리시스템.
  32. 매트릭스형태로 배치된 복수개의 메모리들을 구비하며, 명령/주소신호 및 데이터신호가 입력되는 메모리코어를 포함하며, 상기 명령/주소신호 및 데이터신호의 각각은 데이터복구회로를 통해 입력되고, 상기 데이터복구회로는,
    입력데이터를 내부클록에 기초하여 파형정형하여 출력하는 회로;
    상기 입력데이터와 내부클럭을 입력받아 위상 비교하여 위상앞섬신호 및 위상지체신호를 출력하는 위상비교기; 및
    상기 위상앞섬신호 및 상기 위상지체신호에 기초하여 입력클럭의 위상을 변경시키고, 입력클럭의 위상을 변경함으로써 발생된 내부클럭을 상기 회로와 상기 위상비교기에 출력하는 지연제어기를 구비하는 메모리칩.
  33. 제32항에 있어서, 상기 명령/주소신호 및 상기 데이터신호의 각각은 상기 데이터복구회로를 통과한 후 데이터동기화회로 및 패킷디코더회로를 통해 상기 메모리코어에 입력되는 메모리칩.
  34. 제32항에 있어서, 직렬-병렬변환기능을 갖는 디멀티플렉서가 상기 데이터복구회로 및 상기 데이터동기화회로 사이에 배치된 메모리칩.
KR10-2002-7017505A 2000-06-21 2001-06-20 고속메모리시스템 KR100512895B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00186234 2000-06-21
JP2000186234A JP2002007201A (ja) 2000-06-21 2000-06-21 メモリシステム、メモリインターフェース及びメモリチップ
PCT/JP2001/005270 WO2001098880A1 (fr) 2000-06-21 2001-06-20 Systeme de memoire rapide

Publications (2)

Publication Number Publication Date
KR20030012893A KR20030012893A (ko) 2003-02-12
KR100512895B1 true KR100512895B1 (ko) 2005-09-07

Family

ID=18686430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-7017505A KR100512895B1 (ko) 2000-06-21 2001-06-20 고속메모리시스템

Country Status (6)

Country Link
US (1) US7366821B2 (ko)
JP (1) JP2002007201A (ko)
KR (1) KR100512895B1 (ko)
CN (2) CN100504727C (ko)
TW (1) TW511085B (ko)
WO (1) WO2001098880A1 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100518532B1 (ko) * 2002-04-27 2005-10-04 삼성전자주식회사 선택적으로 명령신호 및 어드레스를 전송하는 방법 및 장치
JP4094370B2 (ja) 2002-07-31 2008-06-04 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7382803B1 (en) * 2002-08-12 2008-06-03 Broadcom Corporation Hybrid high-speed/low-speed output latch in 10 GBPS interface with half rate clock
JP2004110367A (ja) * 2002-09-18 2004-04-08 Hitachi Ltd 記憶装置システムの制御方法、記憶制御装置、および記憶装置システム
JP4717798B2 (ja) * 2003-01-13 2011-07-06 ラムバス・インコーポレーテッド 符号化書き込みマスキング
US20060230048A1 (en) * 2005-04-08 2006-10-12 International Business Machines Corporation Method and apparatus for object discovery agent based mapping of application specific markup language schemas to application specific business objects in an integrated application environment
US8458201B2 (en) * 2005-04-08 2013-06-04 International Business Machines Corporation Method and apparatus for mapping structured query language schema to application specific business objects in an integrated application environment
DE102005016684A1 (de) * 2005-04-11 2006-10-12 Deutsche Thomson-Brandt Gmbh Speicheranordnung, insbesondere zur nichtflüchtigen Speicherung von unkomprmierten Video-und/oder Audiodaten
EP2383656B1 (en) 2005-04-21 2013-06-19 Violin Memory, Inc. Interconnection system
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US9582449B2 (en) 2005-04-21 2017-02-28 Violin Memory, Inc. Interconnection system
US8112655B2 (en) 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
US9286198B2 (en) 2005-04-21 2016-03-15 Violin Memory Method and system for storage of data in non-volatile media
US8452929B2 (en) 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
US20070061494A1 (en) 2005-08-30 2007-03-15 Paul Wallner Semiconductor memory system, semiconductor memory chip, and method of masking write data in a semiconductor memory chip
TWI293733B (en) * 2005-11-22 2008-02-21 Novatek Microelectronics Corp Asynchronous bus processing apparatus
US20070239906A1 (en) * 2006-03-13 2007-10-11 Vakil Kersi H Input/output agent having multiple secondary ports
US8185711B2 (en) 2006-05-16 2012-05-22 Samsung Electronics Co., Ltd. Memory module, a memory system including a memory controller and a memory module and methods thereof
KR100801709B1 (ko) * 2006-05-16 2008-02-11 삼성전자주식회사 메모리 모듈 및 이를 구비한 메모리 시스템
KR100759780B1 (ko) * 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
US20080086590A1 (en) * 2006-10-04 2008-04-10 Masayuki Urabe Flash Memory Control Interface
US8028186B2 (en) 2006-10-23 2011-09-27 Violin Memory, Inc. Skew management in an interconnection system
TW200901042A (en) * 2007-06-23 2009-01-01 Jmicron Technology Corp Storage device and circuit element switching method thereof
JP2009023118A (ja) * 2007-07-17 2009-02-05 Canon Inc インクジェット記録ヘッドのワイピング方法
US8397011B2 (en) * 2007-10-05 2013-03-12 Joseph Ashwood Scalable mass data storage device
JP5253901B2 (ja) * 2008-06-20 2013-07-31 株式会社東芝 メモリシステム
US20100017569A1 (en) * 2008-07-16 2010-01-21 Agere Systems Inc. Pcb including multiple chips sharing an off-chip memory, a method of accessing off-chip memory and a mcm utilizing fewer off-chip memories than chips
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
WO2010080172A1 (en) * 2009-01-12 2010-07-15 Rambus Inc. Clock-forwarding low-power signaling system
KR101094402B1 (ko) 2009-12-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템
US9542343B2 (en) 2012-11-29 2017-01-10 Samsung Electronics Co., Ltd. Memory modules with reduced rank loading and memory systems including same
CN104239252A (zh) * 2013-06-21 2014-12-24 华为技术有限公司 数据存储系统的数据传输方法、装置及系统
JP5782556B2 (ja) * 2014-10-15 2015-09-24 株式会社日立製作所 不揮発半導体記憶システム
JP5968508B2 (ja) * 2015-07-17 2016-08-10 株式会社日立製作所 不揮発半導体記憶システム
US10599460B2 (en) * 2017-08-07 2020-03-24 Modelop, Inc. Analytic model execution engine with instrumentation for granular performance analysis for metrics and diagnostics for troubleshooting

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2000A (en) * 1841-03-12 Improvement in the manufacture of starch
US2002A (en) * 1841-03-12 Tor and planter for plowing
US2001A (en) * 1841-03-12 Sawmill
US3593167A (en) * 1969-01-28 1971-07-13 Honeywell Inc Synchronous read clock apparatus
JPS6289149A (ja) * 1985-10-15 1987-04-23 Agency Of Ind Science & Technol 多ポ−トメモリシステム
JPH01296327A (ja) 1988-05-25 1989-11-29 Seiko Instr Inc コンピュータのバスライン
JPH0215356A (ja) 1988-07-04 1990-01-19 Hitachi Ltd 信号バス分離構造
AU4798793A (en) * 1992-08-10 1994-03-03 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
JPH086849A (ja) 1994-06-16 1996-01-12 Kofu Nippon Denki Kk 半導体記憶装置
JP3546613B2 (ja) 1996-10-25 2004-07-28 株式会社日立製作所 回路基板
JP4070255B2 (ja) 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
JP4090088B2 (ja) 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
US5893919A (en) * 1996-09-27 1999-04-13 Storage Computer Corporation Apparatus and method for storing data with selectable data protection using mirroring and selectable parity inhibition
JP2935694B2 (ja) 1997-04-25 1999-08-16 松下電器産業株式会社 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法
US6011710A (en) * 1997-10-30 2000-01-04 Hewlett-Packard Company Capacitance reducing memory system, device and method
US7007130B1 (en) * 1998-02-13 2006-02-28 Intel Corporation Memory system including a memory module having a memory module controller interfacing between a system memory controller and memory devices of the memory module
US6349051B1 (en) * 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
IL138419A0 (en) 1998-03-12 2001-10-31 Matsushita Electric Ind Co Ltd Bus selector and integrated circuit system
JP3644265B2 (ja) 1998-08-04 2005-04-27 株式会社日立製作所 メモリサブシステム
DE19838813A1 (de) 1998-08-26 2000-03-02 Siemens Ag Speichersystem
US6628605B1 (en) * 1999-07-21 2003-09-30 Conexant Systems, Inc. Method and apparatus for efficiently transmitting multiple data signals
US6708248B1 (en) * 1999-07-23 2004-03-16 Rambus Inc. Memory system with channel multiplexing of multiple memory devices
JP3892655B2 (ja) 1999-09-17 2007-03-14 株式会社東芝 半導体集積回路装置
US6530033B1 (en) * 1999-10-28 2003-03-04 Hewlett-Packard Company Radial arm memory bus for a high availability computer system
JP2001169068A (ja) * 1999-12-14 2001-06-22 Ricoh Co Ltd 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
JP3821678B2 (ja) * 2001-09-06 2006-09-13 エルピーダメモリ株式会社 メモリ装置
EP1383052B1 (en) * 2002-07-15 2006-03-29 Infineon Technologies AG Memory system
US7206891B2 (en) * 2002-09-26 2007-04-17 Lsi Logic Corporation Multi-port memory controller having independent ECC encoders
US7198197B2 (en) * 2002-11-05 2007-04-03 Rambus, Inc. Method and apparatus for data acquisition

Also Published As

Publication number Publication date
CN1437718A (zh) 2003-08-20
CN100504727C (zh) 2009-06-24
JP2002007201A (ja) 2002-01-11
WO2001098880A1 (fr) 2001-12-27
KR20030012893A (ko) 2003-02-12
US7366821B2 (en) 2008-04-29
TW511085B (en) 2002-11-21
CN101561707A (zh) 2009-10-21
US20030163606A1 (en) 2003-08-28
CN101561707B (zh) 2011-09-14

Similar Documents

Publication Publication Date Title
KR100512895B1 (ko) 고속메모리시스템
JP5635521B2 (ja) シリアルポートメモリ通信の待ち時間および信頼性を改善するための方法およびシステム
JP4159415B2 (ja) メモリモジュール及びメモリシステム
US8654864B2 (en) System and method for selectively performing single-ended and differential signaling
JP4891925B2 (ja) メモリモジュールからローカルデータをマージするためのメモリバッファ
JP4425585B2 (ja) 分割されたシステムデータバスに連結されるメモリモジュールを具備する半導体メモリシステム
US6658509B1 (en) Multi-tier point-to-point ring memory interface
JP3730898B2 (ja) データ・ストローブ・プロトコルを使用した主記憶装置
US7269088B2 (en) Identical chips with different operations in a system
US8458507B2 (en) Bus frequency adjustment circuitry for use in a dynamic random access memory device
US20140173322A1 (en) Packet data id generation for serially interconnected devices
KR20110099227A (ko) 다중-직렬 인터페이스 적층-다이 메모리 아키텍처
JPH088890A (ja) 拡張入出力素子
JP3087258B2 (ja) コンピュータ・プロセッサのネットワーク及びデータ半同期伝送方法
US5964845A (en) Processing system having improved bi-directional serial clock communication circuitry
KR100532432B1 (ko) 커맨드 신호와 어드레스 신호의 고속 전송이 가능한메모리 시스템
US9594715B2 (en) Integrated circuit devices, systems and methods having automatic configurable mapping of input and/or output data connections
US20230117385A1 (en) Low latency retimer and low latency control method
US20040230759A1 (en) Synchronous memory system and also method and protocol for communication in a synchronous memory system
US7746785B2 (en) Time multiplexing logic in physical design domain for multiple instantiation
US20050152205A1 (en) Semiconductor memory
US7515667B2 (en) Method and apparatus for reducing synchronizer shadow
WO2021012767A1 (zh) 用于存储器控制器与存储器设备互连的总线
US7269681B1 (en) Arrangement for receiving and transmitting PCI-X data according to selected data modes
JP2008123543A (ja) データ伝送方法、システム及びデバイス

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140811

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee