CN1946054A - 一种高速数据流的传输方法、装置及数据交换设备 - Google Patents

Abstract

本发明适用于数据通信领域，提供了一种高速数据流的传输方法、装置及数据交换设备，所述方法包括下述步骤：A.接收高速数据流，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上，其中，N≥2；B.利用所述N路并行低速转发通路发送所述数据包及其顺序号；C.接收N路并行低速转发通路发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出。本发明通过对数据包进行分流和重排序，实现了数据包的高速单流线速转发处理，满足了数据包的高速转发要求，降低了转发芯片的实现难度和实现成本。

Description

一种高速数据流的传输方法、装置及数据交换设备

技术领域

本发明属于数据通信领域，尤其涉及高速数据流的传输方法、装置以及数据交换设备。

背景技术

线卡是数据进出高速数据交换设备，例如高速路由器或者交换机的端口，提供了从物理层和更高层到交换网的接口。以路由器为例，图1示出了一个典型的分布式路由器的结构，其中多个线卡11、路由控制器13、管理控制器14都通过交换网(Switching Fabric)12相互连接。如图2所示，线卡11由接口芯片(Framer)111，转发芯片(Packet Forward Engine，PFE)112以及流量管理器(Traffic Management，TM)113组成。

接口芯片111负责处理物理和链路层，例如将因特网协议(Internet Protocol，IP)数据包封装到同步数字系列(Synchronous Digital Hierarchy，SDH)容器中，通过光模块完成光电转换，从光纤上接收IP数据包，并将IP数据包发送到光纤上。接口芯片111包括OC48c、OC192c和OC768c等各种类别。

转发芯片112通过查找IPv4路由转发表、IPv6路由转发表以及多协议标签交换(Mutiprotocol Label Switching，MPLS)转发表等得到转发的输出端口信息，同时完成接入控制列表(Access Control List，ACL)和标记(Remark)等处理。

流量管理器113主要完成服务质量(Quality of Service，QoS)的处理，在交换网12或物理端口拥塞时将数据包缓存在大容量存贮器中，按优先级做队列调度、丢数据包处理以及流量统计等。

随着路由器的速率从OC11C、OC48C、OC192C向OC768C发展，线卡对各种转发芯片的处理性能要求越来越高。OC192C端口的数据包转发率为25Mpps(pps＝packet per second，代表网络芯片转发IP数据包的性能单位，含义为“数据包每秒”)，OC768C端口的数据包转发率是100Mpps。

目前，利用专用集成电路(Application Specific Integrated Circuit，ASIC)或网络处理器(Network Process)实现10Gbps和25Mpps转发能力是比较容易的。例如在ASIC芯片中，使用多级流水线做数据包转发处理，一级流水线周期为5个时钟周期，则内核工作频率为115MHz的芯片可实现25Mpps的转发性能。

OC768C端口的单流线速转发要求转发芯片的处理能力为100Mpps，实现难度较大。例如每级流水线仍使用5拍时钟，则ASIC芯片内核频率为100Mpps×5＝500MHz。使用0.13微米工艺时，内核要运行在500MHz存在很大的难度。另一方面，转发芯片内部采用了三态内容寻址存储器(TCAM)，在处理每个数据包时要查多次TCAM，例如IP转发一次，QoS一次，ACL一次，单播反向路径检查(uRPF)一次。如果单芯片处理100Mpps的数据包，则需要500M查表每秒的TCAM芯片，这种TCAM芯片难以找到，而且价格比较贵。

发明内容

本发明的目的在于提供一种高速数据流的传输方法，旨在解决现有技术中存在的在实现高速单流线速转发时，转发芯片的实现难度较大，实现成本较高的问题。

本发明的另一目的在于一种高速数据流的传输装置。

本发明的另一目的在于提供一种线卡。

本发明的另一目的在于提供一种数据交换设备。

本发明是这样实现的，一种高速数据流的传输方法，所述方法包括下述步骤：

A.接收高速数据流，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上，其中，N≥2；

B.利用所述N路并行低速转发通路发送所述数据包及其顺序号；

C.接收N路并行低速转发通路发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出。

在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发通路上，或者在不同处理能力的转发通路上分发不同数量的数据包。

在所述步骤C中，在对数据包排序过程中，若判断数据包接收超时，则不再等待，直接输出已经接收到的该超时数据包的后续数据包。

所述判断数据包接收超时的步骤包括下述步骤：

A.在每个数据包中设置下一个数据包的通路指示；

B.根据当前接收到的数据包携带的下一个数据包的通路指示监视下一个数据包的发送通路；

C.如果所述下一个数据包的发送通路已经收到了顺序号比所述下一个数据包的顺序号更大的数据包，则判决所述下一个数据包接收超时。

所述判断数据包接收超时的步骤包括下述步骤：

A.在每个数据包中设置上一个数据包的通路指示；

B.根据当前接收到的数据包携带的上一个数据包的通路指示监视上一个数据包的发送通路；

C.如果所述上一个数据包的发送通路已经收到了顺序号比所述上一个数据包的顺序号更大的数据包，则判决所述上一个数据包接收超时。

一种高速数据流的传输装置，所述装置包括：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；以及

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

一种线卡，包括接口芯片、流量管理器，所述接口芯片和流量管理器均包含一个数据流分发单元以及一个数据流排序单元，所述线卡还包括N个并行低速转发芯片，其中：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

所述转发芯片和流量管理器为单工或者双工芯片。

一种数据交换设备，包括线卡，所述线卡包括接口芯片、流量管理器，所述接口芯片和流量管理器均包含一个数据流分发单元以及一个数据流排序单元，所述线卡还包括N个并行低速转发芯片，其中：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

所述转发芯片和流量管理器为单工或者双工芯片。

在本发明中，将高速数据流分成N个低速数据流，并为每个数据包标上顺序号，通过N路低速转发通道发送数据包，然后按数据包的顺序号将数据包重排序，将N个低速数据流恢复成一个高速数据流。本发明通过对数据包进行分流和重排序，实现了数据包的高速单流线速转发处理，满足了数据包的高速转发要求，降低了转发芯片的实现难度和实现成本。

附图说明

图1是现有技术中一种典型的分布式路由器的结构图；

图2是现有技术中线卡的结构图；

图3示出了本发明提供的高速数据流传输的实现流程图；

图4示出了本发明提供接口芯片和流量管理器为双工芯片时线卡的结构图；

图5示出了本发明提供接口芯片和流量管理器为单工芯片时线卡的结构图；

图6是本发明提供的数据流分发单元的结构图；

图7是本发明提供的数据流排序单元的结构图；

图8是本发明一个示例中提供的线卡的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明中，将高速数据流分成N个低速数据流，并为每个数据包标上顺序号，通过N路低速转发通道发送数据包，然后按数据包的顺序号将数据包重排序，将N个低速数据流恢复成一个高速数据流。

图3示出了本发明提供的高速数据流传输的实现流程，详述如下：

在步骤S301中，接收到高速数据流后，按接收数据包的先后顺序为每个数据包添加一个顺序号，该顺序号可以添加在数据包的包头、包尾或者包的中间，只要能够解析处理即可。顺序号用来标识数据包的接收顺序，可以是递增或者递减的序列号，例如一个位长为k的序列号，依次增大：0，1，2，3，...，n，0，1，2，...，n，0，1，...；(n＝2^k-1)。然后，以数据包为分配单位将数据包及其顺序号分发到N路并行低速转发通路上，这样就把一路高速数据流分成了N路低速数据流(N≥2)。分发时可以将数据包及其顺序号均匀分发各并行低速转发通路上，也可以根据各低速转发通路的不同处理能力或者处理性能进行分发，例如对于处理能力或者性能较高的通路分发较多的数据包，相应的，处理能力或者性能较小的通路分发较少的数据包。

在步骤S302中，利用N路并行低速转发通路发送数据包及其顺序号，在每个转发通路中，数据包仍保持原来的顺序，并一直携带原来的顺序号。

在步骤S303中，接收N路并行低速转发通路发送的数据包及其顺序号。由于每路低速转发通路的处理时延不同，收到的数据包会有乱序，因此在对数据包输出前，先按数据包的顺序号对数据包进行排序，将N路低速数据流恢复成一路高速数据流后输出。

作为本发明的一个实施例，在对数据包进行排序的过程中，采用超时机制防止死锁。例如N路并行低速转发通路上转发有1，2，3，4四个数据包，其中将数据包3丢了，收到数据包的顺序号为2，1，4。因为顺序号为3的数据包没有收到，故顺序号为4的数据包不能处理。当判断接收超时后，若顺序号为3的数据包仍未收到，则不再等待，直接输出顺序号为4的数据包。

判断数据包的接收是否超时可以通过多种方式实现，在本发明的一个实施例中，在每个数据包中用next_path指示下一个数据包的通路号，每接收到一个顺序号为k的数据包后，监视该数据包携带的next_path对应的通路以期望得到下一个数据包k+1。如果next_path通路已经收到了更大顺序号的数据包，却没有收到数据包k+1，则说明数据包k+1已经丢失，不需要再继续等待数据包k+1。

在本发明的另一实施例中，在每个数据包中用pre_path指示上一个数据包的通路号，每接收到一个顺序号为k的数据包后，监视该数据包携带的pre_path对应的通路。如果pre_path通路已经收到了更大顺序号数据包却没有收到数据包k-1，则说明数据包k-1已经丢失，不需要再继续等待数据包k-1。

另外，也可以采取在数据包中添加时标的方式，收到当前数据包后，读取当前数据包中的时标，并监视下一个顺序号的数据包，如果从当前数据包中的时标记载的时间开始超过设置的时间门限仍未收到下一个顺序号的数据包或者收到一个空闲包，则说明该下一个顺序号的数据包已经丢失，不需要再继续等待。

图4示出了本发明提供的线卡的结构，该线卡可以广泛应用于各种数据交换设备如高速路由器或者交换机中。

在本发明中，线卡11使用N路(N≥2)并行低速转发芯片112、1路流量管理器113、1路接口芯片111和1路交换网12进行配合，其中N个并行低速转发芯片112提供N路并行低速转发通路，对数据包进行并行处理，每路转发芯片处理能力可以相同，也可以不同。N的大小根据单个转发芯片的转发能力以及系统要求的转发能力而定。

转发芯片112和流量管理器113可以是双工芯片(一个芯片同时处理上行和下行流量)，如图4所示，也可以是单工芯片(一个芯片只处理上行流量或只处理下行流量)，如图5所示。转发芯片112和流量管理器113均包括一个数据包分发单元41和数据包排序单元42。数据包分发单元41用来将一个高速数据流分发到N个并行低速转发芯片上，数据包排序单元42则将N个并行低速转发芯片的数据包重排序恢复成一个高速数据流，为了便于描述，以下分别以a、b进行区分。

在接收方向(从路由器物理端口到交换网端口)，数据流分发单元41a从物理端口(如光纤)收到数据包后，按接收数据包的先后顺序为每个数据包添加一个顺序号，然后以数据包为分配单位将流量分发到N个并行低速转发芯片112上，从而将一路高速数据流分成N路低速数据流。在分发时可以是均匀分发，也可以根据各个转发芯片的不同处理能力进行分发。

N个并行低速转发芯片112对收到的数据包进行并行处理，例如查找IPv4转发表，做ACL等，处理完后将数据包和顺序号发送给流量管理器113。在每个转发芯片112中，数据包仍保持原来的顺序，并一直携带原来的顺序号。

在数据流排序单元42a，来自N个并行低速转发芯片112的N路低速数据流恢复成一路高速数据流。由于各个转发芯片的处理时延不同，数据流排序单元42a收到的数据包会有乱序。以4路转发芯片为例，数据流分发单元41a送出的数据包顺序号为1，2，3，4，假设2号转发芯片处理速率快于其它三个芯片，则数据流排序单元42a收到的数据包顺序号依次为2，1，3，4。数据流排序单元42a在对数据包输出前，先按数据包的顺序号对数据包进行排序，即将2，1，3，4排序成1，2，3，4后输出。

作为本发明的一个实施例，数据流排序单元42a在对数据包进行排序的过程中，采用超时机制防止死锁。例如在上述示例中，3号转发芯片将数据包丢了，数据流排序单元42a将收到数据包的顺序号为2，1，4。因为顺序号为3的数据包没有收到，故顺序号为4的数据包不能处理。当接收超时后，若顺序号为3的数据包仍未收到，则数据流排序单元42a不再等待，直接开始处理顺序号为4的数据包。

发送方向(从交换网端口到路由器的物理端口)的工作原理类似，数据流分发单元41b从交换网12收到数据包后，按接收数据包的先后顺序为每个数据包添加一个顺序号，然后以数据包为单位将流量分发到N个并行转发芯片112上，将一路高速数据流分成N路低速数据流。每个转发芯片112对收到的数据包进行处理，例如查ARP表，做ACL等。处理完后，将数据包和顺序号发送给接口芯片111。在每个转发芯片112中，数据包仍保持原来的顺序，并一直携带原来的顺序号。

在数据流排序单元42b，来自N个并行低速转发芯片112的N路低速数据流恢复成一路高速数据流。数据流排序单元42b会从N个并行低速转发芯片112收到数据包，每个数据包携带着原来的顺序号。由于各个转发芯片的处理时延不同，数据流排序单元42b收到的数据包会有乱序。以4路转发芯片为例，数据流分发单元41b送出的数据包顺序号为1，2，3，4，假设2号转发芯片处理速率快，则数据流排序单元42b收到的数据包依次为2，1，3，4。数据流排序单元42b在对数据包输出前，先按数据包的顺序号对数据包进行排序，即将2，1，3，4排序成1，2，3，4后输出。

同样，作为本发明的一个实施例，数据流排序单元42b在对数据包进行排序的过程中，采用超时机制防止死锁。例如在上述示例中，3号转发芯片将数据包丢了，数据流排序单元42b将收到顺序号为2，1，4的数据包。因为顺序号为3的数据包没有收到，故顺序号为4的数据包不能处理。当超时后，若顺序号为3的数据包仍未收到，则数据流排序单元42b不再等待，直接开始处理顺序号为4的数据包。

在上述数据包的收发过程中，对于数据包接收超时的判断可以采取多种方式实现。本发明的一个实施例中，转发芯片112的上游芯片(流量管理芯片113或者接口芯片111)在每个数据包中用next_path指示下一个数据包的通路号。每一个转发芯片表示一个通路。转发芯片112的下游芯片(接口芯片111或者流量管理芯片113)每处理一个顺序号为k的数据包后，监视该数据包携带的next_path对应的通路以期望得到下一个数据包k+1。如果next_path通路已经收到了更大顺序号的数据包，却没有收到数据包k+1，则说明数据包k+1已经丢失，不需要再继续等待数据包k+1。

在本发明的另一实施例中，转发芯片112的上游芯片(流量管理芯片113或者接口芯片111)在每个数据包中用pre_path指示上一个数据包的通路号。每一个转发芯片表示一个通路。转发芯片的下游芯片(接口芯片111或者流量管理芯片113)每接收到一个顺序号为k的数据包后，监视该数据包携带的pre_path对应的通路。如果pre_path通路已经收到了更大顺序号的数据包却没有收到数据包k-1，则说明数据包k-1已经丢失，不需要再继续等待数据包k-1。当然，作为本发明另外的实施例，也可以采用在数据包中添加时标的方式，具体实现不再赘述。

图6示出了本发明中数据流分发单元41的结构，数据包接收模块411接收数据包，顺序号添加模块412按数据包的接收顺序为每个数据包添加顺序号，数据包分发模块413以数据包为单位将数据包及其顺序号分发到N个并行低速转发芯片112上。

图7出了本发明中数据流排序单元42的结构，数据包接收模块421接收来自N个并行低速转发芯片的数据包及其顺序号，数据包排序模块422根据数据包的顺序号将来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

作为本发明的一个实施例，数据流排序单元42还包括超时判决模块423。在判断数据包接收超时时，超时判决模块423向数据包排序模块422发出控制信号，控制数据包排序模块422直接输出已经接收到的该超时数据包的后续数据包。其中，数据包接收超时的判断方式如前所述，不再赘述。

以实现OC768端口为例，如图8所示，本发明假设转发芯片112的转发能力为10G，接口芯片111、流量管理器113和交换网12的转发能力是40G。本发明使用4路转发芯片112、1路流量管理器113、1路接口芯片111和1路交换网12芯片进行配合，实现OC768的转发能力。其中4路转发芯片112并行处理，每路转发芯片112处理四分之一的流量，这样转发芯片的实现难度就降低为原来的四分之一。在本发明中，通过4路25Mpps的转发芯片112并行处理实现了100Mpps的单流线速转发处理，满足了OC768C端口的转发要求，降低了系统对转发芯片的要求(从100Mpps降为25Mpps)，从而进一步降低了转发芯片的实现难度和成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应数据包含在本发明的保护范围之内。

Claims (22)

1、一种高速数据流的传输方法，其特征在于，所述方法包括下述步骤：

A.接收高速数据流，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上，其中，N≥2；

B.利用所述N路并行低速转发通路发送所述数据包及其顺序号；

C.接收N路并行低速转发通路发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出。

2、如权利要求1所述的高速数据流的传输方法，其特征在于，在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发通路上，或者在不同处理能力的转发通路上分发不同数量的数据包。

3、如权利要求1所述的高速数据流的传输方法，其特征在于，在所述步骤C中，在对数据包排序过程中，若判断数据包接收超时，则不再等待，直接输出已经接收到的该超时数据包的后续数据包。

4、如权利要求3所述的高速数据流的传输方法，其特征在于，所述判断数据包接收超时的步骤包括下述步骤：

A.在每个数据包中设置下一个数据包的通路指示；

B.根据当前接收到的数据包携带的下一个数据包的通路指示监视下一个数据包的发送通路；

C.如果所述下一个数据包的发送通路已经收到了顺序号比所述下一个数据包的顺序号更大的数据包，则判决所述下一个数据包接收超时。

5、如权利要求3所述的高速数据流的传输方法，其特征在于，所述判断数据包接收超时的步骤包括下述步骤：

A.在每个数据包中设置上一个数据包的通路指示；

B.根据当前接收到的数据包携带的上一个数据包的通路指示监视上一个数据包的发送通路；

C.如果所述上一个数据包的发送通路已经收到了顺序号比所述上一个数据包的顺序号更大的数据包，则判决所述上一个数据包接收超时。

6、一种高速数据流的传输装置，其特征在于，所述装置包括：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；以及

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

7、如权利要求6所述的高速数据流的传输装置，其特征在于，所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

8、如权利要求6所述的高速数据流的传输装置，其特征在于，所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

9、如权利要求8所述的高速数据流的传输装置，其特征在于，所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

10、如权利要求6至9任一权利要求所述的高速数据流的传输装置，其特征在于，数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

11、一种线卡，包括接口芯片、流量管理器，其特征在于，所述接口芯片和流量管理器均包含一个数据流分发单元以及一个数据流排序单元，所述线卡还包括N个并行低速转发芯片，其中：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

12、如权利要求11所述的线卡，其特征在于，所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

13、如权利要求11所述的线卡，其特征在于，所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

14、如权利要求13所述的线卡，其特征在于，所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

15、如权利要求11至14任一权利要求所述的线卡，其特征在于，数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

16、如权利要求11至14任一权利要求所述的线卡，其特征在于，所述转发芯片和流量管理器为单工或者双工芯片。

17、一种数据交换设备，包括线卡，所述线卡包括接口芯片、流量管理器，其特征在于，所述接口芯片和流量管理器均包含一个数据流分发单元以及一个数据流排序单元，所述线卡还包括N个并行低速转发芯片，其中：

数据流分发单元，用于接收数据包，按数据包的接收顺序为每个数据包添加顺序号，将数据包及其顺序号分发到N路并行低速转发通路上；

N个并行低速转发芯片，用于提供N路并行低速转发通路，并利用所述N路并行低速转发通路发送所述数据包及其顺序号，其中，每个转发芯片提供一路转发通路；

数据流排序单元，用于接收所述N个并行低速转发芯片发送的数据包及其顺序号，按数据包的顺序号将数据包排序恢复成一路高速数据流后输出；

其中，N≥2。

18、如权利要求17所述的数据交换设备，其特征在于，所述数据流分发单元包括：

数据包接收模块，用于接收数据包；

顺序号添加模块，用于按数据包的接收顺序为每个数据包添加顺序号；以及

数据包分发模块，用于以数据包为单位将数据包及其顺序号分发到所述N个并行低速转发芯片上。

19、如权利要求17所述的数据交换设备，其特征在于，所述数据流排序单元包括：

数据包接收模块，用于接收来自所述N个并行低速转发芯片的数据包；以及

数据包排序模块，用于根据数据包的顺序号将所述来自N个并行低速转发芯片的数据包排序恢复成一路高速数据流后输出。

20、如权利要求19所述的数据交换设备，其特征在于，所述数据流排序单元进一步包括：

超时判决模块，用于在判断数据包接收超时时，向所述数据包排序模块发出控制信号，控制所述数据包排序模块直接输出已经接收到的该超时数据包的后续数据包。

21、如权利要求17至21任一权利要求所述的数据交换设备，其特征在于，数据流分发单元用于在对数据包及其顺序号进行分发时，将数据包及其顺序号均匀分发到所述N路并行低速转发芯片上，或者在不同处理能力的转发芯片上分发不同数量的数据包。

22、如权利要求17至21任一权利要求所述的数据交换设备，其特征在于，所述转发芯片和流量管理器为单工或者双工芯片。

Images