KR100789002B1 - 반도체 메모리 모듈 - Google Patents

반도체 메모리 모듈 Download PDF

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KR100789002B1
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마틴 베니세크
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Abstract

버스 아키텍처를 가진 반도체 메모리 모듈이 개시된다. 반도체 메모리 모듈(MP)은 여러 메모리 칩(U1,...,U36)을 구동하는 제어 칩(SC)을 가진다. 그 메모리 칩은 루프-플라이-바이 토폴로지의 제어 클럭 버스(CLKB1)를 통해 제어 칩(SC)에 접속된다. 메모리 칩은, 다른 랭크(G1,G2)의 메모리 칩(U1,U8)이 각각 서로 인접하게 제어 클럭 버스(CLKB1)에 접속되는 방식으로, 모듈 회로 보드상에 배열된다. 데이터 클럭 신호(DQS1)를 운송하는 데이터 클럭 버스(DB1)는 점 대 점 토폴로지에 따라 각각 다른 랭크의 메모리 칩을 제어 칩(SC)에 접속시킨다. 반도체 메모리 모듈은 제어 클럭 버스(CLKB1)상의 제어 클럭 신호(CLK1)의 전파 시간이 데이터 클럭 버스(DB1)상의 데이터 클럭 신호(DQS1)의 전파 시간에 맞게 조정되도록 한다.

Description

반도체 메모리 모듈{SEMICONDUCTOR MEMORY MODULE WITH BUS ARCHITECTURE}
도 1은 반도체 메모리 모듈의 단면도,
도 2a는 접속형 메모리 제어기를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부를 도시한 평면도,
도 2b는 반도체 메모리 모듈의 모듈 회로 보드의 하부를 도시한 평면도,
도 3은 반도체 메모리 모듈의 메모리 칩의 메모리 셀 어레이를 도시한 도면,
도 4는 종래 기술에 따른 메모리 칩의 배열과 제어 및 데이터 클럭 버스를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부와 하부를 도시한 도면,
도 5는 본 발명에 따른 메모리 칩의 배열과 제어 및 데이터 클럭 버스를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부와 하부를 도시한 도면,
도 6은 본 발명에 따른 메모리 칩의 배열과, 제 1 제어 클럭 버스와 데이터 클럭 버스를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부를 도시한 도면,
도 7은 본 발명에 따른 메모리 칩의 배열과, 제 2 제어 클럭 버스 및 데이터 클럭 버스를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부를 도시한 도면,
도 8은 본 발명에 따른 메모리 칩의 배열과 어드레스 버스를 가진 반도체 메모리 모듈의 모듈 회로 보드의 상부와 하부를 도시한 도면, 및
도 9는 어드레스 버스를 가진 모듈 회로 보드의 단면도.
도면의 주요 부분에 대한 부호의 설명
MP : 모듈 회로 보드 L : 층
FPGA : 미세 피치 볼 그리드 어레이 패키지
SB : 제어 부품 CB : 메모리 부품
U : 메모리 칩 SC : 제어 칩 또는 저장 커패시터
MC : 메모리 제어기 B : 외부 액세스 버스
SZF : 메모리 셀 어레이 BL : 비트 라인
WL : 워드 라인 AT : 선택 트랜지스터
SZ : 메모리 셀 DB : 데이터 클럭 버스
DQS : 데이터 클럭 신호 CLKB : 제어 클럭 버스
CAB : 어드레스 버스 CLK : 제어 클럭 신호
CA : 어드레스 신호 VD : 컨택트 접속 홀
CTRLB : 제어 버스 CTRL : 제어 신호
본 발명은 제어 칩이 여러 버스를 통해 다수의 메모리 칩에 접속되는 반도체 메모리 모듈에 관한 것이다.
도 1은 반도체 메모리 모듈의 모듈 회로 보드(MP)의 단면도이다. 다수의 메 모리 부품(CB)은 메모리 회로 보드의 상부와 하부상에서 제어 부품(SB)의 좌측 및 우측에 배열된다. 메모리 칩(U)은 각각의 메모리 부품(CB)내에 배치된다. 메모리 칩(U1,U2,U3 및 U4)을 가진 메모리 부품은 모듈 회로 보드의 상부에서 제어 부품(SB)의 좌측에 열지어 배치된다. 메모리 칩(U10,U11,U12 및 U13)은 모듈 회로 보드의 하부상에서 모듈 회로 보드의 좌측에 배치된다. 메모리 부품의 하우징은, 예를 들어, 미세 피치 볼 그리드 어레이 패키지(Fine Pitch Ball Grid Array Package : FPGA)로서 구현된다. 제어 부품(SB)은 내부에 제어 칩을 포함한다. 그것은 허브 칩(hub chip)으로 구현되는 것이 바람직하다. 또한 제어 부품의 하우징은 도 1의 예시에서 FPGA로 구현된다.
모듈 회로 보드는 다수의 층(L1, ..., Ln)을 가진 다층 모듈 회로 보드로 구현된다. 제어 부품(SB)은 개별 메모리 부품(CB)을 구동하기 위한 여러 버스 시스템을 통해 메모리 부품에 접속된다. 도 1에는 여러 버스를 나타내는 제어 클럭 버스(CLKB1)와 제어 클럭 버스(CLKB2)가 도시된다. 제어 클럭 버스(CLKB1)는 모듈 회로 보드의 층(L1)내에서 연장되고 제어 부품(SB)의 허브 칩을 메모리 칩(U1,U2,U3 및 U4)에 접속시킨다. 제어 클럭 버스(CLKB2)는 모듈 회로 보드의 하부상에서 메모리 칩(U10,U11,U12 및 U13)을 접속시키는데 이용되며, 제어 클럭 버스(CLKB2)는 허브 칩으로부터 출발하여 모듈 회로 보드를 통해 모듈 회로 보드의 하부에 가까운 층(Ln)까지 경로 설정된다. 그것은 층(Ln)을 따라 더욱 연장되어 모듈 회로 보드의 하부상에 있는 메모리 칩(U10, U11, U12 및 U13)과 허브 칩을 접속시킨다.
도 2a에는 모듈 회로 보드(MP)의 상부가 평면도로 도시된다. 제어 부품의 제 어 칩(SC)과 메모리 부품의 개별적인 메모리 칩(U1, ..., U27)이 도시된다. 메모리 칩은 회로 보드상에서 2열로 배열된다. 제어 칩(SC)의 좌측상에는 도 1에 도시된 메모리 칩(U1, ..., U4)이 하부열에 배열되고 메모리 칩(U5, ..., U9)이 상부열에 배열된다. 제어 칩(SC)의 우측상에는, 도 1에 도시된 메모리 칩(U24, ..., U27)이 하부열에 배열되고 메모리 칩(U19, ..., U23)이 상부열에 배열된다.
도 2b에는 모듈 회로 보드(MP)의 하부가 평면도로 도시된다. 여기에서도 역시, 메모리 칩은 2열로 배열된다. 모듈 회로 보드의 좌측상에는, 도 1에 도시된 메모리 칩(U10, ..., U13)이 하부열에 배열되고, 메모리 칩(U14, ..., U18)이 상부열에 배열된다. 모듈 회로 보드의 우측상에는, 도 1에 도시된 메모리 칩(U33, ..., U36)이 하부열에 배열되고, 메모리 칩(U28, ..., U32)이 상부열에 배열된다.
메모리 칩은 외부에서 직접 구동되기 보다는 제어 칩(SC)을 통해 반도체 메모리 모듈의 외부 환경과 통신한다. 이를 위해, 제어 칩(SC)은 외부 액세스 버스(B)를 통해, 예를 들어, 메모리 제어기와 같은 외부 제어 부품(MC)에 접속된다. 메모리 제어기는 모듈 회로 보드의 상부에 있는 개별적 메모리 칩과, 회로 보드의 하부에 있는 메모리 칩을 제어 칩(SC)을 통해 액세스한다.
각 메모리 칩 내에는, 도 3에 도시된 바와 같이 메모리 셀 어레이(SZF)가 배치되고, 메모리 셀(SZ)은 워드 라인(WL)과 비트 라인(BL)을 따라 매트릭스 형태로 배열된다. 동적 랜덤 액세스 메모리 셀(dynamic random access memory cell)의 경우, 이러한 유형의 DRAM 메모리 셀은 선택 트랜지스터(AT)와, 저장 커패시터(SC)를 포함한다. 워드 라인(WL)상의 대응하는 제어 전위에 의한 데이터 판독 및 기록을 위해 메모리 셀(SZ)은 비트 라인(BL)에 접속될 수 있다.
메모리 칩의 메모리 셀 어레이 내의 개별적 메모리 셀을 액세스하기 위해 메모리 제어기는 외부 액세스 버스(B)를 통해 제어 및 어드레스 신호로 제어 칩(SC)을 구동한다. 메모리 칩에 데이터를 기록하고 메모리 칩으로부터 데이터를 판독하기 위한 데이터 신호들은 외부 액세스 버스를 통해 전송된다.
소정 형태의 메모리 칩 구성은 판독 액세스의 경우에 얼마나 많은 데이터가 메모리 칩으로부터 동시에 판독되는지 또는 기록 동작의 경우에 얼마나 많은 데이터가 메모리 칩에 동시에 기록될 수 있는지를 지정한다. 예를 들어, ×4 구성 형태의 경우, 메모리 칩(U1)의 메모리 셀 어레이에 대한 판독 액세스시에, 4개의 데이터 신호가 동시에 출력되어 데이터 버스를 통해 제어 칩(SC)에 제공되고, 그로부터 외부 액세스 버스(B)를 통해 메모리 제어기(MC)로 지향된다. 예를 들어, ×8 구성 형태의 경우, 메모리 칩(U1)의 메모리 셀 어레이에 대한 판독 액세스시에, 8개의 데이터 신호가 메모리 셀로부터 동시에 출력되어 데이터 버스를 통해 제어 칩(SC)에 제공되고, 그로부터 외부 버스를 통해 메모리 제어기로 지향된다.
판독 액세스시에 데이터가 동시에 판독될 수 있는 메모리 칩의 수 또는 기록 액세스시에 데이터가 동시에 기록될 수 있는 메모리 칩의 수는 메모리 칩의 구성 형태 및 외부 액세스 버스(B)의 데이터 폭에 따라 좌우된다. 예를 들어, ×8 구성 형태이고 외부 액세스 버스(B)의 버스폭이 72비트인 경우, 반도체 메모리 모듈의 9 메모리 칩에 대한 판독 또는 기록 액세스가 동시에 달성된다. 그러므로, 9 메모리 칩은 소위 랭크(rank)라는 그룹을 형성하도록 조합된다.
표준에 따르면, 지정된 랭크에 각각 속하는 메모리 칩은 모듈 회로 보드상의 소정 열내에서 서로 나란히 배열된다. 따라서, 예를 들어, 모듈 회로 보드의 상부상에서, 모듈 회로 보드의 하부열의 메모리 칩(U1,U2,U3 및 U4)과 모듈 회로 보드의 상부열의 메모리 칩(U19,U20,U21,U22 및 U23)은 랭크 G1에 속한다. 모듈 회로 보드의 상부열의 메모리 칩(U5,U6,U7,U8 및 U9)과 모듈 회로 보드의 하부열의 메모리 칩(U24,U25,U26 및 U27)은 랭크 G2에 속한다. 모듈 회로 보드의 하부상에서, 메모리 칩(U10,U11,U12 및 U13)과 메모리 칩(U28,U29,U30,U31 및 U32)은 랭크 G3에 속한다. 메모리 칩(U14,U15,U16,U17 및 U18)과 메모리 칩(U33,U34,U35 및 U36)은 랭크 G4에 속한다. 이와 같이 메모리 칩(U1, ..., U36)은 4개의 랭크로 분포한다. 그러므로, 도 2a 및 도 2b에 도시된 모듈 회로 보드는 4R×8 모듈 구성에 대응한다.
8R×8 모듈 구성의 경우에는 모듈 회로 보드상에 2배의 메모리 칩이 배치된다. 이 경우에는 모듈 회로 보드(MP)상의 도 2a 및 도 2b에 도시된 메모리 칩의 배열을 이용할 수 있다. 그러나, 8R×8 모듈 구성에서는 각각의 경우에 각 메모리 부품에 2 메모리 칩이 배열된다. 이 경우에 수반되는 것은 각각의 메모리 부품내에 2중 스택 구조의 메모리 칩이 존재한다는 것이다.
이하의 설명은 모듈 회로 보드의 좌측에 있는 메모리 칩(U1, ..., U18)과 관련이 있다. 그 설명은 모듈 회로 보드의 우측에 있는 메모리 칩(U19, ..., U36)에도 적용된다.
도 4에는 4R×8 모듈 구성의 모듈 회로 보드(MP)의 상부(O)와 하부(U)가 도 시된다. 랭크 할당은 도 2a 및 도 2b와 동일하다. 열(R2)의 메모리 칩(U1, ..., U4)은 랭크 G1에 속하고, 열(R1)의 메모리 칩(U5, ..., U9)은 랭크 G2에 속한다. 모듈 회로 보드의 하부상에서, 열(R4)의 메모리 칩(U10, ..., U13)은 랭크 G3에 속하고, 열(R3)의 메모리 칩(U14, ..., U18)은 랭크(G4)에 속한다. 메모리 칩을 제어 클럭 신호(CLK)와 데이터 클럭 신호(DQS)로 구동하기 위해, 메모리 칩은 여러 버스를 통해 제어 칩에 접속된다.
도 4에는 2개의 제어 클럭 버스(CLKB1, CLKB2)와 2개의 데이터 클럭 버스(DB1,DB2)가 도시된다. 제어 클럭 신호(CLK1)와 제어 클럭 신호(CLK2)는 제어 클럭 버스(CLKB1, CLKB2)를 통해 전송된다. 선택 트랜지스터를 턴 오프(turn off)시키고 온(on) 상태에서 그들을 제어하는 것과 같은 내부 제어 동작은 제어 클럭 신호의 상승 에지 및 하강 에지와 동기를 이루어 진행된다. 데이터 클럭 신호(DQS1)와 데이터 클럭 신호(DQS2)는 각각 데이터 클럭 버스(DB1,DB2)를 통해 전송된다. 판독 및 기록 액세스의 경우에, 데이터는 데이터 클럭 신호와 동기하여 메모리 칩으로부터 판독되고 메모리 칩에 기록된다. 버스들은, 예를 들어 제어 클럭 버스(CLKB1, CLKB2)를 이용하는 도 1에 도시된 바와 같이 모듈 회로 보드의 서로 다른 층에서 연장된다.
모듈 회로 보드의 상부에 있는 메모리 칩(U1,..., U9)은 제어 클럭 신호(CLK1)를 운반하는 제어 클럭 버스(CLKB1)를 통해 제어 칩(SC)에 접속된다. 모듈 회로 보드의 상부에 있는 메모리 칩(U10, ..., U18)은 제어 클럭 버스(CLKB)에 접속된다. 제어 클럭 버스(CLKB2)는 컨택트 접속 홀(contact connecting hole)을 통 해 모듈 회로 보드의 상부상에 있는 제어 칩(SC)에 접속된다. 2개의 제어 클럭 버스는 각각의 경우에 종단 임피던스(T)에서 종료된다.
2개의 제어 클럭 버스(CLKB1, CLKB2)는 소위 루프 플라이-바이 토폴로지(loop fly-by topology)로 구현된다. 이러한 유형의 토폴로지에 있어서, 메모리 칩(U1, ..., U4)과 메모리 칩(U5, ..., U9)은 제어 클럭 버스(CLKB1)를 따라 배열되고, 메모리 칩(U10, ..., U13)과 메모리 칩(U14, ..., U18)은 제어 클럭 버스(CLKB2)를 따라 배열된다. 표준에 따르면, 각각 소정 랭크에 속하는 메모리 칩은 2개의 제어 클럭 버스를 따라 서로 인접하게 배열된다. 따라서. 도 4에 도시된 바와 같이 소정 랭크에 속하는 메모리 칩은 모듈 회로 보드상의 소정 열내에서 서로 인접하게 배열된다.
또한, 제어 칩(SC)은 서로 다른 데이터 클럭 버스(DB1,DB2)를 통해 개별적인 메모리 칩에 접속된다. 표준에 따르면, 도 4에 도시된 바와 같이, 각 랭크의 각 메모리 칩은 공통 데이터 클럭 버스를 통해 제어 칩에 접속된다. 이 경우, 메모리 칩은 메모리 클럭 버스의 각 종단에서 배열되고, 제어 칩은 상기 데이터 클럭 버스의 다른 종단에 배열된다. 각각의 경우에, 데이터 클럭 버스는 점 대 점 토폴로지로 구현된다.
도 4에 있어서, 예를 들어, 랭크 G1의 메모리 칩(U1)과, 랭크 G2의 메모리 칩(U8)과, 랭크 G3의 메모리 칩(U10)과 랭크 G4의 메모리 칩(U17)은 공통 데이터 클럭 버스(DB1)를 통해 제어 칩(SC)에 접속된다. 이를 위해, 데이터 클럭 버스(DB1)는 컨택트 접속 홀(VD1)에서 모듈 회로 보드의 상부상의 메모리 칩(U1,U8) 으로 분기하고, 모듈 회로 보드의 하부상의 메모리 칩(U10,U17)으로 분기한다. 랭크 G1의 메모리 칩(U2)과, 랭크 G2의 메모리 칩(U7)과, 랭크 G3의 메모리 칩(U11) 및 랭크 G4의 메모리 칩(U16)은 공통 데이터 클럭 버스(DB2)를 통해 제어 칩(SC)에 접속된다. 4개의 랭크중 잔여하는 메모리 칩은 추가적인 데이터 클럭 버스를 통해 제어 칩에 접속된다. 이 경우, 반도체 메모리 모듈의 4 랭크 구성에 있어서, 각각의 경우에 데이터 클럭 버스는 4개의 메모리 칩을 제어 칩에 접속시키는데, 이때, 4개의 메모리 칩의 각각은 서로 다른 랭크에 속한다. 도 4의 예시에서 데이터 클럭 버스는 1점 대 4점 토폴로지를 가진다.
상술한 바와 같이, 데이터 클럭 신호(DQS1) 및 데이터 클럭 신호(DQS2)는 각각 데이터 클럭 버스(DB1,DB2)상에서 전송된다. 판독 액세스의 경우, 메모리 칩의 메모리 셀에 저장된 데이터는 데이터 클럭 신호와 동기하여 판독된다. 기록 액세스의 경우, 데이터는 데이터 클럭 신호와 동기하여 메모리 칩의 메모리 셀에 기록된다. 또한, 예를 들어, 메모리 칩내에서 메모리 셀의 선택 트랜지스터를 턴 오프시키고 온 상태에서 선택 트랜지스터를 제어하는 것과 같은 판독 및 기록 액세스의 경우에 제어 동작은 제어 클럭 버스(CLKB,CLKB2)상의 제어 클럭 신호(CLK1,CLK2)와 동기하여 실행된다.
완벽하게 만족스러운 동작을 보장하기 위해서는, 예를 들어, 메모리 칩(U1,U8)에 대해, 제어 클럭 신호(CLK1)와 데이터 클럭 신호(DQS1)가 약 400ps의 작을 편차를 갖지만 실질적으로는 동시에 2개의 메모리 칩(U1,U8)에 도달할 필요가 있다. 2개의 신호는 서로 간에 동기화되어야 한다. 그러나, 데이터 클럭 버스(DB1) 와 제어 클럭 버스(CLKB1)에 대한 서로 다른 버스 토폴로지 때문에, 2개의 버스상에서의 신호 전파 시간이 서로 다르게 된다. 데이터 클럭 버스(DB1)를 통해 전송된 데이터 클럭 신호(DQS1)는, 예를 들어, 랭크 G1의 메모리 칩(U1)에 도달하고 대략적으로 그와 동시에 랭크 G2의 메모리 칩(U8)에 도달한다. 한편, 제어 칩(SC)과 메모리 칩(U1) 간의 거리가 짧기 때문에, 제어 클럭 버스(CLKB1)상의 제어 클럭 신호(CLK1)는, 동일한 제어 클럭 신호가 제어 클럭 버스(CLKB1)의 종단에 있는 메모리 칩(U8)에 도달하는 것보다 훨씬 빠르게 메모리 칩(U1)에 도달한다. 또한, 모듈 회로 보드의 하부상에 있는 제어 클럭 신호(CLK2)는, 랭크 G3의 메모리 칩(U17)보다 훨씬 빠르게 랭크 G3의 메모리 칩(U10)에 도달한다. 다른 한편, 2개의 메모리 칩(U10,U17)은 데이터 클럭 신호(DQS1)에 의해 거의 동시에 구동되는데, 그 이유는 제어 칩(SC)에서부터 메모리 칩(U10)까지의 데이터 클럭 버스(DB1)의 길이가, 제어 칩(SC)과 메모리 칩(U17)간의 데이터 클럭 버스(DB1)의 길이와 거의 같기 때문이다.
메모리 칩(U1)과 메모리 칩(U8)간의 제어 클럭 신호(CLK1)의 전파 시간 차와, 메모리 칩(U10)과 메모리 칩(U17)간의 제어 클럭 신호(CLK2)의 전파 시간 차는 예를 들어, 대략 1ns이다. 데이터 클럭 신호(DQS1)와 제어 클럭 신호(CLK1)가 거의 동시에 메모리 칩(U1)과 메모리 칩(U10)에 도달하도록 데이터 클럭 버스(DB1)가 구현되면, 메모리 칩(U8,U17)을 위한 데이터 클럭 신호(DQS1)와 제어 클럭 신호(CLK1)간에 대략 1ns의 시간적 오프셋이 존재하게 된다. 또한 메모리 칩(U1,U8,U10 및 U17)을 예시하여 설명한 상술한 문제점은 메모리 칩의 나머지 부 분에도 적용된다.
본 발명의 목적은 제어 칩으로부터 서로 다른 버스를 통해 메모리 칩에 전송되는 신호들이 메모리 칩에 거의 동시에 도달하는 반도체 메모리 모듈을 제공하는 것이다.
상술한 목적은 모듈 회로 보드와 그 모듈 회로 보드상에 배열된 다수의 메모리 칩을 포함하는 버스 아키텍처를 가진 반도체 메모리 모듈에 의해 달성된다. 이 경우, 메모리 칩들 중에서 제 1 칩이 제 1 그룹의 메모리 칩에 속하고 메모리 칩들 중에서 제 2 칩이 제 2 그룹의 메모리 칩에 속한다. 또한, 반도체 메모리 모듈은 모듈 회로 보드상에 배열된 제어 칩을 포함한다, 이 경우, 제어 칩은 반도체 메모리 모듈에 대한 판독 및 기록 액세스시에, 메모리 칩들 중 제 1 칩과 메모리 칩들 중 제 2 칩을 동시에 액세스하는 방식으로 구현된다. 반도체 메모리 모듈은 제 1 제어 신호를 전송하는 제 1 버스 - 제 1 버스는 제 1 단부 및 제 2 단부를 가짐 - 와, 제 2 제어 신호를 전송하는 제 2 버스 - 제 2 버스는 제 1 단부와 적어도 2개의 제 2 단부를 가짐 - 를 포함한다. 제어 칩은 제 1 버스의 제 1 단부에 접속된다. 다수의 메모리 칩은 제 1 버스의 제 1 단부 및 제 2 단부 사이의 제 1 버스를 따라 제 1 버스에 접속되는데, 메모리 칩들중 제 1 칩들의 각각은 메모리 칩들중 제 2 칩들의 각각과 인접하게 제 1 버스에 접속된다. 제어 칩은 제 1 버스의 제 1 단부에 접속된다. 메모리 칩들 중의 제 1 칩 중 하나는 제 1 단부들 중 한 단부에 접속되고, 메모리 칩들 중의 제 2 칩들 중 하나는 제 2 버스의 제 2 단부들 중 다른 단부에 접속된다.
반도체 메모리 모듈의 이 구현에 따르면, 제 1 버스는 제어 클럭 신호를 전송하는 제어 클럭 버스로서 구현된다. 이 경우, 메모리 칩들 중 제 1 칩 및 제 2 칩에 대한 판독 및 기록 액세스는 제어 클럭 신호와 동기하여 실행된다.
반도체 메모리 모듈의 다른 실시예에 있어서, 제 2 버스는 데이터 클럭 신호를 전송하는 데이터 클럭 버스로서 구현된다. 메모리 칩들 중 제 1 및 제 2 칩에 대한 판독 액세스의 경우, 데이터들은 메모리 칩들 중 제 1 및 제 2 칩으로부터 데이터 클럭 신호와 동기하여 판독된다. 메모리 칩들 중 제 1 및 제 2 칩에 대한 기록 엑세스의 경우, 데이터들은 메모리 칩들 중 제 1 및 제 2 칩에 데이터 클럭 신호와 동기하여 기록된다.
다른 실시 예에 있어서, 반도체 메모리 모듈은 제 2 제어 신호를 전송하는 제 3 버스를 포함하되, 제 3 버스는 제 1 단부와 제 2 단부를 가진다. 제어 칩은 제 3 버스의 제 1 단부에 접속되고, 다수의 메모리 칩은 제 3 버스의 제 1 단부 및 제 2 단부 사이의 제 3 버스를 따라 제 3 버스에 접속되는데, 이때 메모리 칩들 중 제 1 칩의 각각은 메모리 칩들 중 제 2 칩의 각각에 인접하게 제 1 버스에 접속된다.
반도체 메모리 모듈의 바람직한 일 구성에 있어서, 제 3 버스는 어드레스 신호를 전송하는 어드레스 버스로서 구현된다.
일 구현에 따르면, 반도체 메모리 모듈은 제 4 제어 신호를 전송하는 제 4 버스를 포함하되, 제 4 버스는 제 1 단부와 제 2 단부를 가진다. 제어 칩은 제 4 버스의 제 1 단부에 접속되고, 메모리 칩들 중 제 1 칩은 제 4 버스의 제 1 단부와 제 2 단부 사이의 제 4 버스를 따라 제 4 버스에 접속된다. 이 경우, 메모리 칩들 중의 제 1 칩은 제 4 버스를 따라 서로 인접하게 배열된다.
반도체 메모리 모듈의 추가적인 실시 예에 있어서, 반도체 메모리 모듈은 추가적인 제 4 제어 신호를 전송하는 추가적인 제 4 버스를 가지되, 추가적인 제 4 버스는 제 1 단부와 제 2 단부를 가진다. 제어 칩은 추가적인 제 4 버스의 제 1 단부에 접속된다. 메모리 칩들 중의 제 2 칩은 추가적인 제 4 버스의 제 1 단부와 제 2 단부들 사이의 추가적인 제 4 버스를 따라 제 4 버스에 접속된다. 메모리 칩들 중의 제 2 칩은 추가적인 제 4 버스를 따라 서로 간에 인접하게 배열된다.
반도체 메모리 모듈의 일 실시 예에 따르면, 제 4 버스와 추가적인 제 4 버스는 각각 판독 및 기록 액세스를 위해, 메모리 칩들 중의 제 1 및 제 2 칩을 활성화시키는 제어 버스로서 구현된다.
반도체 메모리 모듈의 추가적인 실시 예는 모듈 회로 보드의 표면상에서 적어도 일렬로 배열되는 메모리 칩들 중의 제 1 및 제 2 칩을 제공한다. 그 열 내에서 메모리 칩들 중의 제 1 칩들의 각각은 메모리 칩들 중의 제 2 칩들과 인접하게 배열된다.
반도체 메모리 모듈의 추가적인 구성 형태에 따르면, 제어 칩은 소정 데이터 폭을 가진 액세스 버스를 통해 제어 부품에 의해 구동된다. 메모리 칩들은 동일한 형태의 구성을 가진다. 제 1 그룹의 메모리 칩과 제 2 그룹의 메모리 칩의 각각은 동일한 수의 메모리 칩을 포함한다. 한 그룹의 메모리 칩에 속하는 메모리 칩의 수는 액세스 버스의 데이터 폭 및 메모리 칩의 구성 형태에 좌우된다.
반도체 메모리 모듈의 하나의 바람직한 실시 예에 따르면, 제 1 그룹 및 제 2 그룹에 속하는 메모리 칩은 각각의 경우에 랭크를 형성한다.
반도체 메모리 모듈의 추가적인 구성 형태는 하위 청구항으로부터 추정될 수 있다.
본 발명은 예시적인 실시 예를 도시한 도면을 참조하여 이하에서 보다 상세히 설명될 것이다.
도 5에는 모듈 회로 보드(MP)의 상부(O)와 하부(U)가 도시된다. 명확성을 위해, 그 상부에는 단지 랭크 G1에 속하는 메모리 칩(U1,U2)과 랭크 G2에 속하는 메모리 칩(U7,U8)이 도시된다. 모듈 회로 보드의 하부에는 랭크 G3에 속하는 메모리 칩(U10,U11)과 랭크 G4에 속하는 메모리 칩(U16,U17)이 도시된다. 제어 클럭 신호(CLK1,CLK2)를 전송하는 제어 클럭 버스(CLKB1,CLKB2)는, 각각의 경우에, 도 4에서 처럼, 루프 플라이-바이 토폴로지로 구현된다.
제어 칩(SC)은 제어 클럭 버스(CLKB1)의 일측 단부(ECLKB11)에 접속된다. 종단 임피던스(T)는 제어 클럭 버스(CLKB1)의 타측 단부(ECLKB12)에 접속된다. 마찬가지로, 제어 클럭 버스(CLKB2)의 일측 단부(ECLKB21)는 제어 칩(SC)에 접속되고, 제어 클럭 버스(CLKB2)의 타측 단부(ECLKB22)는 종단 임피던스(T)에 접속된다. 점 대 점 토폴로지와는 다르게, 제어 클럭 버스의 루프 플라이-바이 토폴로지는 상기 버스상에 전송된 신호들에 있어서 훨씬 나은 신호 무결성을 가진다.
그러나, 도 4의 구현과는 다르게, 현재에는 다른 랭크에 속하는 메모리 칩이 각각 제어 클럭 버스(CLKB1)와 제어 클럭 버스(CLKB2)를 따라 서로 인접하게 배열된다. 따라서, 랭크 G1의 메모리 칩(U1)은 랭크 G2의 메모리 칩(U8)에 인접하게 배열되고, 랭크 G1의 메모리 칩(U2)은 랭크 G2의 메모리 칩(U7)에 인접하게 배열된다. 마찬가지로, 모듈 회로 보드의 하부상에 배열된 랭크 G3의 메모리 칩(U10,U11)은 제어 클럭 버스(CLKB2)를 따라 서로 인접하게 배열되는 것이 아니라, 각 경우에 랭크 G4의 메모리 칩(U16,U17)에 인접하게 배열된다. 대응하여, 메모리 회로 보드의 상부 및 하부에 있는 모든 추가적인 메모리 칩은 그룹 단위(랭크 단위로)로 서로간에 열을 지어 인접하게 배열되지 않는다. 대신에, 한 랭크의 메모리 칩은 다른 랭크의 메모리 칩에 인접하게 열을 지어 배열된다.
데이터 클럭 버스는 일점 대 사점 토폴로지(one point -to-four point topology)로 추가 구성된다. 제어 칩(SC)은 데이터 클럭 버스(DB1)의 일측 단부(EDB11)에 접속된다. 데이터 클럭 버스(DB1)는 그의 2개의 추가 단부(EDB12,EDB13)에 있는 랭크 G1의 메모리 칩(U1)과 랭크 G2의 메모리 칩(U8)을 제어 칩(SC)에 접속시킨다. 유사하게, 모듈 회로 보드의 하부상의 데이터 클럭 버스(DB1)는 그의 2개의 단부에 있는 랭크 G3의 메모리 칩(U10)과 랭크 G4의 메모리 칩(U17)을 콘택트 접속 홀(VD1)을 통해 회로 보드의 상부상의 제어 칩(SC)에 접속시킨다. 모듈 회로 보드의 상부에 있는 데이터 클럭 버스(DB2)는 그의 2개의 단부 에 있는 랭크 G1의 메모리 칩(U2)과 랭크 G2의 메모리 칩(U7)을 제어 칩(SC)에 접속시킨다. 모듈 회로 보드의 하부에 있는 데이터 클럭 버스(DB2)는 그의 2개의 단부에 있는 랭크 G3의 메모리 칩(U11)과 랭크 G4의 메모리 칩(U16)을 컨택트 접속 홀(VD2)을 통해 제어 칩(SC)에 접속시킨다.
반도체 메모리 모듈에 대한 액세스시에, 제어 칩은 소정 랭크의 모든 메모리 칩을 동시에 액세스한다. 제어 칩과 랭크G1의 메모리 칩(U1)간, 및 제어 칩과 랭크 G2의 메모리 칩(U8)간의 제어 클럭 버스(CLKB1)의 버스 길이가 대략 동일하므로, 제어 클럭 신호(CLK1)는 다른 랭크에 속하는 메모리 칩에 거의 동시에 도달한다. 제어 클럭 신호(CLK1)가 메모리 칩(U1)보다 약간 앞선 메모리 칩(U8)에 도달한다는 사실로 부터 기인한 400ps라는 약간의 전파 시간차는 무결성을 해치지 않고서 여전히 허용될 수 있다.
데이터 클럭 버스(DB1)상의 데이터 클럭 신호(DQS1)는, 제어 칩(SC)과 메모리 칩(U1,U8)간의 거리가 동일하기 때문에, 동시에 메모리 칩(U1,U8)에 도달한다. 마찬가지로, 데이터 클럭 버스(DB2)상의 데이터 클럭 신호(DQS2)는, 제어 칩(SC)과 메모리 칩(U2)간의 데이터 클럭 버스(DB2)의 버스 길이가 제어 칩(SC)과 메모리 칩(U7)간의 데이터 클럭 버스(DB2)의 버스 길이와 아주 동일하기 때문에, 동시에 메모리 칩(U2,U7)에 도달한다.
모듈 회로 보드의 하부에 있어서, 제어 클럭 신호(CLK2)는 서로 인접하게 배열된 메모리 칩(U11,U16)에 실질적으로 동시에 도달한다. 서로 인접하게 배열된 메모리 칩(U17,U10)은 약간의 시간차를 가지되, 실질적으로는 거의 동시에 제어 클럭 신호(CLK2)에 의해 어드레싱된다. 마찬가지로, 메모리 칩(U10,U17)은 데이터 클럭 버스(DB1)를 통해 동시에 어드레싱되고, 메모리 칩(U11,U16)은 데이터 클럭 버스(DB2)를 통해 동시에 어드레싱된다.
도입부에서 설명한 바와 같이, 데이터 클럭 신호(DQS)와 제어 클럭 신호(CLK)간의 오프셋은 400ps보다 클 필요는 없다. 메모리 칩(U1,U8)을 예시하면서 이하에서 필요한 방법을 설명하겠지만, 그 방법은 서로 인접하게 배열되고 다른 랭크에 속하는 다른 쌍의 메모리 칩에도 적용될 수 있다.
데이터 클럭 신호(DQS1)가 제어 칩(SC)에서부터 메모리 칩(U1,U8)까지 동일한 전파 시간을 가지며, 마찬가지로 제어 클럭 버스(CLKB1)상의 제어 클럭 신호(CLK1)가 제어 칩(SC)과 2개의 메모리 칩(U1,U8)간에 대략 동일한 전파 시간을 가지기 때문에, 데이터 클럭 신호(DQS1)와 제어 클럭 신호(CLK1)는 메모리 칩(U1,U8)에 거의 동시에 도달할 수 있게 된다.
이러한 것을 달성할 수 있는 한가지 방법은 제어 칩(SC)과 메모리 칩(U1,U2)간의 데이터 클럭 버스(DB1)의 길이와, 제어 칩(SC)과 메모리 칩(U1,U8)간의 제어 클럭 버스(CLKB1)간의 길이를 적응적으로 조정하여 제어 칩(SC)으로부터 메모리 칩(U1,U8)까지의 제어 클럭 버스(CLKB1)상의 제어 클럭 신호(CLK1)가 제어 칩(SC)으로부터 2개의 메모리 칩(U1,U8)간의 데이터 클럭 버스(DB1)상의 데이터 클럭 신호(DQS1)와 동일한 전파 시간을 갖도록 하는 것이다. 그 신호들이 점 대 점 토폴로지를 가진 버스보다 루프 플라이-바이 토폴로지를 가진 버스상에서 전반적으로 느리게 전파하기 때문에, 데이터 클럭 버스(DB1)는 메모리 칩(U1,U8)간의 제어 클럭 버스(CLKB1)의 길이보다 얼마간 더 길어야 한다.
그러나, 또 다른 변형에 따라 이용 가능한 공간의 부족 때문에 이러한 것이 불가능하다면, 제어 칩(SC)은 지능형 허브 칩으로 구현된다. 도 5의 예시에 있어서, 지능형 허브 칩은 제어 클럭 신호(CLK1)에 비해 시간적으로 지연되도록 데이터 클럭 신호(DQS1)를 방출한다. 제어 클럭 버스(CLKB1)상의 제어 클럭 신호(CLK1)가 제어 칩(SC)에서부터 메모리 칩(U1,U8)까지 1.5ns의 전파 시간을 가지며, 데이터 클럭 버스(DB1)상의 데이터 클럭 신호(DQS1)가 제어 칩(SC)과 메모리 칩(U1,U8)간에 대략 0.4ns의 전파 시간을 가진 경우, 지능형 허브 칩은 제어 클럭 신호(CLK1)를 방출후 대략 1.1ns가 지나면 데이터 클럭 신호(DQS1)를 생성한다. 이에 따라, 제어 클럭 신호(CLK1)와 데이터 클럭 신호(DQS1)는 실질적으로 동시에 2개의 메모리 칩(U1,U8)에 도달하게 된다. 2 신호들 간의 시간 오프셋이 대략 400ps로 작다면 신호 무결성을 해치지 않는 것으로 허용될 수 있다.
제어 클럭 버스(CLKB)와 데이터 클럭 버스(DB)에 인접한 반도체 메모리 모듈의 메모리 칩은 제어 버스(CTRLB)와 어드레스 버스(CAB)를 통해 제어 칩에 접속된다. 예를 들어, 메모리 액세스를 위해 메모리 칩을 선택하는 칩 선택 신호와 같은 제어 신호(CTRL)는 제어 버스(CTRLB)상에서 전송된다. 서로 다른 랭크로부터의 메모리칩은 제어 클럭 버스(CLKB)들 중 한 버스에 접속되는 반면 동일 랭크의 메모리칩은 각각의 경우에 제어 버스(CTRLB)에 접속된다. 제어 버스(CTRLB)는 랭크 지정 방식(rank-specific manner)으로 구현된다. 그러므로, 4개의 랭크들의 모듈 구성의 경우에 4개의 다른 제어 버스가 존재하게 된다.
도 6 및 도 7에는 모듈 회로 보드의 상부에서 서로 인접하게 배열된 2개의 랭크 G1 및 G2의 메모리 칩(U1과 U8 및 U2와 U7)이 도시된다. 메모리 칩(U1,U8)은 데이터 클럭 버스(DB1)에 접속된다. 메모리 칩(U2,U7)은 데이터 클럭 버스(DB2)에 접속된다. 도 6에 따르면, 랭크 G1에 속하는 메모리 칩(U1,U2)은 제어 신호(CTRL1)를 전송하는 제어 버스(CTRLB1)에 접속되고, 도 7에 따르면 랭크 G2에 속하는 메모리 칩(U7,U8)은 제어 신호(CTRL2)를 전송하는 제어 버스(CTRLB2)에 접속된다. 제어 버스(CTRLB1,CTRLB2)는 각각 그들의 각 단부(ECTRLB12, ECTRLB22)에서의 종단 임피던스(T)에 의해 종료된다.
도 8 및 도 9에는 모듈 회로 보드의 상부에 있는 메모리 칩(U1, ..., U8)과 모듈 회로 보드의 하부에 있는 메모리 칩(U10, ..., U18)이 제어 버스(CAB)에 접속되는 것이 도시된다. 제어 버스(CAB)는 제어 클럭 버스(CLKB1,CLKB2)와 같은 루프 플라이-바이 토폴로지에 따라 구현된다. 모듈 회로 보드의 좌측에 있는 메모리 칩(U1, ..., U18)은 2개의 제어 클럭 버스를 통해 제어 칩(SC)에 접속되지만, 모듈 회로 보드의 좌측에 있는 메모리 칩(U1,...,U18)을 제어 칩(SC)에 접속시키기 위해서는 단지 하나의 어드레스 버스(CAB)만이 제공된다. 메모리 칩(U1,...,U18)은 어드레스 버스(CAB)를 따라 배열된다. 어드레스 버스는 일측 단부(ECAB1)가 제어 칩(SC)에 접속되고 타측 단부(ECAB2)가 종단 임피던스(T)에 의해 종료된다. 메모리 셀 어레이 또는 메모리 뱅크내의 개별적 메모리 셀을 어드레싱하는데 이용될 수 있는 어드레스 신호(CA)는 어드레스 버스(CAB)를 통해 전송된다.
모듈 회로 보드의 좌측에 있는 메모리 칩에 대한 설명은 모듈 회로 보드의 우측상의 메모리 칩에도 적용될 수 있는 데 그 이유는 반도체 메모리 모듈이 대칭 구조를 이루기 때문이다. 본 발명에 따른 제어 및 데이터 클럭 버스의 구조와, 어드레스 및 제어 버스의 구조 및 모듈 회로 보드상의 서로 다른 랭크에 속하는 메모리 칩의 대응하는 배열은 특히 4R×8 및 8R×8 모듈 구조의 FBDIMM(Fully Buffered Dual In line Memory Module)을 위해 이용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 제어 칩으로부터 서로 다른 버스를 통해 메모리 칩에 전송되는 신호들이 메모리 칩에 거의 동시에 도달하게 된다.

Claims (21)

  1. 버스 아키텍처를 가진 반도체 메모리 모듈로서,
    모듈 회로 보드(MP)와,
    상기 모듈 회로 보드(MP)상에 배열된 다수의 메모리 칩(U1,...,U8) - 상기 메모리 칩들 중 제 1 칩(U1,...,U4)은 메모리 칩의 제 1 그룹(G1)에 속하고 상기 메모리 칩들 중 제 2 칩(U5,...,U8)은 메모리 칩의 제 2 그룹(G2)에 속함 - 과,
    상기 모듈 회로 보드(MP)상에 배열된 제어 칩(SC)과,
    제 1 제어 신호(CLK1)를 전송하기 위한 것으로, 제 1 단부(ECLKB11)와 제 2 단부(ECLKB12)를 가진 제 1 버스(CLKB1)와,
    제 2 제어 신호(DQS1)를 전송하기 위한 것으로, 제 1 단부(EDB11)와 적어도 두개의 제 2 단부(EDB12)를 가진 제 2 버스(DB1)를 포함하되,
    상기 제어 칩(SC)은, 상기 반도체 메모리 모듈에 대한 판독 및 기록 액세스시에 메모리 칩들 중 상기 제 1 칩(U1,...,U4) 또는 메모리 칩들 중 상기 제 2 칩(U5,...,U8)들을 동시에 액세스하는 방식으로 구현되고,
    상기 제어 칩(SC)은 제 1 버스(CLKB1)의 제 1 단부(ECLKB11)에 접속되고, 다수의 메모리 칩(U1,...,U8)은 제 1 버스의 제 1 단부(ECLKB11)와 제 2 단부(ECLKB12) 사이의 제 1 버스를 따라 제 1 버스에 접속되고, 상기 메모리 칩들 중의 제 1 칩들의 각각의 칩(U1)는 상기 메모리 칩들 중의 제 2 칩들의 각각의 칩(U8)에 인접하게 상기 버스에 접속되고,
    상기 제어 칩(SC)은 상기 제 2 버스(DB1)의 제 1 단부(EDB11)에 접속되고, 상기 메모리 칩들중의 제 1 칩들의 각각의 칩(U1)은 상기 제 2 단부들 중 한 단부(EDB12)에 접속되고, 상기 메모리 칩들 중의 제 2 칩들의 각각의 칩(U8)은 상기 제 2 버스(DB1)의 제 2 단부들 중 다른 단부(EDB13)에 접속되는,
    반도체 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 제 1 버스(CLKB1)는 제어 클럭 신호(CLK1)를 전송하는 제어 클럭 버스로 구현되고,
    상기 메모리 칩들중의 제 1 칩과 제 2 칩(U1,...,U4,U5,...,U8)에 대한 판독 및 기록 액세스는 제어 클럭 신호(CLK1)와 동기되어 실행되는
    반도체 메모리 모듈.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 버스(DB1)는 데이터 클럭 신호(DQS1)를 전송하는 데이터 클럭 버스로 구현되고,
    상기 메모리 칩들 중의 제 1 칩과 제 2 칩(U1,...,U4,U5,...,U8)에 대한 판독 액세스시에, 데이터는 상기 데이터 클럭 신호(DQS1)와 동기되어 상기 메모리 칩 들 중의 상기 제 1 칩과 제 2 칩으로부터 판독되고,
    상기 메모리 칩들 중의 제 1 칩과 제 2 칩(U1,...,U4,U5,...,U8)에 대한 기록 액세스시에, 데이터는 상기 데이터 클럭 신호(DQS1)와 동기되어 상기 메모리 칩들 중의 상기 제 1 칩과 제 2 칩에 기록되는,
    반도체 메모리 모듈.
  4. 제 1 항 또는 제 2 항에 있어서,
    제 3 제어 신호(CA)를 전송하기 위한 것으로, 제 1 단부(ECAB1)와 제 2 단부(ECAB2)를 가진 제 3 버스(CAB)를 포함하되,
    상기 제어 칩(SC)은 상기 제 3 버스(CAB)의 제 1 단부(ECAB1)에 접속되고, 상기 다수의 메모리 칩(U1,...,U8)은 상기 제 3 버스의 제 1 단부(ECAB1)와 제 2 단부(ECAB2) 사이의 제 3 버스를 따라 상기 제 3 버스에 접속되고, 상기 메모리 칩들중의 제 1 칩들의 각각의 칩(U1)은 상기 메모리 칩들중의 제 2 칩들의 각각의 칩(U8)에 인접하게 상기 제 3 버스에 접속되는
    반도체 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 제 3 버스(CAB)는 어드레스 신호(CA)를 전송하는 어드레스 버스로 구현 되는
    반도체 메모리 모듈.
  6. 제 1 항 또는 제 2 항에 있어서,
    제 4 제어 신호(CTRL1)를 전송하기 위한 것으로, 제 1 단부(ECTRLB11)와 제 2 단부(ECTRLB12)를 가진 제 4 버스(CTRLB1)를 포함하되,
    상기 제어 칩(SC)은 상기 제 4 버스의 제 1 단부(ECTRLB11)에 접속되고, 상기 메모리 칩들중의 제 1 칩들(U1,...,U4)은 상기 제 4 버스의 제 1 단부(ECTRLB11)와 제 2 단부(ECTRLB12) 사이의 제 4 버스를 따라 상기 제 4 버스에 접속되고,
    상기 메모리 칩들중의 제 1 칩들(U1,...,U4)은 상기 제 4 버스를 따라 서로 인접하게 배열되는
    반도체 메모리 모듈.
  7. 제 6 항에 있어서,
    추가적인 제 4 제어 신호(CTRL2)를 전송하기 위한 것으로, 제 1 단부(ECTRLB21)와 제 2 단부(ECTRLB22)를 가진 추가적인 제 4 버스(CTRLB2)를 포함하되,
    상기 제어 칩(SC)은 상기 추가적인 제 4 버스의 제 1 단부(ECTRLB21)에 접속되고, 상기 메모리 칩들중의 제 2 칩들(U5,...,U8)은 상기 추가적인 제 4 버스의 제 1 단부(ECTRLB21)와 제 2 단부(ECTRLB22) 사이의 상기 추가적인 제 4 버스를 따라 추가적인 제 4 버스에 접속되고,
    상기 메모리 칩들중의 제 2 칩들(U5,...,U8)은 상기 추가적인 제 4 버스를 따라 서로 인접하게 배열되는
    반도체 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 제 4 버스(CTRLB1)와 상기 추가적인 제 4 버스(CTRLB2)는, 각각, 판독 및 기록 액세스를 위해, 상기 메모리 칩들중의 제 1 및 제 2 칩들(U1,...,U4,U5,...,U8)를 활성화시키는 제어 버스로 구현되는
    반도체 메모리 모듈.
  9. 제 8 항에 있어서,
    상기 제 1 버스(CLKB1)와, 제 3 버스(CAB)와, 제 4 버스(CTRLB1) 및 추가적인 제 4 버스(CTRLB2) 각각의 제 2 단부들(ECLKB12,ECAB2,ECTRLB12,ECTRLB22)은 종단 임피던스(T)에 의해 종료되는
    반도체 메모리 모듈.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 칩들중의 제 1 및 제 2 칩들(U1,...,U4,U5,...,U8)은 모듈 회로 보드(MP)의 표면(O)상에서 적어도 일렬(R1)로 배열되고, 그 열내에서, 상기 메모리 칩들중의 제 1 칩들의 각각의 칩(U1)은 상기 메모리 칩들중의 제 2 칩들의 각각의 칩에 인접하게 배열되는
    반도체 메모리 모듈.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 칩들은 각각 다이내믹 랜덤 액세스 메모리 셀(dynamic random access memory cell)(SZ)을 가진 메모리 셀 어레이(SZF)를 포함하는
    반도체 메모리 모듈.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 칩은 허브 칩(SC)으로 구현되는
    반도체 메모리 모듈.
  13. 제 12 항에 있어서,
    상기 허브 칩(SC)은, 상기 제어 클럭 신호(CLK1)에 비해 상대적으로 지연되는 방식으로 데이터 클럭 신호(DQS1)를 방출하도록 구현되는
    반도체 메모리 모듈.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 모듈 회로 보드(MP)는 다층 모듈 회로 보드로 구현되는
    반도체 메모리 모듈.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 버스들(CLKB,CAB,DB,CTRLB)의 각각은 상기 모듈 회로 보드(MP)의 층들(L1,...Ln) 중 하나에서 구동되는
    반도체 메모리 모듈.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 칩들(U1,...,U8)과 제어 칩(SC)은 각각 미세 피치 볼 그리드 어 레이 패키지(fine pitch ball grid array package : FBGA)내에 배열되는 반도체 메모리 모듈.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 칩(SC)은 소정 데이터 폭을 가진 액세스 버스(B)를 통해 제어 부품(MC)에 의해 구동되고,
    상기 메모리 칩(U1,...,U8)은 동일한 형태의 구성을 가지며,
    상기 메모리 칩의 제 1 및 제 2 그룹(G1,G2) 각각은 동일한 수의 메모리 칩을 포함하며,
    상기 메모리 칩의 그룹(G1,G2)들 중 한 그룹에 속하는 메모리 칩의 수는 액세스 버스(B)의 데이터 폭과 상기 메모리 칩의 구성 형태에 좌우되는
    반도체 메모리 모듈.
  18. 제 17 항에 있어서,
    상기 제 1 그룹과 제 2 그룹(G1,G2)에 속하는 메모리 칩(U1,...,U4,U5,...,U8)은 각각 랭크(G1,G2)를 형성하는
    반도체 메모리 모듈.
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 메모리 모듈은 4R×8 구성을 가지는
    반도체 메모리 모듈.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 메모리 모듈은 8R×8 구성을 가지는
    반도체 메모리 모듈.
  21. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 메모리 모듈은 라인 메모리 모듈내에 이중으로 구성되는
    반도체 메모리 모듈.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007164599A (ja) * 2005-12-15 2007-06-28 Elpida Memory Inc メモリモジュール
DE102006043634B4 (de) * 2006-09-18 2012-07-19 Qimonda Ag Halbleiterspeichermodul mit Busarchitektur
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
DE102007019117B4 (de) 2007-04-23 2009-01-22 Qimonda Ag Speichermodul
KR100855995B1 (ko) 2007-05-23 2008-09-02 삼성전자주식회사 디스플레이 패널 구동 장치 및 방법
JP5305543B2 (ja) * 2007-12-21 2013-10-02 ラムバス・インコーポレーテッド メモリシステムの書き込みタイミングを較正する方法および装置
DE102007062932B4 (de) * 2007-12-28 2009-09-10 Qimonda Ag Halbleiterspeichermodul
KR20100056073A (ko) * 2008-11-19 2010-05-27 삼성전자주식회사 신호 무결성을 향상시킬 수 있는 메모리 모듈 및 상기 메모리 모듈을 포함하는 컴퓨터 시스템
JP5473317B2 (ja) * 2008-12-24 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル メモリモジュールおよびそのレイアウト方法
CN102473148A (zh) 2009-07-28 2012-05-23 拉姆伯斯公司 用于在线程化存储器模块中同步地址和控制信号的方法和系统
KR101153795B1 (ko) * 2009-12-24 2012-06-13 에스케이하이닉스 주식회사 반도체 회로 장치
WO2012109185A2 (en) 2011-02-09 2012-08-16 Rambus Inc. Offsetting clock package pins in a clamshell topology to improve signal integrity
CN102890617B (zh) * 2011-07-18 2015-06-10 群联电子股份有限公司 存储器控制方法、存储器控制器与存储器储存装置
US9082464B2 (en) 2012-02-14 2015-07-14 Samsung Electronics Co., Ltd. Memory module for high-speed operations
JP2013222314A (ja) * 2012-04-17 2013-10-28 Sharp Corp 電子回路基板
US9330749B1 (en) * 2014-10-21 2016-05-03 Xilinx, Inc. Dynamic selection of output delay in a memory control device
US10472934B2 (en) * 2015-05-21 2019-11-12 Novatek Ip, Llc Downhole transducer assembly
KR102433013B1 (ko) * 2015-08-11 2022-08-17 삼성전자주식회사 메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크
KR102596491B1 (ko) * 2016-12-13 2023-10-30 삼성전자주식회사 반도체 장치
KR20190087893A (ko) 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
KR102640968B1 (ko) * 2018-05-29 2024-02-27 삼성전자주식회사 인쇄 회로 기판, 스토리지 장치, 및 인쇄 회로 기판을 포함하는 스토리지 장치
CN110677990B (zh) * 2019-09-09 2020-12-11 无锡江南计算技术研究所 一种基于双面盲孔印制板工艺的存储结构
US11670578B2 (en) * 2020-06-02 2023-06-06 Micron Technology, Inc. Ball grid arrays and associated apparatuses and systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10241362A (ja) 1997-02-25 1998-09-11 Mitsubishi Electric Corp 同期型半導体記憶装置及び論理半導体装置
KR20020017082A (ko) * 2000-08-28 2002-03-07 윤종용 버스라인들 간의 스큐를 방지하기 위한 메모리 모듈
JP2004152131A (ja) 2002-10-31 2004-05-27 Elpida Memory Inc メモリモジュール、メモリチップ、及びメモリシステム
US20050099834A1 (en) 2003-11-06 2005-05-12 Elpida Memory, Inc Stacked memory, memory module and memory system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US6621755B2 (en) * 2001-08-30 2003-09-16 Micron Technology, Inc. Testmode to increase acceleration in burn-in
JP4094370B2 (ja) * 2002-07-31 2008-06-04 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7301831B2 (en) * 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10241362A (ja) 1997-02-25 1998-09-11 Mitsubishi Electric Corp 同期型半導体記憶装置及び論理半導体装置
KR20020017082A (ko) * 2000-08-28 2002-03-07 윤종용 버스라인들 간의 스큐를 방지하기 위한 메모리 모듈
JP2004152131A (ja) 2002-10-31 2004-05-27 Elpida Memory Inc メモリモジュール、メモリチップ、及びメモリシステム
US20050099834A1 (en) 2003-11-06 2005-05-12 Elpida Memory, Inc Stacked memory, memory module and memory system

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