CN110879633B - 双倍数据率存储器 - Google Patents

Abstract

本发明涉及一种双倍数据率存储器，包括电路板、金手指连接接口、至少十六个第一集成电路芯片、至少十六个第二集成电路芯片、第一只读存储器及第二只读存储器。电路板具有第一表面、第二表面、第一区域及第二区域。金手指连接接口设置于第一区域且具有多个接脚。第一集成电路芯片设置于第一表面。第二集成电路芯片设置于第二表面。多个接脚中的十个接脚与第二只读存储器及设置于第二区域的第一及第二集成电路芯片电性连接，以使设置于第二区域的第一及第二集成电路芯片运行。借此可使至少32个集成电路芯片在单一存储器有效运行。

Description

双倍数据率存储器

技术领域

本发明涉及一种存储器，特别涉及一种双倍数据率存储器。

背景技术

有鉴于目前市场上各家主机板厂商，所推出的主机板产品逐渐朝向高规格、高效能、低成本的方向设计，因此缩小主机板的尺寸已成为目前主机板市场上的潮流与趋势。其中，许多较新推出的主机板更是由配置四个存储器模块插槽，转而缩减为配置两个存储器模块插槽的设计，并已成为主流产品。

请参阅图1，其是显示现有存储器的结构前视图。如图1所示，现今常见的现有存储器1是于电路板10上设置有8个集成电路芯片(IC Chip)11，甚至于两面皆设置有各8个集成电路芯片11而使得集成电路芯片11的总数量来到十六个，亦即所谓的双面存储器。

因应上述主流主机板皆改为配置两个存储器模块插槽，受限于现在的技术瓶颈，单一存储器模块插槽所能运用的集成电路芯片11的最大数量仍受限于十六个，在旧有的存储器规格定义下几乎不可能再进一步扩充，与现有配置四个存储器模块插槽的主机板所能运用的集成电路芯片数量仍有至少一倍的差距。

故此，如何发展一种能在单一存储器上设置更多集成电路芯片，同时又符合原插槽规格及规范的双倍数据率存储器，实为目前尚待解决的问题。

发明内容

本发明的主要目的为提供一种双倍数据率存储器，从而解决并改善前述现有技术的问题与缺点。

本发明的另一目的为提供一种双倍数据率存储器，通过配置至少三十二个集成电路芯片以及至少两个只读存储器，并将旧有JEDEC定义的DDR标准接脚(引脚)变更为本发明所采用至少双倍容量的接脚定义，作为弥补旧有双倍数据率同步动态随机存取存储器(DDRSDRAM)规格上先天不足的解决方案，可达到使至少三十二个集成电路芯片在单一双倍数据率同步动态随机存取存储器上有效运行的技术效果。

为达上述目的，本发明的一优选实施方式为提供一种双倍数据率存储器，包括：一电路板，具有一第一表面及一第二表面，且该电路板是具有一第一区域及一第二区域；一金手指连接接口，设置于该第一区域的一第一侧边并同时设置于该第一表面及该第二表面，且该金手指连接接口具有多个接脚；至少十六个第一集成电路芯片，设置于该第一表面，其中部分的该第一集成电路芯片是设置于该第一区域，且剩余的该第一集成电路芯片是设置于该第二区域；至少十六个第二集成电路芯片，设置于该第二表面，其中部分的该第二集成电路芯片是设置于该第一区域，且剩余的该第二集成电路芯片是设置于该第二区域；一第一只读存储器，与设置于该第一区域的所述第一集成电路芯片及设置于该第一区域的所述第二集成电路芯片相连接；一第二只读存储器，与设置于该第二区域的所述第一集成电路芯片及设置于该第二区域的所述第二集成电路芯片相连接；其中，该第一区域更具有一第二侧边，该第二侧边与该第一侧边是相对设置于该第一区域的二相对侧，该第二区域是相邻设置于该第二侧边，且该多个接脚中的十个该接脚是与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接，以使设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片运行。

在一些实施例中，该第一只读存储器是设置于该第一表面，且该第二只读存储器是设置于该第一表面。

在一些实施例中，该第一只读存储器是设置于该第一区域，且该第二只读存储器是设置于该第二区域。

在一些实施例中，该第一只读存储器及该第二只读存储器为电子可抹除式可编程只读存储器。

在一些实施例中，该至少十六个第一集成电路芯片中，一半的该第一集成电路芯片是设置于该第一区域，另一半的该第一集成电路芯片是设置于该第二区域，且该至少十六个第二集成电路芯片中，一半的该第二集成电路芯片是设置于该第一区域，另一半的该第二集成电路芯片是设置于该第二区域。

进一步地，每一个该第一集成电路芯片是与该至少十六个第二集成电路芯片中的一个该第二集成电路芯片对称设置于该电路板。

在一些实施例中，该多个接脚的数量为288个。

其中，与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接的该多个接脚中的十个该接脚的定义包括两个时钟使能信号脚位、两个正边差分时钟输入信号脚位、两个负边差分时钟输入信号脚位、两个芯片选择信号脚位以及两个内存颗粒终端信号脚位。

具体而言，该两个时钟使能信号脚位于该288个接脚中的编号为第49号及第194号，该两个正边差分时钟输入信号脚位于该288个接脚中的编号为第56号及第54号，该两个负边差分时钟输入信号脚位于该288个接脚中的编号为第201号及第199号，该两个芯片选择信号脚位于该288个接脚中的编号为第227号及第235号，且该两个内存颗粒终端信号脚位于该288个接脚中的编号为第230号及第237号。

在一些实施例中，该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。

为达上述目的，本发明的另一优选实施方式为提供一种双倍数据率存储器，包括：一电路板；一金手指连接接口，设置于该电路板，且该金手指连接接口具有多个接脚；多个集成电路芯片，设置于该电路板的一第一表面，其中该多个集成电路芯片的数量为2ⁿ个，且n大于或等于4；以及多个只读存储器，设置于该电路板，且每一个该只读存储器是与十六个该集成电路芯片相连接，其中该多个只读存储器的数量为2^n-4个；其中，该多个接脚中的x个接脚是与该多个只读存储器及该多个集成电路芯片相连接，以使该多个只读存储器及该多个集成电路芯片运行，其中x＝10(2^n-4)。

在一些实施例中，该x个接脚中的每一个接脚的定义为时钟使能信号脚位、正边差分时钟输入信号脚位、负边差分时钟输入信号脚位、芯片选择信号脚位或内存颗粒终端信号脚位。

在一些实施例中，该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。

附图说明

图1是显示现有存储器的结构前视图。

图2是显示本发明优选实施例的双倍数据率存储器的前视示意图。

图3是显示图2所示的双倍数据率存储器的后视示意图。

图4是显示本发明优选实施例的双倍数据率存储器的结构示意图。

图5是显示图4所示的双倍数据率存储器的架构方框图。

图6是显示本发明另一优选实施例的双倍数据率存储器的结构示意图。

图7是显示图6所示的双倍数据率存储器的架构方框图。

其中，附图标记说明如下：

1：现有存储器

10：电路板

11：集成电路芯片

2：双倍数据率存储器

20：电路板

201：第一区域

2011：第一侧边

2012：第二侧边

202：第二区域

21：金手指连接接口

22：第一集成电路芯片

23：第二集成电路芯片

24：第一只读存储器

25：第二只读存储器

3：双倍数据率存储器

30：电路板

31：金手指连接接口

32：第一集成电路芯片

33：第二集成电路芯片

34：第一只读存储器

35：第二只读存储器

S1：第一表面

S1’：第一表面

S2：第二表面

S2’：第二表面

具体实施方式

体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的实施方式上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上是当作说明之用，而非架构于限制本发明。

请参阅图2及图3，其中图2是显示本发明优选实施例的双倍数据率存储器的前视示意图，以及图3是显示图2所示的双倍数据率存储器的后视示意图。如图2及图3所示，本发明优选实施例的双倍数据率存储器2包括电路板20、金手指连接接口21、至少十六个第一集成电路芯片(IC Chip)22、至少十六个第二集成电路芯片23、第一只读存储器(Read-onlyMemory)24及第二只读存储器25。其中，双倍数据率存储器2为一第四代双倍数据率同步动态随机存取存储器(Double-Data-Rate Fourth Generation Synchronous DynamicRandom Access Memory，简称为DDR4SDRAM)，且此第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路(Registered IC)，即为所谓的Unbuffered-DIMMDDR4SDRAM。换而言之，电路板20、金手指连接接口21、第一集成电路芯片22、第二集成电路芯片23、第一只读存储器24及第二只读存储器25是架构为不包括暂存缓冲集成电路的第四代双倍数据率同步动态随机存取存储器，但不以此为限。电路板20具有第一表面S1及第二表面S2，第一表面S1及第二表面S2是分别为电路板20的正面与反面，但不以此为限。此外，电路板具有第一区域201及第二区域202。第一区域201具有第一侧边2011及第二侧边2012，其中第二侧边2012与第一侧边2011是相对设置于第一区域201的二相对侧，第二区域202是相邻设置于第二侧边2012。金手指连接接口21是设置于电路板20，且具体是设置于第一区域201的第一侧边2011并同时设置于第一表面S1及第二表面S2，且金手指连接接口21具有多个接脚。换而言之，若以金手指连接接口21所在的位置作为下方，则第一区域201是位于电路板的下方，第二区域202是位于电路板的上方。

至少十六个第一集成电路芯片22是设置于第一表面S1，其中部分的第一集成电路芯片22是设置于第一区域201，且剩余的第一集成电路芯片22是设置于第二区域202。举例而言，至少十六个第一集成电路芯片22中，可以一半的第一集成电路芯片22，亦即八个第一集成电路芯片22，设置于第一区域201，且另一半的第一集成电路芯片22，亦即剩余的八个第一集成电路芯片22设置于第二区域202。根据本发明的构想，该至少十六个第一集成电路芯片22的分布并不以此为限。另一方面，至少十六个第二集成电路芯片23是设置于第一表面S2，其中部分的第二集成电路芯片23是设置于第一区域201，且剩余的第二集成电路芯片23是设置于第二区域202。举例而言，至少十六个第二集成电路芯片23中，可以一半的第二集成电路芯片23，亦即八个第二集成电路芯片23，设置于第一区域201，且另一半的第二集成电路芯片23，亦即剩余的八个第二集成电路芯片23设置于第二区域202。根据本发明的构想，该至少十六个第二集成电路芯片23的分布并不以此为限。第一只读存储器24是与设置于第一区域201的第一集成电路芯片22及设置于第一区域201的第二集成电路芯片23相连接。第二只读存储器25是与设置于第二区域202的第一集成电路芯片22及设置于第二区域202的第二集成电路芯片23相连接。在一些实施例中，第一只读存储器24及第二只读存储器25优选为电子可抹除式可编程只读存储器(Electrically-Erasable Programmable Read-Only Memory，简称为EEPROM)，但不以此为限。此外，金手指连接接口21的多个接脚中的至少十个接脚是与第二只读存储器25以及设置于第二区域202的第一集成电路芯片22及第二集成电路芯片23电性连接，以使设置于第二区域202的第一集成电路芯片22及第二集成电路芯片23运行。

同时，多个接脚中的其余接脚亦有与第一只读存储器24以及设置于第一区域201的第一集成电路芯片22及第二集成电路芯片23电性连接，其接脚的定义符合联合电子装置工程委员会(Joint Electron Device Engineering Council，JEDEC)的标准规范，故于此不多行赘述。而于本发明中，是将上述的至少十个接脚变更为本发明所采用至少双倍容量的接脚定义，此部分将于后续段落中说明。由上述实施例可知，本发明通过配置至少三十二个集成电路芯片(包括第一集成电路芯片22及第二集成电路芯片23)以及至少两个只读存储器，并将旧有联合电子装置工程委员会定义的DDR标准接脚变更为本发明所采用至少双倍容量的接脚定义，作为弥补旧有双倍数据率同步动态随机存取存储器规格上先天不足的解决方案，可达到使至少三十二个集成电路芯片在单一双倍数据率同步动态随机存取存储器上有效运行的技术效果。

在一些实施例中，第一只读存储器24是设置于第一表面S1，且第二只读存储器25是设置于第一表面S1。此外，第一只读存储器24是设置于第一区域201，且第二只读存储器25是设置于第二区域202。当然，第一只读存储器24及第二只读存储器25亦可依照实际需求或者电路布局个别设置于第一表面S1或第二表面S2，以及第一区域201或第二区域202。在一些实施例中，每一个第一集成电路芯片22是与至少十六个第二集成电路芯片23中的一个第二集成电路芯片23对称设置于电路板20，但不以此为限。

根据本发明的构想，由于本发明双倍数据率存储器2可为符合联合电子装置工程委员会的DDR4规范的第四代双倍数据率同步动态随机存取存储器，金手指连接接口21的多个接脚的数量为288个。由于联合电子装置工程委员会定义的DDR4标准接脚中存在许多未使用(或可以不使用)的脚位，即定义包括“NC”的脚位，本发明是将其中至少十个接脚定义包括“NC”的脚位应用来供予第二只读存储器25以及设置于第二区域202的第一集成电路芯片22及第二集成电路芯片23运行之用。其中，该十个接脚的定义包括两个时钟使能(ClockEnable,CKE)信号脚位、两个正边差分时钟输入(Differential Clock Inputs ofPositive Edge,CLK)信号脚位、两个负边差分时钟输入(Differential Clock Inputs ofNegative Edge,CLK#)信号脚位、两个芯片选择(Chip Select,CS)信号脚位以及两个内存颗粒终端(On Die Termination,ODT)信号脚位。由于依照标准合电子装置工程委员会规范的脚位，供予第一只读存储器24以及设置于第一区域201的第一集成电路芯片22及第二集成电路芯片23运行的至少十个脚位为CKE_0、CKE_1、CLK_0、CLK_1、CLK#0、CLK#1、CS#0、CS#1、ODT_0以及ODT_1。本发明是将十个接脚定义包括“NC”的脚位变更为专属于本发明的双倍数据率存储器2的PIN脚定义，以供予第二只读存储器25以及设置于第二区域202的第一集成电路芯片22及第二集成电路芯片23运行，该十个脚位分别为CKE_2、CKE_3、CLK_2、CLK_3、CLK#2、CLK#3、CS#2、CS#3、ODT_2以及ODT_3。

举例而言，两个时钟使能信号脚位(CKE_2、CKE_3)于288个接脚中的编号为第49号及第194号，两个正边差分时钟输入信号脚位(CLK_2、CLK_3)于288个接脚中的编号为第56号及第54号，两个负边差分时钟输入信号脚位(CLK#2、CLK#3)于288个接脚中的编号为第201号及第199号，两个芯片选择信号脚位(CS#2、CS#3)于288个接脚中的编号为第227号及第235号，且两个内存颗粒终端信号脚位(ODT_2、ODT_3)于288个接脚中的编号为第230号及第237号。应特别注意的是，能应用来作为此十个脚位的接脚编号并不受此例之限。

值得注意的是，上述供予第一只读存储器24以及设置于第一区域201的第一集成电路芯片22及第二集成电路芯片23运行的十个接脚优选是供予一个第一只读存储器24以及总数量十六个集成电路芯片运行，供予第二只读存储器25以及设置于第二区域202的第一集成电路芯片22及第二集成电路芯片23运行的十个接脚优选是供予一个第二只读存储器25以及总数量十六个集成电路芯片运行。换而言之，每一个只读存储器搭配十六个集成电路芯片，是以十个接脚脚位供予运行为优选。在此实施例中，由于相较于现有技术多出一组只读存储器搭配十六个集成电路芯片的组合，是以额外十个接脚定义包括“NC”的脚位变更应用来符合需求；若需要再增加额外的只读存储器搭配十六个集成电路芯片的组合，每一个组合都需要使用额外十个接脚定义包括“NC”的脚位变更应用来符合需求。

请参阅图4及图5，其中图4是显示本发明优选实施例的双倍数据率存储器的结构示意图，以及图5是显示图4所示的双倍数据率存储器的架构方框图。如图4及图5所示，本发明的双倍数据率存储器2的电路板20可为一体成型，即第一区域201及第二区域202实际上并无接缝或分野，仅是用以描述金手指连接接口21、第一集成电路芯片22、第二集成电路芯片23、第一只读存储器24及第二只读存储器25的分布，以使所述元件的设置位置更加明确。在图5中，每八个第一集成电路芯片22是相互串联为同一级(Rank)的存储器芯片，每八个第二集成电路芯片23是相互串联为同一级的存储器芯片，再相互并联并通过电路板20的线路跨接于第一表面S1及第二表面S2。其中，同一级的存储器芯片是指连结到同一个芯片选择(Chip Select)的多个集成电路芯片。由图5可知，本发明的双倍数据率存储器2是为包括至少三十二个集成电路芯片以及至少4个级(Rank)的存储器。

请参阅图6及图7，其中图6是显示本发明另一优选实施例的双倍数据率存储器的结构示意图，以及图7是显示图6所示的双倍数据率存储器的架构方框图。如图6及图7所示，本发明另一优选实施例的双倍数据率存储器3包括电路板30、金手指连接接口31、三十二个第一集成电路芯片32、三十二个第二集成电路芯片33、第一只读存储器34及第二只读存储器35。此实施例与前述实施例的主要差异在于第一集成电路芯片32及第二集成电路芯片33的数量皆为三十二个，亦即此双倍数据率存储器3可为包括64个集成电路芯片的第四代双倍数据率同步动态随机存取存储器。换而言之，电路板30、金手指连接接口31、第一集成电路芯片32、第二集成电路芯片33、第一只读存储器34及第二只读存储器35是可架构为不包括暂存缓冲集成电路的第四代双倍数据率同步动态随机存取存储器，但不以此为限。在一些实施例中，基于现今的存储器架构，一个只读存储器，例如电子可抹除式可编程只读存储器，在与十六个集成电路芯片连接运行时具有最佳效率。因此，在此实施例中，是以双倍数据率存储器3包括两个第一只读存储器34以及两个第二只读存储器35为优选，但不以此为限。

至于其他部分，由于运行的原理与特性与前述实施例相仿，故于此不再赘述。此外，在图7中，每八个第一集成电路芯片32是相互串联为同一级(Rank)的存储器芯片，每八个第二集成电路芯片33是相互串联为同一级的存储器芯片，再相互并联并通过电路板30的线路跨接于第一表面S1’及第二表面S2’。由图7可知，此实施例的双倍数据率存储器3是为包括64个集成电路芯片以及8个级(Rank)的存储器。

请再参阅图6。在一些实施例中，集成电路芯片亦可仅设置于第一表面S1’，例如图6亦可视为包括三十二个集成电路芯片并全数设置于电路板30的第一表面S1’的双倍数据率存储器，然不以此为限。

由前述的各个实施例可知，在本发明双倍数据率存储器中，第一集成电路芯片及第二集成电路芯片数量加总的总数量，即设置于电路板的集成电路芯片总数量，为2的n次方，其中n大于或等于4，亦即设置于双倍数据率存储器的电路板的集成电路芯片的总数量为16、32、64、128、……等，并可任意地依需求设置于电路板的第一表面及/或第二表面。另外，第一只读存储器及第二只读存储器加总的总数量，及设置于电路板的只读存储器总数量，为2的(n-4)次方，其中n大于或等于4，亦即设置于双倍数据率存储器的电路板的只读存储器的总数量为1、2、4、8、……等。同时，需应用来供予所有只读存储器以及所有集成电路芯片运行的时钟使能(Clock Enable,CKE)信号脚位、正边差分时钟输入(DifferentialClock Inputs of Positive Edge,CLK)信号脚位、负边差分时钟输入(DifferentialClock Inputs of Negative Edge,CLK#)信号脚位、芯片选择(Chip Select,CS)信号脚位以及内存颗粒终端(On Die Termination,ODT)信号脚位的总接脚数量为只读存储器的总数量的十倍，亦即10乘以2的(n-4)次方，即应用为时钟使能信号脚位、正边差分时钟输入信号脚位、负边差分时钟输入信号脚位、芯片选择信号脚位以及内存颗粒终端信号脚位的总接脚数量为10、20、40、80、……等。相较于标准电子装置工程委员会规范的脚位，是额外将0、10、30、70、……个原先定义的脚位变更为专属于本发明的双倍数据率存储器的PIN脚定义。

综上所述，本发明提供一种双倍数据率存储器，通过配置至少三十二个集成电路芯片以及至少两个只读存储器，并将旧有JEDEC定义的DDR标准接脚变更为本发明所采用至少双倍容量的接脚定义，作为弥补旧有双倍数据率同步动态随机存取存储器(DDR SDRAM)规格上先天不足的解决方案，可达到使至少三十二个集成电路芯片在单一双倍数据率同步动态随机存取存储器上有效运行的技术效果。

纵使本发明已由上述的实施例详细叙述而可由熟悉本技艺的人士任施匠思而为诸般修饰，然皆不脱如附权利要求所欲保护者。

Claims (13)

1.一种双倍数据率存储器，包括：

一电路板，具有一第一表面及一第二表面，且该电路板是具有一第一区域及一第二区域；

一金手指连接接口，设置于该第一区域的一第一侧边并同时设置于该第一表面及该第二表面，且该金手指连接接口具有多个接脚；

至少十六个第一集成电路芯片，设置于该第一表面，其中部分的该第一集成电路芯片是设置于该第一区域，且剩余的该第一集成电路芯片是设置于该第二区域；

至少十六个第二集成电路芯片，设置于该第二表面，其中部分的该第二集成电路芯片是设置于该第一区域，且剩余的该第二集成电路芯片是设置于该第二区域；

一第一只读存储器，与设置于该第一区域的所述第一集成电路芯片及设置于该第一区域的所述第二集成电路芯片相连接；

一第二只读存储器，与设置于该第二区域的所述第一集成电路芯片及设置于该第二区域的所述第二集成电路芯片相连接；

其中，该第一区域更具有一第二侧边，该第二侧边与该第一侧边是相对设置于该第一区域的二相对侧，该第二区域是相邻设置于该第二侧边，且该多个接脚中的十个该接脚是与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接，以使设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片运行。

2.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器是设置于该第一表面，且该第二只读存储器是设置于该第一表面。

3.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器是设置于该第一区域，且该第二只读存储器是设置于该第二区域。

4.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器及该第二只读存储器为电子可抹除式可编程只读存储器。

5.如权利要求1所述的双倍数据率存储器，其中该至少十六个第一集成电路芯片中，一半的该第一集成电路芯片是设置于该第一区域，另一半的该第一集成电路芯片是设置于该第二区域，且该至少十六个第二集成电路芯片中，一半的该第二集成电路芯片是设置于该第一区域，另一半的该第二集成电路芯片是设置于该第二区域。

6.如权利要求5所述的双倍数据率存储器，其中每一个该第一集成电路芯片是与该至少十六个第二集成电路芯片中的一个该第二集成电路芯片对称设置于该电路板。

7.如权利要求1所述的双倍数据率存储器，其中该多个接脚的数量为288个。

8.如权利要求7所述的双倍数据率存储器，其中与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接的该多个接脚中的十个该接脚的定义包括两个时钟使能信号脚位、两个正边差分时钟输入信号脚位、两个负边差分时钟输入信号脚位、两个芯片选择信号脚位以及两个内存颗粒终端信号脚位。

9.如权利要求8所述的双倍数据率存储器，其中该两个时钟使能信号脚位于该288个接脚中的编号为第49号及第194号，该两个正边差分时钟输入信号脚位于该288个接脚中的编号为第56号及第54号，该两个负边差分时钟输入信号脚位于该288个接脚中的编号为第201号及第199号，该两个芯片选择信号脚位于该288个接脚中的编号为第227号及第235号，且该两个内存颗粒终端信号脚位于该288个接脚中的编号为第230号及第237号。

10.如权利要求1所述的双倍数据率存储器，其中该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。

11.一种双倍数据率存储器，包括：

一电路板；

一金手指连接接口，设置于该电路板，且该金手指连接接口具有多个接脚；

多个集成电路芯片，设置于该电路板的一第一表面，其中该多个集成电路芯片的数量为2n个，且n大于或等于4；以及

多个只读存储器，设置于该电路板，且每一个该只读存储器是与十六个该集成电路芯片相连接，其中该多个只读存储器的数量为2n-4个；

其中，该多个接脚中的x个接脚是与该多个只读存储器及该多个集成电路芯片相连接，以使该多个只读存储器及该多个集成电路芯片运行，其中x＝10(2n-4)。

12.如权利要求11所述的双倍数据率存储器，其中该x个接脚中的每一个接脚的定义为时钟使能信号脚位、正边差分时钟输入信号脚位、负边差分时钟输入信号脚位、芯片选择信号脚位或内存颗粒终端信号脚位。

13.如权利要求11所述的双倍数据率存储器，其中该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。

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