JP7207812B2

JP7207812B2 - 記憶装置及び電子デバイス

Info

Publication number: JP7207812B2
Application number: JP2021526601A
Authority: JP
Inventors: フ、ホンフイ; リアン、グアンキン
Original assignee: ホアウェイ・テクノロジーズ・カンパニー・リミテッド
Priority date: 2018-12-14
Filing date: 2019-07-17
Publication date: 2023-01-18
Anticipated expiration: 2039-07-17
Also published as: KR102645504B1; CN111399613A; KR20210090682A; CN111399613B; JP2022510800A; EP3869298A4; US11699061B2; US20220067477A1; EP3869298A1; WO2020119123A1

Description

本願はストレージ技術の分野に関し、具体的には、記憶装置及び電子デバイスに関する。

ストレージカードとは、携帯電話、デジタルカメラ、ポータブルコンピュータ、ＭＰ３、及び別のデジタル製品に用いられる独立した記憶媒体であり、概してカード形式になっている。したがって、ストレージカードは「ストレージカード」と総称されており、「デジタルストレージカード」、「デジタルストレージカード」、又は「ストレージカード」などとも呼ばれる。

ストレージカードは概して、ＳＤ系列、ＭＭＣ系列、及びＰＣＩｅ系列を含む。一部のストレージカードを動作させるには、外部から供給される（異なる電圧の）２つの電源で駆動する必要があり、ストレージカードと連携するために専用カードスロットの提供が必要である。その専用カードスロットと別のストレージカードスロットとの互換性を保つのは比較的難しい。

前述の問題を解決するために、本願では記憶装置及び電子デバイスを提供する。記憶装置は、１つの電源が外部から供給されている限り動作することができ、それにより互換性が向上する。

本願で用いられる技術的解決法とは、次の通りである。すなわち、記憶装置が提供される。記憶装置は、制御チップと、ストレージチップと、外部からの第１電圧を受けるように構成された電源インタフェースと、第１可変電圧回路であって、第１可変電圧回路の入力端が電源インタフェースに連結されており、第１可変電圧回路の出力端が制御チップに連結されており、第１可変電圧回路は第１電圧を第２電圧に変換して第２電圧を制御チップに供給するように構成されている、第１可変電圧回路と、第２可変電圧回路であって、第２可変電圧回路の入力端が電源インタフェースに連結されており、第２可変電圧回路の出力端が制御チップ及びストレージチップに連結されており、第２可変電圧回路は第１電圧を第３電圧に変換して第３電圧を制御チップ及びストレージチップに供給するように構成されている、第２可変電圧回路とを含む。

第１電圧は３．３Ｖであり、第２電圧は１．２Ｖである。

制御チップは第１電源ピンを含み、第１可変電圧回路の出力端に連結されており、第２電圧を制御チップのコアモジュールに供給する。

第１電圧は３．３Ｖであり、第３電圧は１．８Ｖである。

記憶装置は、ｅＭＭＣプロトコルに基づく記憶装置である。制御チップは、第２可変電圧回路の出力端に連結されるｅＭＭＣＩＯピンと、第２可変電圧回路の出力端及び電源インタフェースにスイッチを用いて個々に連結され、要件に基づいて第１電圧又は第３電圧の入力を選択する第１Ｆｌａｓｈ（登録商標）ＩＯピンとを含む。ストレージチップは、スイッチを用いて第２可変電圧回路の出力端と電源インタフェースとに個々に連結され、要件に基づいて第１電圧又は第３電圧の入力を選択する第２ＦｌａｓｈＩＯピンを含む。

スイッチの第１入力端が第２可変電圧回路の出力端に連結されており、スイッチの第２入力端が電源インタフェースに連結されており、スイッチの出力端が第１ＦｌａｓｈＩＯピン及び第２ＦｌａｓｈＩＯピンに連結されている。

第１電圧は３．３Ｖである。ストレージチップはさらに第２電源ピンを含み、第２電源ピンは電源インタフェースに連結されて、ストレージチップのコアモジュールに第１電圧を供給する。

第１可変電圧回路及び／又は第２可変電圧回路は、制御チップに統合されている。

記憶装置はさらに、互いに対向する第１側の表面及び第２側の表面を含む基板であって、第１側の表面にはストレージチップが配置されており、ストレージチップの基板から離れている側には制御チップが配置されている、基板と、第２側の表面に配置された複数のコンタクトであって、電源インタフェースは複数のコンタクトのうちの１つである、複数のコンタクトとを含む。

本願に用いられる別の技術的解決法とは、次の通りである。すなわち、電子デバイスが提供される。電子デバイスは、電源と、電源に連結されるプロセッサと、プロセッサに連結される記憶装置とを含み、この記憶装置は前述の記憶装置である。

本願で提供される記憶装置は、制御チップと、ストレージチップと、外部からの第１電圧を受けるように構成された電源インタフェースと、第１可変電圧回路であって、第１可変電圧回路の入力端が電源インタフェースに連結されており、第１可変電圧回路の出力端が制御チップに連結されており、第１可変電圧回路は第１電圧を第２電圧に変換して第２電圧を制御チップに供給するように構成されている、第１可変電圧回路と、第２可変電圧回路であって、第２可変電圧回路の入力端が電源インタフェースに連結されており、第２可変電圧回路の出力端が制御チップ及びストレージチップに連結されており、第２可変電圧回路は第１電圧を第３電圧に変換して第３電圧を制御チップ及びストレージチップに供給するように構成されている、第２可変電圧回路とを含む。前述の方式では、１種類の電圧しか外部から供給されない場合、２つの可変電圧回路を用いて３種類の異なる電圧を制御チップ及びストレージチップに供給できることによって、記憶装置はさらにより多くのシナリオに適用できるので、互換性が向上する。

本願の実施形態での技術的解決法をより明確に説明するために、以下では、各実施形態を説明するための添付図面を簡単に説明する。以下に説明する添付図面は、単に本願の一部の実施形態を示しているだけであり、当業者であれば今でも、これらの添付図面から創造的努力をすることなく他の図面を導き出すであろうことは明らかである。

本願による記憶装置の第１実施形態に関する概略構造図である。

本願による記憶装置の第１実施形態に関する回路構造の概略図である。

本願による記憶装置の第２実施形態に関する回路構造の概略図である。

本願による電子デバイスの一実施形態に関する概略構造図である。

本願による電子デバイスの一実施形態におけるカードトレイの概略構造図である。

本明細書において、ある「実施形態」に言及することは、その実施形態に関連して説明される特定の特性、構造、特徴が本願の少なくとも１つの実施形態に含まれ得ることを意味している。本明細書の様々な箇所に現れる表現は、必ずしも同じ実施形態を指していなくてよく、別の実施形態と相互に排他的な独自の実施形態でも任意的な実施形態でもない。本明細書で説明される実施形態を別の実施形態と組み合わせてもよいことは、当業者によって明示的に又は暗黙的に理解されている。

図１は、本願による記憶装置の第１実施形態に関する概略構造図である。記憶装置１０は、基板１１と、制御チップ１２と、ストレージチップ１３と、基板１１に配置されたインタフェースコンタクト１４とを含む。

必要に応じて、受動素子１５がさらに基板１１に配置されてもよい。受動素子１５は、抵抗器、キャパシタ、及びインダクタなどの、よく用いられる回路部品を含んでもよい。

本実施形態では、制御チップ１２、ストレージチップ１３、及び受動素子１５がパッケージ層１６で覆われている。本実施形態では、制御チップ１２及びストレージチップ１３はパッケージ化されていないダイ（ｄｉｅ）である。概して、ストレージチップ１３はＮＡＮＤ型Ｆｌａｓｈチップであり、ストレージチップの数は実際の要件に基づいて設定されてよく、これらのストレージチップは基板１１の表面に積層されている。例えば、１つのＦｌａｓｈの記憶容量は６４ＧＢである。２つのＦｌａｓｈを積層した場合、記憶装置１０の全体の記憶容量は１２８ＧＢである。４つのＦｌａｓｈを積層した場合、記憶装置１０の全体の記憶容量は２５６ＧＢである。

さらに、別の実施形態では、制御チップ１２及びストレージチップ１３も、パッケージ化されたチップであってよい。

ある任意的な実施形態では、制御チップ１２、ストレージチップ１３、及び受動素子１５が基板１１の一方の側の表面に配置され、インタフェースコンタクト１４が基板１１のもう一方の反対側の表面に配置されている。

さらに、別の実施形態では、ストレージチップ１３の面積が比較的大きいことを考慮して、制御チップ１２も積層するためにストレージチップ１３の上に配置されてよい。

図２は、本願による記憶装置の第１実施形態に関する回路構造の概略図である。記憶装置１０はさらに、電源インタフェース１７と、第１可変電圧回路１８と、第２可変電圧回路１９とを含む。

電源インタフェース１７は、外部からの第１電圧Ｖ１を受けるように構成されている。電源インタフェース１７には、第１可変電圧回路１８の入力端が連結されている。第１可変電圧回路１８の出力端が制御チップ１２に連結されている。第１可変電圧回路１８は、第１電圧Ｖ１を第２電圧Ｖ２に変換し、第２電圧を制御チップ１２に供給するように構成されている。第２可変電圧回路１９の入力端が電源インタフェース１７に連結されている。第２可変電圧回路１９の出力端が、制御チップ１２及びストレージチップ１３に連結されている。第２可変電圧回路１９は、第１電圧Ｖ１を第３電圧Ｖ３に変換し、第３電圧Ｖ３を制御チップ１２及びストレージチップ１３に供給するように構成されている。

第１電圧Ｖ１は、前述の方式で２つの可変電圧回路を用いて、第２電圧Ｖ２及び第３電圧Ｖ３に個々に変換されてよい。第１電圧Ｖ１に加えて、第１電圧Ｖ１、第２電圧Ｖ２、及び第３電圧Ｖ３という３種類の異なる電圧が制御チップ１２及びストレージチップ１３に供給され、２つのチップを駆動して動作させてよい。

前述の実施形態において、第１可変電圧回路１８及び第２可変電圧回路１９は、基板１１に配置されても、制御チップ１２の内部に配置されてもよい。

ＮＭカード（マルチメディアストレージカード）などの、ｅＭＭＣ（ＥｍｂｅｄｄｅｄＭｕｌｔｉｍｅｄｉａＣａｒｄ）プロトコルを用いる記憶装置の一例が、以下で説明のために用いられる。

ＮＭカードは８つのサブコンタクトを含み、８つのサブコンタクトはそれぞれ、数字１～８で表される。８つのサブコンタクトは、４行×２列で配置されており、ＮＭカードの長辺が行であり、短辺が列である。インタフェースコンタクトは、第１列に連番で順に配置された第１サブコンタクト、第２サブコンタクト、第３サブコンタクト、及び第４サブコンタクトと、第２列に逆順序で順に配置された第５サブコンタクト、第６サブコンタクト、第７サブコンタクト、及び第８サブコンタクトとを含む。

これらのサブコンタクトは互いに絶縁されていることが理解されるであろう。

本実施形態において、インタフェースコンタクト１４は、記憶装置１０と外部デバイスとの間の電気的接続を確立するように構成されている。外部インタフェースはｅＭＭＣプロトコルを用いる。本実施形態において、インタフェースコンタクト１４は、３．３Ｖ電源コンタクト（ＶＣＣ）、接地コンタクト（ＧＮＤ）、クロックコンタクト（ＣＬＫ）、コマンドコンタクト（ＣＭＤ）、及び４つのデータコンタクト（Ｄ０～Ｄ３）を含む。本実施形態では、８つのインタフェースコンタクトは次の通りに設定されている。

ＶＣＣピンは、外部から供給される第１電圧を受けるように構成されており、前述の実施形態の電源インタフェースに相当する。

標準的なｅＭＭＣプロトコルでは、２つの電源入力であるＶＣＣ（３．３Ｖ）及びＶＣＣＱ（３．３Ｖ又は１．８Ｖ）と、８つのデータピンとを提供する必要がある。ストレージカードの面積を減らすために、８つのインタフェースコンタクトが、本実施形態で提供されるＮＭカードに配置されている。８つのインタフェースコンタクトのうち、ＶＣＣピンだけが存在する。したがって、３．３Ｖ電源入力だけが予約され、４つのデータインタフェースコンタクトだけが配置されている。本実施形態の記憶装置は、以下に挙げるレートモードをサポートする。

図３は、本願による記憶装置の第２実施形態に関する回路構造の概略図である。

本実施形態において、記憶装置１０は、制御チップ１２、ストレージチップ１３、電源インタフェース１７、第１可変電圧回路１８、第２可変電圧回路１９、及びスイッチ回路２０を含む。

さらに、本実施形態では、第１電圧は３．３Ｖであり、第２電圧は１．２Ｖであり、第３電圧は１．８Ｖである。

制御チップ１２のコアモジュールの動作電圧が１．２Ｖであることが理解されるであろう。具体的には、制御チップ１２は第１電源ピン（図には示されていない）を含む。第１電源ピンは、第１可変電圧回路１８の出力端に連結されており、制御チップ１２のコアモジュールに第２電圧Ｖ２を供給する。

その他に、制御チップ１２はさらに、ｅＭＭＣＩＯピン（符合無し）と第１ＦｌａｓｈＩＯピン（符合無し）とを含む。ストレージチップ１３は第２ＦｌａｓｈＩＯピン（符合無し）を含む。第１ＦｌａｓｈＩＯピンは、第２ＦｌａｓｈＩＯピンに連結されており、制御チップ１２とストレージチップ１３との間で命令又はデータを送信できるように構成されている。

ｅＭＭＣＩＯピンの動作電圧は１．８Ｖであり、第１ＦｌａｓｈＩＯピンの動作電圧及び第２ＦｌａｓｈＩＯピンの動作電圧は１．８Ｖ又は３．３Ｖであることが理解されるであろう。

具体的には、ｅＭＭＣＩＯピンは第２可変電圧回路１９の出力端に連結されている。第１ＦｌａｓｈＩＯピンは、スイッチ回路２０を用いて第２可変電圧回路１９の出力端と電源インタフェース１７とに個々に連結され、要件に基づいて第１電圧Ｖ１又は第３電圧Ｖ３の入力を選択する。第２ＦｌａｓｈＩＯピンは、スイッチ２０を用いて第２可変電圧回路１９の出力端と電源インタフェース１７とに個々に連結され、要件に基づいて、第１電圧Ｖ１又は第３電圧Ｖ３の入力を選択する。スイッチ２０の第１入力端が第２可変電圧回路１９の出力端に連結されており、スイッチの第２入力端が電源インタフェース１７に連結されており、スイッチの出力端が第１ＦｌａｓｈＩＯピン及び第２ＦｌａｓｈＩＯピンに連結されている。

ストレージチップ１３のコアモジュールの動作電圧が３．３Ｖであることが理解されるであろう。前述の実施形態において、ストレージチップ１３はさらに、第２電源ピン（図には示されていない）を含む。第２電源ピンは電源インタフェース１７に連結され、ストレージチップ１３のコアモジュールに第１電圧Ｖ１を供給する。

本実施形態で提供される記憶装置１０は３．３Ｖ電源インタフェースだけを提供されており、且つ３．３Ｖ電源入力だけをサポートしているため、第１可変電圧回路１８及び第２可変電圧回路１９は、入力の３．３Ｖ電源を１．８Ｖ電源出力及び１．２Ｖ電源出力に変換するために追加されて、制御チップ１２及び／又はストレージチップ１３に１．８Ｖ電源入力及び１．２Ｖ電源入力を供給する。

本実施形態において、第１可変電圧回路１８及び第２可変電圧回路１９は両方とも、制御チップ１２の内部に統合されてよいことが理解されるであろう。

図４は、本願による電子デバイスの一実施形態に関する概略構造図である。電子デバイスは、デバイス本体４１と、デバイス本体４１に取り付けられ得るカードトレイ４２とを含む。その他に、電子デバイスはさらに、プロセッサ４３と電源４４とを含む。プロセッサ４３は、電源４４とカードスロットとに個々に連結されている。カードトレイ内のストレージカードがさらに、カードスロットを介してプロセッサ４３に連結されてよい。

図５は、本願による電子デバイスの一実施形態におけるカードトレイの概略構造図である。カードトレイ４２は、ＳＩＭカードスロット４２ａとストレージカードスロット４２ｂとを含む。ＳＩＭカードスロット４２ａは、ストレージカードスロット４２ｂと同じ形状を有する。ストレージカードスロット４２ｂは、前述の実施形態で提供された記憶装置を収容するのに用いられる。

前述の説明は、単なる本願の実装形態にすぎず、本願の範囲を限定する意図はない。本願の明細書の内容及び図面を用いて行われる均等な構造上の変更又は均等なプロセス上の変更、あるいは別の関連技術分野への明細書の内容及び図面の直接的又は間接的な応用は、本願の保護範囲に含まれることになる。
［他の考えられる項目］
（項目１）
制御チップと、
ストレージチップと、
外部からの第１電圧を受けるように構成された電源インタフェースと、
第１可変電圧回路であって、上記第１可変電圧回路の入力端が上記電源インタフェースに連結されており、上記第１可変電圧回路の出力端が上記制御チップに連結されており、上記第１可変電圧回路は上記第１電圧を第２電圧に変換して、上記第２電圧を上記制御チップに供給するように構成されている、第１可変電圧回路と、
第２可変電圧回路であって、上記第２可変電圧回路の入力端が上記電源インタフェースに連結されており、上記第２可変電圧回路の出力端が上記制御チップ及び上記ストレージチップに連結されており、上記第２可変電圧回路は上記第１電圧を第３電圧に変換して、上記第３電圧を上記制御チップ及び上記ストレージチップに供給するように構成されている、第２可変電圧回路と
を備える記憶装置。
（項目２）
上記第１電圧は３．３Ｖであり、上記第２電圧は１．２Ｖである、項目１に記載の記憶装置。
（項目３）
上記制御チップは第１電源ピンを有し、上記第１電源ピンは上記第１可変電圧回路の上記出力端に連結されて、上記制御チップのコア回路モジュールに上記第２電圧を供給する、項目２に記載の記憶装置。
（項目４）
上記第１電圧は３．３Ｖであり、上記第３電圧は１．８Ｖである、項目１に記載の記憶装置。
（項目５）
上記記憶装置はｅＭＭＣプロトコルに基づく記憶装置であり、
上記制御チップは、
上記第２可変電圧回路の上記出力端に連結されたｅＭＭＣＩＯピンと、
上記第２可変電圧回路の上記出力端及び上記電源インタフェースにスイッチを用いて個々に連結され、要件に基づいて上記第１電圧又は上記第３電圧の入力を選択する第１ＦｌａｓｈＩＯピンと
を有し、
上記ストレージチップは
上記第２可変電圧回路の上記出力端及び上記電源インタフェースに上記スイッチを用いて個々に連結され、要件に基づいて上記第１電圧又は上記第３電圧の入力を選択する第２ＦｌａｓｈＩＯピンを有する、項目４に記載の記憶装置。
（項目６）
上記スイッチの第１入力端が上記第２可変電圧回路の上記出力端に連結されており、上記スイッチの第２入力端が上記電源インタフェースに連結されており、上記スイッチの出力端が上記第１ＦｌａｓｈＩＯピン及び上記第２ＦｌａｓｈＩＯピンに連結されている、項目５に記載の記憶装置。
（項目７）
上記第１電圧は３．３Ｖであり、
上記ストレージチップはさらに第２電源ピンを有し、上記第２電源ピンは上記電源インタフェースに連結され、上記第１電圧を上記ストレージチップのコアモジュールに供給する、項目１に記載の記憶装置。
（項目８）
上記第１可変電圧回路及び／又は上記第２可変電圧回路は上記制御チップに統合されている、項目１に記載の記憶装置。
（項目９）
上記記憶装置はさらに、
互いに対向する第１側の表面と第２側の表面とを有する基板であって、上記ストレージチップは上記第１側の表面に配置されており、上記制御チップは上記ストレージチップの上記基板から離れている側に配置されている、基板と、
上記第２側の表面に配置された複数のコンタクトであって、上記電源インタフェースは上記複数のコンタクトのうちの１つである、複数のコンタクトと
を備える、項目１に記載の記憶装置。
（項目１０）
電源と、
上記電源に連結されたプロセッサと、
上記プロセッサに連結された記憶装置であって、上記記憶装置は項目１から９のいずれか一項に記載の記憶装置である、記憶装置と
を備える電子デバイス。

Claims

制御チップと、
ストレージチップと、
外部からの第１電圧を受けるように構成された電源インタフェースと、
第１入力端、第２入力端、および出力端を含むスイッチ回路と、
第１可変電圧回路であって、前記第１可変電圧回路の入力端が前記電源インタフェースに連結されており、前記第１可変電圧回路の出力端が前記制御チップのコア回路モジュールに連結されており、前記第１可変電圧回路は前記第１電圧を第２電圧に変換して、前記第２電圧を前記制御チップの前記コア回路モジュールに供給するように構成されている、第１可変電圧回路と、
第２可変電圧回路であって、前記第２可変電圧回路の入力端が前記電源インタフェースに連結されており、前記第２可変電圧回路の出力端が、前記スイッチ回路の前記第１入力端と、前記制御チップに含まれるｅＭＭＣＩＯピンと、に連結されており、前記第２可変電圧回路は前記第１電圧を第３電圧に変換して、前記第３電圧を、前記スイッチ回路の前記第１入力端と、前記ｅＭＭＣＩＯピンと、に供給するように構成されている、第２可変電圧回路と
を備える記憶装置であって、
前記スイッチ回路の前記第２入力端は、前記電源インタフェースに連結されており、前記スイッチ回路の出力端は、前記制御チップの第１ＦｌａｓｈＩＯと、前記ストレージチップの第２ＦｌａｓｈＩＯと、に連結され、
前記スイッチ回路の前記出力端は、前記第１ＦｌａｓｈＩＯ及び前記第２ＦｌａｓｈＩＯのそれぞれの動作電圧に応じて、前記第１ＦｌａｓｈＩＯ及び前記第２ＦｌａｓｈＩＯに前記第１電圧又は前記第３電圧を選択的に供給し、前記電源インタフェースは、前記ストレージチップのコア回路モジュールに連結される、記憶装置。
前記第１電圧は３．３Ｖであり、前記第２電圧は１．２Ｖである、請求項１に記載の記憶装置。
前記制御チップは第１電源ピンを有し、前記第１電源ピンは前記第１可変電圧回路の前記出力端に連結されて、前記制御チップの前記コア回路モジュールに前記第２電圧を供給する、請求項１または２に記載の記憶装置。
前記第１電圧は３．３Ｖであり、前記第３電圧は１．８Ｖである、請求項１から３のいずれか一項に記載の記憶装置。
前記記憶装置はｅＭＭＣプロトコルに基づく記憶装置である、請求項１から４のいずれか一項に記載の記憶装置。
前記第１可変電圧回路及び／又は前記第２可変電圧回路は前記制御チップに統合されている、請求項１から５のいずれか一項に記載の記憶装置。
前記記憶装置はさらに基板を備え、
前記制御チップ及び前記ストレージチップは前記基板に配置されている、請求項１から６のいずれか一項に記載の記憶装置。
前記記憶装置はさらに基板を備え、前記第１可変電圧回路及び前記第２可変電圧回路は前記基板に配置されている、請求項１から７のいずれか一項に記載の記憶装置。
前記制御チップは、積層するために前記ストレージチップ上に配置されている、請求項１から８のいずれか一項に記載の記憶装置。
前記記憶装置はさらに、電源コンタクト、接地コンタクト、クロックコンタクト、コマンドコンタクト、及び４つのデータコンタクトを備える、請求項１から９のいずれか一項に記載の記憶装置。
前記制御チップの前記第１ＦｌａｓｈＩＯは前記ストレージチップの前記第２ＦｌａｓｈＩＯに連結されている、請求項１から１０のいずれか一項に記載の記憶装置。
前記制御チップの前記第１ＦｌａｓｈＩＯと前記ストレージチップの前記第２ＦｌａｓｈＩＯとの間で命令又はデータが送信される、請求項１から１１のいずれか一項に記載の記憶装置。
電源と、
前記電源に連結されたプロセッサと、
前記プロセッサに連結された記憶装置であって、前記記憶装置は請求項１から１２のいずれか一項に記載の記憶装置である、記憶装置と
を備える電子デバイス。