JP2004355163A - データ処理装置および電子機器 - Google Patents
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Abstract
【課題】ＭＭＣカードなどのカードが接続された場合にも、正しくデータを取り込むことができるメモリカード・インタフェースを有するマイクロコンピュータを提供する。
【解決手段】メモリカード（１００）ような外部装置とのインタフェース（２２１）を有するマイクロコンピュータにおいて、前記インタフェース部に、クロック信号を出力するための外部端子（２４１）に接続されてクロック信号を出力する出力ドライバ（ＤＲＶ）と、前記メモリカードから入力されたデータを取り込むためのクロック信号を生成するために前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に前記外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路（２５７）とを設けるようにした。
【選択図】 図２
【解決手段】メモリカード（１００）ような外部装置とのインタフェース（２２１）を有するマイクロコンピュータにおいて、前記インタフェース部に、クロック信号を出力するための外部端子（２４１）に接続されてクロック信号を出力する出力ドライバ（ＤＲＶ）と、前記メモリカードから入力されたデータを取り込むためのクロック信号を生成するために前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に前記外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路（２５７）とを設けるようにした。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入出力回路さらにはクロック信号に同期したデータ信号の取込みに適用して有効な技術に関し、例えばメモリカードとのインタフェースを有するマイクロコンピュータやマイクロプロセッサのようなデータ処理用半導体集積回路に利用して好適な技術に関する。
【０００２】
【従来の技術】
近年、デジタルカメラや携帯電話などの携帯用電子機器のデータ記憶媒体として、電源電圧を遮断しても記憶データを保持できるフラッシュメモリなどの不揮発性メモリを内蔵したメモリカードと呼ばれるカード型記憶装置が広く利用されるようになって来ている。
これに応じて、メモリカードから直接データを読み出せるようにするため、メモリカード・インタフェースを内蔵したマイクロコンピュータやマイクロプロセッサ等のデータ処理用半導体集積回路（ＩＣ）が提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、従来、メモリカードには、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標））カードやＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ（登録商標））カード、スマートメディア（登録商標）、メモリスティック（登録商標）、コンパクトフラッシュ（登録商標）など種々の仕様のものが実用化されている。特に、ＳＤカードとＭＭＣカードは、後者は前者の高機能版という関係にあり、外部端子の数と種類が共通であるため、これらのメモリカードから直接データを読み出すためのメモリカード・インタフェースを内蔵したマイクロプロセッサやマイクロコンピュータ（以下、これらを総称してマイクロコンピュータもしくは単にマイコンという）には、いずれのメモリカードからもデータを読み出せる機能を有することが望まれる。
【０００４】
そこで、本発明者等は、ＳＤカードやＭＭＣカード等のクロックに同期したメモリカードに対応可能なマイコンのメモリカード・インタフェースについて検討を行なった。図７には本発明者等が検討したメモリカード・インタフェースの構成を、また図８には該インタフェースにおけるクロック及びデータ信号の入出力タイミングを示す。
【０００５】
図７のメモリカード・インタフェース部２２１は、システムクロックφｓによってラッチ動作してシステムクロックφｓの２倍の周期を有したメモリカード１００との間のデータ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１と、該フリップフロップ２５１から出力されるクロック信号を外部端子２４１よりチップ外部へ出力するための出力バッファ２５２と、ＩＯレジスタ２２３などから供給される入出力制御信号Ｓｉｏに基づいて入出力状態を決定し出力バッファ２５２等を制御する入出力制御論理＆レベルシフト回路２５３と、チップ外部から外部端子２４２へ入力されたデータ信号を取り込む入力論理ゲート２５４および入力ラッチ２５５などからなり、出力バッファ２５２から出力されるＢ点のクロック信号をＯＲゲートＧ３などを介して入力ラッチ２５５に帰還させて、そのとき外部端子２４２に入力されているデータ信号を帰還クロックＣＬＫ’に同期してラッチして内部回路へ供給するように構成されている。
【０００６】
図８において、（Ａ）はマイコン内部のＡ点のクロックφｓの波形、（Ｂ）は図７のマイコン側インタフェースのクロック出力端子２４１に外部負荷ＣＬとして２５ｐＦが接続された場合のＢ点の理想的なクロック波形を示す。
【０００７】
ＭＭＣカードの仕様では、入力クロックＣＬＫの立下りエッジ又は立上りエッジすなわち図８（Ｂ）のタイミングｔ１から（Ｔｃ−５ｎ秒）後のタイミング、またはｔ２から（Ｔｃ−５ｎ秒）後のタイミングでデータを出力するように規定されている。つまり、ＭＭＣカードでは、クロックの立下りエッジまたは立上りエッジに同期してデータの出力が行なわれる。（ＭＭＣＡ Ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｔｔｅｅ“Ｔｈｅ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ Ｓｙｓｔｅｍ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖｅｒｓｉｏｎ３．１”）
よって、本ＬＳＩのＭＭＣカードのインターフェース仕様では、ＭＭＣカードから出力されるデータ信号のタイミングとして、クロックＣＬＫの立上りエッジｔ２よりもＴ２時間遅いタイミングｔ３を中心にして５ｎｓのセットアップ時間Ｔｓと５ｎｓのホールド時間Ｔｈを保証するように設計している。
【０００８】
しかしながら、本発明者等が検討した結果、伝送線路とマイコン側のドライブ回路（メモリカード・インタフェース部）およびメモリ側のレシーブ回路との間にインピーダンス不整合があると、出力端子や入力端子での出力信号の反射波によって、マイコン側のクロック出力端子２４１（Ｂ点）の波形が図８（Ｆ）のように変形してしまう。これにより、クロックの立上りエッジが理想的な場合よりもΔｔだけ遅れ、マイコン内部のメモリカードからのデータ信号を取り込むラッチ回路２５５（Ｃ点）のクロックＣＬＫ’が図８（Ｇ）のようにＴ２’だけ遅れてしまうため、ＭＭＣカードで規定されているホールド時間内にデータを取り込むことができず、データホールド違反を起こすおそれがあることが明らかとなった。
【０００９】
特に、携帯電話器のような電子機器では、マイコンチップはプリント配線基板のような誘電体基板上に実装され、ＭＭＣカードのようなメモリカードは同じく誘電体基板上に実装されたカードソケットもしくはカードコネクタに装着され、基板上に形成されたプリント配線によってマイコンチップと電気的に接続される構成を採ることが多い。
【００１０】
ここで、プリント配線基板上の配線は一般に半導体チップ内の配線に比べて精度が低く、またプリント配線基板上のメモリソケットの実装は半田等によることが多いため結合部の抵抗のばらつきも大きい。さらに、メモリカードとカードソケットもしくはカードコネクタとの接続は物理的な接触であるため、接触面の状態等によって接触抵抗が大きくばらつくことが多い。その結果、マイコンチップとメモリカードを接続する伝送線のインピーダンスや負荷が機器によって大きく異なり、上記のようなインピーダンス不整合等を起こし易い。
【００１１】
本発明の目的は、メモリカードが接続される外部端子のインピーダンスや負荷が使用システムによって異なる場合にも、正しくデータを取り込むことができるメモリカード・インタフェースを有するマイクロコンピュータを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述及び添附図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、メモリカードような外部装置とのインタフェースを有するマイクロコンピュータにおいて、前記インタフェース部に、所定の外部端子に接続されてクロック信号を出力する出力ドライバと、前記メモリカードから入力されたデータを取り込むためのクロック信号を生成するために前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に前記外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路とを設けるようにしたものである。
【００１３】
上記した手段によれば、クロック信号を出力する外部端子のインピーダンスや負荷が予め想定した値と異なる場合にも、等価負荷回路を調整することによって入力ラッチのような入力データを取り込む回路に供給されるクロック信号に、外部端子のインピーダンスや負荷の状態に応じた遅延を与えることができ、これによっていずれのメモリカードが接続された場合にも正しくデータを取り込むことができるようになる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明を適用して好適なメモリカード・インタフェースを有するマイクロコンピュータの構成例を示す。符号２００で囲まれた部分の回路は、単結晶シリコン基板のような１つの半導体チップ上に、半導体集積回路として形成される。
【００１５】
この実施例のマイクロコンピュータ２００は、チップ全体を制御するプログラム制御方式のＣＰＵ（中央処理装置）２０１、該ＣＰＵ２０１が実行すべきプログラムやプログラムの実行に必要な固定データが格納されたＲＯＭ（リード・オンリ・メモリ）２０２、ＣＰＵ２０１の作業領域や一時記憶領域を提供するＲＡＭ（ランダム・アクセス・メモリ）２０３、チップ内部でＣＰＵ２０１に代わってデータ転送を行なうデータ転送コントローラなど当該マイクロコンピュータに固有の機能を提供するモジュールＡ２０４、ＣＰＵ２０１に代わって加減乗算などの演算を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）２０５などを備える。これらの回路は、内部バス２１１によって互いにデータ転送可能に接続されている。
【００１６】
また、この実施例のマイクロコンピュータ２００は、本発明のポイントであるクロックに同期してチップ内部のシステムとチップ外部のメモリカード１００との間の信号の送受信を行なう入出力ポートとしてのメモリカード・インタフェース部２２１、外部装置との間のＤＭＡ（ダイレクト・メモリ・アクセス）データ転送を行なうＤＭＡ転送制御回路やシリアル通信インタフェース（ＳＣＩ）、Ａ／Ｄ変換回路などの周辺機能を提供するモジュールＢ２２２、入出力ポートの状態などを設定するためのＩＯレジスタ２２３など備える。これらの回路は、周辺バス２１２によって互いにデータ転送可能に接続されている。
【００１７】
本実施例においては、上記ＩＯレジスタ２２３に、メモリカード・インタフェース部２２１内の可変遅延回路２５７における遅延量を設定するためのレジスタが設けられており、該レジスタから選択信号ＳＥＬ１，ＳＥＬ２が可変遅延回路２５７へ供給されるように構成されている。
【００１８】
さらに、この実施例のマイクロコンピュータ２００は、内部バス２１１と周辺バス２１２との間の信号の競合を防止したりバス間の信号のやりとりを円滑にするためのバスコントローラ２３１、チップ外部から供給されるクロック信号あるいはチップ内部の発振回路で生成された発振信号を波形整形したり分周したりしてＣＰＵ２０１やメモリカード・インタフェース部２２１などの動作に必要なパルス状のクロック信号（以下、システムクロックと称する）φｓを生成するクロックパルス生成回路（ＣＰＧ）２３２を備える。内部バス２１１および周辺バス２１２は、アドレスバスやデータバス、各種の制御信号を供給するコントローラバスなどからなる。
【００１９】
この実施例のマイクロコンピュータ２００は、メモリカードなどの外部装置との間の信号のやり取りや電源電圧の供給を受けるための複数の外部端子を備える。図１には、これらの外部端子のうち本発明に関連する外部端子２４１および２４２のみが示されている。このうち端子２４１はチップ外部のメモリカード１００に対して同期用のクロック信号ＣＬＫを出力するクロック端子、端子２４２はメモリカード１００に対してコマンドＣＭＤや書込みデータＷＤＡＴＡを送ったりメモリカード１００から読み出されたデータＲＤＡＴＡを受け取ったりするための複数本のデータ入出力端子である。
【００２０】
メモリカード１００は、特に制限されないが、所定の単位でデータを電気的に一括消去することが可能なフラッシュメモリなどの不揮発性半導体メモリからなるメモリコア部、外部のホスト装置とのインタフェース部、ホスト装置から供給されるコマンドに基づいて上記フラッシュメモリに対するデータの書込みや読出しを行なうコントローラなどからなる。フラッシュメモリとコントローラは、それぞれ別個の半導体チップ上に半導体集積回路として形成されており、これら２つの半導体チップが絶縁基板上に実装され全体が樹脂でモールドもしくはセラミックパッケージ等に収納されてカードとして構成されている。
【００２１】
また、メモリカード１００には、携帯電子機器などの外部装置のカードスロットに挿入されたときに外部装置側の回路と電気的に接続され、外部のホスト装置からメモリカード１００に対して電源を供給したり信号の入出力を行なうためカード表面に露出した外部端子が設けられ、これらの外部端子は上記絶縁基板上に形成されたプリント配線もしくはボンディングワイヤによって上記インタフェース部のパッドに接続される。
【００２２】
更に図示はしないが、メモリカード１００は、プリント配線基板のような誘電体基板上に実装されるカードソケットもしくはカードコネクタを介して、同じく基板上に形成されたプリント配線によってマイクロコンピュータ２００と電気的に接続される。
【００２３】
図１には、メモリカード１００に設けられた外部端子のうち、クロック信号ＣＬＫが入力されるクロック端子１４１と、コマンドＣＭＤや書込みデータＷＤＡＴＡを受けたり内部のフラッシュメモリから読み出されたデータを出力したりするためのデータ入出力端子１４２が示されている。
メモリカード１００としては、本実施例では、ＳＤカードまたはＭＭＣカードを考えている。ただし、メモリカードは、これに限定されるものでなく、スマートメディア、メモリスティック、コンパクトフラッシュ（いずれも登録商標）など、接触型のメモリカードであればどのようなものであっても良い。また、本発明が適用される半導体集積回路は、前述したような機能ブロックを有するマイクロコンピュータに限定されるのものでなく、メモリカード・インタフェースを有する半導体集積回路であればどのようなものに対しても適用することができる。
【００２４】
図２は、メモリカード・インタフェース部２２１の一実施例を示す。この実施例のメモリカード・インタフェース部２２１には、システムクロックφｓによってラッチ動作してφｓの２倍の周期を有したメモリカード１００との間のデータ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１と、該フリップフロップ２５１から出力されるクロック信号を外部端子２４１よりチップ外部へ出力するための出力バッファ２５２と、ＩＯレジスタ２２３などから供給される入出力制御信号Ｓｉｏに基づいて入出力状態を決定し出力バッファ２５２等を制御する入出力制御論理回路２５３と、チップ外部から外部端子２４２へ入力されたデータ信号を取り込む入力論理ゲート２５４および入力ラッチ２５５と、入力ラッチ２５５に取り込まれたデータを内部クロックφｓに同期してラッチして内部回路へ供給するデータラッチ２５６と、フリップフロップ２５１から出力バッファ２５２へ供給されるクロックを折り返して適当な遅延を与えて上記入力ラッチ２５５へ供給する可変遅延回路２５７などから構成されている。
【００２５】
この実施例においては、入出力制御論理回路２５３およびそれよりもチップ内部に設けられている回路は１．５Ｖのような低電圧で動作し、入出力制御論理回路２５３よりも外側の回路は３．３Ｖのような高い電圧で動作して、３．３Ｖの外部インタフェースに応じた信号の入出力が可能に構成されている。そのため、入出力制御論理回路２５３は、内から外へ向う信号を１．５Ｖから３．３Ｖへ変換し外から内へ向う信号を３．３Ｖから１．５Ｖへ変換するレベルシフト機能も備えている。
【００２６】
また、システムクロックφｓはメモリカード１００のクロックの１／２倍の周期を有したものに限られるものでなく、データ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１およびその他の制御回路を変更することにより各種のシステムクロックに対応可能な構成となっている。
【００２７】
この実施例の出力バッファ２５２は、直列形態のＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２からなる出力ドライバＤＲＶと、フリップフロップ２５１からのクロック信号ＣＬＫと入出力制御論理回路２５３からのアウトプットイネーブル信号ＯＥとに基づいて出力トランジスタＱ１，Ｑ２のゲート制御電圧を生成するＮＡＮＤゲートＧ１およびＮＯＲゲートＧ２とから構成されている。
【００２８】
この出力バッファ２５２は、アウトプットイネーブル信号ＯＥがハイレベルのときはＮＡＮＤゲートＧ１の出力がハイレベルに、またＮＯＲゲートＧ２の出力がロウレベルになって出力トランジスタＱ１，Ｑ２が共にオフされて、外部端子２４１がハイインピーダンス状態にされる。また、アウトプットイネーブル信号ＯＥがロウレベルのときは、クロック信号ＣＬＫのハイまたはロウに応じて出力トランジスタＱ１，Ｑ２の一方がオン、他方がオフされてクロック信号ＣＬＫと同一周期の信号が外部端子２４１より出力される。
【００２９】
入力バッファとしてのＯＲゲート２５４も同様に、インプットイネーブル信号ＩＥによって入力状態が制御され、信号ＩＥがハイレベルのときはゲート遮断状態にされてチップ内部へのデータ信号の取込みを禁止し、信号ＩＥがロウレベルのときはゲート開状態にされて入力ラッチ２５５へのデータ信号の取込みを許可する。
【００３０】
従来のメモリカード・インタフェースにおいては、一般に外部端子２４１のクロック信号がチップ内部へ折り返されて入力ラッチ２５５へ供給されるように構成されていたが、本実施例のメモリカード・インタフェースにおいては、出力ドライバＤＲＶの直前でクロック信号がチップ内部へ折り返されるようにされている。具体的には、出力ドライバＤＲＶの前段のＮＯＲゲートＧ２の出力が入力ラッチ２５５へ供給される。しかも、この実施例では、ＮＯＲゲートＧ２の出力が可変遅延回路２５７において所定の遅延が与えられて入力ラッチ２５５へ供給されるように構成されている。
【００３１】
可変遅延回路２５７は、本実施例では直列に多段接続された３個の遅延回路ＤＬＹ１，ＤＬＹ２，ＤＬＹ３と、これらの遅延回路ＤＬＹ１〜ＤＬＹ３を通過する前の信号もしくはいずれかを通過した信号を選択的に伝達可能なセレクタＳＬＣＴと、前記ＩＯレジスタ２２３からの選択信号ＳＥＬ１，ＳＥＬ２をデコードしてセレクタＳＬＣＴを制御する信号を生成するデコーダＤＥＣと、セレクタＳＬＣＴを通過した信号と前記アウトプットイネーブル信号ＯＥを入力とするＯＲゲートＧ３などにより構成されている。ＯＲゲートＧ３はアウトプットイネーブル信号ＯＥがハイレベルのときはゲート遮断状態にされて、チップ内部へのクロック信号の折返しを禁止する。
【００３２】
可変遅延回路２５７は、プリント基盤配線等による前記外部端子２４１に接続される外部負荷ＣＬによる遅延と等価な遅延を付与可能な等価負荷回路であり、外部端子２４１に接続される負荷ＣＬによってクロックＣＬＫに与えられる遅延量に相当する遅延量を、ＮＯＲゲートＧ２から入力ラッチ２５５へ供給される帰還クロック信号ＣＬＫ’に与えるために設けられたものである。可変遅延回路２５７を構成する遅延回路ＤＬＹ１〜ＤＬＹ３は、この実施例では、それぞれ抵抗素子と容量素子とからなるＲＣ時定数回路により構成されており、各々例えば２〜３ｎ秒程度の遅延を与えられるように時定数が設定されている。
【００３３】
また、特に制限されるものでないが、本実施例のマイクロコンピュータにおいては、電源投入時にイニシャライズプログラムによってＩＯレジスタ２２３内の遅延選択レジスタにデフォルト値として“００”が設定され、このデフォルト値が設定されると、遅延回路ＤＬＹ１のみを通過したクロック信号がセレクタＳＬＣＴによって選択されてＯＲゲートＧ３を介してチップ内部へ供給されるように構成されている。
【００３４】
なお、図２においては、ＯＲゲートＧ３から入力ラッチ２５５へ供給される帰還クロック信号ＣＬＫ’が入出力制御論理＆レベルシフト回路２５３を経て直接入力ラッチ２５５へ供給されるようにされたものが示されているが、入出力制御論理＆レベルシフト回路２５３と入力ラッチ２５５との間にクロックを内部回路に分配する分配回路やバッファ、論理ゲートが設けられていてもよい。その場合、それらの回路におけるゲート遅延を考慮して可変遅延回路２５７における遅延量を設定するようにするのが良い。
【００３５】
図３には、図２の実施例のメモリカード・インタフェース部２２１を適用したマイコンにおけるクロック信号と、ＭＭＣカードからのデータ信号の出力（クロック立下りエッジ時出力）と入力のタイミングを示す。この実施例のメモリカード・インタフェース部２２１を適用したマイコンにおいては、クロックを出力する外部端子２４１であるＢ点の信号が、理想的な伝送路の場合には図３（Ｃ）の破線のようにＡ点でのクロックよりもＴ１だけ遅れた波形になるものが、インピーダンス不整合等によって生じる反射波の影響で実線のように変形してしまったとしても、フリップフロップ２５１の入力端であるＡ点でのクロックよりもＴ１’だけ遅れたＢ’点（ＮＯＲゲートＧ２の出力）のクロックを可変遅延回路２５７で外部負荷の大きさに相当する時間Ｔ２’だけ遅延させた図３（Ｄ）のようなクロックＣＬＫ’が入力ラッチ２５５へ供給されるようになる。
そのため、ＭＭＣカードの規格で規定されている外部端子２４１であるＢ点の信号の立上りエッジからＴ２だけ遅れたタイミングで変化するクロックを入力ラッチ２５５へ供給することができ、セットアップ時間Ｔｓおよびホールド時間Ｔｈを満たし、セットアップ違反およびホールド違反を起こすのを回避することができる。
【００３６】
なお、ＭＭＣカードでは、クロックの立下りエッジまたは立上りエッジの何れかに同期してデータの出力が行なわれるが、図４にＭＭＣカードからのデータ信号の出力（クロック立上りエッジ時出力）とマイコンにおける入力のタイミングを示す。クロックを出力する外部端子２４１であるＢ点の信号が、理想的な伝送路の場合には図４（Ｃ）の破線のようにＡ点でのクロックよりもＴ１だけ遅れた波形になるものが、インピーダンス不整合等によって生じる反射波の影響で実線のように変形してしまったとしても、Ｂ’点でのクロックをもとに可変遅延回路２５７で負荷の大きさに相当する時間Ｔ２’だけ遅延させた図４（Ｄ）のクロックＣＬＫ’の立ち上がりエッジで入力ラッチ２５５がデータをラッチするため、セットアップ違反およびホールド違反を起こすことはない。
【００３７】
上述したように、本実施例のメモリカード・インタフェースは、出力ドライバＤＲＶの直前で折り返したクロック信号が入力ラッチ２５５へ届くまでに要する遅延時間を、可変遅延回路２５７により適宜調整することができる。そのため、該インタフェースを適用したマイコンが実装されたユーザシステムにおいて、クロックを出力する外部端子２４１の負荷ＣＬが予め想定された例えば２５ｐＦのような値から大きく外れてしまった場合にも、プログラムを書き替えてＩＯレジスタ２２３に設定される可変遅延回路２５７における遅延量設定用のデフォルト値を変更することで、入力ラッチ２５５に与えられるクロック信号のタイミングをメモリカードから送られて来るデータのタイミングに合わせることができ、これによって正しいデータの取込みが行なえるようにすることができる。
【００３８】
また、現在、マイコンのメーカにおいては、製造工程の最終段階でＩＣテスタによる選別テストが行なわれており、例えば上記のようなメモリカード・インタフェースに関しては、マイコンの外部端子にテスタを接続してテスタがメモリカードの代わりに所定のタイミングでデータを送って正しくラッチされるか否かを判定するテストが行なわれる。そして、データのホールド違反やセットアップ違反を起こした製品は不良品と判断される。
【００３９】
ところが、本発明者等が詳しく調査した結果、ＩＣテスタには異なるメーカにより製造された複数種類のテスタがあり、使用するテスタによってはマイコンのクロック出力端子２４１の負荷ＣＬが想定値の２５ｐＦから大きく外れるものがあることが分かった。これは、クロック出力端子２４１の負荷ＣＬの範囲として０〜６０ｐＦが許容されていることにも関係している。
【００４０】
しかしながら、本発者等の検討結果によると、前述したように負荷ＣＬが想定値の２５ｐＦから外れている場合、インピーダンス不整合で生じる反射波の影響でクロック出力端子２４１の波形が図３（Ｃ）の実線のように変形して特に立上りエッジ遅れが発生するおそれがある。そして、このような立上りエッジ遅れが発生するテスタを用いて選別テストを行なうと、本来良品と判定されるべき製品が不良品と判定されるおそれがある。
【００４１】
しかるに、前記実施例のメモリカード・インタフェースを適用したマイコンにあっては、出力バッファ２５３から折り返されるクロック信号のタイミングを可変遅延回路２５７によって調整することにより、テスタの選別の際に、使用するテスタに起因して発生するクロックの立上りエッジ遅れによって“データホールド違反”という判定がなされるのを回避することができるようになる。
【００４２】
図５は、本発明に係るメモリカード・インタフェースの他の実施例を示す。この実施例のメモリカード・インタフェースは、図２の実施例の可変遅延回路２５７におけるセレクタＳＬＣＴおよびデコーダＤＥＣの代わりに、配線を選択的に形成して遅延回路ＤＬＹ１〜ＤＬＹ３のいずれかを通過したクロック信号またはいずれの遅延回路も通過しないクロック信号を選択してＯＲゲートＧ３を経て入力ラッチ２５５へ伝達可能に構成したものである。
【００４３】
この実施例は、プロセスで使用する余分なマスクが必要になるというデメリットはあるが、可変遅延回路２５７の占有面積を小さくできるという利点がある。また、この実施例は、ＩＯレジスタ２２３のようなレジスタを備えていない半導体集積回路に適した実施例である。なお、遅延回路ＤＬＹ１〜ＤＬＹ３の任意の接続ノードとＯＲゲートＧ３との間に配線を選択的に形成する代わりに、予め遅延回路ＤＬＹ１〜ＤＬＹ３のすべての接続ノードとＯＲゲートＧ３との間にすべて配線を形成しておいてレーザーにより不要な配線を切断するようにすることも可能である。
【００４４】
さらに、図５の実施例においては、ＯＲゲートＧ３から入力ラッチ２５５へ供給されるクロック信号を観測するパッドＰＡＤと、該パッドにＯＲゲートＧ３の出力に応じて電源電圧Ｖｃｃまたは接地電位Ｖｓｓを印加するためのスイッチＭＯＳトランジスタＱ３，Ｑ４が設けられている。かかるトランジスタＱ３，Ｑ４を設けているのは、観測用パッドＰＡＤにＯＲゲートＧ３の出力端子を直接接続すると、観測用パッドＰＡＤにテスタからのプローブを接触させたときにＯＲゲートＧ３の負荷が変化して入力ラッチ２５５へ供給されるクロック信号が遅延してしまうのを防止するためである。
【００４５】
なお、トランジスタＱ３，Ｑ４はインバータ回路とみなすことができる。インバータの代わりにＡＮＤゲートなどを設けて所定の制御信号が入力された場合にのみＯＲゲートＧ３の出力が観測用パッドＰＡＤに現われるように構成することも可能である。
【００４６】
次に、メモリカード・インタフェースを有する上記実施例のマイコンの応用システムの一例としての携帯電話器を、図６を用いて説明する。
この実施例の携帯電話器は、表示手段としての液晶表示デバイスＬＣＤ３００、送受信用のアンテナ３１０、音声出力用のスピーカ３２０、音声入力用のマイクロホン３３０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子３４０、該固体撮像素子３４０からの画像信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなる画像信号処理回路４３０、液晶表示デバイス３００を駆動して表示制御を行なう液晶コントローラドライバ４１０、スピーカ３２０やマイクロホン３３０の信号の入出力を行なう音声インタフェース４４１、アンテナ３１０との間の信号の入出力を行なう高周波インタフェース４４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部４５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ４６０、電源用ＩＣ４７０およびデータ記憶用のメモリ４８１，４８２等を備えてなる。アプリケーションプロセッサ４６０として前記実施例のマイコン２００が用いられる。
【００４７】
アプリケーションプロセッサ４６０は、固体撮像素子３４０からの画像信号の他、高周波インタフェース４４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ４１０とベースバンド部４５０とアプリケーションプロセッサ４６０とメモリ４８１と画像信号処理回路４３０はシステムバス４９１によりデータ転送可能に接続されている。図６の携帯電話器では、システムバス４９１の他に表示データバス４９２が設けられ、この表示データバス４９２には液晶コントローラドライバ４１０とアプリケーションプロセッサ４６０およびメモリ４８１が接続されている。
【００４８】
なお、上記ベースバンド部４５０は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなり音声信号処理を行なう音声信号処理回路４５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）４５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン４５３等により構成される。
【００４９】
メモリ４８１，４８２のうち４８１は揮発性メモリで通常ＳＲＡＭやＳＤＲＡＭにより構成され、さまざまな画像処理を行った画像データを保持するフレームバッファ等として用いられる。メモリ４８２は不揮発性メモリで例えばＳＤカードやＭＭＣカードのようなメモリカードにより構成され、固体撮像素子３４０で撮影した画像データや受信した画像データ、音楽データ等の保存用に使用される。携帯電話器の本体ケースには、メモリカードを装着するカードスロットが設けられており、該カードスロットにメモリカード４８２が装着されると、メモリカードはアプリケーションプロセッサ４６０内のメモリカード・インタフェースによってデータ送受信可能に接続される。
【００５０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、可変遅延回路２５７を経て入力ラッチ２５５へ供給されるクロック信号の取出し点として出力ドライバＤＲＶの直前のＮＯＲゲートＧ２の出力端を選択したが、出力ドライバＤＲＶよりも前段であればよく、例えばＮＡＮＤゲートＧ１の出力端子あるいはＮＯＲゲートＧ２の入力端子であっても良い。
【００５１】
また、前記実施例では、遅延回路ＤＬＹ１〜ＤＬＹ３として抵抗と容量とからなる時定数回路を用いるとしたが、インバータのような論理ゲートを多段に接続した回路や、論理ゲートおよびその出力端子と接地点との間に接続された容量からなる容量充放電型の遅延回路を用いても良い。かかる遅延回路は公知であるので、図示は省略する。また、これら以外の公知の信号遅延回路を用いることも可能である。
【００５２】
さらに、前記実施例では、内部回路が１．５Ｖ系の回路で構成され、インタフェース部が３．３Ｖ系の回路で構成されている半導体集積回路を例にとって説明したが、内部回路とインタフェース部が同一の電源電圧系で動作する回路からなる半導体集積回路に本発明を適用することも可能である。その場合、前記実施例の入出力制御論理部２５３に設けられているレベルシフト回路は不要である。
【００５３】
なお、インタフェース部の方が内部回路よりも高い電源電圧系で動作する半導体集積回路においては、前記実施例のように、可変遅延回路２５７は３．３Ｖ系の回路を構成する素子と同一のマスクで形成される素子で構成するのが望ましい。このようにすることによって、例えば出力ドライバＤＲＶを構成するトランジスタＱ１，Ｑ２のサイズ等がプロセスによりばらついた場合、可変遅延回路２５７を構成する素子も同じようにばらつくため、プロセスバラツキによる入力ラッチ２５５へ供給されるクロックのタイミングのずれを小さくすることができる。
【００５４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、本発明をメモリカード・インタフェースを有する携帯電話器用のマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものでなく、他の用途のマイクロコンピュータやマイクロコンピュータ以外のＬＳＩにも適用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 すなわち、本発明によれば、メモリカードような外部装置とのインタフェースを有するマイクロコンピュータにおいて、クロック信号を出力する外部端子のインピーダンスや負荷が予め想定した値と異なる場合にも、等価負荷回路を調整することによって入力データを取り込む回路に供給されるクロック信号に、外部端子のインピーダンスや負荷の状態に応じた遅延を与えることができ、これによってＭＭＣカードなどのメモリカードが接続された場合にも正しくデータを取り込むことができるようになる。
【図面の簡単な説明】
【図１】本発明を適用して好適なメモリカード・インタフェースを有するマイクロコンピュータの構成例を示すブロック図である。
【図２】マイクロコンピュータに設けられたメモリカード・インタフェース部の一実施例を示す回路構成図である。
【図３】図２のメモリカード・インタフェース部におけるＭＭＣカードとの信号の送受信のタイミング（クロック立下がりエッジ時データ出力）を示すタイミングチャートである。
【図４】図２のメモリカード・インタフェース部におけるＭＭＣカードとの信号の送受信のタイミング（クロック立上がりエッジ時データ出力）を示すタイミングチャートである。
【図５】メモリカード・インタフェース部の第２の実施例を示す回路構成図である。
【図６】メモリカード・インタフェースを有する上記実施例のマイコンの応用システムの一例としての携帯電話器の概略構成を示すブロック図である。
【図７】本発明に先立って検討したメモリカード・インタフェースの構成を示すブロック図である。
【図８】本発明に先立って検討した図７のメモリカード・インタフェースにおけるＳＤカードおよびＭＭＣカードとの信号の送受信のタイミングを示すタイミングチャートである。
【符号の説明】
１００ メモリカード
２００ マイクロコンピュータ
２０１ ＣＰＵ（中央処理装置）
２０２ 内蔵ＲＯＭ（リード・オンリ・メモリ）
２０３ 内蔵ＲＡＭ（ランダム・アクセス・メモリ）
２０４ 機能モジュール
２０５ ディジタル・シグナル・プロセッサ
２１１，２１２ バス
２２１ メモリカード・インタフェース
２３１ バスコントローラ
２３２ クロックパルス生成回路
２４１ 外部端子（クロック出力端子）
２４２ 外部端子（データ入出力端子）
【発明の属する技術分野】
本発明は、半導体集積回路の入出力回路さらにはクロック信号に同期したデータ信号の取込みに適用して有効な技術に関し、例えばメモリカードとのインタフェースを有するマイクロコンピュータやマイクロプロセッサのようなデータ処理用半導体集積回路に利用して好適な技術に関する。
【０００２】
【従来の技術】
近年、デジタルカメラや携帯電話などの携帯用電子機器のデータ記憶媒体として、電源電圧を遮断しても記憶データを保持できるフラッシュメモリなどの不揮発性メモリを内蔵したメモリカードと呼ばれるカード型記憶装置が広く利用されるようになって来ている。
これに応じて、メモリカードから直接データを読み出せるようにするため、メモリカード・インタフェースを内蔵したマイクロコンピュータやマイクロプロセッサ等のデータ処理用半導体集積回路（ＩＣ）が提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、従来、メモリカードには、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標））カードやＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ（登録商標））カード、スマートメディア（登録商標）、メモリスティック（登録商標）、コンパクトフラッシュ（登録商標）など種々の仕様のものが実用化されている。特に、ＳＤカードとＭＭＣカードは、後者は前者の高機能版という関係にあり、外部端子の数と種類が共通であるため、これらのメモリカードから直接データを読み出すためのメモリカード・インタフェースを内蔵したマイクロプロセッサやマイクロコンピュータ（以下、これらを総称してマイクロコンピュータもしくは単にマイコンという）には、いずれのメモリカードからもデータを読み出せる機能を有することが望まれる。
【０００４】
そこで、本発明者等は、ＳＤカードやＭＭＣカード等のクロックに同期したメモリカードに対応可能なマイコンのメモリカード・インタフェースについて検討を行なった。図７には本発明者等が検討したメモリカード・インタフェースの構成を、また図８には該インタフェースにおけるクロック及びデータ信号の入出力タイミングを示す。
【０００５】
図７のメモリカード・インタフェース部２２１は、システムクロックφｓによってラッチ動作してシステムクロックφｓの２倍の周期を有したメモリカード１００との間のデータ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１と、該フリップフロップ２５１から出力されるクロック信号を外部端子２４１よりチップ外部へ出力するための出力バッファ２５２と、ＩＯレジスタ２２３などから供給される入出力制御信号Ｓｉｏに基づいて入出力状態を決定し出力バッファ２５２等を制御する入出力制御論理＆レベルシフト回路２５３と、チップ外部から外部端子２４２へ入力されたデータ信号を取り込む入力論理ゲート２５４および入力ラッチ２５５などからなり、出力バッファ２５２から出力されるＢ点のクロック信号をＯＲゲートＧ３などを介して入力ラッチ２５５に帰還させて、そのとき外部端子２４２に入力されているデータ信号を帰還クロックＣＬＫ’に同期してラッチして内部回路へ供給するように構成されている。
【０００６】
図８において、（Ａ）はマイコン内部のＡ点のクロックφｓの波形、（Ｂ）は図７のマイコン側インタフェースのクロック出力端子２４１に外部負荷ＣＬとして２５ｐＦが接続された場合のＢ点の理想的なクロック波形を示す。
【０００７】
ＭＭＣカードの仕様では、入力クロックＣＬＫの立下りエッジ又は立上りエッジすなわち図８（Ｂ）のタイミングｔ１から（Ｔｃ−５ｎ秒）後のタイミング、またはｔ２から（Ｔｃ−５ｎ秒）後のタイミングでデータを出力するように規定されている。つまり、ＭＭＣカードでは、クロックの立下りエッジまたは立上りエッジに同期してデータの出力が行なわれる。（ＭＭＣＡ Ｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｔｔｅｅ“Ｔｈｅ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ Ｓｙｓｔｅｍ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖｅｒｓｉｏｎ３．１”）
よって、本ＬＳＩのＭＭＣカードのインターフェース仕様では、ＭＭＣカードから出力されるデータ信号のタイミングとして、クロックＣＬＫの立上りエッジｔ２よりもＴ２時間遅いタイミングｔ３を中心にして５ｎｓのセットアップ時間Ｔｓと５ｎｓのホールド時間Ｔｈを保証するように設計している。
【０００８】
しかしながら、本発明者等が検討した結果、伝送線路とマイコン側のドライブ回路（メモリカード・インタフェース部）およびメモリ側のレシーブ回路との間にインピーダンス不整合があると、出力端子や入力端子での出力信号の反射波によって、マイコン側のクロック出力端子２４１（Ｂ点）の波形が図８（Ｆ）のように変形してしまう。これにより、クロックの立上りエッジが理想的な場合よりもΔｔだけ遅れ、マイコン内部のメモリカードからのデータ信号を取り込むラッチ回路２５５（Ｃ点）のクロックＣＬＫ’が図８（Ｇ）のようにＴ２’だけ遅れてしまうため、ＭＭＣカードで規定されているホールド時間内にデータを取り込むことができず、データホールド違反を起こすおそれがあることが明らかとなった。
【０００９】
特に、携帯電話器のような電子機器では、マイコンチップはプリント配線基板のような誘電体基板上に実装され、ＭＭＣカードのようなメモリカードは同じく誘電体基板上に実装されたカードソケットもしくはカードコネクタに装着され、基板上に形成されたプリント配線によってマイコンチップと電気的に接続される構成を採ることが多い。
【００１０】
ここで、プリント配線基板上の配線は一般に半導体チップ内の配線に比べて精度が低く、またプリント配線基板上のメモリソケットの実装は半田等によることが多いため結合部の抵抗のばらつきも大きい。さらに、メモリカードとカードソケットもしくはカードコネクタとの接続は物理的な接触であるため、接触面の状態等によって接触抵抗が大きくばらつくことが多い。その結果、マイコンチップとメモリカードを接続する伝送線のインピーダンスや負荷が機器によって大きく異なり、上記のようなインピーダンス不整合等を起こし易い。
【００１１】
本発明の目的は、メモリカードが接続される外部端子のインピーダンスや負荷が使用システムによって異なる場合にも、正しくデータを取り込むことができるメモリカード・インタフェースを有するマイクロコンピュータを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述及び添附図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、メモリカードような外部装置とのインタフェースを有するマイクロコンピュータにおいて、前記インタフェース部に、所定の外部端子に接続されてクロック信号を出力する出力ドライバと、前記メモリカードから入力されたデータを取り込むためのクロック信号を生成するために前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に前記外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路とを設けるようにしたものである。
【００１３】
上記した手段によれば、クロック信号を出力する外部端子のインピーダンスや負荷が予め想定した値と異なる場合にも、等価負荷回路を調整することによって入力ラッチのような入力データを取り込む回路に供給されるクロック信号に、外部端子のインピーダンスや負荷の状態に応じた遅延を与えることができ、これによっていずれのメモリカードが接続された場合にも正しくデータを取り込むことができるようになる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明を適用して好適なメモリカード・インタフェースを有するマイクロコンピュータの構成例を示す。符号２００で囲まれた部分の回路は、単結晶シリコン基板のような１つの半導体チップ上に、半導体集積回路として形成される。
【００１５】
この実施例のマイクロコンピュータ２００は、チップ全体を制御するプログラム制御方式のＣＰＵ（中央処理装置）２０１、該ＣＰＵ２０１が実行すべきプログラムやプログラムの実行に必要な固定データが格納されたＲＯＭ（リード・オンリ・メモリ）２０２、ＣＰＵ２０１の作業領域や一時記憶領域を提供するＲＡＭ（ランダム・アクセス・メモリ）２０３、チップ内部でＣＰＵ２０１に代わってデータ転送を行なうデータ転送コントローラなど当該マイクロコンピュータに固有の機能を提供するモジュールＡ２０４、ＣＰＵ２０１に代わって加減乗算などの演算を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）２０５などを備える。これらの回路は、内部バス２１１によって互いにデータ転送可能に接続されている。
【００１６】
また、この実施例のマイクロコンピュータ２００は、本発明のポイントであるクロックに同期してチップ内部のシステムとチップ外部のメモリカード１００との間の信号の送受信を行なう入出力ポートとしてのメモリカード・インタフェース部２２１、外部装置との間のＤＭＡ（ダイレクト・メモリ・アクセス）データ転送を行なうＤＭＡ転送制御回路やシリアル通信インタフェース（ＳＣＩ）、Ａ／Ｄ変換回路などの周辺機能を提供するモジュールＢ２２２、入出力ポートの状態などを設定するためのＩＯレジスタ２２３など備える。これらの回路は、周辺バス２１２によって互いにデータ転送可能に接続されている。
【００１７】
本実施例においては、上記ＩＯレジスタ２２３に、メモリカード・インタフェース部２２１内の可変遅延回路２５７における遅延量を設定するためのレジスタが設けられており、該レジスタから選択信号ＳＥＬ１，ＳＥＬ２が可変遅延回路２５７へ供給されるように構成されている。
【００１８】
さらに、この実施例のマイクロコンピュータ２００は、内部バス２１１と周辺バス２１２との間の信号の競合を防止したりバス間の信号のやりとりを円滑にするためのバスコントローラ２３１、チップ外部から供給されるクロック信号あるいはチップ内部の発振回路で生成された発振信号を波形整形したり分周したりしてＣＰＵ２０１やメモリカード・インタフェース部２２１などの動作に必要なパルス状のクロック信号（以下、システムクロックと称する）φｓを生成するクロックパルス生成回路（ＣＰＧ）２３２を備える。内部バス２１１および周辺バス２１２は、アドレスバスやデータバス、各種の制御信号を供給するコントローラバスなどからなる。
【００１９】
この実施例のマイクロコンピュータ２００は、メモリカードなどの外部装置との間の信号のやり取りや電源電圧の供給を受けるための複数の外部端子を備える。図１には、これらの外部端子のうち本発明に関連する外部端子２４１および２４２のみが示されている。このうち端子２４１はチップ外部のメモリカード１００に対して同期用のクロック信号ＣＬＫを出力するクロック端子、端子２４２はメモリカード１００に対してコマンドＣＭＤや書込みデータＷＤＡＴＡを送ったりメモリカード１００から読み出されたデータＲＤＡＴＡを受け取ったりするための複数本のデータ入出力端子である。
【００２０】
メモリカード１００は、特に制限されないが、所定の単位でデータを電気的に一括消去することが可能なフラッシュメモリなどの不揮発性半導体メモリからなるメモリコア部、外部のホスト装置とのインタフェース部、ホスト装置から供給されるコマンドに基づいて上記フラッシュメモリに対するデータの書込みや読出しを行なうコントローラなどからなる。フラッシュメモリとコントローラは、それぞれ別個の半導体チップ上に半導体集積回路として形成されており、これら２つの半導体チップが絶縁基板上に実装され全体が樹脂でモールドもしくはセラミックパッケージ等に収納されてカードとして構成されている。
【００２１】
また、メモリカード１００には、携帯電子機器などの外部装置のカードスロットに挿入されたときに外部装置側の回路と電気的に接続され、外部のホスト装置からメモリカード１００に対して電源を供給したり信号の入出力を行なうためカード表面に露出した外部端子が設けられ、これらの外部端子は上記絶縁基板上に形成されたプリント配線もしくはボンディングワイヤによって上記インタフェース部のパッドに接続される。
【００２２】
更に図示はしないが、メモリカード１００は、プリント配線基板のような誘電体基板上に実装されるカードソケットもしくはカードコネクタを介して、同じく基板上に形成されたプリント配線によってマイクロコンピュータ２００と電気的に接続される。
【００２３】
図１には、メモリカード１００に設けられた外部端子のうち、クロック信号ＣＬＫが入力されるクロック端子１４１と、コマンドＣＭＤや書込みデータＷＤＡＴＡを受けたり内部のフラッシュメモリから読み出されたデータを出力したりするためのデータ入出力端子１４２が示されている。
メモリカード１００としては、本実施例では、ＳＤカードまたはＭＭＣカードを考えている。ただし、メモリカードは、これに限定されるものでなく、スマートメディア、メモリスティック、コンパクトフラッシュ（いずれも登録商標）など、接触型のメモリカードであればどのようなものであっても良い。また、本発明が適用される半導体集積回路は、前述したような機能ブロックを有するマイクロコンピュータに限定されるのものでなく、メモリカード・インタフェースを有する半導体集積回路であればどのようなものに対しても適用することができる。
【００２４】
図２は、メモリカード・インタフェース部２２１の一実施例を示す。この実施例のメモリカード・インタフェース部２２１には、システムクロックφｓによってラッチ動作してφｓの２倍の周期を有したメモリカード１００との間のデータ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１と、該フリップフロップ２５１から出力されるクロック信号を外部端子２４１よりチップ外部へ出力するための出力バッファ２５２と、ＩＯレジスタ２２３などから供給される入出力制御信号Ｓｉｏに基づいて入出力状態を決定し出力バッファ２５２等を制御する入出力制御論理回路２５３と、チップ外部から外部端子２４２へ入力されたデータ信号を取り込む入力論理ゲート２５４および入力ラッチ２５５と、入力ラッチ２５５に取り込まれたデータを内部クロックφｓに同期してラッチして内部回路へ供給するデータラッチ２５６と、フリップフロップ２５１から出力バッファ２５２へ供給されるクロックを折り返して適当な遅延を与えて上記入力ラッチ２５５へ供給する可変遅延回路２５７などから構成されている。
【００２５】
この実施例においては、入出力制御論理回路２５３およびそれよりもチップ内部に設けられている回路は１．５Ｖのような低電圧で動作し、入出力制御論理回路２５３よりも外側の回路は３．３Ｖのような高い電圧で動作して、３．３Ｖの外部インタフェースに応じた信号の入出力が可能に構成されている。そのため、入出力制御論理回路２５３は、内から外へ向う信号を１．５Ｖから３．３Ｖへ変換し外から内へ向う信号を３．３Ｖから１．５Ｖへ変換するレベルシフト機能も備えている。
【００２６】
また、システムクロックφｓはメモリカード１００のクロックの１／２倍の周期を有したものに限られるものでなく、データ転送の同期用クロックＣＬＫを生成する分周用フリップフロップ２５１およびその他の制御回路を変更することにより各種のシステムクロックに対応可能な構成となっている。
【００２７】
この実施例の出力バッファ２５２は、直列形態のＰチャネルＭＯＳトランジスタＱ１およびＮチャネルＭＯＳトランジスタＱ２からなる出力ドライバＤＲＶと、フリップフロップ２５１からのクロック信号ＣＬＫと入出力制御論理回路２５３からのアウトプットイネーブル信号ＯＥとに基づいて出力トランジスタＱ１，Ｑ２のゲート制御電圧を生成するＮＡＮＤゲートＧ１およびＮＯＲゲートＧ２とから構成されている。
【００２８】
この出力バッファ２５２は、アウトプットイネーブル信号ＯＥがハイレベルのときはＮＡＮＤゲートＧ１の出力がハイレベルに、またＮＯＲゲートＧ２の出力がロウレベルになって出力トランジスタＱ１，Ｑ２が共にオフされて、外部端子２４１がハイインピーダンス状態にされる。また、アウトプットイネーブル信号ＯＥがロウレベルのときは、クロック信号ＣＬＫのハイまたはロウに応じて出力トランジスタＱ１，Ｑ２の一方がオン、他方がオフされてクロック信号ＣＬＫと同一周期の信号が外部端子２４１より出力される。
【００２９】
入力バッファとしてのＯＲゲート２５４も同様に、インプットイネーブル信号ＩＥによって入力状態が制御され、信号ＩＥがハイレベルのときはゲート遮断状態にされてチップ内部へのデータ信号の取込みを禁止し、信号ＩＥがロウレベルのときはゲート開状態にされて入力ラッチ２５５へのデータ信号の取込みを許可する。
【００３０】
従来のメモリカード・インタフェースにおいては、一般に外部端子２４１のクロック信号がチップ内部へ折り返されて入力ラッチ２５５へ供給されるように構成されていたが、本実施例のメモリカード・インタフェースにおいては、出力ドライバＤＲＶの直前でクロック信号がチップ内部へ折り返されるようにされている。具体的には、出力ドライバＤＲＶの前段のＮＯＲゲートＧ２の出力が入力ラッチ２５５へ供給される。しかも、この実施例では、ＮＯＲゲートＧ２の出力が可変遅延回路２５７において所定の遅延が与えられて入力ラッチ２５５へ供給されるように構成されている。
【００３１】
可変遅延回路２５７は、本実施例では直列に多段接続された３個の遅延回路ＤＬＹ１，ＤＬＹ２，ＤＬＹ３と、これらの遅延回路ＤＬＹ１〜ＤＬＹ３を通過する前の信号もしくはいずれかを通過した信号を選択的に伝達可能なセレクタＳＬＣＴと、前記ＩＯレジスタ２２３からの選択信号ＳＥＬ１，ＳＥＬ２をデコードしてセレクタＳＬＣＴを制御する信号を生成するデコーダＤＥＣと、セレクタＳＬＣＴを通過した信号と前記アウトプットイネーブル信号ＯＥを入力とするＯＲゲートＧ３などにより構成されている。ＯＲゲートＧ３はアウトプットイネーブル信号ＯＥがハイレベルのときはゲート遮断状態にされて、チップ内部へのクロック信号の折返しを禁止する。
【００３２】
可変遅延回路２５７は、プリント基盤配線等による前記外部端子２４１に接続される外部負荷ＣＬによる遅延と等価な遅延を付与可能な等価負荷回路であり、外部端子２４１に接続される負荷ＣＬによってクロックＣＬＫに与えられる遅延量に相当する遅延量を、ＮＯＲゲートＧ２から入力ラッチ２５５へ供給される帰還クロック信号ＣＬＫ’に与えるために設けられたものである。可変遅延回路２５７を構成する遅延回路ＤＬＹ１〜ＤＬＹ３は、この実施例では、それぞれ抵抗素子と容量素子とからなるＲＣ時定数回路により構成されており、各々例えば２〜３ｎ秒程度の遅延を与えられるように時定数が設定されている。
【００３３】
また、特に制限されるものでないが、本実施例のマイクロコンピュータにおいては、電源投入時にイニシャライズプログラムによってＩＯレジスタ２２３内の遅延選択レジスタにデフォルト値として“００”が設定され、このデフォルト値が設定されると、遅延回路ＤＬＹ１のみを通過したクロック信号がセレクタＳＬＣＴによって選択されてＯＲゲートＧ３を介してチップ内部へ供給されるように構成されている。
【００３４】
なお、図２においては、ＯＲゲートＧ３から入力ラッチ２５５へ供給される帰還クロック信号ＣＬＫ’が入出力制御論理＆レベルシフト回路２５３を経て直接入力ラッチ２５５へ供給されるようにされたものが示されているが、入出力制御論理＆レベルシフト回路２５３と入力ラッチ２５５との間にクロックを内部回路に分配する分配回路やバッファ、論理ゲートが設けられていてもよい。その場合、それらの回路におけるゲート遅延を考慮して可変遅延回路２５７における遅延量を設定するようにするのが良い。
【００３５】
図３には、図２の実施例のメモリカード・インタフェース部２２１を適用したマイコンにおけるクロック信号と、ＭＭＣカードからのデータ信号の出力（クロック立下りエッジ時出力）と入力のタイミングを示す。この実施例のメモリカード・インタフェース部２２１を適用したマイコンにおいては、クロックを出力する外部端子２４１であるＢ点の信号が、理想的な伝送路の場合には図３（Ｃ）の破線のようにＡ点でのクロックよりもＴ１だけ遅れた波形になるものが、インピーダンス不整合等によって生じる反射波の影響で実線のように変形してしまったとしても、フリップフロップ２５１の入力端であるＡ点でのクロックよりもＴ１’だけ遅れたＢ’点（ＮＯＲゲートＧ２の出力）のクロックを可変遅延回路２５７で外部負荷の大きさに相当する時間Ｔ２’だけ遅延させた図３（Ｄ）のようなクロックＣＬＫ’が入力ラッチ２５５へ供給されるようになる。
そのため、ＭＭＣカードの規格で規定されている外部端子２４１であるＢ点の信号の立上りエッジからＴ２だけ遅れたタイミングで変化するクロックを入力ラッチ２５５へ供給することができ、セットアップ時間Ｔｓおよびホールド時間Ｔｈを満たし、セットアップ違反およびホールド違反を起こすのを回避することができる。
【００３６】
なお、ＭＭＣカードでは、クロックの立下りエッジまたは立上りエッジの何れかに同期してデータの出力が行なわれるが、図４にＭＭＣカードからのデータ信号の出力（クロック立上りエッジ時出力）とマイコンにおける入力のタイミングを示す。クロックを出力する外部端子２４１であるＢ点の信号が、理想的な伝送路の場合には図４（Ｃ）の破線のようにＡ点でのクロックよりもＴ１だけ遅れた波形になるものが、インピーダンス不整合等によって生じる反射波の影響で実線のように変形してしまったとしても、Ｂ’点でのクロックをもとに可変遅延回路２５７で負荷の大きさに相当する時間Ｔ２’だけ遅延させた図４（Ｄ）のクロックＣＬＫ’の立ち上がりエッジで入力ラッチ２５５がデータをラッチするため、セットアップ違反およびホールド違反を起こすことはない。
【００３７】
上述したように、本実施例のメモリカード・インタフェースは、出力ドライバＤＲＶの直前で折り返したクロック信号が入力ラッチ２５５へ届くまでに要する遅延時間を、可変遅延回路２５７により適宜調整することができる。そのため、該インタフェースを適用したマイコンが実装されたユーザシステムにおいて、クロックを出力する外部端子２４１の負荷ＣＬが予め想定された例えば２５ｐＦのような値から大きく外れてしまった場合にも、プログラムを書き替えてＩＯレジスタ２２３に設定される可変遅延回路２５７における遅延量設定用のデフォルト値を変更することで、入力ラッチ２５５に与えられるクロック信号のタイミングをメモリカードから送られて来るデータのタイミングに合わせることができ、これによって正しいデータの取込みが行なえるようにすることができる。
【００３８】
また、現在、マイコンのメーカにおいては、製造工程の最終段階でＩＣテスタによる選別テストが行なわれており、例えば上記のようなメモリカード・インタフェースに関しては、マイコンの外部端子にテスタを接続してテスタがメモリカードの代わりに所定のタイミングでデータを送って正しくラッチされるか否かを判定するテストが行なわれる。そして、データのホールド違反やセットアップ違反を起こした製品は不良品と判断される。
【００３９】
ところが、本発明者等が詳しく調査した結果、ＩＣテスタには異なるメーカにより製造された複数種類のテスタがあり、使用するテスタによってはマイコンのクロック出力端子２４１の負荷ＣＬが想定値の２５ｐＦから大きく外れるものがあることが分かった。これは、クロック出力端子２４１の負荷ＣＬの範囲として０〜６０ｐＦが許容されていることにも関係している。
【００４０】
しかしながら、本発者等の検討結果によると、前述したように負荷ＣＬが想定値の２５ｐＦから外れている場合、インピーダンス不整合で生じる反射波の影響でクロック出力端子２４１の波形が図３（Ｃ）の実線のように変形して特に立上りエッジ遅れが発生するおそれがある。そして、このような立上りエッジ遅れが発生するテスタを用いて選別テストを行なうと、本来良品と判定されるべき製品が不良品と判定されるおそれがある。
【００４１】
しかるに、前記実施例のメモリカード・インタフェースを適用したマイコンにあっては、出力バッファ２５３から折り返されるクロック信号のタイミングを可変遅延回路２５７によって調整することにより、テスタの選別の際に、使用するテスタに起因して発生するクロックの立上りエッジ遅れによって“データホールド違反”という判定がなされるのを回避することができるようになる。
【００４２】
図５は、本発明に係るメモリカード・インタフェースの他の実施例を示す。この実施例のメモリカード・インタフェースは、図２の実施例の可変遅延回路２５７におけるセレクタＳＬＣＴおよびデコーダＤＥＣの代わりに、配線を選択的に形成して遅延回路ＤＬＹ１〜ＤＬＹ３のいずれかを通過したクロック信号またはいずれの遅延回路も通過しないクロック信号を選択してＯＲゲートＧ３を経て入力ラッチ２５５へ伝達可能に構成したものである。
【００４３】
この実施例は、プロセスで使用する余分なマスクが必要になるというデメリットはあるが、可変遅延回路２５７の占有面積を小さくできるという利点がある。また、この実施例は、ＩＯレジスタ２２３のようなレジスタを備えていない半導体集積回路に適した実施例である。なお、遅延回路ＤＬＹ１〜ＤＬＹ３の任意の接続ノードとＯＲゲートＧ３との間に配線を選択的に形成する代わりに、予め遅延回路ＤＬＹ１〜ＤＬＹ３のすべての接続ノードとＯＲゲートＧ３との間にすべて配線を形成しておいてレーザーにより不要な配線を切断するようにすることも可能である。
【００４４】
さらに、図５の実施例においては、ＯＲゲートＧ３から入力ラッチ２５５へ供給されるクロック信号を観測するパッドＰＡＤと、該パッドにＯＲゲートＧ３の出力に応じて電源電圧Ｖｃｃまたは接地電位Ｖｓｓを印加するためのスイッチＭＯＳトランジスタＱ３，Ｑ４が設けられている。かかるトランジスタＱ３，Ｑ４を設けているのは、観測用パッドＰＡＤにＯＲゲートＧ３の出力端子を直接接続すると、観測用パッドＰＡＤにテスタからのプローブを接触させたときにＯＲゲートＧ３の負荷が変化して入力ラッチ２５５へ供給されるクロック信号が遅延してしまうのを防止するためである。
【００４５】
なお、トランジスタＱ３，Ｑ４はインバータ回路とみなすことができる。インバータの代わりにＡＮＤゲートなどを設けて所定の制御信号が入力された場合にのみＯＲゲートＧ３の出力が観測用パッドＰＡＤに現われるように構成することも可能である。
【００４６】
次に、メモリカード・インタフェースを有する上記実施例のマイコンの応用システムの一例としての携帯電話器を、図６を用いて説明する。
この実施例の携帯電話器は、表示手段としての液晶表示デバイスＬＣＤ３００、送受信用のアンテナ３１０、音声出力用のスピーカ３２０、音声入力用のマイクロホン３３０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子３４０、該固体撮像素子３４０からの画像信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなる画像信号処理回路４３０、液晶表示デバイス３００を駆動して表示制御を行なう液晶コントローラドライバ４１０、スピーカ３２０やマイクロホン３３０の信号の入出力を行なう音声インタフェース４４１、アンテナ３１０との間の信号の入出力を行なう高周波インタフェース４４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部４５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ４６０、電源用ＩＣ４７０およびデータ記憶用のメモリ４８１，４８２等を備えてなる。アプリケーションプロセッサ４６０として前記実施例のマイコン２００が用いられる。
【００４７】
アプリケーションプロセッサ４６０は、固体撮像素子３４０からの画像信号の他、高周波インタフェース４４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ４１０とベースバンド部４５０とアプリケーションプロセッサ４６０とメモリ４８１と画像信号処理回路４３０はシステムバス４９１によりデータ転送可能に接続されている。図６の携帯電話器では、システムバス４９１の他に表示データバス４９２が設けられ、この表示データバス４９２には液晶コントローラドライバ４１０とアプリケーションプロセッサ４６０およびメモリ４８１が接続されている。
【００４８】
なお、上記ベースバンド部４５０は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなり音声信号処理を行なう音声信号処理回路４５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）４５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン４５３等により構成される。
【００４９】
メモリ４８１，４８２のうち４８１は揮発性メモリで通常ＳＲＡＭやＳＤＲＡＭにより構成され、さまざまな画像処理を行った画像データを保持するフレームバッファ等として用いられる。メモリ４８２は不揮発性メモリで例えばＳＤカードやＭＭＣカードのようなメモリカードにより構成され、固体撮像素子３４０で撮影した画像データや受信した画像データ、音楽データ等の保存用に使用される。携帯電話器の本体ケースには、メモリカードを装着するカードスロットが設けられており、該カードスロットにメモリカード４８２が装着されると、メモリカードはアプリケーションプロセッサ４６０内のメモリカード・インタフェースによってデータ送受信可能に接続される。
【００５０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、可変遅延回路２５７を経て入力ラッチ２５５へ供給されるクロック信号の取出し点として出力ドライバＤＲＶの直前のＮＯＲゲートＧ２の出力端を選択したが、出力ドライバＤＲＶよりも前段であればよく、例えばＮＡＮＤゲートＧ１の出力端子あるいはＮＯＲゲートＧ２の入力端子であっても良い。
【００５１】
また、前記実施例では、遅延回路ＤＬＹ１〜ＤＬＹ３として抵抗と容量とからなる時定数回路を用いるとしたが、インバータのような論理ゲートを多段に接続した回路や、論理ゲートおよびその出力端子と接地点との間に接続された容量からなる容量充放電型の遅延回路を用いても良い。かかる遅延回路は公知であるので、図示は省略する。また、これら以外の公知の信号遅延回路を用いることも可能である。
【００５２】
さらに、前記実施例では、内部回路が１．５Ｖ系の回路で構成され、インタフェース部が３．３Ｖ系の回路で構成されている半導体集積回路を例にとって説明したが、内部回路とインタフェース部が同一の電源電圧系で動作する回路からなる半導体集積回路に本発明を適用することも可能である。その場合、前記実施例の入出力制御論理部２５３に設けられているレベルシフト回路は不要である。
【００５３】
なお、インタフェース部の方が内部回路よりも高い電源電圧系で動作する半導体集積回路においては、前記実施例のように、可変遅延回路２５７は３．３Ｖ系の回路を構成する素子と同一のマスクで形成される素子で構成するのが望ましい。このようにすることによって、例えば出力ドライバＤＲＶを構成するトランジスタＱ１，Ｑ２のサイズ等がプロセスによりばらついた場合、可変遅延回路２５７を構成する素子も同じようにばらつくため、プロセスバラツキによる入力ラッチ２５５へ供給されるクロックのタイミングのずれを小さくすることができる。
【００５４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、本発明をメモリカード・インタフェースを有する携帯電話器用のマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものでなく、他の用途のマイクロコンピュータやマイクロコンピュータ以外のＬＳＩにも適用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 すなわち、本発明によれば、メモリカードような外部装置とのインタフェースを有するマイクロコンピュータにおいて、クロック信号を出力する外部端子のインピーダンスや負荷が予め想定した値と異なる場合にも、等価負荷回路を調整することによって入力データを取り込む回路に供給されるクロック信号に、外部端子のインピーダンスや負荷の状態に応じた遅延を与えることができ、これによってＭＭＣカードなどのメモリカードが接続された場合にも正しくデータを取り込むことができるようになる。
【図面の簡単な説明】
【図１】本発明を適用して好適なメモリカード・インタフェースを有するマイクロコンピュータの構成例を示すブロック図である。
【図２】マイクロコンピュータに設けられたメモリカード・インタフェース部の一実施例を示す回路構成図である。
【図３】図２のメモリカード・インタフェース部におけるＭＭＣカードとの信号の送受信のタイミング（クロック立下がりエッジ時データ出力）を示すタイミングチャートである。
【図４】図２のメモリカード・インタフェース部におけるＭＭＣカードとの信号の送受信のタイミング（クロック立上がりエッジ時データ出力）を示すタイミングチャートである。
【図５】メモリカード・インタフェース部の第２の実施例を示す回路構成図である。
【図６】メモリカード・インタフェースを有する上記実施例のマイコンの応用システムの一例としての携帯電話器の概略構成を示すブロック図である。
【図７】本発明に先立って検討したメモリカード・インタフェースの構成を示すブロック図である。
【図８】本発明に先立って検討した図７のメモリカード・インタフェースにおけるＳＤカードおよびＭＭＣカードとの信号の送受信のタイミングを示すタイミングチャートである。
【符号の説明】
１００ メモリカード
２００ マイクロコンピュータ
２０１ ＣＰＵ（中央処理装置）
２０２ 内蔵ＲＯＭ（リード・オンリ・メモリ）
２０３ 内蔵ＲＡＭ（ランダム・アクセス・メモリ）
２０４ 機能モジュール
２０５ ディジタル・シグナル・プロセッサ
２１１，２１２ バス
２２１ メモリカード・インタフェース
２３１ バスコントローラ
２３２ クロックパルス生成回路
２４１ 外部端子（クロック出力端子）
２４２ 外部端子（データ入出力端子）
Claims (11)
- 中央処理装置（ＣＰＵ）と、外部装置との間のデータ送受信のためのインタフェース部と、を備え、クロック信号に同期してデータの送受信を行なう外部装置と接続可能な半導体集積回路化されたデータ処理装置であって、
前記インタフェース部には、
前記クロック信号を出力するための外部端子と、
前記外部端子を駆動してクロック信号を出力する出力ドライバと、
前記外部装置から入力されたデータを取り込むためのクロック信号を生成するために、前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に前記外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路と、が設けられていることを特徴とするデータ処理装置。 - 前記等価負荷回路は、抵抗と容量とからなる時定数回路であることを特徴とする請求項１に記載のデータ処理装置。
- 前記等価負荷回路は、複数の時定数回路を備え、該複数の時定数回路のいずれかを通過した信号または通過しない信号を、前記外部装置から入力されたデータを取り込むための同期用クロック信号として選択することで遅延量が異なるクロック信号を生成することを特徴とする請求項２に記載のデータ処理装置。
- 中央処理装置（ＣＰＵ）と、クロック信号を生成するクロックパルス生成回路と、外部装置との間のデータ送受信のためのインタフェース部と、を備え、クロック信号に同期してデータの送受信を行なう記憶装置と接続可能な半導体集積回路化されたデータ処理装置であって、
前記インタフェース部には、
前記クロック信号を出力するための第１の外部端子と、
前記クロックパルス生成回路により生成されたクロック信号に基づいて前記第１外部端子を駆動してクロック信号を出力する出力ドライバと、
前記出力ドライバよりも前段のクロック信号経路の任意の位置から取り出されたクロック信号に、前記第１の外部端子に接続される外部負荷による遅延と等価な遅延を付与可能な等価負荷回路と、が設けられていることを特徴とするデータ処理装置。 - 前記記憶装置からのデータを受ける第２の外部端子と、
前記第２の外部端子に供給されたデータを取り込むラッチ回路とを備え、
前記ラッチ回路は前記等価負荷回路により遅延されたクロック信号に基づいてデータを取り込むことを特徴とする請求項４に記載のデータ処理装置。 - 前記クロックパルス生成回路および前記ラッチ回路は第１の電源電圧で動作する回路により構成され、
前記出力ドライバおよび前記等価負荷回路は、前記第１の電源電圧よりも高い第２の電源電圧で動作する回路により構成されていることを特徴とする請求項４または５に記載のデータ処理装置。 - 前記等価負荷回路は、抵抗と容量とからなる時定数回路であることを特徴とする請求項４〜６のいずれかに記載のデータ処理装置。
- 前記等価負荷回路は、複数の時定数回路を備え、該複数の時定数回路のいずれかを通過する信号または通過しない信号を、前記外部装置から入力されたデータを取り込むための同期用クロック信号として選択することで遅延量が異なるクロック信号を生成することを特徴とする請求項７に記載のデータ処理装置。
- 前記複数の時定数回路のいずれかを通過する信号または通過しない信号を選択的に伝達するセレクタ回路を備えることを特徴とする請求項８に記載のデータ処理装置。
- 前記セレクタ回路の状態を決定する設定値を保持するレジスタと、該レジスタの設定値に応じて前記セレクタ回路の制御信号を生成するデコーダと、を備えることを特徴とする請求項９に記載のデータ処理装置。
- 請求項１〜１０のいずれかに記載のデータ処理装置と、該データ処理装置に接続可能な不揮発性記憶装置とを備え、前記不揮発性記憶装置は前記データ処理装置より出力されるクロック信号に基づいてデータの送受信を行なうことを特徴とする電子機器。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003150031A JP2004355163A (ja) | 2003-05-28 | 2003-05-28 | データ処理装置および電子機器 |
| US10/827,288 US7490258B2 (en) | 2003-05-28 | 2004-04-20 | Data processing device and mobile device |
| TW093111123A TW200506607A (en) | 2003-05-28 | 2004-04-21 | Data processing device and mobile device |
| KR1020040037609A KR20040103324A (ko) | 2003-05-28 | 2004-05-27 | 데이터 처리장치 및 전자기기 |
| CNB2004100472418A CN100409163C (zh) | 2003-05-28 | 2004-05-28 | 数据处理装置和具有该数据处理装置的电子设备 |
| US12/348,298 US7966512B2 (en) | 2003-05-28 | 2009-01-04 | Data processing device and mobile device |
| US13/152,676 US8327180B2 (en) | 2003-05-28 | 2011-06-03 | Data processing device and mobile device |
| US13/552,693 US8572425B2 (en) | 2003-05-28 | 2012-07-19 | Data processing device and mobile device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003150031A JP2004355163A (ja) | 2003-05-28 | 2003-05-28 | データ処理装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004355163A true JP2004355163A (ja) | 2004-12-16 |
| JP2004355163A5 JP2004355163A5 (ja) | 2006-07-06 |
Family
ID=33447711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003150031A Pending JP2004355163A (ja) | 2003-05-28 | 2003-05-28 | データ処理装置および電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US7490258B2 (ja) |
| JP (1) | JP2004355163A (ja) |
| KR (1) | KR20040103324A (ja) |
| CN (1) | CN100409163C (ja) |
| TW (1) | TW200506607A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072922A (ja) * | 2005-09-09 | 2007-03-22 | Sharp Corp | メモリカード用レベルシフタ |
| JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
| WO2009014182A1 (ja) * | 2007-07-24 | 2009-01-29 | Nec Corporation | データ転送装置およびデータ転送方法 |
| US11009904B2 (en) | 2016-08-18 | 2021-05-18 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| JP2022002390A (ja) * | 2020-06-21 | 2022-01-06 | 新唐科技股▲ふん▼有限公司 | 選択的な遅延クロック信号を用いてバストランザクションを監視することによるセキュリティ保護された通信 |
| JP2022510800A (ja) * | 2018-12-14 | 2022-01-28 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 記憶装置及び電子デバイス |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8291295B2 (en) * | 2005-09-26 | 2012-10-16 | Sandisk Il Ltd. | NAND flash memory controller exporting a NAND interface |
| US7631245B2 (en) * | 2005-09-26 | 2009-12-08 | Sandisk Il Ltd. | NAND flash memory controller exporting a NAND interface |
| WO2007147629A1 (en) * | 2006-06-23 | 2007-12-27 | Fractus, S.A. | Chip module, sim card, wireless device and wireless communication method |
| WO2008068612A1 (en) * | 2006-12-08 | 2008-06-12 | Marvell World Trade Ltd. | System and method for peripheral device communications |
| US8412878B2 (en) * | 2008-07-14 | 2013-04-02 | Marvell World Trade Ltd. | Combined mobile device and solid state disk with a shared memory architecture |
| CN101847082B (zh) * | 2009-03-24 | 2013-12-11 | 鸿富锦精密工业（深圳）有限公司 | 外部设备接口控制电路 |
| JP4772891B2 (ja) * | 2009-06-30 | 2011-09-14 | 株式会社東芝 | ホストコントローラ、コンピュータ端末およびカードアクセス方法 |
| US20110041039A1 (en) * | 2009-08-11 | 2011-02-17 | Eliyahou Harari | Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device |
| US20110041005A1 (en) * | 2009-08-11 | 2011-02-17 | Selinger Robert D | Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System |
| US20110040924A1 (en) * | 2009-08-11 | 2011-02-17 | Selinger Robert D | Controller and Method for Detecting a Transmission Error Over a NAND Interface Using Error Detection Code |
| CN103003804B (zh) | 2010-07-29 | 2015-11-25 | 松下知识产权经营株式会社 | 存储器管理装置、图像处理装置及集成电路 |
| JP2012114839A (ja) * | 2010-11-26 | 2012-06-14 | Nikon Corp | 電子機器 |
| US9772651B2 (en) | 2012-09-14 | 2017-09-26 | Samsung Electronics Co., Ltd. | Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal |
| CN109194459B (zh) * | 2018-10-08 | 2020-11-06 | 惠科股份有限公司 | 传输信号的数据提取方法、装置及存储介质 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221315A (ja) * | 1995-02-15 | 1996-08-30 | Hitachi Ltd | 情報処理装置 |
| US6081146A (en) * | 1996-09-25 | 2000-06-27 | Kabushiki Kaisha Toshiba | Interface circuit and interface circuit delay time controlling method |
| JP2993463B2 (ja) * | 1997-05-08 | 1999-12-20 | 日本電気株式会社 | 同期回路制御装置 |
| US5905391A (en) * | 1997-07-14 | 1999-05-18 | Intel Corporation | Master-slave delay locked loop for accurate delay or non-periodic signals |
| EP0953982B1 (en) * | 1998-04-28 | 2008-08-13 | Matsushita Electric Industrial Co., Ltd. | Input circuit |
| US6934461B1 (en) * | 1999-01-05 | 2005-08-23 | Interval Research Corporation | Low attention recording, with particular application to social recording |
| US6895522B2 (en) * | 2001-03-15 | 2005-05-17 | Micron Technology, Inc. | Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock |
| US6810486B2 (en) * | 2001-03-28 | 2004-10-26 | Intel Corporation | Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree |
| US20030061429A1 (en) * | 2001-09-24 | 2003-03-27 | Wu Ming Hsiu | Synchronizer for processor facility and PCMCIA card |
| US6650589B2 (en) * | 2001-11-29 | 2003-11-18 | Intel Corporation | Low voltage operation of static random access memory |
| CN2526905Y (zh) * | 2002-01-30 | 2002-12-18 | 记忆科技(深圳)有限公司 | 兼容多种移动存储卡的存储驱动装置 |
| US6917561B2 (en) * | 2002-04-29 | 2005-07-12 | Lsi Logic Corporation | Memory controller and method of aligning write data to a memory device |
| US6930949B2 (en) * | 2002-08-26 | 2005-08-16 | Micron Technology, Inc. | Power savings in active standby mode |
| US7076012B2 (en) * | 2002-08-29 | 2006-07-11 | Micron Technology, Inc. | Measure-controlled delay circuit with reduced playback error |
| US20040064749A1 (en) * | 2002-09-30 | 2004-04-01 | Grossnickle Byron D. | Fully digitally controlled delay element with wide delay tuning range and small tuning error |
| US6839301B2 (en) * | 2003-04-28 | 2005-01-04 | Micron Technology, Inc. | Method and apparatus for improving stability and lock time for synchronous circuits |
| US20050114725A1 (en) * | 2003-11-24 | 2005-05-26 | Qualcomm, Inc. | Calibrating an integrated circuit to an electronic device |
-
2003
- 2003-05-28 JP JP2003150031A patent/JP2004355163A/ja active Pending
-
2004
- 2004-04-20 US US10/827,288 patent/US7490258B2/en not_active Expired - Fee Related
- 2004-04-21 TW TW093111123A patent/TW200506607A/zh unknown
- 2004-05-27 KR KR1020040037609A patent/KR20040103324A/ko not_active Application Discontinuation
- 2004-05-28 CN CNB2004100472418A patent/CN100409163C/zh not_active Expired - Fee Related
-
2009
- 2009-01-04 US US12/348,298 patent/US7966512B2/en active Active
-
2011
- 2011-06-03 US US13/152,676 patent/US8327180B2/en not_active Expired - Lifetime
-
2012
- 2012-07-19 US US13/552,693 patent/US8572425B2/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072922A (ja) * | 2005-09-09 | 2007-03-22 | Sharp Corp | メモリカード用レベルシフタ |
| JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
| WO2009014182A1 (ja) * | 2007-07-24 | 2009-01-29 | Nec Corporation | データ転送装置およびデータ転送方法 |
| JP4930593B2 (ja) * | 2007-07-24 | 2012-05-16 | 日本電気株式会社 | データ転送装置およびデータ転送方法 |
| US8266467B2 (en) | 2007-07-24 | 2012-09-11 | Nec Corporation | Data transfer device and data transfer method |
| JP7203909B2 (ja) | 2016-08-18 | 2023-01-13 | ラピスセミコンダクタ株式会社 | 出力信号生成回路 |
| US11068016B2 (en) | 2016-08-18 | 2021-07-20 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| JP2021158685A (ja) * | 2016-08-18 | 2021-10-07 | ラピスセミコンダクタ株式会社 | 出力信号生成回路 |
| US11347257B2 (en) | 2016-08-18 | 2022-05-31 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| US11009904B2 (en) | 2016-08-18 | 2021-05-18 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| US11567526B2 (en) | 2016-08-18 | 2023-01-31 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| US11907003B2 (en) | 2016-08-18 | 2024-02-20 | Lapis Semiconductor Co., Ltd. | Output signal generation circuit |
| JP2022510800A (ja) * | 2018-12-14 | 2022-01-28 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 記憶装置及び電子デバイス |
| JP7207812B2 (ja) | 2018-12-14 | 2023-01-18 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | 記憶装置及び電子デバイス |
| US11699061B2 (en) | 2018-12-14 | 2023-07-11 | Huawei Technologies Co., Ltd. | Storage apparatus and electronic device |
| JP2022002390A (ja) * | 2020-06-21 | 2022-01-06 | 新唐科技股▲ふん▼有限公司 | 選択的な遅延クロック信号を用いてバストランザクションを監視することによるセキュリティ保護された通信 |
| JP7189279B2 (ja) | 2020-06-21 | 2022-12-13 | 新唐科技股▲ふん▼有限公司 | 選択的な遅延クロック信号を用いてバストランザクションを監視することによるセキュリティ保護された通信 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8572425B2 (en) | 2013-10-29 |
| US20110231694A1 (en) | 2011-09-22 |
| CN100409163C (zh) | 2008-08-06 |
| KR20040103324A (ko) | 2004-12-08 |
| US7966512B2 (en) | 2011-06-21 |
| US20120284554A1 (en) | 2012-11-08 |
| TW200506607A (en) | 2005-02-16 |
| US20090113231A1 (en) | 2009-04-30 |
| US8327180B2 (en) | 2012-12-04 |
| US7490258B2 (en) | 2009-02-10 |
| US20040243877A1 (en) | 2004-12-02 |
| CN1573675A (zh) | 2005-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060519 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060519 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090528 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |