JP4772891B2 - ホストコントローラ、コンピュータ端末およびカードアクセス方法 - Google Patents
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Description
インターフェース部60は送信データのビット入力端子TD0〜TD7および受信データのビット出力端子RD0〜RD7,RD0’〜RD3を有し、制御信号CT5によって制御される。この制御の結果、インターフェース部60はビット入力端子TD0〜TD7に送信インターフェースとして内部接続される送信データライン群をメモリカードの入出力方式に適合するように切り換え、このデータライン群からの送信データビットをそれぞれカードスロット9のビット入出力端子DO〜D7のうちの対応部分を介してメモリカードにシリアル転送する。また、インターフェース部60はビット出力端子RD0〜RD7,RD0’〜RD3に受信インターフェースとして内部接続される受信データライン群をメモリカードの入出力方式に適合するように切り換え、メモリカードからカードスロット9のビット入出力端子DO〜D7に介してシリアル転送される受信データをビット出力端子RD0〜RD7,RD0’〜RD3’の対応部分から出力する。受信回路50は制御信号CT4によって制御され、ビット出力端子RD0〜RD7,RD0’〜RD3’の対応部分からの受信データビットを受信クロックRCKに同期してシリアル転送形式から復号化し、バイト単位または複数バイト単位の受信データとしてデータ処理回路に出力する。
Claims (11)
- メモリカードが装着されるカードスロットと、
送信データをシリアル転送形式に符号化する送信回路と、
受信データをシリアル転送形式から復号化する受信回路と、
転送クロック及び前記転送クロックより低周波数であるカードクロックを生成する可変周波数クロック生成器と、
前記カードクロックを前記メモリカードに出力するカードクロック出力部と、
前記転送クロックに同期して前記送信回路からの送信データを前記メモリカードへシリアル転送する送信インターフェースおよび前記転送クロックに同期して前記メモリカードからの受信データを前記受信回路へシリアル転送する受信インターフェースを含むインターフェース部と、
前記メモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて、前記可変周波数クロック生成器で生成される前記カードクロック及び転送クロックの周波数を制御する設定レジスタ回路と、を備え、
前記送信インターフェースは複数の選択部を含む第1切替回路を具備し、各選択部は前記送信回路からの第1及び第2送信データを前記転送クロックに応答して順に選択して出力し、
前記受信インターフェースは複数の選択部を含む第2切替回路を具備し、各選択部は前記メモリカードからの第1及び第2受信データを前記転送クロックに応答して順に選択して出力し、
前記送信回路は前記送信データを前記カードクロックに応答して符号化し、前記受信回路は前記受信データを前記カードクロックに応答して復号化することを特徴とするホストコントローラ。 - 前記設定レジスタ回路は前記可変周波数クロック生成器の制御において、前記カードクロックに対する転送クロックの周波数倍率を前記メモリカードの入出力方式に適合するように変更することを特徴とする請求項1に記載のホストコントローラ。
- 前記設定レジスタ回路は前記転送クロックの周波数を前記カードクロックの2倍に設定し、
前記送信回路の出力数は、前記第1切替回路の選択部の数の2倍であり、前記受信回路の出力数は、前記第2切替回路の選択部の数の2倍であることを特徴とする請求項2に記載のホストコントローラ。 - 前記送信回路は前記送信データを並列−直列変換する並列−直列変換器、および前記並列直列変換器によりビット単位に順次振り分けられる送信データをそれぞれシリアルパケットとして符号化して前記切換回路によって切り換えられた結果の送信データライン群に出力する複数の送信処理部を含み、前記受信回路は前記切換回路によって切換られた結果の受信データライン群からそれぞれシリアルパケットとして入力される前記受信データを復号化する複数の受信処理部、および前記受信処理部からビット単位に出力される受信データを直列−並列変換する直列−並列変換器を含むことを特徴とする請求項3に記載のホストコントローラ。
- 前記メモリカードの入出力方式は、少なくともSDR(Single Data Rate)およびDDR(Double Data Rate)から選択されることを特徴とする請求項1に記載のホストコントローラ。
- 請求項1記載のホストコントローラと、
前記設定情報を前記設定レジスタ回路に設定すると共に送信データおよび受信データを処理するデータ処理回路と、を備えることを特徴とするコンピュータ端末。 - 前記設定レジスタ回路は前記可変周波数クロック生成器の制御において前記カードクロックに対する転送クロックの周波数倍率を前記メモリカードの入出力方式に適合するように変更することを特徴とする請求項6に記載のコンピュータ端末。
- 前記インターフェース部は前記送信インターフェースとして設けられる送信データライン群、前記受信インターフェースとして設けられる受信データライン群、および前記送信データライン群および前記受信データライン群をそれぞれ切り換える切換回路を含み、前記設定レジスタ回路は前記設定情報に基づいて前記切換回路を制御することを特徴とする請求項7に記載のコンピュータ端末。
- 前記送信回路は前記送信データを並列−直列変換する並列−直列変換器、および前記並列直列変換器によりビット単位に順次振り分けられる送信データをそれぞれシリアルパケットとして符号化して前記切換回路によって切り換えられた結果の送信データライン群に出力する複数の送信処理部を含み、前記受信回路は前記切換回路によって切換られた結果の受信データライン群からそれぞれシリアルパケットとして入力される前記受信データを復号化する複数の受信処理部、および前記受信処理部からビット単位に出力される受信データを直列−並列変換する直列−並列変換器を含むことを特徴とする請求項8に記載のコンピュータ端末。
- 前記メモリカードの入出力方式は、少なくともSDR(Single Data Rate)およびDDR(Double Data Rate)から選択されることを特徴とする請求項6に記載のコンピュータ端末。
- 請求項1記載のホストコントローラを用いるカードアクセス方法であって、
前記メモリカードの入出力方式に関する設定情報を設定レジスタ回路に保持させ、
この設定情報に基づいて可変周波数クロック生成器により生成される転送クロックの周波数を制御することを特徴とするカードアクセス方法。
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