JPH1153169A - 低電力で相互接続の簡単なマイクロプロセッサ及びメモリー・インターフェース - Google Patents
低電力で相互接続の簡単なマイクロプロセッサ及びメモリー・インターフェースInfo
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- JPH1153169A JPH1153169A JP10147595A JP14759598A JPH1153169A JP H1153169 A JPH1153169 A JP H1153169A JP 10147595 A JP10147595 A JP 10147595A JP 14759598 A JP14759598 A JP 14759598A JP H1153169 A JPH1153169 A JP H1153169A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】 （修正有）
【課題】 メモリーとメモリーにアクセスするための装
置とを有する無線電話機又はセルラー電話機などの電子
システムの電力消費量を減少させる。 【解決手段】 この方法は、（ａ）メモリー・アクセス
・サイクルの第１部分の間に、バスを介してアドレスを
適用し；（ｂ）前記メモリー・アクセス・サイクルの第
２部分の間に、前記バスの少なくとも一部分を介して前
記メモリーへ又は前記メモリーからデータを転送し；
（ｃ）その転送のステップの前に、前記メモリー・アク
セス・サイクルの前記第１第２部分の間で状態を変化さ
せる必要のあるバス信号ラインの数を最小限にするステ
ップを含む。バスは好ましくは多重化アドレス／データ
・バスである。この方法は、その多重化アドレス／デー
タ・バスを介して転送されるデータ（又はアドレス）を
使用前に反転させるべきであることを受信側の装置に知
らせるために前記バスに送られる制御信号も作る。
置とを有する無線電話機又はセルラー電話機などの電子
システムの電力消費量を減少させる。 【解決手段】 この方法は、（ａ）メモリー・アクセス
・サイクルの第１部分の間に、バスを介してアドレスを
適用し；（ｂ）前記メモリー・アクセス・サイクルの第
２部分の間に、前記バスの少なくとも一部分を介して前
記メモリーへ又は前記メモリーからデータを転送し；
（ｃ）その転送のステップの前に、前記メモリー・アク
セス・サイクルの前記第１第２部分の間で状態を変化さ
せる必要のあるバス信号ラインの数を最小限にするステ
ップを含む。バスは好ましくは多重化アドレス／データ
・バスである。この方法は、その多重化アドレス／デー
タ・バスを介して転送されるデータ（又はアドレス）を
使用前に反転させるべきであることを受信側の装置に知
らせるために前記バスに送られる制御信号も作る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル・データ
処理装置に係り、特に、処理装置／メモリー間のインタ
ーフェース回路及び方法に関する。
処理装置に係り、特に、処理装置／メモリー間のインタ
ーフェース回路及び方法に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサ・メモリー・
インターフェースは、アドレスバス、データバス、及び
複数の制御信号（例えば読み書き）から成る制御バスを
含んでいる。必要なアドレス信号ラインの数はメモリー
のサイズ（即ち、アドレス指定することのできる記憶場
所の数）による。必要なデータ信号ラインの数は、使用
されるマイクロプロセッサの種類による。従来のデータ
バス幅は通常はｎ（８）ビットであり、このｎは１に等
しいか又は１より大きい整数である。制御バスは、少な
くとも外部メモリーを選択し、読み出し、又は書き込む
ために必要な数のラインを有する。
インターフェースは、アドレスバス、データバス、及び
複数の制御信号（例えば読み書き）から成る制御バスを
含んでいる。必要なアドレス信号ラインの数はメモリー
のサイズ（即ち、アドレス指定することのできる記憶場
所の数）による。必要なデータ信号ラインの数は、使用
されるマイクロプロセッサの種類による。従来のデータ
バス幅は通常はｎ（８）ビットであり、このｎは１に等
しいか又は１より大きい整数である。制御バスは、少な
くとも外部メモリーを選択し、読み出し、又は書き込む
ために必要な数のラインを有する。
【０００３】例えば、１０２４ｋビット×８ビットに編
成されている８Ｍビットのメモリーでは、２０本のアド
レスラインと８本のデータラインとが必要である。メモ
リーへのアクセスは、始めに記憶場所のアドレスを適用
し、次に１つ以上の制御ラインを駆動（assert）して所
望のメモリー読み出し又は書き込みアクセスを行うこと
によって実行される。メモリーに書き込みを行うために
は、書き込まれるべきデータでデータバスを駆動するこ
とも必要である。８Ｍビットのメモリーが５２４ｋ×１
６ビットに編成されているならば、このメモリー全体に
アクセスするためには１９本のアドレスラインと１６本
のデータラインとが必要である。
成されている８Ｍビットのメモリーでは、２０本のアド
レスラインと８本のデータラインとが必要である。メモ
リーへのアクセスは、始めに記憶場所のアドレスを適用
し、次に１つ以上の制御ラインを駆動（assert）して所
望のメモリー読み出し又は書き込みアクセスを行うこと
によって実行される。メモリーに書き込みを行うために
は、書き込まれるべきデータでデータバスを駆動するこ
とも必要である。８Ｍビットのメモリーが５２４ｋ×１
６ビットに編成されているならば、このメモリー全体に
アクセスするためには１９本のアドレスラインと１６本
のデータラインとが必要である。
【０００４】マイクロプロセッサの分野では多重化アド
レス／データ・バスを使用することも知られており、そ
のバスではアドレス信号ラインのうちの少なくとも一部
はデータラインとしても機能する。例えば、メモリー・
アクセス・サイクルの始めの部分の間は多重化ラインは
アドレス情報をメモリーに伝え、そのサイクルの後の部
分ではその同じラインがメモリーから読み出され或いは
メモリーに書き込まれるデータを伝える。この種のアー
キテクチャでは、多重化アドレス／データ・ラインがデ
ータではなくてアドレス情報を伝送しつつあるときにそ
のことを外部の回路に示すためにアドレス有効制御信号
ライン又はそれと同様のラインを設けることが知られて
いる。この制御信号ラインは、通常、多重化アドレス／
データ・バスがアドレス動作からデータ動作モードに切
り替わった後にアドレス情報が安定に保たれるようにア
ドレス情報を外部ラッチ装置にラッチするために使用さ
れる。
レス／データ・バスを使用することも知られており、そ
のバスではアドレス信号ラインのうちの少なくとも一部
はデータラインとしても機能する。例えば、メモリー・
アクセス・サイクルの始めの部分の間は多重化ラインは
アドレス情報をメモリーに伝え、そのサイクルの後の部
分ではその同じラインがメモリーから読み出され或いは
メモリーに書き込まれるデータを伝える。この種のアー
キテクチャでは、多重化アドレス／データ・ラインがデ
ータではなくてアドレス情報を伝送しつつあるときにそ
のことを外部の回路に示すためにアドレス有効制御信号
ライン又はそれと同様のラインを設けることが知られて
いる。この制御信号ラインは、通常、多重化アドレス／
データ・バスがアドレス動作からデータ動作モードに切
り替わった後にアドレス情報が安定に保たれるようにア
ドレス情報を外部ラッチ装置にラッチするために使用さ
れる。
【０００５】ディジタル集積回路の電力消費量は、駆動
される外部出力信号ラインの数と、各出力での状態変化
の数とを含む幾つかのパラメータの関数である。携帯無
線電話機、セルラー電話機、或いはパーソナルコミュニ
ケータなどの電池駆動式の装置にマイクロプロセッサ及
び外部メモリーを統合するときには、これらの要素がま
すます重要になる。その様な装置では、電池に充電をす
る必要が生じるまでの時間を長くするために全体として
の電力消費量をなるべく少なくすることが望ましい。
される外部出力信号ラインの数と、各出力での状態変化
の数とを含む幾つかのパラメータの関数である。携帯無
線電話機、セルラー電話機、或いはパーソナルコミュニ
ケータなどの電池駆動式の装置にマイクロプロセッサ及
び外部メモリーを統合するときには、これらの要素がま
すます重要になる。その様な装置では、電池に充電をす
る必要が生じるまでの時間を長くするために全体として
の電力消費量をなるべく少なくすることが望ましい。
【０００６】
【発明が解決しようとする課題】駆動される出力信号ラ
インの数又は各出力での状態変化の数の一方又は両方を
減らすことによって電池駆動式の装置の電力消費量を少
なくする技術を提供することが本発明の第１の目的であ
り且つ利点である。
インの数又は各出力での状態変化の数の一方又は両方を
減らすことによって電池駆動式の装置の電力消費量を少
なくする技術を提供することが本発明の第１の目的であ
り且つ利点である。
【０００７】バスを含むシステムの全体としての電力消
費量を、バスでの信号状態変化の数を最小限とすること
によって減少させるようにバスが操作されるようになっ
ている、新規なバス及びバスに結合される装置のための
インターフェースを提供することが本発明の更なる目的
であり且つ利点である。
費量を、バスでの信号状態変化の数を最小限とすること
によって減少させるようにバスが操作されるようになっ
ている、新規なバス及びバスに結合される装置のための
インターフェースを提供することが本発明の更なる目的
であり且つ利点である。
【０００８】
【課題を解決するための手段】本発明の実施例である方
法及び装置によって上記の及びその他の課題が解決さ
れ、本発明の目的が実現される。本発明は、駆動される
出力信号の数又は各出力での状態変化の数の一方又は両
方を減らすことによって電池駆動式装置の電力消費量を
減少させる。本発明は、一面においては、メモリー・イ
ンターフェース・バスを駆動するために使われる電力の
量を減少させ、且つマイクロプロセッサとメモリーとの
間の相互接続の量を少なくする、マイクロプロセッサと
メモリーとの間のメモリー・インターフェースの構造及
び動作を教示するものである。本発明の他の面において
は、例えばマイクロプロセッサ装置と、ＤＭＡコントロ
ーラ又はシリアル又はパラレルのインターフェース装置
などの周辺装置など、バスを介して情報を交換する任意
の２装置間に該インターフェースを使用することができ
る。
法及び装置によって上記の及びその他の課題が解決さ
れ、本発明の目的が実現される。本発明は、駆動される
出力信号の数又は各出力での状態変化の数の一方又は両
方を減らすことによって電池駆動式装置の電力消費量を
減少させる。本発明は、一面においては、メモリー・イ
ンターフェース・バスを駆動するために使われる電力の
量を減少させ、且つマイクロプロセッサとメモリーとの
間の相互接続の量を少なくする、マイクロプロセッサと
メモリーとの間のメモリー・インターフェースの構造及
び動作を教示するものである。本発明の他の面において
は、例えばマイクロプロセッサ装置と、ＤＭＡコントロ
ーラ又はシリアル又はパラレルのインターフェース装置
などの周辺装置など、バスを介して情報を交換する任意
の２装置間に該インターフェースを使用することができ
る。
【０００９】メモリーと、そのメモリーにアクセスする
ための装置とを有する例えば無線電話機或いはセルラー
電話機などの電子システムの電力消費量を減らすための
方法を開示する。その方法は、（ａ）メモリー・アクセ
ス・サイクルの第１部分の間に、バスを介してアドレス
を適用し；（ｂ）前記メモリー・アクセス・サイクルの
第２部分の間に、前記バスの少なくとも一部分を介して
前記メモリーへ又は前記メモリーからデータを転送し；
（ｃ）その転送のステップの前に、前記メモリー・アク
セス・サイクルの前記第１部分及び前記第２部分の間で
状態を変化させる必要のあるバス信号ラインの数を最小
限にするために選択的に前記データを反転させ又は反転
させないステップを含む。本発明の好ましい実施例で
は、バスは多重化アドレス／データ・バスである。この
方法は、その多重化アドレス／データ・バスを介して転
送されるデータ（又はアドレス）を使用前に反転させる
べきであることを受信側の装置に知らせるためにバスに
送られる制御信号も作る。クロック信号を使用してメモ
リー・アドレスをインクリメント又はデクリメントする
ことによってバースト・モードで動作し、電力節約回路
と共に動作してメモリーから読み出され又はメモリーに
書き込まれるバースト・モード・データを選択的に反転
させ又は反転させないメモリーも開示する。
ための装置とを有する例えば無線電話機或いはセルラー
電話機などの電子システムの電力消費量を減らすための
方法を開示する。その方法は、（ａ）メモリー・アクセ
ス・サイクルの第１部分の間に、バスを介してアドレス
を適用し；（ｂ）前記メモリー・アクセス・サイクルの
第２部分の間に、前記バスの少なくとも一部分を介して
前記メモリーへ又は前記メモリーからデータを転送し；
（ｃ）その転送のステップの前に、前記メモリー・アク
セス・サイクルの前記第１部分及び前記第２部分の間で
状態を変化させる必要のあるバス信号ラインの数を最小
限にするために選択的に前記データを反転させ又は反転
させないステップを含む。本発明の好ましい実施例で
は、バスは多重化アドレス／データ・バスである。この
方法は、その多重化アドレス／データ・バスを介して転
送されるデータ（又はアドレス）を使用前に反転させる
べきであることを受信側の装置に知らせるためにバスに
送られる制御信号も作る。クロック信号を使用してメモ
リー・アドレスをインクリメント又はデクリメントする
ことによってバースト・モードで動作し、電力節約回路
と共に動作してメモリーから読み出され又はメモリーに
書き込まれるバースト・モード・データを選択的に反転
させ又は反転させないメモリーも開示する。
【００１０】本発明の上記の及びその他の特徴は、添付
図面と関連させて以下の発明の詳細な説明を読めばいっ
そう明らかとなる。
図面と関連させて以下の発明の詳細な説明を読めばいっ
そう明らかとなる。
【００１１】
【発明の実施の形態】図１は、マイクロプロセッサ／メ
モリー・インターフェース（ＭＭＩと略記）１の第１実
施例のブロック図である。ＭＭＩ１は、アドレス・ポー
ト２Ａ、データ出力ポート２Ｂ、及びデータ入力ポート
２Ｃを通してメモリー・アレイ２に結合されている。多
重化アドレス／データ・バス（例えば１６ビット幅）は
ＡＤＤＲ／ＤＡＴＡバス１Ａで入力／出力される。付加
的なアドレス情報が別の非多重化ＡＤＤＲバス１Ｂによ
って供給される。付加的なＡＤＤＲバス１Ｂの幅はメモ
リー・アレイ２のサイズによる。メモリー・アレイ２が
ＡＤＤＲ／ＤＡＴＡバス１Ａによって完全にアドレス指
定することのできるサイズを持っている実施例では、Ａ
ＤＤＲバス１Ｂを除去することができる。チップ選択
（ＣＳ）信号ライン、書き込み（ＷＲ）信号ライン、及
び読み出し（ＲＤ）信号ラインを有する制御バス１Ｃも
設けられている。信号ラインをもっと増やすことも減ら
すこともできる。例えば、或る実施例では単一のＲＤ／
ＷＲ信号ラインを設けることができる。ＡＤＤＲ／ＤＡ
ＴＡバス１Ａ、ＡＤＤＲバス１Ｂ、及び制御バス１Ｃ
は、全て適当なデータ処理装置（通常はマイクロプロセ
ッサ（図１には示されていない））に結合され、またＤ
ＭＡコントローラ（図示せず）等の他の装置にも結合さ
れ得ることが分かる。
モリー・インターフェース（ＭＭＩと略記）１の第１実
施例のブロック図である。ＭＭＩ１は、アドレス・ポー
ト２Ａ、データ出力ポート２Ｂ、及びデータ入力ポート
２Ｃを通してメモリー・アレイ２に結合されている。多
重化アドレス／データ・バス（例えば１６ビット幅）は
ＡＤＤＲ／ＤＡＴＡバス１Ａで入力／出力される。付加
的なアドレス情報が別の非多重化ＡＤＤＲバス１Ｂによ
って供給される。付加的なＡＤＤＲバス１Ｂの幅はメモ
リー・アレイ２のサイズによる。メモリー・アレイ２が
ＡＤＤＲ／ＤＡＴＡバス１Ａによって完全にアドレス指
定することのできるサイズを持っている実施例では、Ａ
ＤＤＲバス１Ｂを除去することができる。チップ選択
（ＣＳ）信号ライン、書き込み（ＷＲ）信号ライン、及
び読み出し（ＲＤ）信号ラインを有する制御バス１Ｃも
設けられている。信号ラインをもっと増やすことも減ら
すこともできる。例えば、或る実施例では単一のＲＤ／
ＷＲ信号ラインを設けることができる。ＡＤＤＲ／ＤＡ
ＴＡバス１Ａ、ＡＤＤＲバス１Ｂ、及び制御バス１Ｃ
は、全て適当なデータ処理装置（通常はマイクロプロセ
ッサ（図１には示されていない））に結合され、またＤ
ＭＡコントローラ（図示せず）等の他の装置にも結合さ
れ得ることが分かる。
【００１２】ＭＭＩ１は、更に、ＡＤＤＲ／ＤＡＴＡバ
ス１Ａ及びＲＤ制御ラインに結合されている入力／出力
（Ｉ／Ｏ）バッファー３と；Ｉ／Ｏバッファー３の入力
に結合されている出力（メモリー・アレイ２に対して）
データ反転排他的ＯＲ（ＸＯＲと略記）ユニット４と；
Ｉ／Ｏバッファー３の出力に結合されている入力データ
反転ＸＯＲユニット５と；Ｉ／Ｏバッファー３の出力に
結合されているデータバス・キャプチャー・ラッチ６
と；Ｉ／Ｏバッファー３からのＡＤＤＲ情報出力に（１
実施例で）又は入力データ反転ＸＯＲユニット５の出力
に（他の実施例で）結合されているアドレス・ラッチ７
と；２ポート・データ比較ユニット８とを有し、このユ
ニット８は、メモリー・アレイ２のデータ出力２Ｂに結
合されている第１入力ポートと、データ・キャプチャー
・ラッチ６の出力に結合されている第２入力ポートと、
出力データ反転ＸＯＲユニット４の制御入力とＰＳトラ
ンシーバー９の入力とに結合されている出力電力制御信
号（ＰＳinternalと称する）とを有する。ＰＳトランシ
ーバー９の出力は入力データ反転ＸＯＲユニット５の制
御入力に結合されている。メモリー・アレイ２と関連す
るＭＭＩ１の動作について次に詳しく説明する。
ス１Ａ及びＲＤ制御ラインに結合されている入力／出力
（Ｉ／Ｏ）バッファー３と；Ｉ／Ｏバッファー３の入力
に結合されている出力（メモリー・アレイ２に対して）
データ反転排他的ＯＲ（ＸＯＲと略記）ユニット４と；
Ｉ／Ｏバッファー３の出力に結合されている入力データ
反転ＸＯＲユニット５と；Ｉ／Ｏバッファー３の出力に
結合されているデータバス・キャプチャー・ラッチ６
と；Ｉ／Ｏバッファー３からのＡＤＤＲ情報出力に（１
実施例で）又は入力データ反転ＸＯＲユニット５の出力
に（他の実施例で）結合されているアドレス・ラッチ７
と；２ポート・データ比較ユニット８とを有し、このユ
ニット８は、メモリー・アレイ２のデータ出力２Ｂに結
合されている第１入力ポートと、データ・キャプチャー
・ラッチ６の出力に結合されている第２入力ポートと、
出力データ反転ＸＯＲユニット４の制御入力とＰＳトラ
ンシーバー９の入力とに結合されている出力電力制御信
号（ＰＳinternalと称する）とを有する。ＰＳトランシ
ーバー９の出力は入力データ反転ＸＯＲユニット５の制
御入力に結合されている。メモリー・アレイ２と関連す
るＭＭＩ１の動作について次に詳しく説明する。
【００１３】図１のＭＭＩ１はＡＤＤＲバス１Ｂをラッ
チするための独立の制御信号を供給しないことを始めに
記しておく。図の実施例ではアドレス・ラッチ信号はＣ
Ｓ、ＷＲ及びＲＤ信号の組み合わせ論理（図示せず）で
作られる。更に、図の実施例は、共通ＡＤＤＲ／ＤＡＴ
Ａバス１Ａ上の多重化アドレスが電力節約機能に含まれ
る構成を示している。図１のＩ／Ｏバッファー３の出力
からアドレス・ラッチ７への破線の接続は、メモリー・
アドレスが電力節約機能に含まれない場合に使用され
る。
チするための独立の制御信号を供給しないことを始めに
記しておく。図の実施例ではアドレス・ラッチ信号はＣ
Ｓ、ＷＲ及びＲＤ信号の組み合わせ論理（図示せず）で
作られる。更に、図の実施例は、共通ＡＤＤＲ／ＤＡＴ
Ａバス１Ａ上の多重化アドレスが電力節約機能に含まれ
る構成を示している。図１のＩ／Ｏバッファー３の出力
からアドレス・ラッチ７への破線の接続は、メモリー・
アドレスが電力節約機能に含まれない場合に使用され
る。
【００１４】低相互接続マイクロプロセッサ／メモリー
・インターフェース・バスは、記憶場所をアドレス指定
するために使用される多重化アドレス／データ・バス１
Ａを、メモリー・アレイ２に読み書きされるデータを伝
送するためにも使用される。この方式では、アドレス情
報がメモリー・アレイ２に又はそれに隣接して蓄積され
る。この目的のために、“アドレス・ラッチ・イネーブ
ル”と称される制御信号が使用される（この信号を以降
は“ＬＥ”と称する）。このＬＥ信号は、その立ち下が
りエッジで共通ＡＤＤＲ／ＤＡＴＡバス１Ａの状態をア
ドレス情報として記憶させる。ＬＥ信号がアクティブで
あるとき、即ち高レベル状態であるとき、共通ＡＤＤＲ
／ＤＡＴＡバス１Ａ上に提示されている情報はアドレス
状態であると解釈される。ＬＥ信号が低レベル状態であ
るときには、その情報はデータであると解釈され、他の
制御信号を使用することによってメモリー・アレイ２
は、マイクロプロセッサに読みとられるべきデータを出
力し、又は、ＬＥ信号が高レベルであったときに前もっ
てアドレス指定されていた記憶場所にデータを書き込
む。
・インターフェース・バスは、記憶場所をアドレス指定
するために使用される多重化アドレス／データ・バス１
Ａを、メモリー・アレイ２に読み書きされるデータを伝
送するためにも使用される。この方式では、アドレス情
報がメモリー・アレイ２に又はそれに隣接して蓄積され
る。この目的のために、“アドレス・ラッチ・イネーブ
ル”と称される制御信号が使用される（この信号を以降
は“ＬＥ”と称する）。このＬＥ信号は、その立ち下が
りエッジで共通ＡＤＤＲ／ＤＡＴＡバス１Ａの状態をア
ドレス情報として記憶させる。ＬＥ信号がアクティブで
あるとき、即ち高レベル状態であるとき、共通ＡＤＤＲ
／ＤＡＴＡバス１Ａ上に提示されている情報はアドレス
状態であると解釈される。ＬＥ信号が低レベル状態であ
るときには、その情報はデータであると解釈され、他の
制御信号を使用することによってメモリー・アレイ２
は、マイクロプロセッサに読みとられるべきデータを出
力し、又は、ＬＥ信号が高レベルであったときに前もっ
てアドレス指定されていた記憶場所にデータを書き込
む。
【００１５】既に述べたように、アドレス・ラッチ７が
透明であるようにチップ・イネーブル（ＣＥ）信号及び
読み書き信号（ＲＤ及びＷＲ）のタイミングが整えられ
ているならば、ＬＥ信号を省略することができる。この
場合、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上の情報は、Ｃ
Ｅがアクティブで（例えば低レベル）且つＲＤ及びＷＲ
がインアクティブ（例えば高レベル）である間はアドレ
ス情報と解釈される。この条件が存在するときには、メ
モリー・アクセス・サイクルが進行中であることが表示
されて、そのアドレス情報が共通ＡＤＤＲ／ＤＡＴＡバ
ス１Ａ上に提示される。ＲＤ又はＷＲ信号がアクティブ
状態に移行するとき、データがメモリー・アレイ２から
共通ＡＤＤＲ／ＤＡＴＡバス１Ａに読み出されるか又は
データが共通ＡＤＤＲ／ＤＡＴＡバス１Ａからメモリー
・アレイ２に入力されることがそれぞれ表示される。Ｒ
Ｄ又はＷＲ信号のいずれかがアクティブになるとき、共
通ＡＤＤＲ／ＤＡＴＡバス１Ａ上の情報はアドレス情報
としてアドレス・ラッチ７にラッチされる。
透明であるようにチップ・イネーブル（ＣＥ）信号及び
読み書き信号（ＲＤ及びＷＲ）のタイミングが整えられ
ているならば、ＬＥ信号を省略することができる。この
場合、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上の情報は、Ｃ
Ｅがアクティブで（例えば低レベル）且つＲＤ及びＷＲ
がインアクティブ（例えば高レベル）である間はアドレ
ス情報と解釈される。この条件が存在するときには、メ
モリー・アクセス・サイクルが進行中であることが表示
されて、そのアドレス情報が共通ＡＤＤＲ／ＤＡＴＡバ
ス１Ａ上に提示される。ＲＤ又はＷＲ信号がアクティブ
状態に移行するとき、データがメモリー・アレイ２から
共通ＡＤＤＲ／ＤＡＴＡバス１Ａに読み出されるか又は
データが共通ＡＤＤＲ／ＤＡＴＡバス１Ａからメモリー
・アレイ２に入力されることがそれぞれ表示される。Ｒ
Ｄ又はＷＲ信号のいずれかがアクティブになるとき、共
通ＡＤＤＲ／ＤＡＴＡバス１Ａ上の情報はアドレス情報
としてアドレス・ラッチ７にラッチされる。
【００１６】多重化アドレス／データ・バス１Ａを使用
する図示のＭＭＩ１は、この様にして、従来のマイクロ
プロセッサ・バスに必要とされるデータ・バス相互接続
を減少させる。アドレス及びデータが同じバスを共有す
るので、この低相互接続ＭＭＩ１を使用して読み出すこ
とのできるデータの速度は従来の非多重化バスと比べて
約半分だけ減少する。アクセス時間のこの減少を補うた
めに、通常は８ビットのフォーマットで読まれるデータ
を１６ビット（又は３２ビット、或いは６４ビット）の
フォーマットで読む。必要なアドレス・ラインの数は通
常は１６本より多いので、図１の実施例は、相互接続の
見地からはコストの増加を招かない。
する図示のＭＭＩ１は、この様にして、従来のマイクロ
プロセッサ・バスに必要とされるデータ・バス相互接続
を減少させる。アドレス及びデータが同じバスを共有す
るので、この低相互接続ＭＭＩ１を使用して読み出すこ
とのできるデータの速度は従来の非多重化バスと比べて
約半分だけ減少する。アクセス時間のこの減少を補うた
めに、通常は８ビットのフォーマットで読まれるデータ
を１６ビット（又は３２ビット、或いは６４ビット）の
フォーマットで読む。必要なアドレス・ラインの数は通
常は１６本より多いので、図１の実施例は、相互接続の
見地からはコストの増加を招かない。
【００１７】更に、バースト・モード・アクセスを用い
ることによってデータ転送速度を大きくすることがで
き、その場合にはデータのブロックの第１アドレスが入
力されてラッチされ、その後にそのアドレスは、外部又
は内部で生成されたクロック（ＣＬＫ）信号を入力する
ことによって、各読み／書き動作後に、インクリメント
される。連続する記憶場所に順にアクセスしてゆくこの
種の動作では、各データ動作後に新しいアドレスを入力
する必要が無い。異なる種類のバースト・モード動作を
使用することができるけれども、それらは全て、アクセ
スする記憶場所の最初のアドレスだけをメモリー・アレ
イ２に提示するというアイデアを共有している。バース
トの長さ（即ち、連続する読み出し又は書き込みアクセ
スの数）はまちまちであってよい。
ることによってデータ転送速度を大きくすることがで
き、その場合にはデータのブロックの第１アドレスが入
力されてラッチされ、その後にそのアドレスは、外部又
は内部で生成されたクロック（ＣＬＫ）信号を入力する
ことによって、各読み／書き動作後に、インクリメント
される。連続する記憶場所に順にアクセスしてゆくこの
種の動作では、各データ動作後に新しいアドレスを入力
する必要が無い。異なる種類のバースト・モード動作を
使用することができるけれども、それらは全て、アクセ
スする記憶場所の最初のアドレスだけをメモリー・アレ
イ２に提示するというアイデアを共有している。バース
トの長さ（即ち、連続する読み出し又は書き込みアクセ
スの数）はまちまちであってよい。
【００１８】例えば、図２は、ＣＬＫ入力にバースト制
御論理ブロック１１が結合されているパイプライン方式
バースト・モード実施例を示している。バースト制御論
理ブロック１１は３つのマルチプレクサ（ＭＵＸ）１１
Ａ、１１Ｂ及び１１Ｃに制御出力を供給する。また、メ
モリー・アレイ２のデータ出力ポート２Ｂは複数の出力
バイト又はワード（例えば４個の１６ビット出力ワード
を並列に）を同数のデータ・パイプライン・ラッチ２Ｄ
に供給するようになっている。バースト制御論理ブロッ
ク１１は、データ・パイプライン・ラッチ２Ｄ（ＤＡＴ
Ａ１−ＤＡＴＡ４）に蓄積されたデータ・ワードを、Ｃ
ＬＫ信号の遷移によって画定される速度で順に出力し、
高速メモリー・アクセスを提供する。
御論理ブロック１１が結合されているパイプライン方式
バースト・モード実施例を示している。バースト制御論
理ブロック１１は３つのマルチプレクサ（ＭＵＸ）１１
Ａ、１１Ｂ及び１１Ｃに制御出力を供給する。また、メ
モリー・アレイ２のデータ出力ポート２Ｂは複数の出力
バイト又はワード（例えば４個の１６ビット出力ワード
を並列に）を同数のデータ・パイプライン・ラッチ２Ｄ
に供給するようになっている。バースト制御論理ブロッ
ク１１は、データ・パイプライン・ラッチ２Ｄ（ＤＡＴ
Ａ１−ＤＡＴＡ４）に蓄積されたデータ・ワードを、Ｃ
ＬＫ信号の遷移によって画定される速度で順に出力し、
高速メモリー・アクセスを提供する。
【００１９】既に指摘したように、ディジタルシステム
では信号が状態を変化させるときに電力が消費される。
より具体的には、信号ライン・トレース、デバイス端子
及びコネクタ端子に付随する容量性負荷が充電され又は
放電をするときに電力が消費される。通常、ディジタル
集積回路の内部容量性負荷は、印刷回路基板の相互接続
レベルで観測される容量性負荷より小さい。
では信号が状態を変化させるときに電力が消費される。
より具体的には、信号ライン・トレース、デバイス端子
及びコネクタ端子に付随する容量性負荷が充電され又は
放電をするときに電力が消費される。通常、ディジタル
集積回路の内部容量性負荷は、印刷回路基板の相互接続
レベルで観測される容量性負荷より小さい。
【００２０】例えば２つのディジタル回路間の相互接続
部など、外部相互接続部での信号遷移の量を最小限にで
きれば電力節約という利点が得られることを発明者は理
解している。従って、マイクロプロセッサ・システムの
アドレス／データ・バスなどの、幅の広いバスでは、外
部バスで伝送されるデータが外部相互接続部（例えば信
号ライン・トレース及びデバイスＩ／Ｏピン）に生じさ
せる信号遷移の数が最小限になれば、全体としての電力
消費量が減少する。
部など、外部相互接続部での信号遷移の量を最小限にで
きれば電力節約という利点が得られることを発明者は理
解している。従って、マイクロプロセッサ・システムの
アドレス／データ・バスなどの、幅の広いバスでは、外
部バスで伝送されるデータが外部相互接続部（例えば信
号ライン・トレース及びデバイスＩ／Ｏピン）に生じさ
せる信号遷移の数が最小限になれば、全体としての電力
消費量が減少する。
【００２１】本発明は、一面においては、前もってバス
上に現れた情報（例えば、データ又はアドレス）をその
バスで伝送されるべき情報と比較し、その伝送されるべ
きデータをもし反転させれば、反転無しでその情報が伝
送された場合より発生する信号遷移が少なくなるか否か
判定し、もし少なくなるのならば、そのデータを伝送す
る前に反転させることによって、電力消費量を減少させ
る。情報が反転されていることを示すために、その情報
に対して何らかの処理が行われる前にこの情報をもう一
度反転させる必要のあることを受信側の装置に知らせる
ための制御信号が作られてバスを介して送られる。図１
及び図２の実施例では、ＰＳ信号がこの機能を実行し、
データ比較ユニット８は、バス・キャプチャー・ラッチ
６と協力して、データの反転が必要か否かを判定する。
上に現れた情報（例えば、データ又はアドレス）をその
バスで伝送されるべき情報と比較し、その伝送されるべ
きデータをもし反転させれば、反転無しでその情報が伝
送された場合より発生する信号遷移が少なくなるか否か
判定し、もし少なくなるのならば、そのデータを伝送す
る前に反転させることによって、電力消費量を減少させ
る。情報が反転されていることを示すために、その情報
に対して何らかの処理が行われる前にこの情報をもう一
度反転させる必要のあることを受信側の装置に知らせる
ための制御信号が作られてバスを介して送られる。図１
及び図２の実施例では、ＰＳ信号がこの機能を実行し、
データ比較ユニット８は、バス・キャプチャー・ラッチ
６と協力して、データの反転が必要か否かを判定する。
【００２２】もう一度図１を参照する。より具体的に
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上に現れるデータ
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上に前もって現れ
たデータとビット毎に比較される。例えば、データ・バ
スＬＳＢの現在の状態（Ｄ０current ）がＤ０に出力さ
れるべき新しいデータ（Ｄ０next）と比較される。もし
その２つのデータ・ビットが等しければ（Ｄ０current
＝Ｄ０next）、ビット比較論理は論理０を表示し、もし
その２つのデータ・ビットが等しくなければ（Ｄ０curr
ent ≠Ｄ０next）、ビット比較論理は論理１を表示する
（ＸＯＲ関数）。次に全てのビット（例えば、１６ビッ
トのバスではＤ０−Ｄ１５）の比較の結果が検査され、
共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上で等しくないビット
より等しいビットの方が多ければ（或いは同数であれ
ば）次のデータは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａで
出力される前に反転されず、ＰＳ信号は第１状態をと
る。即ち、ＰＳinternal及びＰＳ＝０である。共通ＡＤ
ＤＲ／ＤＡＴＡバス１Ａ上で等しいデータ・ビットより
等しくないデータ・ビットの方が多ければ、次のデータ
は出力される前に反転され、ＰＳ信号は第２状態をと
る。即ち、ＰＳinternal及びＰＳ＝１である。ＰＳ信号
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａに接続されている
全てのデバイスに共通の信号である。データを受け取る
デバイスはＰＳ信号の状態を調べ、必要ならば受け取っ
たデータを反転させる。一時にデータを共通ＡＤＤＲ／
ＤＡＴＡバス１Ａに出すことのできるデバイスは１つだ
けなので、唯一の２方向ＰＳ信号ラインが必要であるに
過ぎない。この実施例は、ＡＤＤＲ／ＤＡＴＡバス及び
ＰＳ信号ラインのために従来の高インピーダンスの又は
開放コレクター・バスドライバを使用する。
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上に現れるデータ
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上に前もって現れ
たデータとビット毎に比較される。例えば、データ・バ
スＬＳＢの現在の状態（Ｄ０current ）がＤ０に出力さ
れるべき新しいデータ（Ｄ０next）と比較される。もし
その２つのデータ・ビットが等しければ（Ｄ０current
＝Ｄ０next）、ビット比較論理は論理０を表示し、もし
その２つのデータ・ビットが等しくなければ（Ｄ０curr
ent ≠Ｄ０next）、ビット比較論理は論理１を表示する
（ＸＯＲ関数）。次に全てのビット（例えば、１６ビッ
トのバスではＤ０−Ｄ１５）の比較の結果が検査され、
共通ＡＤＤＲ／ＤＡＴＡバス１Ａ上で等しくないビット
より等しいビットの方が多ければ（或いは同数であれ
ば）次のデータは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａで
出力される前に反転されず、ＰＳ信号は第１状態をと
る。即ち、ＰＳinternal及びＰＳ＝０である。共通ＡＤ
ＤＲ／ＤＡＴＡバス１Ａ上で等しいデータ・ビットより
等しくないデータ・ビットの方が多ければ、次のデータ
は出力される前に反転され、ＰＳ信号は第２状態をと
る。即ち、ＰＳinternal及びＰＳ＝１である。ＰＳ信号
は、共通ＡＤＤＲ／ＤＡＴＡバス１Ａに接続されている
全てのデバイスに共通の信号である。データを受け取る
デバイスはＰＳ信号の状態を調べ、必要ならば受け取っ
たデータを反転させる。一時にデータを共通ＡＤＤＲ／
ＤＡＴＡバス１Ａに出すことのできるデバイスは１つだ
けなので、唯一の２方向ＰＳ信号ラインが必要であるに
過ぎない。この実施例は、ＡＤＤＲ／ＤＡＴＡバス及び
ＰＳ信号ラインのために従来の高インピーダンスの又は
開放コレクター・バスドライバを使用する。
【００２３】図２のパイプライン方式バースト・モード
実施例では、ＰＳ信号を２種類の方法で作ることができ
る。ＰＳ信号を作成するとメモリー・アレイ２からの読
み出しレスポンスに余分の遅延をもたらすことになるの
で、第１の方法ではメモリー・アレイ１Ａから出力され
るべき第１ワード（例えば、ＤＡＴＡ１ラッチ２Ｄに読
み込まれたワード）についてレスポンスタイムを減少さ
せる。この減少は、その第１ワードをバス・キャプチャ
ー・ラッチ６にラッチされているバス状態と比較しない
でマルチプレクサ１１Ａ、ＸＯＲユニット４及びＩ／Ｏ
バッファー３を通して第１ワードをＡＤＤＲ／ＤＡＴＡ
バス１Ａに直接出力することによって達成される。この
場合、ＰＳ信号は、出力されたワードに反転が施されな
かったことを表示するようにセットされる。ＤＡＴＡ１
ラッチのワードを出力するとき、マルチプレクサ１１Ｂ
及び１１Ｃ及びデータ比較ユニット８を使用してＤＡＴ
Ａ２ラッチに蓄積されているワードをＤＡＴＡ１のワー
ド（このワードは依然としてＤＡＴＡ１ラッチに蓄積さ
れている）と比較する。それに応じてＰＳ信号はセット
され、ＣＬＫ信号が加えられたときにＤＡＴＡ２ラッチ
に蓄積されているワードがデータ比較ユニット８により
決定されたとおりに反転形又は非反転形でＡＤＤＲ／Ｄ
ＡＴＡバス１Ａ上に出される。ＤＡＴＡ２ラッチのワー
ドを出力するとき、マルチプレクサ１１Ｂ及び１１Ｃ及
びデータ比較ユニット８によってＤＡＴＡ３ラッチに蓄
積されているワードがラッチされているＤＡＴＡ２ワー
ドと比較され、ＰＳ信号がそれに応じてセットされる。
同じことがＤＡＴＡ４ラッチに蓄積されているワードに
ついても行われ、それはＤＡＴＡ３ワードと比較され
る。この実施例では、ＡＤＤＲ／ＤＡＴＡバス１Ａに出
力される実際の反転され又は反転されていないデータで
はなくて、メモリー・アレイ２から出力されたままのデ
ータとの比較が行われる。しかし、比較論理８は、出力
された各ワードについてのＰＳ信号の状態についての知
識を持っているので、ＡＤＤＲ／ＤＡＴＡバスでのデー
タの状態も知っている。
実施例では、ＰＳ信号を２種類の方法で作ることができ
る。ＰＳ信号を作成するとメモリー・アレイ２からの読
み出しレスポンスに余分の遅延をもたらすことになるの
で、第１の方法ではメモリー・アレイ１Ａから出力され
るべき第１ワード（例えば、ＤＡＴＡ１ラッチ２Ｄに読
み込まれたワード）についてレスポンスタイムを減少さ
せる。この減少は、その第１ワードをバス・キャプチャ
ー・ラッチ６にラッチされているバス状態と比較しない
でマルチプレクサ１１Ａ、ＸＯＲユニット４及びＩ／Ｏ
バッファー３を通して第１ワードをＡＤＤＲ／ＤＡＴＡ
バス１Ａに直接出力することによって達成される。この
場合、ＰＳ信号は、出力されたワードに反転が施されな
かったことを表示するようにセットされる。ＤＡＴＡ１
ラッチのワードを出力するとき、マルチプレクサ１１Ｂ
及び１１Ｃ及びデータ比較ユニット８を使用してＤＡＴ
Ａ２ラッチに蓄積されているワードをＤＡＴＡ１のワー
ド（このワードは依然としてＤＡＴＡ１ラッチに蓄積さ
れている）と比較する。それに応じてＰＳ信号はセット
され、ＣＬＫ信号が加えられたときにＤＡＴＡ２ラッチ
に蓄積されているワードがデータ比較ユニット８により
決定されたとおりに反転形又は非反転形でＡＤＤＲ／Ｄ
ＡＴＡバス１Ａ上に出される。ＤＡＴＡ２ラッチのワー
ドを出力するとき、マルチプレクサ１１Ｂ及び１１Ｃ及
びデータ比較ユニット８によってＤＡＴＡ３ラッチに蓄
積されているワードがラッチされているＤＡＴＡ２ワー
ドと比較され、ＰＳ信号がそれに応じてセットされる。
同じことがＤＡＴＡ４ラッチに蓄積されているワードに
ついても行われ、それはＤＡＴＡ３ワードと比較され
る。この実施例では、ＡＤＤＲ／ＤＡＴＡバス１Ａに出
力される実際の反転され又は反転されていないデータで
はなくて、メモリー・アレイ２から出力されたままのデ
ータとの比較が行われる。しかし、比較論理８は、出力
された各ワードについてのＰＳ信号の状態についての知
識を持っているので、ＡＤＤＲ／ＤＡＴＡバスでのデー
タの状態も知っている。
【００２４】上記の第２の方法では、最初に出力される
ワードについてのＰＳ作成時間の遅れが問題にならない
場合には、ＤＡＴＡ１ラッチに蓄積されているワードが
バス・キャプチャー・ラッチ６に蓄積されているアドレ
ス・バスの前の状態と比較され、それに応じてＰＳ信号
がセットされる。
ワードについてのＰＳ作成時間の遅れが問題にならない
場合には、ＤＡＴＡ１ラッチに蓄積されているワードが
バス・キャプチャー・ラッチ６に蓄積されているアドレ
ス・バスの前の状態と比較され、それに応じてＰＳ信号
がセットされる。
【００２５】図４はＬＥ信号を使用する低相互接続、低
電力ＡＤＤＲ／ＤＡＴＡバス１Ａについての読み出しア
クセス・タイミングを示す。ＬＥ信号がＣＥ信号及びＲ
Ｄ／ＷＲ信号から内部で生成される場合についての同じ
タイミング図が図５に示されている。図４ではＡＤＤＲ
／ＤＡＴＡバス１Ａはアドレス有効状態及びデータ有効
状態の間で高インピーダンス状態に移行する。しかし、
図５に示されているように、或る実施例ではＡＤＤＲ／
ＤＡＴＡバス１Ａはアドレス有効状態とデータ有効状態
の間での遷移で高インピーダンス状態には入らない。
電力ＡＤＤＲ／ＤＡＴＡバス１Ａについての読み出しア
クセス・タイミングを示す。ＬＥ信号がＣＥ信号及びＲ
Ｄ／ＷＲ信号から内部で生成される場合についての同じ
タイミング図が図５に示されている。図４ではＡＤＤＲ
／ＤＡＴＡバス１Ａはアドレス有効状態及びデータ有効
状態の間で高インピーダンス状態に移行する。しかし、
図５に示されているように、或る実施例ではＡＤＤＲ／
ＤＡＴＡバス１Ａはアドレス有効状態とデータ有効状態
の間での遷移で高インピーダンス状態には入らない。
【００２６】読み出されるべき記憶場所はマイクロプロ
セッサによってアドレス指定され、アドレス・ラッチ７
は図４及び図５においてポイントＡで透明にされる。ポ
イントＢでアドレスがアドレス・ラッチ７によってラッ
チされる。ポイントＡとＢとの間で、ラッチされるべき
アドレスをラッチ前に反転させるべきか否か判定するた
めにＰＳ信号の状態が試験される。この（随意的な）動
作モードは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａを介して
伝送されるアドレス情報にも電力節約機能を使用するこ
とを可能にする。もしアドレスを反転させるべきであれ
ば、それはＸＯＲユニット５でトランシーバー９からの
入力ＰＳ信号の制御下で自動的に実行される。
セッサによってアドレス指定され、アドレス・ラッチ７
は図４及び図５においてポイントＡで透明にされる。ポ
イントＢでアドレスがアドレス・ラッチ７によってラッ
チされる。ポイントＡとＢとの間で、ラッチされるべき
アドレスをラッチ前に反転させるべきか否か判定するた
めにＰＳ信号の状態が試験される。この（随意的な）動
作モードは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａを介して
伝送されるアドレス情報にも電力節約機能を使用するこ
とを可能にする。もしアドレスを反転させるべきであれ
ば、それはＸＯＲユニット５でトランシーバー９からの
入力ＰＳ信号の制御下で自動的に実行される。
【００２７】ポイントＢで、電力制御分析のために共通
ＡＤＤＲ／ＤＡＴＡバス１Ａの状態がバス・キャプチャ
ー・ラッチ６に捕捉される。この場合、捕捉されたデー
タは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａを介して伝送さ
れたアドレス情報に等しい。次に、捕捉されたデータ
は、メモリー・アレイのデータ出力バス２Ｂに現れたデ
ータと比較されるが、そのデータはアドレス指定された
記憶場所から読み出される。その比較の結果はポイント
Ｃで、即ちメモリー・アレイ１から出力されたデータが
安定した後に、ＰＳinternal及びＰＳ信号として出力さ
れる。ＰＳトランシーバー９から出力されるＰＳ信号の
状態は、ポイントＣで共通ＡＤＤＲ／ＤＡＴＡバス１Ａ
で出力される有効データが、そのデータを処理する前に
受信側装置によって反転されるべきか否かを、読み出す
装置（例えばマイクロプロセッサ）に示す。
ＡＤＤＲ／ＤＡＴＡバス１Ａの状態がバス・キャプチャ
ー・ラッチ６に捕捉される。この場合、捕捉されたデー
タは、共通ＡＤＤＲ／ＤＡＴＡバス１Ａを介して伝送さ
れたアドレス情報に等しい。次に、捕捉されたデータ
は、メモリー・アレイのデータ出力バス２Ｂに現れたデ
ータと比較されるが、そのデータはアドレス指定された
記憶場所から読み出される。その比較の結果はポイント
Ｃで、即ちメモリー・アレイ１から出力されたデータが
安定した後に、ＰＳinternal及びＰＳ信号として出力さ
れる。ＰＳトランシーバー９から出力されるＰＳ信号の
状態は、ポイントＣで共通ＡＤＤＲ／ＤＡＴＡバス１Ａ
で出力される有効データが、そのデータを処理する前に
受信側装置によって反転されるべきか否かを、読み出す
装置（例えばマイクロプロセッサ）に示す。
【００２８】従って、この実施例では、メモリー・アク
セス・サイクル開始時の共通ＡＤＤＲ／ＤＡＴＡバス１
Ａの状態が該サイクル終了時のＡＤＤＲ／ＤＡＴＡバス
１Ａの所要の状態と比較される。即ち、入力されたアド
レス情報が出力されるデータ情報と比較される。もしそ
のデータ情報をＡＤＤＲ／ＤＡＴＡバス１Ａに出力すれ
ば所定数を上回る信号ライン遷移を起こさせることにな
るのであれば、そのデータは、Ｉ／Ｏバッファー３に入
力される前に、ＰＳinternal信号の制御下でＸＯＲユニ
ット４によって反転される。
セス・サイクル開始時の共通ＡＤＤＲ／ＤＡＴＡバス１
Ａの状態が該サイクル終了時のＡＤＤＲ／ＤＡＴＡバス
１Ａの所要の状態と比較される。即ち、入力されたアド
レス情報が出力されるデータ情報と比較される。もしそ
のデータ情報をＡＤＤＲ／ＤＡＴＡバス１Ａに出力すれ
ば所定数を上回る信号ライン遷移を起こさせることにな
るのであれば、そのデータは、Ｉ／Ｏバッファー３に入
力される前に、ＰＳinternal信号の制御下でＸＯＲユニ
ット４によって反転される。
【００２９】例えば、ＡＤＤＲ／ＤＡＴＡバス１Ａを介
して伝送されるアドレスがＦＦＥＤ（全ての例が１６進
法の表示を使用する）であり、更にアドレス指定された
記憶場所から出力されるデータがＦＦＦＦであると仮定
する。この場合、ＡＤＤＲ／ＤＡＴＡバス１Ａ上で２ビ
ットだけが遷移し、出力データは反転されず、ＰＳ信号
ラインはゼロである。また、もしこの同じ場所に蓄積さ
れているデータが２４８０であれば、ＡＤＤＲ／ＤＡＴ
Ａバス信号ラインの５０％をかなり上回る部分が状態を
変化させる必要がある。この場合、データは反転され
（ＤＢ７Ｆとして伝送される）、ＰＳ信号ラインは１に
なる。受信側装置は、ＰＳ信号ラインに応答して、その
データを使用する前に該データを反転させて２４８０に
戻す。
して伝送されるアドレスがＦＦＥＤ（全ての例が１６進
法の表示を使用する）であり、更にアドレス指定された
記憶場所から出力されるデータがＦＦＦＦであると仮定
する。この場合、ＡＤＤＲ／ＤＡＴＡバス１Ａ上で２ビ
ットだけが遷移し、出力データは反転されず、ＰＳ信号
ラインはゼロである。また、もしこの同じ場所に蓄積さ
れているデータが２４８０であれば、ＡＤＤＲ／ＤＡＴ
Ａバス信号ラインの５０％をかなり上回る部分が状態を
変化させる必要がある。この場合、データは反転され
（ＤＢ７Ｆとして伝送される）、ＰＳ信号ラインは１に
なる。受信側装置は、ＰＳ信号ラインに応答して、その
データを使用する前に該データを反転させて２４８０に
戻す。
【００３０】図６は、ＬＥ信号を使用する書き込みアク
セスのタイミングを示す。ＬＥ信号を使用しない書き込
みアクセスのタイミングは図７に示されている。この場
合、書き込みが行われるべき記憶場所はマイクロプロセ
ッサによってアドレス指定され、アドレス・ラッチ７は
図６及び図７においてポイントＡで透明にされる。ポイ
ントＢでアドレスがアドレス・ラッチ７によってラッチ
される。ポイントＡ及びＢの間で、ラッチされるべきア
ドレスをラッチ動作の前に反転させるべきか否かを判定
するためにＰＳ信号の状態が試験される。前記の場合と
同様に、この（随意的な）動作モードは、共通ＡＤＤＲ
／ＤＡＴＡバス１Ａを介して伝送されるアドレス情報に
対しても電力節約機能を使用することを可能にする。も
しアドレスが反転されるべきであれば、もしアドレスを
反転させるべきであれば、それはＸＯＲユニット５でト
ランシーバー９からの入力ＰＳ信号の制御下で自動的に
実行される。
セスのタイミングを示す。ＬＥ信号を使用しない書き込
みアクセスのタイミングは図７に示されている。この場
合、書き込みが行われるべき記憶場所はマイクロプロセ
ッサによってアドレス指定され、アドレス・ラッチ７は
図６及び図７においてポイントＡで透明にされる。ポイ
ントＢでアドレスがアドレス・ラッチ７によってラッチ
される。ポイントＡ及びＢの間で、ラッチされるべきア
ドレスをラッチ動作の前に反転させるべきか否かを判定
するためにＰＳ信号の状態が試験される。前記の場合と
同様に、この（随意的な）動作モードは、共通ＡＤＤＲ
／ＤＡＴＡバス１Ａを介して伝送されるアドレス情報に
対しても電力節約機能を使用することを可能にする。も
しアドレスが反転されるべきであれば、もしアドレスを
反転させるべきであれば、それはＸＯＲユニット５でト
ランシーバー９からの入力ＰＳ信号の制御下で自動的に
実行される。
【００３１】これは書き込み動作であるので、ポイント
ＢでＡＤＤＲ／ＤＡＴＡバス１Ａの状態を捕捉する必要
はない。ＸＯＲユニット５と関連して書き込み装置（例
えば、マイクロプロセッサ、ＤＭＡコントローラなど）
により作られるＰＳ信号は、必要に応じて、データをメ
モリー・アレイのデータ入力ポート２Ｃに入力する前に
このデータを反転させるために使用される。この反転
は、ＰＳトランシーバー９から受信されたＰＳ信号の状
態によって制御される。
ＢでＡＤＤＲ／ＤＡＴＡバス１Ａの状態を捕捉する必要
はない。ＸＯＲユニット５と関連して書き込み装置（例
えば、マイクロプロセッサ、ＤＭＡコントローラなど）
により作られるＰＳ信号は、必要に応じて、データをメ
モリー・アレイのデータ入力ポート２Ｃに入力する前に
このデータを反転させるために使用される。この反転
は、ＰＳトランシーバー９から受信されたＰＳ信号の状
態によって制御される。
【００３２】更に、本発明では、バースト・モードは書
き込み動作にも使用され得るけれども、主として読み出
しに使用される。バースト・モードを使用すれば、アド
レスがＡＤＤＲ／ＤＡＴＡバス１Ａに生じさせるオーバ
ーヘッドが減少する。このことは、アドレス及びデータ
情報を同じ物理的バス上で多重化する低相互接続バスで
は特に重要である。オーバーヘッドは１／ＢＬに減少す
るが、このＢＬは各バースト中に行われるアクセスの数
である。
き込み動作にも使用され得るけれども、主として読み出
しに使用される。バースト・モードを使用すれば、アド
レスがＡＤＤＲ／ＤＡＴＡバス１Ａに生じさせるオーバ
ーヘッドが減少する。このことは、アドレス及びデータ
情報を同じ物理的バス上で多重化する低相互接続バスで
は特に重要である。オーバーヘッドは１／ＢＬに減少す
るが、このＢＬは各バースト中に行われるアクセスの数
である。
【００３３】図８及び図９に示されているように、バー
スト・モードにおいてバースト・アクセスの最初の記憶
場所を示すために第１アドレスが入力される。バースト
・アクセス・モードでは、次に、選択された装置の内部
でアドレスをインクリメントする外部クロック（ＣＬ
Ｋ）信号を入力することにより、アドレスがインクリメ
ントされる。バースト・モード・アクセスにおいてアド
レスをインクリメントするために使用されるクロック
は、ＡＤＤＲ／ＤＡＴＡバス１Ａ上での遷移の数を最小
限にすることによって電力節約機能も強化する。
スト・モードにおいてバースト・アクセスの最初の記憶
場所を示すために第１アドレスが入力される。バースト
・アクセス・モードでは、次に、選択された装置の内部
でアドレスをインクリメントする外部クロック（ＣＬ
Ｋ）信号を入力することにより、アドレスがインクリメ
ントされる。バースト・モード・アクセスにおいてアド
レスをインクリメントするために使用されるクロック
は、ＡＤＤＲ／ＤＡＴＡバス１Ａ上での遷移の数を最小
限にすることによって電力節約機能も強化する。
【００３４】この実施例では、図１及び図２のアドレス
・ラッチ７の代わりに、ＬＥ（内部で又は外部で作られ
る）の遷移時にアドレス情報を記憶し、その後にＣＬＫ
信号によってインクリメントされるパラレル・ロードさ
れるバイナリーカウンターを使用することができる。希
望に応じて、カウント方向（即ち、アップ又はダウン、
ＤＩＲと略記）を示すことによって、より高い又は低い
メモリー・アドレスへの連続的メモリー・アクセスを実
行できるように更なるバス信号を使用することもでき
る。
・ラッチ７の代わりに、ＬＥ（内部で又は外部で作られ
る）の遷移時にアドレス情報を記憶し、その後にＣＬＫ
信号によってインクリメントされるパラレル・ロードさ
れるバイナリーカウンターを使用することができる。希
望に応じて、カウント方向（即ち、アップ又はダウン、
ＤＩＲと略記）を示すことによって、より高い又は低い
メモリー・アドレスへの連続的メモリー・アクセスを実
行できるように更なるバス信号を使用することもでき
る。
【００３５】バースト・アクセス・モードで第１アドレ
スをラッチするためにＬＥ信号を使うこともできるけれ
ども、図８及び図９のタイミング図ではＬＥ信号は省略
されており、アドレス・ラッチ信号は上記のように内部
で作られる。
スをラッチするためにＬＥ信号を使うこともできるけれ
ども、図８及び図９のタイミング図ではＬＥ信号は省略
されており、アドレス・ラッチ信号は上記のように内部
で作られる。
【００３６】バースト読み出し動作の場合についての図
８を参照すると、バースト・モード・アクセスの第１ア
ドレスが入力され、記憶装置の内部アドレス・ラッチは
ポイントＡ及びＢの間で透明である。ポイントＡからポ
イントＢまでは、ＡＤＤＲ／ＤＡＴＡバス１Ａ上に現れ
るデータはアドレス情報と解釈される。ポイントＢでア
ドレスがラッチされる。ＰＳ信号の状態がポイントＡ及
びＢの間で査定され、このＰＳの状態に応じてアドレス
はラッチされる前に反転され又は反転されない。ＤＡＴ
Ａ１ラッチから出力される第１ワードをアドレス・バス
の状態と比較するべきであるならば、図４及び図５の読
み出し動作について既に説明したように、ＡＤＤＲ／Ｄ
ＡＴＡバスの状態を電力分析のためにポイントＢで捕捉
することができる。この場合にはポイントＢでのＡＤＤ
Ｒ／ＤＡＴＡバス１Ａの状態が、データ比較ユニット８
によって、アドレス指定された記憶場所から読み出され
たデータと比較される。その比較の結果はＰＳinternal
信号の状態によって表示され、出力されるデータは、必
要ならば、ＸＯＲユニット４によって反転される。この
データはマイクロプロセッサによってＣＬＫ信号の立ち
上がりエッジでＡＤＤＲ／ＤＡＴＡバス１Ａから読み出
される。ＣＬＫ信号の立ち上がりエッジは、カウンター
７によって保持されている内部アドレスをインクリメン
ト又はデクリメントするためにも使われる。アドレスを
インクリメントするかデクリメントするかは、実行され
るバースト・モードの種類による。次の比較の結果はＰ
Ｓinternal信号によって表示され、この信号は、ＣＬＫ
信号の次の立ち上がりエッジで、或いはそのアクセスが
バーストにおける最後のアクセスであるならば、ＲＤ信
号の立ち上がりエッジで、ＰＳ信号として読み出し装置
へ出力される。
８を参照すると、バースト・モード・アクセスの第１ア
ドレスが入力され、記憶装置の内部アドレス・ラッチは
ポイントＡ及びＢの間で透明である。ポイントＡからポ
イントＢまでは、ＡＤＤＲ／ＤＡＴＡバス１Ａ上に現れ
るデータはアドレス情報と解釈される。ポイントＢでア
ドレスがラッチされる。ＰＳ信号の状態がポイントＡ及
びＢの間で査定され、このＰＳの状態に応じてアドレス
はラッチされる前に反転され又は反転されない。ＤＡＴ
Ａ１ラッチから出力される第１ワードをアドレス・バス
の状態と比較するべきであるならば、図４及び図５の読
み出し動作について既に説明したように、ＡＤＤＲ／Ｄ
ＡＴＡバスの状態を電力分析のためにポイントＢで捕捉
することができる。この場合にはポイントＢでのＡＤＤ
Ｒ／ＤＡＴＡバス１Ａの状態が、データ比較ユニット８
によって、アドレス指定された記憶場所から読み出され
たデータと比較される。その比較の結果はＰＳinternal
信号の状態によって表示され、出力されるデータは、必
要ならば、ＸＯＲユニット４によって反転される。この
データはマイクロプロセッサによってＣＬＫ信号の立ち
上がりエッジでＡＤＤＲ／ＤＡＴＡバス１Ａから読み出
される。ＣＬＫ信号の立ち上がりエッジは、カウンター
７によって保持されている内部アドレスをインクリメン
ト又はデクリメントするためにも使われる。アドレスを
インクリメントするかデクリメントするかは、実行され
るバースト・モードの種類による。次の比較の結果はＰ
Ｓinternal信号によって表示され、この信号は、ＣＬＫ
信号の次の立ち上がりエッジで、或いはそのアクセスが
バーストにおける最後のアクセスであるならば、ＲＤ信
号の立ち上がりエッジで、ＰＳ信号として読み出し装置
へ出力される。
【００３７】バースト・モード書き込みタイミングは図
９に示されている。開始アドレスがアドレス・カウンタ
ー７によってラッチされ、アドレスはその後にＣＬＫ信
号によってインクリメントされる。バースト・モードを
使用する書き込み動作は書き込み装置によるＰＳ信号の
査定を含んでおり、受信側装置が電力節約分析を行う必
要はない。入力されたデータをアドレス指定された記憶
場所に書き込む前に、ＰＳ信号に従ってそのデータを反
転させ又は反転させない。
９に示されている。開始アドレスがアドレス・カウンタ
ー７によってラッチされ、アドレスはその後にＣＬＫ信
号によってインクリメントされる。バースト・モードを
使用する書き込み動作は書き込み装置によるＰＳ信号の
査定を含んでおり、受信側装置が電力節約分析を行う必
要はない。入力されたデータをアドレス指定された記憶
場所に書き込む前に、ＰＳ信号に従ってそのデータを反
転させ又は反転させない。
【００３８】アドレスのラッチが上記のようにして実行
される。ＣＬＫ信号の立ち上がりエッジでデータがアド
レス指定された記憶場所に書き込まれる。ＰＳ信号に従
ってデータを変換するために、書き込み動作の前にＰＳ
信号が査定される。バーストの最後の書き込みアクセス
については、データはＷＲ信号の立ち上がりエッジで書
き込まれる。
される。ＣＬＫ信号の立ち上がりエッジでデータがアド
レス指定された記憶場所に書き込まれる。ＰＳ信号に従
ってデータを変換するために、書き込み動作の前にＰＳ
信号が査定される。バーストの最後の書き込みアクセス
については、データはＷＲ信号の立ち上がりエッジで書
き込まれる。
【００３９】図１０を参照して、本発明のプロセッサ／
メモリー・インターフェース１を含むように構成されて
いるセルラー無線電話機又はパーソナルコミュニケータ
などの（これらに限定されるわけではない）、無線ユー
ザー端末装置又は移動局１０について説明する。移動局
１０は、ベースサイト即ち基地局と信号をやりとりする
ためのアンテナ１２を含んでいる。
メモリー・インターフェース１を含むように構成されて
いるセルラー無線電話機又はパーソナルコミュニケータ
などの（これらに限定されるわけではない）、無線ユー
ザー端末装置又は移動局１０について説明する。移動局
１０は、ベースサイト即ち基地局と信号をやりとりする
ためのアンテナ１２を含んでいる。
【００４０】移動局１０は、変調器（ＭＯＤ）１４Ａ
と、送信装置１４と、受信装置１６と、復調器（ＤＥＭ
ＯＤ）１６Ａと、コントローラ１８とを含んでおり、こ
のコントローラは信号を送信装置１４に供給し、受信装
置１６から信号を受け取る。これらの信号は、使用され
るセルラーシステムのエアインターフェース規格に準拠
する信号情報と、ユーザーの音声及び／又はユーザーが
作成したデータを含む。エアインターフェース規格は、
移動局１０との音声通信及び／又はデータ通信を可能に
する任意の適当な規格である。
と、送信装置１４と、受信装置１６と、復調器（ＤＥＭ
ＯＤ）１６Ａと、コントローラ１８とを含んでおり、こ
のコントローラは信号を送信装置１４に供給し、受信装
置１６から信号を受け取る。これらの信号は、使用され
るセルラーシステムのエアインターフェース規格に準拠
する信号情報と、ユーザーの音声及び／又はユーザーが
作成したデータを含む。エアインターフェース規格は、
移動局１０との音声通信及び／又はデータ通信を可能に
する任意の適当な規格である。
【００４１】コントローラ１８は、移動局のオーディオ
機能及び論理機能を実現するために必要な回路も含む。
例えば、コントローラ１８は、ディジタル信号処理装
置、マイクロプロセッサ１８Ａ、及び種々のＡ／Ｄ変換
器、Ｄ／Ａ変換器、及びその他の支援回路から成る。移
動局の制御機能及び信号処理機能は、それらの装置に、
それぞれの能力に応じて割り振られる。
機能及び論理機能を実現するために必要な回路も含む。
例えば、コントローラ１８は、ディジタル信号処理装
置、マイクロプロセッサ１８Ａ、及び種々のＡ／Ｄ変換
器、Ｄ／Ａ変換器、及びその他の支援回路から成る。移
動局の制御機能及び信号処理機能は、それらの装置に、
それぞれの能力に応じて割り振られる。
【００４２】ユーザーインターフェースは、従来のイヤ
ホン又はスピーカー１７、従来のマイクロホン１９、デ
ィスプレイ２０、及びユーザー入力装置（通常はキーパ
ッド２２）を含んでおり、それらは全てコントローラ１
８に結合されている。キーパッド２２は、従来の数字
（０−９）及び関連キー（＃、＊）２２ａ、及びその他
の、移動局１０を操作するために使われるキー２２ｂを
含んでいる。それらの他のキー２２ｂは、例えば、ＳＥ
ＮＤキー、種々のメニュースクロール・キー及びソフト
キー、及びＰＷＲキーを含む。移動局１０は、移動局を
操作するために必要な種々の回路に給電する電池２６も
含んでいる。
ホン又はスピーカー１７、従来のマイクロホン１９、デ
ィスプレイ２０、及びユーザー入力装置（通常はキーパ
ッド２２）を含んでおり、それらは全てコントローラ１
８に結合されている。キーパッド２２は、従来の数字
（０−９）及び関連キー（＃、＊）２２ａ、及びその他
の、移動局１０を操作するために使われるキー２２ｂを
含んでいる。それらの他のキー２２ｂは、例えば、ＳＥ
ＮＤキー、種々のメニュースクロール・キー及びソフト
キー、及びＰＷＲキーを含む。移動局１０は、移動局を
操作するために必要な種々の回路に給電する電池２６も
含んでいる。
【００４３】移動局１０は、一括してメモリー２４とし
て図示されている種々のメモリーも含んでおり、移動局
の動作中にコントローラ１８によって使用される複数の
定数及び変数がそのメモリーに記憶される。例えば、メ
モリー２４は、種々のセルラーシステム・パラメータの
値及び番号割り当てモジュール（ＮＡＭ）を記憶する。
コントローラ１８の動作を制御するオペレーティング・
プログラムもメモリー２４に（通常はＲＯＭデバイス
に）記憶される。メモリー２４は、ＢＭＩ３２から受け
取ったユーザーのメッセージを含むデータを、その表示
を行う前に記憶することもできる。メモリー２４は、図
１及び図２に関して既に説明したように、読み書きメモ
リー・アレイ１を含んでいる。
て図示されている種々のメモリーも含んでおり、移動局
の動作中にコントローラ１８によって使用される複数の
定数及び変数がそのメモリーに記憶される。例えば、メ
モリー２４は、種々のセルラーシステム・パラメータの
値及び番号割り当てモジュール（ＮＡＭ）を記憶する。
コントローラ１８の動作を制御するオペレーティング・
プログラムもメモリー２４に（通常はＲＯＭデバイス
に）記憶される。メモリー２４は、ＢＭＩ３２から受け
取ったユーザーのメッセージを含むデータを、その表示
を行う前に記憶することもできる。メモリー２４は、図
１及び図２に関して既に説明したように、読み書きメモ
リー・アレイ１を含んでいる。
【００４４】本発明に従って、ＭＭＩ１はメモリー・ア
レイ１に含まれており、他のインターフェース１’がコ
ントローラ１８の一部分を形成するマイクロプロセッサ
１８ａに含まれている。より具体的には、ＭＭＩ１はメ
モリー・アレイ２に付随しており、マイクロプロセッサ
１８Ａは、ＰＳ信号を作ると共に、メモリー・アレイ１
から受け取ったデータをメモリー・アレイ１から受け取
ったＰＳ信号の関数として選択的に反転させるためのイ
ンターフェース回路１’を含んでいる。
レイ１に含まれており、他のインターフェース１’がコ
ントローラ１８の一部分を形成するマイクロプロセッサ
１８ａに含まれている。より具体的には、ＭＭＩ１はメ
モリー・アレイ２に付随しており、マイクロプロセッサ
１８Ａは、ＰＳ信号を作ると共に、メモリー・アレイ１
から受け取ったデータをメモリー・アレイ１から受け取
ったＰＳ信号の関数として選択的に反転させるためのイ
ンターフェース回路１’を含んでいる。
【００４５】図３を参照すると、マイクロプロセッサ１
８Ａは、破線の左側に、従来のアドレス生成回路１８Ｂ
と、データＩ／Ｏ回路１８Ｃと、制御バス生成器１８Ｄ
と、アドレス／データ・マルチプレクサ（ＭＵＸ）１８
Ｅとを含んでいる。種々のバッファー及びトランシーバ
ーは、図を簡明にするために図示されていない。制御バ
ス生成器１８Ｄは、バースト・モードの読み出し又は書
き込みアクセス時にＣＬＫ信号を生成するようになって
いる。本発明に従って、マイクロプロセッサ１８Ａは、
アドレス／データ反転ＸＯＲユニット４’及び５’、ア
ドレス／データ・ラッチ６’、アドレス／データ比較ユ
ニット８’、及びＰＳトランシーバー９’から成るイン
ターフェース１’も含んでいる。インターフェース１’
は、アドレス及びデータがＡＤＤＲ／ＤＡＴＡバス１Ａ
に入力される前に該アドレス及びデータを選択的に反転
させ又は反転させず、それに応じてＰＳ信号の状態をセ
ットするようになっている。インターフェース１’は、
メモリー・アレイ２のＭＭＩ１（又はマイクロプロセッ
サ１８Ａにデータを供給する他のデバイス）から供給さ
れるＰＳ信号の状態に応じて、ＡＤＤＲ／ＤＡＴＡバス
１Ａから受け取ったデータ情報を選択的に反転させ又は
反転させないようにもなっている。
８Ａは、破線の左側に、従来のアドレス生成回路１８Ｂ
と、データＩ／Ｏ回路１８Ｃと、制御バス生成器１８Ｄ
と、アドレス／データ・マルチプレクサ（ＭＵＸ）１８
Ｅとを含んでいる。種々のバッファー及びトランシーバ
ーは、図を簡明にするために図示されていない。制御バ
ス生成器１８Ｄは、バースト・モードの読み出し又は書
き込みアクセス時にＣＬＫ信号を生成するようになって
いる。本発明に従って、マイクロプロセッサ１８Ａは、
アドレス／データ反転ＸＯＲユニット４’及び５’、ア
ドレス／データ・ラッチ６’、アドレス／データ比較ユ
ニット８’、及びＰＳトランシーバー９’から成るイン
ターフェース１’も含んでいる。インターフェース１’
は、アドレス及びデータがＡＤＤＲ／ＤＡＴＡバス１Ａ
に入力される前に該アドレス及びデータを選択的に反転
させ又は反転させず、それに応じてＰＳ信号の状態をセ
ットするようになっている。インターフェース１’は、
メモリー・アレイ２のＭＭＩ１（又はマイクロプロセッ
サ１８Ａにデータを供給する他のデバイス）から供給さ
れるＰＳ信号の状態に応じて、ＡＤＤＲ／ＤＡＴＡバス
１Ａから受け取ったデータ情報を選択的に反転させ又は
反転させないようにもなっている。
【００４６】ＭＭＩ１及びインターフェース１’を使用
すれば、既に述べたように移動局１０の電力消費量が減
少し、従って電池２４の寿命が延びて、電池２４の充電
が必要になるまでの時間が長くなる。
すれば、既に述べたように移動局１０の電力消費量が減
少し、従って電池２４の寿命が延びて、電池２４の充電
が必要になるまでの時間が長くなる。
【００４７】読み出し／書き込みメモリー・アレイの文
脈で解説をしたけれども、図４、図５及び図８のメモリ
ー読み出し実施例について説明したように読み出し専用
メモリー（ＲＯＭ）にＭＭＩ１を使用することもでき
る。
脈で解説をしたけれども、図４、図５及び図８のメモリ
ー読み出し実施例について説明したように読み出し専用
メモリー（ＲＯＭ）にＭＭＩ１を使用することもでき
る。
【００４８】好ましい実施例では、図１、図２及び図３
に示されている回路はメモリーチップ、メモリー・アレ
イ、マイクロプロセッサ、ＤＭＡコントローラ、周辺コ
ントローラ、又はその他のデバイスに統合されるけれど
も、この回路を外付け回路として設けることもできる。
メモリー・アレイがダイナミック・メモリー・セルから
成る場合には、必要なＲＡＳ信号及びＣＡＳ信号を従来
の態様で内部で又は外部で作ることができる。
に示されている回路はメモリーチップ、メモリー・アレ
イ、マイクロプロセッサ、ＤＭＡコントローラ、周辺コ
ントローラ、又はその他のデバイスに統合されるけれど
も、この回路を外付け回路として設けることもできる。
メモリー・アレイがダイナミック・メモリー・セルから
成る場合には、必要なＲＡＳ信号及びＣＡＳ信号を従来
の態様で内部で又は外部で作ることができる。
【００４９】更に、本発明を利用するためには、多重化
アドレス／データ・バスを使用する必要はない。例え
ば、メモリー・アレイ又は周辺デバイスに、該デバイス
を専用データバスに結合させるために本発明のインター
フェース回路を設けることができる。例えば、バースト
・モード・メモリー、又は、通信網から或いはディスク
やＣＤ ＲＯＭから高速データを入力するバースト・モ
ード周辺装置は、本発明の教示内容を利用して、連続す
るデータバイト又はワード間のデータバス信号ライン遷
移を最小限にとどめることによって電力を節約すること
ができる。
アドレス／データ・バスを使用する必要はない。例え
ば、メモリー・アレイ又は周辺デバイスに、該デバイス
を専用データバスに結合させるために本発明のインター
フェース回路を設けることができる。例えば、バースト
・モード・メモリー、又は、通信網から或いはディスク
やＣＤ ＲＯＭから高速データを入力するバースト・モ
ード周辺装置は、本発明の教示内容を利用して、連続す
るデータバイト又はワード間のデータバス信号ライン遷
移を最小限にとどめることによって電力を節約すること
ができる。
【００５０】従って、本発明をその好ましい実施例に関
して具体的に図示し解説したけれども、本発明の範囲か
ら逸脱せずにその形や細部を変更し得ることを当業者は
理解するであろう。
して具体的に図示し解説したけれども、本発明の範囲か
ら逸脱せずにその形や細部を変更し得ることを当業者は
理解するであろう。
【図１】本発明の第１実施例に従ってメモリーアレイに
結合されているメモリー・インターフェース回路のブロ
ック図である。
結合されているメモリー・インターフェース回路のブロ
ック図である。
【図２】本発明の第２のバースト・モード・パイプライ
ン方式の実施例に従ってメモリーアレイに結合されてい
るメモリー・インターフェース回路のブロック図であ
る。
ン方式の実施例に従ってメモリーアレイに結合されてい
るメモリー・インターフェース回路のブロック図であ
る。
【図３】図１又は図２のメモリー・インターフェース回
路に結合されるのに適しているマイクロプロセッサ装置
に結合されているマイクロプロセッサ・インターフェー
ス回路のブロック図である。
路に結合されるのに適しているマイクロプロセッサ装置
に結合されているマイクロプロセッサ・インターフェー
ス回路のブロック図である。
【図４】本発明の第１実施例における代表的なメモリー
読み出しアクセスのタイミングを示しており、この場合
にはアドレス・ラッチ・イネーブル（ＬＥ）信号がバス
で受信側装置に供給される。
読み出しアクセスのタイミングを示しており、この場合
にはアドレス・ラッチ・イネーブル（ＬＥ）信号がバス
で受信側装置に供給される。
【図５】本発明の第２実施例における代表的なメモリー
読み出しアクセスのタイミングを示しており、この場合
にはラッチ・イネーブル信号はバス処理データの受信端
で作られる。
読み出しアクセスのタイミングを示しており、この場合
にはラッチ・イネーブル信号はバス処理データの受信端
で作られる。
【図６】本発明の第１実施例における代表的な書き込み
アクセス・タイミングを示しており、この場合にはアド
レス・ラッチ・イネーブル信号がバスで供給される。
アクセス・タイミングを示しており、この場合にはアド
レス・ラッチ・イネーブル信号がバスで供給される。
【図７】本発明の第２実施例における代表的な書き込み
アクセス・タイミングを示しており、この場合にはアド
レス・ラッチ・イネーブル信号がバス処理データの受信
端で作られる。
アクセス・タイミングを示しており、この場合にはアド
レス・ラッチ・イネーブル信号がバス処理データの受信
端で作られる。
【図８】本発明による代表的メモリー・バースト読み出
しアクセス・タイミングを示す。
しアクセス・タイミングを示す。
【図９】本発明による代表的メモリー・バースト書き込
みアクセス・タイミングを示す。
みアクセス・タイミングを示す。
【図１０】本発明のプロセッサ／メモリー・インターフ
ェースを含む代表的携帯通信装置の略ブロック図であ
る。
ェースを含む代表的携帯通信装置の略ブロック図であ
る。
１ マイクロプロセッサ／メモリー／インターフェース １Ａ、１Ｂ バス １Ｃ 制御バス ２ メモリー・アレイ ８ ２ポート・データ比較ユニット
Claims (29)
- 【請求項１】 バスを通して相互に結合された第１装置
と第２装置とを有する電子システムの電力消費量を減ら
す方法であって、 バス・サイクルの第１部分の間に、前記バスを介して前
記第１装置から前記第２装置にアドレスを入力するステ
ップと、 前記バス・サイクルの第２部分の間に、前記バスの少な
くとも一部分を介して前記第１装置へ又は前記第１装置
からデータを転送するステップと、 この転送のステップの前に、前記バス・サイクルの前記
第１部分と前記第２部分との間で状態を変化させる必要
のあるバス信号ラインの数を最小限にするために選択的
にデータを反転させ又は反転させないステップとから成
ることを特徴とする方法。 - 【請求項２】 前記選択的に反転させ又は反転させない
ステップは、 転送されるデータが反転されていることを示す第１状態
と転送されるデータが反転されていないことを示す第２
状態とを有する制御信号を作るステップと、 その制御信号を前記バスに送るステップとを含むことを
特徴とする請求項１に記載の方法。 - 【請求項３】 前記転送するステップは、 転送されるデータ及び前記制御信号を前記バスから受け
取るステップと、 前記制御信号の状態に応じて、受け取ったデータを反転
させ又は受け取ったデータを反転させないステップとを
更に含むことを特徴とする請求項２に記載の方法。 - 【請求項４】 前記第２装置はメモリー・アレイから成
り、メモリー読み出しサイクルについては選択的に反転
させ又は反転させないステップは前記メモリー・アレイ
に結合されている回路によって実行されることを特徴と
する請求項１に記載の方法。 - 【請求項５】 前記第２装置はメモリー・アレイから成
り、メモリー書き込みサイクルについては選択的に反転
させ又は反転させないステップは前記第１装置によって
実行されることを特徴とする請求項１に記載の方法。 - 【請求項６】 前記第２装置はメモリー・アレイから成
り、メモリー読み出しサイクルについては、この方法
は、 前記メモリー・アレイに結合されている回路で前記アド
レスをラッチするステップと、 前記アドレスにより指定されたメモリー・アレイの記憶
場所からデータを出力するステップと、 その出力されるデータを、ラッチされたアドレスの少な
くとも一部分とビット毎に比較するステップと、 所定数を上回る個数のビットが等しくないか否かを判定
するステップと、 もしその所定数を上回る個数のビットが等しくないなら
ば、第１状態の制御信号を作って、出力されるデータを
前記バスに出力する前にそのデータを反転させ、前記制
御信号を前記バスに出力するステップと、 その所定数より少ない個数のビットが等しくないなら
ば、第２状態の制御信号を作って、出力されるデータを
前記バスに出力し、前記制御信号を前記バスに出力する
ステップとを更に含むことを特徴とする請求項１に記載
の方法。 - 【請求項７】 前記第２装置はメモリー・アレイから成
り、メモリー読み出しサイクルについては、この方法
は、 前記メモリー・アレイに結合されている回路で前記アド
レスをラッチするステップと、 前記アドレスにより指定されたメモリー・アレイの記憶
場所からデータを出力するステップと、 その出力されるデータを、ラッチされたアドレスの少な
くとも一部分とビット毎に比較するステップと、 その比較の結果に基づいて、出力されるデータを選択的
に反転させ又は反転させないステップと、 その反転され又は反転されていない出力されるデータを
前記バスに出力するステップと、 その反転され又は反転されていない出力されるデータを
ラッチするステップと、 ラッチされているアドレスをインクリメント又はデクリ
メントして次のラッチされているアドレスを供給するス
テップと、 その次のラッチされているアドレスにより指定されてい
る記憶場所からデータを出力するステップと、 出力されるデータをラッチされているデータとビット毎
に比較するステップと、 その比較の結果に基づいて出力されるデータを選択的に
反転させ又は反転させないステップと、 その反転され又は反転されていない出力されるデータを
前記バスに出力するステップとを更に含むことを特徴と
する請求項１に記載の方法。 - 【請求項８】 前記アドレスを入力するステップは、 前記アドレスを受け取るステップと、 そのアドレスの少なくとも一部分が転送される前に反転
されたか否かを示す制御信号を受け取るステップと、 前記制御信号の状態に基づいて前記アドレスを選択的に
反転させ又は反転させないステップと、 前記アドレスをラッチするステップとを含むことを特徴
とする請求項１に記載の方法。 - 【請求項９】 前記電子システムは電池で給電されるシ
ステムであることを特徴とする請求項１に記載の方法。 - 【請求項１０】 前記電子システムは無線電話機である
ことを特徴とする請求項１に記載の方法。 - 【請求項１１】 マイクロプロセッサと、 メモリーと、 メモリー・アクセス・サイクルの第１部分の間はアドレ
スを転送し、前記メモリー・アクセス・サイクルの第２
部分の間はデータを転送する多重化アドレス／データ・
バス部分を有する、前記マイクロプロセッサを前記メモ
リーに結合するバスと、 前記バスに結合された電力節約回路とから成り、 前記電力節約回路は、メモリー・アクセス・サイクルの
前記第２部分の間に、前記メモリー・アクセス・サイク
ルの前記第１部分と前記第２部分との間で状態を変化さ
せる必要のある多重化アドレス／データ・バス信号ライ
ンの数を最小限にするために前記データを選択的に反転
させ又は反転させないようになっていることを特徴とす
る無線電話機。 - 【請求項１２】 前記電力節約回路は、 転送されるデータが反転されていることを示す第１状態
と転送されるデータが反転されていないことを示す第２
状態とを有する制御信号を作るための第１回路と、 前記制御信号を前記バスに送るための第２回路とから成
ることを特徴とする請求項１１に記載の無線電話機。 - 【請求項１３】 メモリー読み出しサイクルについて
は、前記電力節約回路は前記メモリーで動作することを
特徴とする請求項１１に記載の無線電話機。 - 【請求項１４】 メモリー書き込みサイクルについて
は、前記電力節約回路は前記マイクロプロセッサで動作
することを特徴とする請求項１１に記載の無線電話機。 - 【請求項１５】 前記電力節約回路は、 前記バスから受け取った読み出しアドレスをラッチし、
その読み出しアドレスを前記メモリーに対して適用する
ラッチと、 前記メモリーから出力されたデータを、ラッチされてい
るアドレスの少なくとも一部分とビット毎に比較する比
較器と、 所定数より多数のビットが等しくないか否かを判定する
ための手段と、 前記所定数より多数のビットが等しくないことに応答し
て、第１状態の制御信号を作って、出力されるデータを
前記バスに出力する前に反転させ、前記制御信号を前記
バスに出力する回路手段とを更に含んでおり、 前記回路手段は、前記所定数より少数のビットが等しく
ないことに応答して、第２状態の制御信号を作り、出力
されるデータを前記バスに出力し、前記制御信号を前記
バスに出力するようになっていることを特徴とする請求
項１１に記載の無線電話機。 - 【請求項１６】 前記電力節約回路は、 前記バスから受け取った読み出しアドレスをラッチし、
その読み出しアドレスを前記メモリーに対して適用する
ラッチと、 前記メモリーから出力されたデータを、ラッチされてい
るアドレスの少なくとも一部分とビット毎に比較する比
較器と、 所定数より多数のビットが等しくないか否かを判定する
ための手段と、 その比較の結果に基づいて、出力されるデータを選択的
に反転させ又は反転させず、その反転され又は反転され
ていない出力されるデータを前記バスに出力する回路手
段と、 その反転され又は反転されていない出力されたデータを
ラッチするためのラッチと、 ラッチされているアドレスをインクリメント又はデクリ
メントして次のラッチされているアドレスを供給して次
の記憶場所からの読み出しを行わせるための手段とを更
に含んでおり、 所定数より多数のビットが等しくないか否かを判定する
ための前記手段は、出力されるデータをラッチされてい
るデータとビット毎に比較するようになっており、 選択的に反転させ又は反転させないための前記手段は、
その比較の結果に基づいて動作することを特徴とする請
求項１１に記載の無線電話機。 - 【請求項１７】 前記アドレスをラッチするためのラッ
チを更に有し、 前記電力節約回路は、前記多重化アドレス／データ・バ
スに結合された第１入力と、前記バスから受信される制
御信号に結合される第２入力と、前記ラッチに結合され
た出力とを有する回路を更に含んでおり、前記回路は、
前記制御信号の状態に基づいて前記アドレスを選択的に
反転させ又は反転させないようになっていることを特徴
とする請求項１１に記載の無線電話機。 - 【請求項１８】 複数の端子を有する電子装置であっ
て、 前記端子は前記電子装置を前記電子装置の外側にあるバ
スに結合させるようになっており、前記電子装置は、作
動中に、前記バスを介して現在転送されつつある情報が
最後に転送された情報と現在転送されつつある情報との
間で状態を変化させる必要のあるバス信号ラインの数を
最小限にするために反転されているか否かを示すバス制
御信号に結合された更なる端子を有することを特徴とす
る電子装置。 - 【請求項１９】 前記電子装置はマイクロプロセッサか
ら成ることを特徴とする請求項１８に記載の電子装置。 - 【請求項２０】 前記電子装置はメモリー・アレイから
成ることを特徴とする請求項１８に記載の電子装置。 - 【請求項２１】 前記電子装置は、シリアル・バス又は
パラレル・バスのうちの一方に結合された周辺コントロ
ーラから成ることを特徴とする請求項１８に記載の電子
装置。 - 【請求項２２】 前記電子装置は直接メモリーアクセス
・コントローラから成ることを特徴とする請求項１８に
記載の電子装置。 - 【請求項２３】 前記バスは多重化アドレス／データ・
バスであることを特徴とする請求項１８に記載の電子装
置。 - 【請求項２４】 前記バスは専用データ／バスであるこ
とを特徴とする請求項１８に記載の電子装置。 - 【請求項２５】 メモリー・アレイと、バスを通して相
互に結合された装置とを有する電子システムの電力消費
量を減少させる方法であって、 バス・サイクルの第１部分の間に、前記バスを介して前
記装置から前記メモリー・アレイにアドレスを適用する
ステップと、 その適用されたアドレスに応答して、メモリー・アレイ
の複数の記憶場所から並列に読み出しを行って、前記メ
モリー・アレイの記憶場所から出力されたデータを複数
のラッチに蓄積するステップと、 前記バス・サイクルの第２部分の間に、その各ラッチか
ら前記バスの少なくとも一部分を介してデータを転送す
るステップと、 前記転送ステップの少なくとも一部分の前に、状態を変
化させる必要のあるバス信号ラインの数を最小限にする
ために、前記データを選択的に反転させ又は反転させな
いステップとから成ることを特徴とする方法。 - 【請求項２６】 前記選択的に反転させ又は反転させな
いステップは、 転送されるデータが反転されているか否かを示す第１状
態と、転送されるデータが反転されていないことを示す
第２状態とを有する制御信号を作るステップと、 その制御信号を前記バスに送るステップとを含むことを
特徴とする請求項２５に記載の方法。 - 【請求項２７】 前記転送するステップは、 転送されたデータと前記制御信号とを前記バスから受け
取るステップと、 前記制御信号の状態に応じてその受け取ったデータを反
転させ又は反転させないステップとを更に含むことを特
徴とする請求項２６に記載の方法。 - 【請求項２８】 前記アドレスを適用するステップは前
記アドレスをラッチするステップを含んでおり、 第１データを転送するステップは、 転送されるべきデータを、そのラッチされたアドレスの
少なくとも一部分とビット毎に比較するステップと、 その比較の結果に基づいて、出力されるデータを選択的
に反転させ又は反転させないステップとを含むことを特
徴とする請求項２５に記載の方法。 - 【請求項２９】 前記データを転送するステップの少な
くとも一部は、クロック信号の遷移に応答して実行され
ることを特徴とする請求項２５に記載の方法。
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| US08/867,295 | 1997-06-02 |
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| JPH1153169A true JPH1153169A (ja) | 1999-02-26 |
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