JPH07295948A - データバッファ - Google Patents
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- JPH07295948A JPH07295948A JP7085585A JP8558595A JPH07295948A JP H07295948 A JPH07295948 A JP H07295948A JP 7085585 A JP7085585 A JP 7085585A JP 8558595 A JP8558595 A JP 8558595A JP H07295948 A JPH07295948 A JP H07295948A
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- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
- H04W88/02—Terminal devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W52/00—Power management, e.g. TPC [Transmission Power Control], power saving or power classes
- H04W52/02—Power saving arrangements
- H04W52/0209—Power saving arrangements in terminal devices
- H04W52/0225—Power saving arrangements in terminal devices using monitoring of external events, e.g. the presence of a signal
- H04W52/0229—Power saving arrangements in terminal devices using monitoring of external events, e.g. the presence of a signal where the received signal is a wanted signal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Multi Processors (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【構成】 データバッファ装置（２３）は、通信するプ
ロセッサ（２１、２２）の間に配置される。少なくとも
１つのプロセッサは、バッテリで給電され、情報を処理
するのに必要とされないときには、スタンバイ状態に置
かれて、全体としての電力消費を低減できるようにされ
ている。このデータバッファ装置は、データ記憶場所
（３３、３６）及びこれらデータ記憶場所に対するデー
タ転送を行うためにそれらデータ記憶場所にアドレスす
るための手段（４２、４３）を含む。少なくとも１つの
プロセッサに割込みを行うようにする割込み信号を発生
する割込み手段（４２、Ｆ１、Ｆ２、Ｇ１）がさらに設
けられる。従って、割込み信号を受信する時、通信プロ
セッサは、そのスタンバイ状態から作動モードへと切り
換えられて、データ転送が行われる。データ転送は、両
方向において行われうるので、各バッファ手段には、各
割込み信号発生手段が設けられる。 【効果】 このデータバッファ装置は、電力消費を低減
でき、移動セルラー電話に使用され、制御器とデジタル
信号プロセッサとの間に配置されうる。
ロセッサ（２１、２２）の間に配置される。少なくとも
１つのプロセッサは、バッテリで給電され、情報を処理
するのに必要とされないときには、スタンバイ状態に置
かれて、全体としての電力消費を低減できるようにされ
ている。このデータバッファ装置は、データ記憶場所
（３３、３６）及びこれらデータ記憶場所に対するデー
タ転送を行うためにそれらデータ記憶場所にアドレスす
るための手段（４２、４３）を含む。少なくとも１つの
プロセッサに割込みを行うようにする割込み信号を発生
する割込み手段（４２、Ｆ１、Ｆ２、Ｇ１）がさらに設
けられる。従って、割込み信号を受信する時、通信プロ
セッサは、そのスタンバイ状態から作動モードへと切り
換えられて、データ転送が行われる。データ転送は、両
方向において行われうるので、各バッファ手段には、各
割込み信号発生手段が設けられる。 【効果】 このデータバッファ装置は、電力消費を低減
でき、移動セルラー電話に使用され、制御器とデジタル
信号プロセッサとの間に配置されうる。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１つのプロ
セッサがバッテリにて給電されるもので、必要のないと
きに電力消費を低減させるようにスタンバイ状態に置か
れるように構成されているような通信プロセッサの間に
配置されうるデータバッファ装置に関するものである。
セッサがバッテリにて給電されるもので、必要のないと
きに電力消費を低減させるようにスタンバイ状態に置か
れるように構成されているような通信プロセッサの間に
配置されうるデータバッファ装置に関するものである。
【０００２】
【従来の技術】データ処理装置はますますより小型なも
のとされる傾向にあるので、携帯用装置に、ますますよ
り複雑で精巧な機能を備えるさせることが可能である。
“ラップトップ”および“パームトップ”としてよく市
販されている通常のコンピュータシステムに加えて、伝
統的にその性格上携帯用とされるその他の装置がデジタ
ル処理技術を利用する場合が増えてきている。したがっ
て、新しく出現してきた移動セルラー電話は、制御環境
内におけるデジタル信号処理に加えて、音声信号の送信
および受信のためにデジタルコーディングを利用してい
る。
のとされる傾向にあるので、携帯用装置に、ますますよ
り複雑で精巧な機能を備えるさせることが可能である。
“ラップトップ”および“パームトップ”としてよく市
販されている通常のコンピュータシステムに加えて、伝
統的にその性格上携帯用とされるその他の装置がデジタ
ル処理技術を利用する場合が増えてきている。したがっ
て、新しく出現してきた移動セルラー電話は、制御環境
内におけるデジタル信号処理に加えて、音声信号の送信
および受信のためにデジタルコーディングを利用してい
る。
【０００３】デジタル的に信号を操作することにより多
くの利点が得られるのであるが、この種のデジタル処理
は、アナログ処理に比較すると、電力需要が増大する傾
向があるという点で欠点がある。明らかなことに、携帯
用装置においては、電力は、バッテリパックから供給さ
れており、所定のサイズのバッテリについて言えば、電
力需要を低減するような方策をとれば、作動時間を増大
させることができることになる。
くの利点が得られるのであるが、この種のデジタル処理
は、アナログ処理に比較すると、電力需要が増大する傾
向があるという点で欠点がある。明らかなことに、携帯
用装置においては、電力は、バッテリパックから供給さ
れており、所定のサイズのバッテリについて言えば、電
力需要を低減するような方策をとれば、作動時間を増大
させることができることになる。
【０００４】データ処理の環境においては、特に、バッ
テリの如き局部電力供給装置から電力が供給されるとき
には、それらのプロセッサがあるデータ処理機能を行う
ために実際には必要とされていないときに、それらプロ
セッサを不作動としまたは消勢させることにより、需要
電力を低減させるようにすることは知られている。しか
し、当然のことながら、プロセッサは必要とされるとき
には再作動されて、処理動作を行う必要があるときにス
タンバイ状態のままでないようにするための方策がとら
れなければならない。
テリの如き局部電力供給装置から電力が供給されるとき
には、それらのプロセッサがあるデータ処理機能を行う
ために実際には必要とされていないときに、それらプロ
セッサを不作動としまたは消勢させることにより、需要
電力を低減させるようにすることは知られている。しか
し、当然のことながら、プロセッサは必要とされるとき
には再作動されて、処理動作を行う必要があるときにス
タンバイ状態のままでないようにするための方策がとら
れなければならない。
【０００５】
【発明が解決しようとする課題】この種の問題は、第１
のプロセッサが第２のプロセッサと通信することが必要
とされるときに生ずる。セルラー移動電話においては、
第１のプロセッサは、制御機能を果たすために設けら
れ、第２のプロセッサは、特に、音声信号の処理に関連
して、データ信号処理を行うために設けられる。これら
のプロセッサは、共に、バッテリから相当量の電力を消
費し、したがって、情報を処理するのに必要とされてい
ないときには、それらプロセッサをスタンバイ状態にし
ておくのが望ましい。しかしながら、これらのプロセッ
サは、他方のプロセッサから情報を受信したり、また
は、他方のプロセッサへ情報を送信したりする必要があ
るときには、それらのスタンバイ状態にないようにする
ことも必須のことである。
のプロセッサが第２のプロセッサと通信することが必要
とされるときに生ずる。セルラー移動電話においては、
第１のプロセッサは、制御機能を果たすために設けら
れ、第２のプロセッサは、特に、音声信号の処理に関連
して、データ信号処理を行うために設けられる。これら
のプロセッサは、共に、バッテリから相当量の電力を消
費し、したがって、情報を処理するのに必要とされてい
ないときには、それらプロセッサをスタンバイ状態にし
ておくのが望ましい。しかしながら、これらのプロセッ
サは、他方のプロセッサから情報を受信したり、また
は、他方のプロセッサへ情報を送信したりする必要があ
るときには、それらのスタンバイ状態にないようにする
ことも必須のことである。
【０００６】
【課題を解決するための手段】本発明の一つの特徴によ
れば、プロセッサの間に配置されてそれらプロセッサ間
の通信手段となるデータバッファ装置であって、データ
記憶場所と、該データ記憶場所が読み出されるべきデー
タをそこに記憶しているか否か、または、それらデータ
記憶場所がデータをそこに書き込むのに使用できるか否
かを指示するレジスタと、前記データ記憶場所が受信プ
ロセッサによって読み取られるべきデータを含むことを
前記レジスタが指示するようにセットされるときに、そ
の受信プロセッサへの割込み信号を発生するように構成
された割込み発生手段とを備えるデータバッファ装置が
提供される。
れば、プロセッサの間に配置されてそれらプロセッサ間
の通信手段となるデータバッファ装置であって、データ
記憶場所と、該データ記憶場所が読み出されるべきデー
タをそこに記憶しているか否か、または、それらデータ
記憶場所がデータをそこに書き込むのに使用できるか否
かを指示するレジスタと、前記データ記憶場所が受信プ
ロセッサによって読み取られるべきデータを含むことを
前記レジスタが指示するようにセットされるときに、そ
の受信プロセッサへの割込み信号を発生するように構成
された割込み発生手段とを備えるデータバッファ装置が
提供される。
【０００７】好ましい実施態様においては、また、新し
いデータが前記データ記憶場所へ書き込まれうることを
指示するように前記レジスタがリセットされるときに、
送信プロセッサへの割込み信号を供給するように割込み
発生手段が設けられる。
いデータが前記データ記憶場所へ書き込まれうることを
指示するように前記レジスタがリセットされるときに、
送信プロセッサへの割込み信号を供給するように割込み
発生手段が設けられる。
【０００８】好ましくは、第１のプロセッサから第２の
プロセッサへとデータを転送するために、第１の組の記
憶場所が設けられ、前記第２のプロセッサから前記第１
のプロセッサへの転送を行うために、第２の組の記憶場
所が設けられる。
プロセッサへとデータを転送するために、第１の組の記
憶場所が設けられ、前記第２のプロセッサから前記第１
のプロセッサへの転送を行うために、第２の組の記憶場
所が設けられる。
【０００９】
【実施例】次に、添付図面に基づいて、本発明の実施例
について、本発明をより詳細に説明する。
について、本発明をより詳細に説明する。
【００１０】図１には、送話マイクロフォン１５と、受
話拡声器１６とを有した移動電話が示されている。電話
番号をダイヤルしたり、＊印ボタンや＃印ボタンを使用
して補足的な電話サービスを行えるようにする通常の信
号ボタン１７が設けられている。液晶ディスプレイ１８
は、オペレータに対する可視表示を与え、通常の電話操
作を容易にすることに加えて、オペレータがその他の諸
操作を選択する上で助けとなるようにする。
話拡声器１６とを有した移動電話が示されている。電話
番号をダイヤルしたり、＊印ボタンや＃印ボタンを使用
して補足的な電話サービスを行えるようにする通常の信
号ボタン１７が設けられている。液晶ディスプレイ１８
は、オペレータに対する可視表示を与え、通常の電話操
作を容易にすることに加えて、オペレータがその他の諸
操作を選択する上で助けとなるようにする。
【００１１】動作において、図１に示した電話は、デジ
タルコーディング技術を使用して基地局との通信を容易
とするために、相当程度のデータ処理を行う。
タルコーディング技術を使用して基地局との通信を容易
とするために、相当程度のデータ処理を行う。
【００１２】図１に示した電話によって行われる処理の
すべては、局部バッテリパック１９を用いて給電され
る。この局部バッテリパック１９には、通常、再充電し
てからまた再充電するまでの間において、数時間にわた
って完全動作状態にて電話に給電するに十分なエネルギ
が与えられている。
すべては、局部バッテリパック１９を用いて給電され
る。この局部バッテリパック１９には、通常、再充電し
てからまた再充電するまでの間において、数時間にわた
って完全動作状態にて電話に給電するに十分なエネルギ
が与えられている。
【００１３】当然のことながら、信号を受信するとき
に、アナログ音声信号をデジタルエンコード信号へと変
換し且つその逆の変換を行うには、相当の処理オーバー
ヘッドが必要とされる。音声信号の処理は、図１に示し
た電話ハウジング内の専用デジタル信号プロセッサを使
用して行われる。同様に、相当程度の制御および信号送
信が必要とされ、電話内で制御機能を行えるようにする
専用マイクロコンピュータ制御ユニットが設けられる。
したがって、ある範囲までは、これらの処理区分の各々
は別々のままで、各々がその通信環境内において特定の
タスクに割り当てられている。しかしながら、場合によ
っては、マイクロコンピュータ制御ユニットがデジタル
信号プロセッサと通信することも必要である。
に、アナログ音声信号をデジタルエンコード信号へと変
換し且つその逆の変換を行うには、相当の処理オーバー
ヘッドが必要とされる。音声信号の処理は、図１に示し
た電話ハウジング内の専用デジタル信号プロセッサを使
用して行われる。同様に、相当程度の制御および信号送
信が必要とされ、電話内で制御機能を行えるようにする
専用マイクロコンピュータ制御ユニットが設けられる。
したがって、ある範囲までは、これらの処理区分の各々
は別々のままで、各々がその通信環境内において特定の
タスクに割り当てられている。しかしながら、場合によ
っては、マイクロコンピュータ制御ユニットがデジタル
信号プロセッサと通信することも必要である。
【００１４】実際に、デジタル信号プロセッサは、マイ
クロコンピュータ制御ユニットよりもはるかに速い速度
で動作する傾向にあり、その制御ユニットをスタンバイ
状態に実効的において、その次のタスクを開始する前に
デジタル信号プロセッサによって処理されるべきデータ
を待つようにさせることにより、電力節約をなすことが
できる。しかしながら、スタンバイ状態に一度置かれる
ときには、そのデジタル信号プロセッサとのデータ転送
を行う前に、それを動作状態へと戻すための動作がなさ
れねばならないという問題が生ずる。その上、通信が行
われる前に、そのマイクロコンピュータ制御ユニットが
通信のために適当な状態にあるようにさせるような付加
的なタスクをそのデジタル信号プロセッサに課するのは
望ましいことではない。
クロコンピュータ制御ユニットよりもはるかに速い速度
で動作する傾向にあり、その制御ユニットをスタンバイ
状態に実効的において、その次のタスクを開始する前に
デジタル信号プロセッサによって処理されるべきデータ
を待つようにさせることにより、電力節約をなすことが
できる。しかしながら、スタンバイ状態に一度置かれる
ときには、そのデジタル信号プロセッサとのデータ転送
を行う前に、それを動作状態へと戻すための動作がなさ
れねばならないという問題が生ずる。その上、通信が行
われる前に、そのマイクロコンピュータ制御ユニットが
通信のために適当な状態にあるようにさせるような付加
的なタスクをそのデジタル信号プロセッサに課するのは
望ましいことではない。
【００１５】図１に示した電話の概略ブロック図を図２
に示している。送話器１５および受話器１６は、デジタ
ル処理サブシステム２１と通信する。サブシステム２１
は、ＡＴ＆Ｔによって供給されるＤＳＰ１６１６の如き
通常のデジタル信号プロセッサを含む。
に示している。送話器１５および受話器１６は、デジタ
ル処理サブシステム２１と通信する。サブシステム２１
は、ＡＴ＆Ｔによって供給されるＤＳＰ１６１６の如き
通常のデジタル信号プロセッサを含む。
【００１６】キー１７を押し下げることに応答して発生
される信号は、マイクロ制御ユニットサブシステム２２
に供給されるような信号を発生する。このマイクロ制御
ユニットサブシステム２２は、日立によって適用される
Ｈ８／５３６の如き通常のマイクロプロセッサを含む。
さらに、そのマイクロ制御ユニットサブシステムは、デ
ィスプレイ装置１８へ信号を供給するようにも構成され
ている。データ信号処理サブシステム２１とマイクロ制
御ユニットサブシステム２２との間のデータ転送を行う
ための回路を含む専用集積回路２３によって、付加的な
機能が与えられる。この専用集積回路２３は、また、無
線装置２４に対するインターフェイスを与える。この無
線装置２４は、アンテナ２５への送信信号を変調し且つ
そのアンテナからの受信信号を復調するように構成され
ている。
される信号は、マイクロ制御ユニットサブシステム２２
に供給されるような信号を発生する。このマイクロ制御
ユニットサブシステム２２は、日立によって適用される
Ｈ８／５３６の如き通常のマイクロプロセッサを含む。
さらに、そのマイクロ制御ユニットサブシステムは、デ
ィスプレイ装置１８へ信号を供給するようにも構成され
ている。データ信号処理サブシステム２１とマイクロ制
御ユニットサブシステム２２との間のデータ転送を行う
ための回路を含む専用集積回路２３によって、付加的な
機能が与えられる。この専用集積回路２３は、また、無
線装置２４に対するインターフェイスを与える。この無
線装置２４は、アンテナ２５への送信信号を変調し且つ
そのアンテナからの受信信号を復調するように構成され
ている。
【００１７】デジタル信号処理サブシステム２１とマイ
クロ制御ユニットサブシステム２２との間での信号転送
を行うための専用集積回路２３の部分は、図３に詳細に
示されている。集積回路２３は、デジタル信号処理サブ
システム２１のバスライン３１に接続され且つマイクロ
制御ユニットサブシステム２２のバスライン３２に接続
されている。デジタル信号処理サブシステムからマイク
ロ制御ユニットサブシステムへのデータの転送を行うた
めに、データは、制御回路３４の制御の下に、ランダム
アクセスメモリ装置３３の形の記憶場所へと書き込まれ
る。データがランダムアクセスメモリ装置３３へ書き込
まれた後には、そのデータは、再び、制御回路３４の制
御の下に、マイクロ制御ユニットサブシステム２２によ
って読み出されうる。
クロ制御ユニットサブシステム２２との間での信号転送
を行うための専用集積回路２３の部分は、図３に詳細に
示されている。集積回路２３は、デジタル信号処理サブ
システム２１のバスライン３１に接続され且つマイクロ
制御ユニットサブシステム２２のバスライン３２に接続
されている。デジタル信号処理サブシステムからマイク
ロ制御ユニットサブシステムへのデータの転送を行うた
めに、データは、制御回路３４の制御の下に、ランダム
アクセスメモリ装置３３の形の記憶場所へと書き込まれ
る。データがランダムアクセスメモリ装置３３へ書き込
まれた後には、そのデータは、再び、制御回路３４の制
御の下に、マイクロ制御ユニットサブシステム２２によ
って読み出されうる。
【００１８】マイクロ制御ユニットサブシステム２２か
らデジタル信号処理サブシステム２１への転送を行うた
めに、同様の構成がとられている。したがって、制御回
路３５の制御の下に、データは、記憶場所３６へと書き
込まれ、その後は、再び、制御回路２１の制御の下に、
データは、各バスライン３１によって、記憶場所３６か
らデジタル信号処理サブシステム２１へと読み出され
る。
らデジタル信号処理サブシステム２１への転送を行うた
めに、同様の構成がとられている。したがって、制御回
路３５の制御の下に、データは、記憶場所３６へと書き
込まれ、その後は、再び、制御回路２１の制御の下に、
データは、各バスライン３１によって、記憶場所３６か
らデジタル信号処理サブシステム２１へと読み出され
る。
【００１９】デジタル信号処理サブシステム２１とマイ
クロ制御ユニットサブシステム２２との間の送信は、６
８個の８ビットバイトのブロックにて行われ、１０ミリ
秒毎に送信が行われる傾向にある。その他の処理機能を
行う必要にもかかわらず、デジタル信号処理サブシステ
ム２１およびマイクロ制御ユニットサブシステム２２
は、互いに通信する必要のないときには、不作動スタン
バイ状態に置かれ、バッテリ電力を節約する。
クロ制御ユニットサブシステム２２との間の送信は、６
８個の８ビットバイトのブロックにて行われ、１０ミリ
秒毎に送信が行われる傾向にある。その他の処理機能を
行う必要にもかかわらず、デジタル信号処理サブシステ
ム２１およびマイクロ制御ユニットサブシステム２２
は、互いに通信する必要のないときには、不作動スタン
バイ状態に置かれ、バッテリ電力を節約する。
【００２０】したがって、専用集積回路２３は、実効的
に、第１のプロセッサ２１と第２のプロセッサ２２との
間に配置されたバッファ装置として作用する。バッファ
装置は、第１のプロセッサから第２のプロセッサへのデ
ータ転送のためのメモリ装置３３の形のデータ記憶場所
と、第２のプロセッサから第１のプロセッサへの転送の
ためのメモリ装置３６の形の記憶場所とを含む。転送
は、制御回路３４の制御の下で、行われる。制御回路３
４は、各データ記憶場所が読み出されて第２のプロセッ
サ２２へと供給されるべきデータを記憶しているか否か
を指示するレジスタを含む。また、レジスタは、第１の
プロセッサ２２からデータを書き込むために各記憶場所
が使用できるか否かを指示する。さらに、制御回路３４
は、また、記憶場所が受信プロセッサによって読み出さ
れるべきデータを含むことを指示するようにレジスタが
セットされたときに、その第２の受信プロセッサ２２へ
割込み信号を供給するように構成された割込み信号発生
手段を含む。その上、制御回路３４は、また、データを
書き込むのに記憶場所が使用しうることを指示するよう
にレジスタがリセットされるとき、送信プロセッサ２１
へ割込み信号を発生するように構成された割込み発生手
段を含む。
に、第１のプロセッサ２１と第２のプロセッサ２２との
間に配置されたバッファ装置として作用する。バッファ
装置は、第１のプロセッサから第２のプロセッサへのデ
ータ転送のためのメモリ装置３３の形のデータ記憶場所
と、第２のプロセッサから第１のプロセッサへの転送の
ためのメモリ装置３６の形の記憶場所とを含む。転送
は、制御回路３４の制御の下で、行われる。制御回路３
４は、各データ記憶場所が読み出されて第２のプロセッ
サ２２へと供給されるべきデータを記憶しているか否か
を指示するレジスタを含む。また、レジスタは、第１の
プロセッサ２２からデータを書き込むために各記憶場所
が使用できるか否かを指示する。さらに、制御回路３４
は、また、記憶場所が受信プロセッサによって読み出さ
れるべきデータを含むことを指示するようにレジスタが
セットされたときに、その第２の受信プロセッサ２２へ
割込み信号を供給するように構成された割込み信号発生
手段を含む。その上、制御回路３４は、また、データを
書き込むのに記憶場所が使用しうることを指示するよう
にレジスタがリセットされるとき、送信プロセッサ２１
へ割込み信号を発生するように構成された割込み発生手
段を含む。
【００２１】バッファは、メイルボックスと称されう
る。何故ならば、バッファは、どちらか一方のプロセッ
サがデータをそこへ書込みまたはそこから読み出してい
る間、他方のプロセッサをスタンバイ状態またはスリー
プモードのままとするようにするからである。データが
メイルボックスから読み出されたときには、割込み信号
が送信プロセッサへ供給され、そのプロセッサに次のメ
ッセージを送信させるように実効的に命令する。同様
に、データがメイルボックスに書き込まれたときには、
受信プロセッサに割込み信号が送られて、読み出しを待
っている完全なメッセージが存在することの指示がなさ
れる。
る。何故ならば、バッファは、どちらか一方のプロセッ
サがデータをそこへ書込みまたはそこから読み出してい
る間、他方のプロセッサをスタンバイ状態またはスリー
プモードのままとするようにするからである。データが
メイルボックスから読み出されたときには、割込み信号
が送信プロセッサへ供給され、そのプロセッサに次のメ
ッセージを送信させるように実効的に命令する。同様
に、データがメイルボックスに書き込まれたときには、
受信プロセッサに割込み信号が送られて、読み出しを待
っている完全なメッセージが存在することの指示がなさ
れる。
【００２２】制御回路３４または制御回路３５の如き制
御回路は、図４に詳細に示されている。この制御回路
は、各記憶場所が送信プロセッサから受信されたデータ
で一杯であるときにセットされるＡ−Ｂ全レジスタとし
て示されたレジスタ４１を含む。したがって、図４に示
す装置が制御回路３４を表すときには、デジタル信号処
理サブシステム２１は、プロセッサＡとなり、マイクロ
制御ユニットサブシステム２２は、プロセッサＢとな
る。同様に、制御回路３５を表すときには、それらの役
割は逆転され、プロセッサＡがマイクロ制御ユニットサ
ブユニット２２となり、プロセッサＢがデジタル信号処
理サブシステム２１となる。
御回路は、図４に詳細に示されている。この制御回路
は、各記憶場所が送信プロセッサから受信されたデータ
で一杯であるときにセットされるＡ−Ｂ全レジスタとし
て示されたレジスタ４１を含む。したがって、図４に示
す装置が制御回路３４を表すときには、デジタル信号処
理サブシステム２１は、プロセッサＡとなり、マイクロ
制御ユニットサブシステム２２は、プロセッサＢとな
る。同様に、制御回路３５を表すときには、それらの役
割は逆転され、プロセッサＡがマイクロ制御ユニットサ
ブユニット２２となり、プロセッサＢがデジタル信号処
理サブシステム２１となる。
【００２３】図４に示した回路は、プロセッサＡからプ
ロセッサＢへデータを転送するように構成されている。
プロセッサＡは、そのアドレスバスAdd に特定のアドレ
スを出すことによって、Ａ−Ｂ全レジスタ４１にアドレ
スすることができる。アドレスバスに出されたその特定
のアドレスは、アドレスデコードロジック４２によって
解釈される。アドレスデコードロジック４２に供給され
たその特定のアドレスに応答して、ＷＳライン４４の信
号が低（“０”）にセットされているならば、レジスタ
４１に記憶されたデータビットレベルがプロセッサＡの
ＤＡＴＡラインに供給されて、そのバッファが一杯であ
り、レジスタが論理１にセットされているか、または、
バッファが空であり、レジスタ４１が論理０にセットさ
れていることをプロセッサＡに知らせる。
ロセッサＢへデータを転送するように構成されている。
プロセッサＡは、そのアドレスバスAdd に特定のアドレ
スを出すことによって、Ａ−Ｂ全レジスタ４１にアドレ
スすることができる。アドレスバスに出されたその特定
のアドレスは、アドレスデコードロジック４２によって
解釈される。アドレスデコードロジック４２に供給され
たその特定のアドレスに応答して、ＷＳライン４４の信
号が低（“０”）にセットされているならば、レジスタ
４１に記憶されたデータビットレベルがプロセッサＡの
ＤＡＴＡラインに供給されて、そのバッファが一杯であ
り、レジスタが論理１にセットされているか、または、
バッファが空であり、レジスタ４１が論理０にセットさ
れていることをプロセッサＡに知らせる。
【００２４】論理レベル０がレジスタ４１の質問時にプ
ロセッサＡに戻されるならば、プロセッサＡは、それに
論理１を書き込むことによってそのレジスタをセットす
る。
ロセッサＡに戻されるならば、プロセッサＡは、それに
論理１を書き込むことによってそのレジスタをセットす
る。
【００２５】プロセッサＡによってレジスタ４１に書き
込まれる値は、ゲートＧ１に関連して２つのフリップフ
ロップＦ１およびＦ２によって集積回路２３のシステム
クロックに再同期化される。したがって、ゲートＧ１
は、第１の非反転入力が論理レベル１であり、第２の反
転入力が論理レベル０であるとき、論理レベル１の出力
を与える。ゲートＧ１は、レジスタ４１がセットされた
後すぐに、１つのシステムクロックサイクルの間、
“高”であるパルスを発生する。
込まれる値は、ゲートＧ１に関連して２つのフリップフ
ロップＦ１およびＦ２によって集積回路２３のシステム
クロックに再同期化される。したがって、ゲートＧ１
は、第１の非反転入力が論理レベル１であり、第２の反
転入力が論理レベル０であるとき、論理レベル１の出力
を与える。ゲートＧ１は、レジスタ４１がセットされた
後すぐに、１つのシステムクロックサイクルの間、
“高”であるパルスを発生する。
【００２６】ゲートＧ１によって発生されるパルスは、
プロセッサＢに割込みを与える。プロセッサＢは、電力
を節約するように、スリープ状態に置かれていたかもし
れない。したがって、プロセッサＢは、割込み信号を受
信するとき、そのスリープ状態を中断し、サブルーチン
を呼び出し、記憶場所からのデータの読み出しを行うよ
うに、構成されている。
プロセッサＢに割込みを与える。プロセッサＢは、電力
を節約するように、スリープ状態に置かれていたかもし
れない。したがって、プロセッサＢは、割込み信号を受
信するとき、そのスリープ状態を中断し、サブルーチン
を呼び出し、記憶場所からのデータの読み出しを行うよ
うに、構成されている。
【００２７】データが記憶場所から読み出されたとき、
プロセッサＢは、アドレスデコードロジック４３によっ
てデコードされる特定のアドレスを出すことによって、
Ａ−Ｂ全レジスタ４１をリセットさせる。アドレスされ
ているロジック４３に応答して、ＷＳライン４５の信号
が高（“１”）にセットされているならば、ゲートＧ２
は、非同期的にレジスタ４１をリセットするリセットパ
ルスを発生する。これにより、再び、レジスタ４１内に
記憶された論理レベル、この場合には、論理レベル０
が、フリップフロップＦ１およびＦ２を通して伝播させ
られる。この結果として、ゲートＧ３は、１つのシステ
ムクロックサイクルの間、高であるパルスを発生する。
このパルスは、プロセッサＢがメイルボックスからデー
タを読み出すのを待っている間スリープ状態に置かれて
いたかもしれないプロセッサＡに割込みをかける。
プロセッサＢは、アドレスデコードロジック４３によっ
てデコードされる特定のアドレスを出すことによって、
Ａ−Ｂ全レジスタ４１をリセットさせる。アドレスされ
ているロジック４３に応答して、ＷＳライン４５の信号
が高（“１”）にセットされているならば、ゲートＧ２
は、非同期的にレジスタ４１をリセットするリセットパ
ルスを発生する。これにより、再び、レジスタ４１内に
記憶された論理レベル、この場合には、論理レベル０
が、フリップフロップＦ１およびＦ２を通して伝播させ
られる。この結果として、ゲートＧ３は、１つのシステ
ムクロックサイクルの間、高であるパルスを発生する。
このパルスは、プロセッサＢがメイルボックスからデー
タを読み出すのを待っている間スリープ状態に置かれて
いたかもしれないプロセッサＡに割込みをかける。
【００２８】プロセッサＡが書き込みをしているとき、
ゲートＧ４からの出力は、論理０にセットされ、したが
って、ゲートＤ１は、そのプロセッサに対してデータバ
スを駆動しない。同様に、プロセッサＢが書き込んでい
るときは、ゲートＧ５の出力は、論理レベル０であり、
ラインＤ２は、プロセッサＢに対してデータバスを駆動
しない。
ゲートＧ４からの出力は、論理０にセットされ、したが
って、ゲートＤ１は、そのプロセッサに対してデータバ
スを駆動しない。同様に、プロセッサＢが書き込んでい
るときは、ゲートＧ５の出力は、論理レベル０であり、
ラインＤ２は、プロセッサＢに対してデータバスを駆動
しない。
【００２９】理論的には、どちらのプロセッサも任意の
時点でＡ−Ｂ全レジスタ４１を読み出すような場合があ
りうる。これらプロセッサは、各プログラム内に例外条
件を置いておくことにより、特定の時間にそのレジスタ
にアクセスすることが阻止され、デッドロック状態を避
けることができるようになっている。
時点でＡ−Ｂ全レジスタ４１を読み出すような場合があ
りうる。これらプロセッサは、各プログラム内に例外条
件を置いておくことにより、特定の時間にそのレジスタ
にアクセスすることが阻止され、デッドロック状態を避
けることができるようになっている。
【図１】出力拡声器、入力マイクロフォン、メニューデ
ィスプレイおよびバッテリパックを有した移動電話を示
す図である。
ィスプレイおよびバッテリパックを有した移動電話を示
す図である。
【図２】デジタル信号処理サブシステム、マイクロ制御
ユニットサブシステムおよびこれらサブシステムの間か
らのデータ転送を行う専用集積回路を含む図１に示した
電話の概略ブロック図である。
ユニットサブシステムおよびこれらサブシステムの間か
らのデータ転送を行う専用集積回路を含む図１に示した
電話の概略ブロック図である。
【図３】ランダムアクセスメモリ装置および制御回路を
含む図２に示した専用集積回路の詳細図である。
含む図２に示した専用集積回路の詳細図である。
【図４】図３に示した型の制御回路の詳細図である。
１５ 送話マイクロフォン １６ 受話拡声器 １７ 信号ボタン １８ ディスプレイ １９ 局部バッテリパック ２１ デジタル信号処理サブシステム（第１のプロセッ
サ） ２２ マイクロ制御ユニットサブシステム（第２のプロ
セッサ） ２３ 専用集積回路 ２４ 無線装置 ２５ アンテナ ３１ バスライン ３２ バスライン ３３ ランダムアクセスメモリ装置 ３４ 制御回路 ３５ 制御回路 ３６ ランダムアクセスメモリ装置 ４１ Ａ−Ｂ全レジスタ ４２ アドレスデコードロジック ４３ アドレスデコードロジック
サ） ２２ マイクロ制御ユニットサブシステム（第２のプロ
セッサ） ２３ 専用集積回路 ２４ 無線装置 ２５ アンテナ ３１ バスライン ３２ バスライン ３３ ランダムアクセスメモリ装置 ３４ 制御回路 ３５ 制御回路 ３６ ランダムアクセスメモリ装置 ４１ Ａ−Ｂ全レジスタ ４２ アドレスデコードロジック ４３ アドレスデコードロジック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガイ アレクサンダー フーカー イギリス サリー ジーユー15 ２エスピ ー キャンバーリー パーク ロード コ ンプトン ガーデンス ４
Claims (11)
- 【請求項１】 プロセッサの間に配置されてそれらプロ
セッサの間に通信手段を与えるデータバッファ装置にお
いて、データ記憶場所（３３、３６）と、該データ記憶
場所が読み出されるべきデータをそこに記憶しているか
否か、または、該データ記憶場所がそこへデータを書き
込むために使用しうるか否かを指示するレジスタ（４
１）と、前記データ記憶場所が受信プロセッサによって
読み出されるデータを含むことを前記レジスタが指示す
るようにセットされているときに、その受信プロセッサ
に割込み信号を供給するように構成された割込み発生手
段（４２、Ｆ１、Ｆ２、Ｇ１）とを備えることを特徴と
するデータバッファ装置。 - 【請求項２】 前記データ記憶場所が読み出されたこと
を指示するように前記レジスタがリセットされたとき、
送信プロセッサへ割込み信号を供給するように構成され
た割込み発生手段（４３、Ｇ２）を含む請求項１記載の
装置。 - 【請求項３】 前記データ記憶場所は、第１のプロセッ
サから第２のプロセッサへと転送されるデータを記憶す
るための第１の組の記憶場所と、前記第２のプロセッサ
から前記第１のプロセッサへと転送されるデータを記憶
するための第２の組の記憶場所とを含む請求項１または
２記載の装置。 - 【請求項４】 前記各組の記憶場所は、各レジスタと、
各割込み発生手段とを有する請求項３記載の装置。 - 【請求項５】 前記受信プロセッサは、スタンバイ状態
に置かれるように構成されており、該プロセッサは、割
込み信号を受信するとき、前記スタンバイ状態を中断す
るようにされている請求項１から４のうちのいずれに記
載の装置。 - 【請求項６】 前記受信プロセッサは、バッテリで作動
させられる請求項５記載の装置。 - 【請求項７】 前記送信プロセッサは、スタンバイ状態
に入るように構成されており、且つ、割込み信号を受信
するとき、前記スタンバイ状態を中断するように構成さ
れている請求項１から６のうちのいずれかに記載の装
置。 - 【請求項８】 前記送信プロセッサは、バッテリで作動
させられる請求項７記載の装置。 - 【請求項９】 データは、６８バイトを単位として転送
される請求項１から８のうちのいずれかに記載の装置。 - 【請求項１０】 前記第１のプロセッサは、信号処理ユ
ニットである請求項１から９のうちのいずれかに記載の
装置。 - 【請求項１１】 前記第２のプロセッサは、マイクロ制
御ユニットである請求項１から１０のうちのいずれかに
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9407232:9 | 1994-04-12 | ||
| GB9407232A GB2289146B (en) | 1994-04-12 | 1994-04-12 | Buffering data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07295948A true JPH07295948A (ja) | 1995-11-10 |
| JP3558404B2 JP3558404B2 (ja) | 2004-08-25 |
Family
ID=10753421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08558595A Expired - Lifetime JP3558404B2 (ja) | 1994-04-12 | 1995-04-11 | データバッファ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0677974B1 (ja) |
| JP (1) | JP3558404B2 (ja) |
| DE (1) | DE69534307T2 (ja) |
| GB (1) | GB2289146B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2317788B (en) * | 1996-09-26 | 2001-08-01 | Nokia Mobile Phones Ltd | Communication device |
| DE19820162A1 (de) * | 1998-05-05 | 1999-11-11 | Klaus Ertmer | Funktelekommunikationssystem und Verfahren zur Informationsspeicherung in einem Telekommunikationssystem |
| GB2349545A (en) | 1999-04-26 | 2000-11-01 | Nokia Mobile Phones Ltd | Terminal for providing an application using a browser |
| TW495735B (en) | 1999-07-28 | 2002-07-21 | Yamaha Corp | Audio controller and the portable terminal and system using the same |
| FR2833448B1 (fr) * | 2001-12-06 | 2004-02-27 | Cit Alcatel | Optimisation de la consommation d'une puce auxiliaire multimedia dans un terminal de la radiocommunication mobile |
| WO2003100632A2 (en) * | 2002-05-28 | 2003-12-04 | Sendo International Limited | Dual-processor based system and method of waking up components therein |
| DE102004047658B3 (de) | 2004-09-30 | 2005-08-25 | Infineon Technologies Ag | Verfahren zur Steuerung der Datenkommunikation zwischen einem ersten Prozessor und einem mit dem ersten Prozessor gekoppelten zweiten Prozessor sowie Zweiprozessoranordnung und mobiles Funkkommunikationsgerät |
| JP2008263281A (ja) * | 2007-04-10 | 2008-10-30 | Nippon Telegr & Teleph Corp <Ntt> | 通信端末間の省電力制御方法、省電力制御システムおよび通信端末 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2440058A1 (fr) * | 1978-10-27 | 1980-05-23 | Materiel Telephonique | Systeme de memoire tampon pour unite d'echange entre deux unites fonctionnelles et procede de mise en oeuvre |
| CA1266720A (en) * | 1985-09-27 | 1990-03-13 | Rasmus Nordby | Synchronizing system |
| EP0428771B1 (de) * | 1989-11-21 | 1995-02-01 | Deutsche ITT Industries GmbH | Zweiwege-Datenübergabe-Einrichtung |
| US5278956A (en) * | 1990-01-22 | 1994-01-11 | Vlsi Technology, Inc. | Variable sized FIFO memory and programmable trigger level therefor for use in a UART or the like |
| AU4534993A (en) * | 1992-06-12 | 1994-01-04 | Norand Corporation | Portable data processor which selectively activates and deactivates internal modular units and application processor to conserve power |
| US5487181A (en) * | 1992-10-28 | 1996-01-23 | Ericsson Ge Mobile Communications Inc. | Low power architecture for portable and mobile two-way radios |
-
1994
- 1994-04-12 GB GB9407232A patent/GB2289146B/en not_active Expired - Lifetime
-
1995
- 1995-04-11 JP JP08558595A patent/JP3558404B2/ja not_active Expired - Lifetime
- 1995-04-12 DE DE69534307T patent/DE69534307T2/de not_active Expired - Lifetime
- 1995-04-12 EP EP95302435A patent/EP0677974B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0677974A3 (en) | 1998-12-09 |
| GB2289146A (en) | 1995-11-08 |
| JP3558404B2 (ja) | 2004-08-25 |
| DE69534307T2 (de) | 2006-04-27 |
| GB2289146B (en) | 1998-09-09 |
| DE69534307D1 (de) | 2005-08-18 |
| EP0677974A2 (en) | 1995-10-18 |
| GB9407232D0 (en) | 1994-06-08 |
| EP0677974B1 (en) | 2005-07-13 |
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