DE10125393A1 - Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen Datenbus - Google Patents
Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen DatenbusInfo
- Publication number
- DE10125393A1 DE10125393A1 DE10125393A DE10125393A DE10125393A1 DE 10125393 A1 DE10125393 A1 DE 10125393A1 DE 10125393 A DE10125393 A DE 10125393A DE 10125393 A DE10125393 A DE 10125393A DE 10125393 A1 DE10125393 A1 DE 10125393A1
- Authority
- DE
- Germany
- Prior art keywords
- bit
- data
- integrated circuit
- transmission
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
Bei dem erfindungsgemäßen Verfahren werden zur Übertragung von Daten die für das Anlegen eines Datenworts durch einen eine integrierte Schaltung aufnehmenden Baustein an einen daran angeschlossenen Datenbus notwendigen Bitzustandswechsel berechnet und bei Überschreiten eines Schwellenwerts die das invertierte Datenwort repräsentierenden Bitzustände angelegt. Zusätzlich wird ein Steuerbit übertragen, das anzeigt, ob das invertierte Datenwort geschrieben wurde. Das Steuerbit kann dabei in-band oder über eine eigene Bitleitung übertragen werden. Der eine integrierte Schaltung aufnehmende Baustein ist mit Schaltelementen zur Realisierung der Funktionen für eine Invertierung des zu schreibenden Datenwortes nach Maßgabe der Anzahl der notwendigen Bizustandswechsel ausgestattet. Die Erfindung hat den Vorteil, dass die Anzahl der Bitzustandswechsel beim Anlegen von Daten signifikant reduziert und so das Senden von Daten energiesparend durchgeführt werden kann.
Description
Der Erfindungsgegenstand bezieht sich auf die Übertragung von
Daten zwischen eine integrierte Schaltung aufnehmenden Bau
steinen, die z. B. zur Realisierung von elektrischen Schal
tungsfunktionen in der Vermittlungstechnik verwendet werden
können.
Die Erfindung betrifft ein Verfahren zum energiesparenden
Senden von Daten mittels eines eine integrierte Schaltung
aufnehmenden Bausteins über einen daran angeschlossenen Da
tenbus und einen eine integrierte Schaltung aufnehmenden Bau
stein für energiesparendes Senden von Daten über einen daran
angeschlossenen Datenbus.
Von integrierte Schaltungen aufnehmenden Bausteinen - in der
Fachwelt meist mit englischsprachigen Ausdruck Integrated
Circuit oder dessen Abkürzung IC bezeichnet - werden in der
Regel Daten über externe Busverbindungen ausgetauscht. Beim
Austausch von Daten wird ein Großteil der zum Datenaustausch
verwendeten Energie beim Umladen von Bitleitungen des Busses
im Zuge des Anlegens neuer Datenworte dissipiert.
Der Erfindung liegt die Aufgabe zugrunde, den Energie
verbrauch beim Senden von Daten zwischen integrierte Schal
tungen aufnehmenden Bausteinen signifikant zu verringern.
Die Aufgabe wird durch ein Verfahren und einen eine integ
rierte Schaltung aufnehmenden Baustein entsprechend der An
sprüche 1 bzw. 9 jeweils durch deren kennzeichnende Teile ge
löst.
Bei dem erfindungsgemäßen Verfahren werden bei einem Schreib
vorgang eines Datenwortes vom eine integrierte Schaltung auf
nehmenden Baustein auf den daran angeschlossenen Datenbus die
momentanen Bitzustände des Datenbusses mit den das zu schrei
bende Datenwort repräsentierenden Bitzuständen verglichen.
Auf der Basis dieses Vergleichs wird die Anzahl der für den
Schreibvorgang notwendigen Bitzustandswechsel berechnet. Ab
hängig von der Anzahl der benötigten Bitzustandswechsel wird
dann ein Steuerbit gesetzt und nach Maßgabe dieses Steuerbit
das dem Schreibvorgang entsprechende Datenwort oder das in
vertierte Datenwort geschrieben. Das gesetzte Steuerbit wird
schließlich zum Senden auch auf dem Datenbus angelegt (An
spruch 1). Das erfindungsgemäße Verfahren erlaubt, entweder
das zu schreibende Datenwort oder das dazu invertierte Daten
wort nach Maßgabe der Anzahl der dafür notwendigen Bitzu
standswechsel der Bitleitungen des Datenbusses an den Daten
bus anzulegen. Ein ebenfalls an den Datenbus angelegtes Steu
erbit codiert dabei, ob das invertierte Datenwort angelegt
wurde. Das Verfahren hat den Vorteil, dass sich bei Schrei
benvorgängen von Datenworten durch das Schreiben des inver
tierten Datenwort die Anzahl der Bitzustandswechsel des Da
tenbusses und damit der Energieverbrauch reduzieren lässt.
Bei einer möglichen Ausgestaltung dieses Verfahrens werden
bei einem Schreibvorgang eines Datenwortes vom eine integ
rierte Schaltung aufnehmenden Baustein auf den daran ange
schlossenen Datenbus die Bitzustände des daran angeschlosse
nen Datenbusses mit den das zu schreibende Datenwort reprä
sentierenden Bitzuständen mittels der logischen Exklusiv-Oder
Funktion für jede Bitleitung des Datenbus verglichen. An
schließend werden die aus dem Exklusiv-Oder Vergleich resul
tierenden und das logische Ergebnis des Vergleichs repräsen
tierenden Bitzustände mittels einer Zähl-Funktion aufaddiert,
und die aufaddierten Bitzustände mittels einer Komparator-
Funktion mit einem Schwellenwert verglichen. Als Resultat des
Vergleichs des Schwellenwerts mit der Summe der addierten
Bitzuständen wird ein Bitzustand erzeugt, der den logischen
Wert 0 oder 1 repräsentiert und nach Maßgabe des das den lo
gischen Wert 0 oder 1 repräsentierende Bitzustands mittels
einer Multiplex-Funktion das zu schreibende Datenwort oder
das dazu invertierte Datenwort auf den Bitleitungen des Da
tenbusses angelegt (Anspruch 2). Durch die Verbindung eines
Exklusiv-Oder Vergleichs mit einer Zählfunktion lässt sich
die notwendige Schaltungslogik effizient realisieren. Zur Mi
nimierung der Umladeverluste empfiehlt es sich beim erfin
dungsgemäßen Verfahren dann das Steuerbit zu setzen und das
invertierte Datenwort zu schreiben, wenn die Anzahl der zum
Schreiben des Datenwortes benötigten Bitzustandswechsel beim
daran angeschlossenen Datenbus mehr als die Hälfte der Anzahl
der Bitzustände betragen würde (Anspruch 3).
Um einen Datenaustausch zwischen integrierte Schaltungen auf
nehmenden Bausteinen auf Grundlage des erfindungsgemäßen Ver
fahrens zu ermöglichen, kann bei der Übertragung von Daten
worten zwischen dem Schaltkreis und einem anderen Schaltkreis
das Steuerbit mitübertragen werden. Dann werden bei dem ande
ren eine integrierte Schaltung aufnehmender Baustein die
Steuerbits von zu lesenden Datenworten erfasst, und zu lesen
de Datenworte nach Maßgabe des zugehörigen Steuerbits inver
tiert oder nicht (Anspruch 4). Bei einer Übertragung eines
Datenwortes zwischen dem einen integrierten Schaltkreis auf
nehmenden Baustein und dem daran angeschlossenen Bus kann das
Steuerbit des zu übertragenden Datenwortes über eine eigene
Bitleitung übertragen werden (Anspruch 5) oder auch das Steu
erbit des zu übertragenden Datenwortes über eine zur Übertra
gung von Datenworten verwendete Bitleitung übertragen werden
(Anspruch 6). Die Übertragung von Steuerbits mit Hilfe einer
eigenen Bitleitung hat den Vorteil, dass keine zusätzliche
Schaltungslogik zum Stopfen des Steuerbits zwischen zu über
tragende Datenworte notwendig ist. Wenn eine zusätzliche Bit
leitung vermieden werden soll, kann auch das Steuerbit über
eine der für die Übertragung von Datenworten verwendete Bit
leitung übermittelt werden. Dabei kann zum Beispiel das Steu
erbit vor dem zu übertragenden Datenwort übermittelt werden.
Eine effizientere Nutzung der Übertragungskapazitäten wird
erzielt, wenn man bei einer Übertragung eines mehrere Daten
worte umfassenden Datenblocks die zugehörigen Steuerbits als
Steuersignalwort überträgt (Anspruch 7). Dabei können im Fal
le von der Übertragung von wiederkehrenden Folgen von Daten
worten die Steuerbits vorausberechnet und zur Übersendung aus
einem Speicher ausgelesen werden (Anspruch 8), wodurch die
Berechnung der Anzahl der Bitzustandwechsel beim Schreiben
von zwei aufeinenderfolgenden Datenworten, deren Steuerbits
vorausberechnet wurden, eingespart werden kann.
Zur Realisierung der zur Berechnung von Bitzustandswechsel
beim Schreiben von Datenworten notwendigen Schalt- und Aus
wertelogik kann der eine integrierte Schaltung aufnehmender
Baustein mit folgenden Bauelementen versehen sein:
- - mit einem Exklusiv-Oder digitalen Gatter, auch als XOR- Gatter bekannt, für jede zur Übertragung von Datenworten ver wendete Bitleitung, das über zwei Eingänge mit der entspre chenden Bitleitung des am Baustein angeschlossenen Datenbus ses bzw. der Schreibleitung des eine integrierte Schaltung aufnehmenden Bausteins für den entsprechenden Bitzustand ver bunden ist, und das zudem über einen Ausgang mit einer Aus werteeinrichtung verbunden ist,
- - mit einer Auswerteeinrichtung zum Addieren von bei den Eingängen anliegenden Bitzuständen und zum Vergleichen des aufaddierten Signals mit einem Schellenwert, wobei die Aus werteeinrichtung mit einem Eingang pro Exklusiv-Oder digita ler Gatter (XOR) bzw. pro zur Übertragung von Datenworten verwendete Bitleitung, der mit dem zugehörigen Gatter verbun den ist, mit Mitteln zum Addieren von den an den mit den Ex klusiv-Oder digitalen Gattern verbundenen Eingängen anliegen den Bitzustände, mit Mitteln zum Vergleichen von der Summe der Addierten Bitzustände mit einem Schwellenwert und mit ei nem Ausgang, der jeweils für jede zur Übertragung von Daten worten verwendete Bitleitung mit einem Multiplexer verbunden ist, ausgestattet ist, und
- - mit einem Multiplexer für jede zur Übertragung von Daten worten verwendete Bitleitung, wobei die Multiplexer jeweils einen Eingang, der mit der Auswerteeinrichtung verbunden ist, zwei Eingängen, an denen das auf der Schreibleitung anliegen de Bitzustand bzw. der dazu invertierte Bitzustand anliegen, und einen Ausgang, der mit der zugehörigen Bitleitung des am Baustein angeschlossenen Datenbusses verbunden ist, aufweisen (Anspruch 9).
Zum Lesen bzw. Empfangen von Datenworten, die im Zuge der E
nergieersparnis invertiert wurden, kann der eine integrierte
Schaltung aufnehmende Baustein noch mit einem Multiplexer für
jede zur Übertragung von Datenworten verwendete Bitleitung
ausgestattet sein, wobei die Multiplexer jeweils einen Ein
gang, der mit der zum Empfang des Steuerbits vorgesehenen
Bitleitung verbunden ist, und zwei Eingängen, an denen der
auf der jeweiligen Bitleitung des am Baustein angeschlossenen
Datenbus anliegende Bitzustand bzw. der dazu invertierte Bit
zustand anliegen, und einem Ausgang, der mit der Leseleitung
für über die zugehörige Bitleitung des am Baustein ange
schlossenen Datenbusses übertragene Bits verbunden ist, auf
weisen (Anspruch 10). Zur Übertragung von Steuerbits kann zu
sätzlich eine eigene Bitleitung gegeben sein (Anspruch 11)
und zur Verstärkung von Signalzuständen können jeweils ein
Treiber für ausgehende und eingehende Signale vorgesehen sein
(Anspruch 12).
Die Erfindung lässt sich besonders einfach bei anwendungsspe
zifisch integrierter Schaltkreisen - für die auch in der
Fachliteratur der englischsprachige Fachausdruck application
specific integrated circuit (ASIC) üblich ist - realisieren,
weil im allgemeinen weniger Einschränkungen bei den für die
Übertragung eines zusätzlichen Steuerbits notwendigen Abände
rungen im Design bestehen.
Die Erfindung wird im folgenden anhand eines Ausführungsbei
spiels und Figuren näher erläutert. Dabei zeigen
Fig. 1 Erfindungsgemäßes Verfahren und Realisierung der für
das Verfahren erforderlichen Schaltlogik,
Fig. 2 Vergleich der Funktionsweise von herkömmlichen und
erfindungsgemäßen Verfahren zum Anlegen von Datenworten an
Datenbusse anhand eines Beispiels.
In Fig. 1 ist eine Realisierung des erfindungsgemäßen Ver
fahrens bzw. ein Ausschnitt des eine integrierte Schaltung
aufnehmenden Bausteins - im folgenden IC genannt -, an den
ein Datenbus angeschlossen ist, dargestellt. Der Datenbus um
fasst n Bitleitungen BL1, . . ., BLn für das Senden und Empfan
gen von Datenworten und eine Bitleitung BLc für das Senden
bzw. Empfangen eines Steuerbits ibsc bzw. iblc. Zum Schreiben
und Lesen von Datenworten sind in dem IC n Schreibleitungen
SL1, . . ., SLn und n Leseleitungen LL1, . . ., LLn vorgesehen.
Beim Schreiben eines Datenwortes werden an die Schreibleitun
gen SL1, . . ., SLn die Bitzustände isl1, . . ., isln angelegt,
durch die das zu schreibende Datenwort bitweise codiert ist.
An den Bitleitungen des Datenbusses liegen die Bitzustände
ibl1, . . ., ibln an. Herkömmlich werden diese Bitzustände ibl1,
. . ., ibln mit den das zu schreibende Datenwort codierenden
Bitzuständen isl1, . . ., isln überschrieben. Ausführungsbei
spielgemäß liegen diese Bitzustände ibl1, . . ., ibln und die
das zu schreibende Datenwort codierenden Bitzustände isl1,
. . ., isln an den Eingängen von Exklusiv-Oder digitalen Gat
tern EXOR1, . . ., EXORn an. Durch die logische Exklusiv-Oder
Funktion ergeben sich an den Ausgängen der Gatter Bitzustände
iexor1, . . ., iexorn, die bei Gleichheit der zugehörigen Bitzu
stände des Datenbusses ibl1, . . ., ibln und der das zu schrei
bende Datenwort codierenden Bitzustände isl1, . . ., isln den
logischen Wert 0 repräsentieren und bei Ungleichheit den lo
gischen Wert 1. Das heißt, genau die Bitzustände iexor1, . . .,
iexorn repräsentieren den logischen Wert 1, für die für das
Anlegen des durch die Bitzustände isl1, . . ., isln codierten
Datenwortes an die Bitleitungen BL1, . . ., BLn des Datenbusses
ein Änderung der Bitzustände ibl1, . . ., ibln des Datenbusses
notwendig wäre. Die Bitzustände iexor1, . . ., iexorn liegen an
Eingängen einer Auswerteeinrichtung AWE an. Mithilfe einer
Zähl-Funktion dieser Auswerteeinrichtung werden die Bitzu
stände iexor1, . . ., iexorn addiert und mithilfe einer Kompara
torfunktion mit einem Schwellenwert verglichen. Der Schwel
lenwert ist so festgelegt, dass die Summe der Bitzustände ie
xor1, . . ., iexorn größer als der Schwellenwert ist, wenn mehr
als die Hälfte der Bitzustände iexor1, . . ., iexorn den logi
schen Wert 1 repräsentieren. An einem Ausgang der Auswerte
einrichtung AWE wird dann ein Bitzustand ibsc ausgegeben, der
genau dann den logischen Wert 1 repräsentiert, wenn die Summe
der Bitzustände iexor1, . . ., iexorn größer als der Schwellen
wert ist, d. h. wenn herkömmlich beim Schreiben des Datenwor
tes Bitzustandswechsel für mehr als die Hälfte der Bitleitun
gen BL1, . . ., BLn des Datenbusses notwendig wären. Der Bitzu
stand ibsc wird an die Eingänge von den Schreibleitungen SL1,
. . ., SLn zugeordneten Multiplexern MUXL1, . . ., MUXLn
übermittelt. An zwei anderen Eingängen der Multiplexer MUXL1,
. . ., MUXLn liegen jeweils die Bitzustände isl1, . . ., isln an,
durch die das zu schreibende Datenwort codiert ist, und die
dazu invertierten Bitzustände ~isl1, . . ., ~isln, wobei die
Invertierung mittels Invertierer INVL1, . . ., INVLn, reali
siert ist. Von den Multiplexern MUXL1, . . ., MUXLn werden die
Bitzustände ib1, . . ., ibn über die Treiber TS1, . . ., TSn an
den Bitleitungen BL1, . . ., BLN des Datenbusses angelegt. Die
Bitzustände ib1, . . ., ibn entsprechen dabei den Bitzuständen
isl1, . . ., isln, wenn das zughörige Steuerbit ibsc eine logi
sche 0 repräsentiert und den dazu invertierten Bitzuständen
~isl1, . . ., ~isln, wenn das logische Steuerbit ibsc gesetzt
ist. An der Bitleitung BLc für das Senden bzw. Empfangen von
Steuerbits wird über einen Treiber TSC der dem Signalzustand
ibsc entsprechende Bitzustand angelegt. Das zu schreibende
Datenwort wird gerade dann invertiert, wenn mehr als die
Hälfte der Bitzustände ibl1, . . ., ibln beim Schreiben des
nicht-invertierten Datenwortes geändert werden müsste.
Beim Lesen eines Datenwortes werden über Treiber TL1, . . .,
TLn die das zu lesende Datenwort repräsentierende Bitzustände
ibl1, . . ., ibln und mittels Invertierer INVL1, . . ., INVLn die
dazu invertierten Bitzustände ~ibl1, . . ., ~ibln an Multiple
xer MUXL1, . . ., MUXLn angelegt. An einem weiteren Eingang der
Multiplexer MUXL1, . . ., MUXLn wird über einen Treiber TLc das
dem zu lesenden Datenwort zugeordnete Steuerbit iblc ange
legt. Bei gesetztem Steuerbit iblc, d. h. wenn das gelesene
Datenwort invertiert ist, werden von den Multiplexern MUXL1,
. . ., MUXLn die zu den Bitzuständen ibl1, . . ., ibln invertier
ten Bitzustände ~ibl1, . . ., ~ibln ausgegeben, d. h. die Inver
sion von zum energiesparenden Schreiben invertierten Daten
worten wird beim Lesen wieder rückgängig gemacht. Die an den
Leseleitungen LL1, . . ., LLN angelegten Bitzustände ill1, . . .,
illn repräsentieren das ursprünglich angelegte Datenwort, das
gegebenenfalls zur Energieeinsparung in invertierter Form ü
ber den Datenbus übertragen wird.
Auf Fig. 2 ist anhand eines Beispiels veranschaulicht, wie
beim Schreiben von Datenworten das erfindungsgemäße Verfahren
zur Vermeidung von Bitzustandswechseln und damit zu Energie
einsparung führt. Die obere Tabelle TK bezieht sich auf die
herkömmliche Vorgehensweise beim Schreiben von Datenworten,
während die untere Tabelle TE den entsprechenden Vorgang beim
erfindungsgemäßen Verfahren zeigt. Die ersten Spalte T der
Tabellen bezieht auf drei Zeitpunkte 1, 2 und 3, an denen
drei aufeinanderfolgende Lese- bzw. Schreibvorgänge stattfin
den. In der zweiten Spalte S ist der Vorgang definiert, der
zu dem jeweiligen Zeitpunkt stattfindet. Dabei kann es sich
um das Lesen L oder das Schreiben S eines Datenwortes han
deln. Die vierte Spalte HEX bezieht sich auf das Datenwort,
das bei dem Vorhang gelesen oder geschrieben wird. Dabei wird
die Hexadezimaldarstellung verwendet. In dem Beispiel wird
bei der herkömmlichen Vorgehensweise zuerst das Datenwort AA
gelesen und dann nacheinander die Datenworte C5 und A5 ge
schrieben. Bt0, . . ., Bt7 zeigen die zugehörigen Bitzustände.
Für das Schreiben des Datenwortes C5 sind bei den Bitleitun
gen des Datenbusses sechs Bitzustandswechsel notwendig und
beim Schreiben des zweiten A5 zwei. Die Anzahl der Bitzu
standswechsel ist in der letzten Spalte NrW angegeben. Erfin
dungsgemäß wird statt das ersten geschriebenen Datenwortes C5
das dazu invertierte Datenwort ~C5 geschrieben. Das zugehöri
ge Steuerbit, welches in der Spalte BtCd angegeben ist, wird
auf 1 gesetzt. Dadurch sind nur drei Bitzustandswechsel der
Bitleitungen des Datenbusses nötig. Beim zweiten Schreibvor
gang wird wieder das invertierte Datenwort ausgegeben, wozu
zwei Bitzustandswechsel erforderlich sind. Insgesamt werden
in dem Beispiel bei herkömmlichen Schreiben 8 Bitzustands
wechsel bei den Bitleitungen des Datenbusses durchgeführt,
während es erfindungsgemäß nur 5 sind. Im Beispiel ist damit
die Energieersparnis für das Schreiben der beiden Datenworte
mehr als ein Drittel der bei dem herkömmlichen Verfahren für
Bitzustandswechsel bzw. Umladevorgänge der Bitleitungen auf
gewendeten Energie.
Claims (13)
1. Verfahren zum energiesparenden Senden von Daten mittels
eines eine integrierte Schaltung aufnehmenden Bausteins ü
ber einen daran angeschlossenen Datenbus, wobei für das
Schreiben von n-bit Datenworten mindestens n Bitleitungen
(BL1, . . ., BLn) gegeben sind,
dadurch gekennzeichnet,
dass bei einem Schreibvorgang eines Datenwortes von dem eine integrierte Schaltung aufnehmenden Baustein auf den daran angeschlossenen Datenbus die momentanen Bitzustände des Datenbusses (ibl1, . . ., ibln) mit den das zu schrei bende Datenwort repräsentierenden Bitzuständen (isl1, . . ., isln) verglichen werden,
dass die Anzahl der für den Schreibvorgang notwendigen Bitzustandswechsel berechnet wird,
dass abhängig von der Anzahl der benötigten Bitzustands wechsel ein Steuerbit (ibsc) gesetzt wird,
dass nach Maßgabe des Steuerbits (ibsc) das dem Schreib vorgang entsprechende Datenwort oder das invertierte Da tenwort geschrieben wird, und
dass das zugehörige Steuerbit (ibsc) zum Senden an den Da tenbus angelegt wird.
dass bei einem Schreibvorgang eines Datenwortes von dem eine integrierte Schaltung aufnehmenden Baustein auf den daran angeschlossenen Datenbus die momentanen Bitzustände des Datenbusses (ibl1, . . ., ibln) mit den das zu schrei bende Datenwort repräsentierenden Bitzuständen (isl1, . . ., isln) verglichen werden,
dass die Anzahl der für den Schreibvorgang notwendigen Bitzustandswechsel berechnet wird,
dass abhängig von der Anzahl der benötigten Bitzustands wechsel ein Steuerbit (ibsc) gesetzt wird,
dass nach Maßgabe des Steuerbits (ibsc) das dem Schreib vorgang entsprechende Datenwort oder das invertierte Da tenwort geschrieben wird, und
dass das zugehörige Steuerbit (ibsc) zum Senden an den Da tenbus angelegt wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass bei einem Schreibvorgang eines Datenwortes von dem eine integrierte Schaltung aufnehmender Baustein auf den daran angeschlossenen Datenbus die Bitzustände des Daten busses (ibl1, . . ., ibln) mit den das zu schreibende Daten wort repräsentierenden Bitzuständen (isl1, . . ., isln) mit tels der logischen Exklusiv-Oder Funktion für jede Bitlei tung des Datenbus (BL1, . . ., BLn) verglichen werden,
dass die aus dem Exklusiv-Oder Vergleich resultierenden und das logische Ergebnis des Vergleichs repräsentierenden Bitzustände (iexor1, . . ., iexorn) mittels einer Zähl- Funktion aufaddiert werden, und
dass die aufaddierten Bitzustände mittels einer Kompara tor-Funktion mit einem Schwellenwert verglichen werden,
dass als Resultat des Vergleichs des Schwellenwerts mit der Summe der addierten Bitzuständen ein Bitzustand (ibsc) erzeugt wird, der den logischen Wert 0 oder 1 repräsen tiert,
dass nach Maßgabe des das den logischen Wert 0 oder 1 rep räsentierende Bitzustands (ibsc) mittels einer Multiplex- Funktion das zu schreibende Datenwort oder das dazu inver tierte Datenwort an den Bitleitungen des Datenbusses (BL1, . . ., BLn) angelegt wird.
dass bei einem Schreibvorgang eines Datenwortes von dem eine integrierte Schaltung aufnehmender Baustein auf den daran angeschlossenen Datenbus die Bitzustände des Daten busses (ibl1, . . ., ibln) mit den das zu schreibende Daten wort repräsentierenden Bitzuständen (isl1, . . ., isln) mit tels der logischen Exklusiv-Oder Funktion für jede Bitlei tung des Datenbus (BL1, . . ., BLn) verglichen werden,
dass die aus dem Exklusiv-Oder Vergleich resultierenden und das logische Ergebnis des Vergleichs repräsentierenden Bitzustände (iexor1, . . ., iexorn) mittels einer Zähl- Funktion aufaddiert werden, und
dass die aufaddierten Bitzustände mittels einer Kompara tor-Funktion mit einem Schwellenwert verglichen werden,
dass als Resultat des Vergleichs des Schwellenwerts mit der Summe der addierten Bitzuständen ein Bitzustand (ibsc) erzeugt wird, der den logischen Wert 0 oder 1 repräsen tiert,
dass nach Maßgabe des das den logischen Wert 0 oder 1 rep räsentierende Bitzustands (ibsc) mittels einer Multiplex- Funktion das zu schreibende Datenwort oder das dazu inver tierte Datenwort an den Bitleitungen des Datenbusses (BL1, . . ., BLn) angelegt wird.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass das Steuerbit (ibsc) gesetzt wird, wenn die Anzahl der zum Schreiben des Datenwortes benötigten Bitzustands wechsel beim daran angeschlossenen Datenbus mehr als die Hälfte der Anzahl aller Bitzustände (ibl1, . . ., ibln) be trägt, und
dass bei gesetztem Steuerbit (ibsc) das invertierte Daten wort geschrieben wird.
dass das Steuerbit (ibsc) gesetzt wird, wenn die Anzahl der zum Schreiben des Datenwortes benötigten Bitzustands wechsel beim daran angeschlossenen Datenbus mehr als die Hälfte der Anzahl aller Bitzustände (ibl1, . . ., ibln) be trägt, und
dass bei gesetztem Steuerbit (ibsc) das invertierte Daten wort geschrieben wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass bei der Übertragung von Datenworten zwischen dem eine integrierte Schaltung aufnehmender Baustein und einem an deren eine integrierte Schaltung aufnehmenden Baustein das Steuerbit (ibsc) mitübertragen wird,
dass bei dem anderen eine integrierte Schaltung aufnehmen der Baustein Steuerbits (iblc) von zu lesenden Datenworten erfasst werden, und
dass ein zu lesendes Datenwort nach Maßgabe des Steuerbits (iblc) invertiert wird oder nicht.
dass bei der Übertragung von Datenworten zwischen dem eine integrierte Schaltung aufnehmender Baustein und einem an deren eine integrierte Schaltung aufnehmenden Baustein das Steuerbit (ibsc) mitübertragen wird,
dass bei dem anderen eine integrierte Schaltung aufnehmen der Baustein Steuerbits (iblc) von zu lesenden Datenworten erfasst werden, und
dass ein zu lesendes Datenwort nach Maßgabe des Steuerbits (iblc) invertiert wird oder nicht.
5. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass bei einer Übertragung eines Datenwortes durch den eine
integrierte Schaltung aufnehmender Baustein über dem daran
angeschlossenen Datenbus das Steuerbit (ibsc) des zu übertra
genden Datenwortes über eine eigene Bitleitung (BLc) übertra
gen wird.
6. Verfahren nach einem der vorhergehenden Ansprüche 1-4,
dadurch gekennzeichnet,
dass bei einer Übertragung eines Datenwortes durch den eine
integrierte Schaltung aufnehmenden Baustein über den daran
angeschlossenen Datenbus das Steuerbit (ibsc) des zu übertra
genden Datenwortes über eine der zur Übertragung von Daten
worten verwendeten Bitleitungen (BL1, . . ., BLn) übertragen
wird.
7. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass bei einer Übertragung eines mehrere Datenworte umfassen
den Datenblocks die zugehörigen Steuerbits (ibsc) als Steuer
signalwort übertragen werden.
8. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass bei der Übertragung von wiederkehrenden Folgen von Da
tenworten die Steuerbits (ibsc) vorausberechnet sind und zur
Übersendung aus einem Speicher ausgelesen werden.
9. Integrierte Schaltung aufnehmender Baustein für energie
sparendes Senden von Daten über einen daran angeschlossenen
Datenbus, wobei für das Schreiben von n-bit Datenworten min
destens n Bitleitungen (BL1, . . ., BLn) gegeben sind,
mit einem Exklusiv-Oder digitalen Gatter (EXOR1, . . ., E XORn) für jede zur Übertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit zwei Eingängen, die mit der entsprechenden Bitlei tung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Bausteins angeschlossenen Datenbusses bzw. der Schreibleitung (SL1, . . ., SLn) für den entsprechen den Bitzustand des eine integrierte Schaltung aufneh menden Bausteins verbunden sind,
mit einem Ausgang, der mit einer Auswerteeinrichtung (AWE) verbunden ist,
mit einer Auswerteeinrichtung (AWE)
mit einem Eingang pro Exklusiv-Oder digitalen Gatter (EXOR1, . . ., EXORn), der mit dem jeweiligen Baustein verbunden ist,
mit Mitteln zum Addieren der an den mit den Exklu siv-Oder digitalen Gattern (EXOR1, . . ., EXORn) verbun denen Eingängen anliegenden Bitzustände (iexor1, . . ., iexorn),
mit Mitteln zum Vergleichen von der Summe der an den zur Übertragung von Datenworten verwendeten Bitleitun gen (BL1, . . ., BLn) zugeordneten Eingängen anliegenden Bitzustände Bitzustände (iexor1, . . ., iexorn) mit einem Schwellenwert,
mit einem Ausgang, der mit zur Übertragung von Daten worten verwendeten Bitleitung (BL1, . . ., BLn) zugeord neten Multiplexern (MUXS1, . . ., MUXSn) verbunden ist, und
mit einem Multiplexer (MUXS1, . . ., MUXSn) für jede zur Ü bertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit einem Eingang, der mit der Auswerteeinrichtung (AWE) verbunden ist,
mit zwei Eingängen, an denen der auf der Schreibleitung anliegende Bitzustand (isl1, . . ., isln) bzw. der dazu invertierte Bitzustand anliegen,
mit einem Ausgang, der mit der zugehörigen Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung auf nehmenden Baustein angeschlossenen Datenbusses verbun den ist.
mit einem Exklusiv-Oder digitalen Gatter (EXOR1, . . ., E XORn) für jede zur Übertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit zwei Eingängen, die mit der entsprechenden Bitlei tung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Bausteins angeschlossenen Datenbusses bzw. der Schreibleitung (SL1, . . ., SLn) für den entsprechen den Bitzustand des eine integrierte Schaltung aufneh menden Bausteins verbunden sind,
mit einem Ausgang, der mit einer Auswerteeinrichtung (AWE) verbunden ist,
mit einer Auswerteeinrichtung (AWE)
mit einem Eingang pro Exklusiv-Oder digitalen Gatter (EXOR1, . . ., EXORn), der mit dem jeweiligen Baustein verbunden ist,
mit Mitteln zum Addieren der an den mit den Exklu siv-Oder digitalen Gattern (EXOR1, . . ., EXORn) verbun denen Eingängen anliegenden Bitzustände (iexor1, . . ., iexorn),
mit Mitteln zum Vergleichen von der Summe der an den zur Übertragung von Datenworten verwendeten Bitleitun gen (BL1, . . ., BLn) zugeordneten Eingängen anliegenden Bitzustände Bitzustände (iexor1, . . ., iexorn) mit einem Schwellenwert,
mit einem Ausgang, der mit zur Übertragung von Daten worten verwendeten Bitleitung (BL1, . . ., BLn) zugeord neten Multiplexern (MUXS1, . . ., MUXSn) verbunden ist, und
mit einem Multiplexer (MUXS1, . . ., MUXSn) für jede zur Ü bertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit einem Eingang, der mit der Auswerteeinrichtung (AWE) verbunden ist,
mit zwei Eingängen, an denen der auf der Schreibleitung anliegende Bitzustand (isl1, . . ., isln) bzw. der dazu invertierte Bitzustand anliegen,
mit einem Ausgang, der mit der zugehörigen Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung auf nehmenden Baustein angeschlossenen Datenbusses verbun den ist.
10. Integrierte Schaltung aufnehmender Baustein zum Senden und
Empfangen nach Anspruch 9,
mit einem Multiplexer (MUXL1, . . ., MUXLn) für jede zur Ü bertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit einem Eingang, der mit der zum Empfang des Steuer bits (iblc) vorgesehenen Bitleitung verbunden ist, und
mit zwei Eingängen, an denen der an der jeweiligen zur Übertragung von Datenworten verwendeten Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Baustein angeschlossenen Datenbusses anliegende Bitzu stand (ibl1, . . ., ibln) bzw. der dazu invertierte Bitzu stand anliegen,
mit einem Ausgang, der mit der Leseleitung (LL1, . . ., LLn) für über die zugehörige Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Baustein angeschlossenen Datenbusses übertragene Bit zustände verbunden ist.
mit einem Multiplexer (MUXL1, . . ., MUXLn) für jede zur Ü bertragung von Datenworten verwendete Bitleitung (BL1, . . ., BLn),
mit einem Eingang, der mit der zum Empfang des Steuer bits (iblc) vorgesehenen Bitleitung verbunden ist, und
mit zwei Eingängen, an denen der an der jeweiligen zur Übertragung von Datenworten verwendeten Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Baustein angeschlossenen Datenbusses anliegende Bitzu stand (ibl1, . . ., ibln) bzw. der dazu invertierte Bitzu stand anliegen,
mit einem Ausgang, der mit der Leseleitung (LL1, . . ., LLn) für über die zugehörige Bitleitung (BL1, . . ., BLn) des am eine integrierte Schaltung aufnehmenden Baustein angeschlossenen Datenbusses übertragene Bit zustände verbunden ist.
11. Integrierte Schaltung aufnehmender Baustein nach Anspruch
9 oder 10,
dadurch gekennzeichnet,
dass zur Übertragung von Steuerbits (ibsc) eine eigene Bit
leitung (BLc) gegeben ist.
12. Integrierte Schaltung aufnehmender Baustein nach einem
der Ansprüche 9 bis 11,
dadurch gekennzeichnet,
dass jeweils ein Treiber (TS, TL) für ausgehende und einge
hende Signale vorgesehen ist.
13. Integrierte Schaltung aufnehmender Baustein nach einem der
Ansprüche 9 bis 11,
dadurch gekennzeichnet,
dass der Schaltkreis ein anwendungsspezifisch integrierter
Schaltkreis (ASIC) ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10125393A DE10125393A1 (de) | 2001-05-23 | 2001-05-23 | Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen Datenbus |
PCT/DE2002/001786 WO2002095603A1 (de) | 2001-05-23 | 2002-05-17 | Verfahren und anordnung zum energiesparenden senden von daten durch einen eine integrierte schaltung aufnehmenden baustein über einen daran angeschlossenen datenbus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10125393A DE10125393A1 (de) | 2001-05-23 | 2001-05-23 | Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen Datenbus |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10125393A1 true DE10125393A1 (de) | 2002-12-12 |
Family
ID=7686023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10125393A Ceased DE10125393A1 (de) | 2001-05-23 | 2001-05-23 | Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen Datenbus |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE10125393A1 (de) |
WO (1) | WO2002095603A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100763533B1 (ko) * | 2006-06-01 | 2007-10-05 | 삼성전자주식회사 | 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4020910A1 (de) * | 1990-06-30 | 1992-01-02 | Philips Patentverwaltung | Uebertragungseinrichtung mit transparenter umcodierung |
EP0594345A2 (de) * | 1992-10-22 | 1994-04-27 | AT&T Corp. | Lese/Schreibe-Speicher |
US5572736A (en) * | 1995-03-31 | 1996-11-05 | International Business Machines Corporation | Method and apparatus for reducing bus noise and power consumption |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4667337A (en) * | 1985-08-28 | 1987-05-19 | Westinghouse Electric Corp. | Integrated circuit having outputs configured for reduced state changes |
US6243779B1 (en) * | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
US5874833A (en) * | 1997-02-03 | 1999-02-23 | International Business Machines Corporation | True/complement output bus for reduced simulataneous switching noise |
US5890005A (en) * | 1997-06-02 | 1999-03-30 | Nokia Mobile Phones Limited | Low power, low interconnect complexity microprocessor and memory interface |
-
2001
- 2001-05-23 DE DE10125393A patent/DE10125393A1/de not_active Ceased
-
2002
- 2002-05-17 WO PCT/DE2002/001786 patent/WO2002095603A1/de active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4020910A1 (de) * | 1990-06-30 | 1992-01-02 | Philips Patentverwaltung | Uebertragungseinrichtung mit transparenter umcodierung |
EP0594345A2 (de) * | 1992-10-22 | 1994-04-27 | AT&T Corp. | Lese/Schreibe-Speicher |
US5572736A (en) * | 1995-03-31 | 1996-11-05 | International Business Machines Corporation | Method and apparatus for reducing bus noise and power consumption |
Also Published As
Publication number | Publication date |
---|---|
WO2002095603A1 (de) | 2002-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4118331C2 (de) | Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät | |
DE3490263C2 (de) | Steuerkanal-Schnittstellenschaltung | |
DE4307449C2 (de) | Verfahren und Schaltung zur Resynchronisation einer synchronen seriellen Schnittstelle | |
DE69322372T2 (de) | Für zwei verschiedene Protokollstandards geeignete Schnittstellenschaltung zwischen einem Steuerbus und einer integrierten Schaltung | |
DE3923253C2 (de) | Mikroprozessor | |
DE2360505A1 (de) | Datenverarbeitungsanlage mit einer anordnung zur uebertragung von daten zwischen zwei funktionseinheiten | |
DE4035837A1 (de) | Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation | |
DE4010311C2 (de) | Datenprozessor | |
DE19614237C1 (de) | Kommunikationssystem mit einer Meisterstation und mindestens einer Sklavenstation | |
DE69032776T2 (de) | Steuerungsschaltung zum Zugriff auf partiellen Speicher | |
DE102019118340A1 (de) | Invertierungskodierung für einen bus mit begrenzter hamming-distanz für schnittstellen mit mehreren bytes | |
DE10125393A1 (de) | Verfahren und Anordnung zum energiesparenden Senden von Daten durch einen eine integrierte Schaltung aufnehmenden Baustein über einen daran angeschlossenen Datenbus | |
DE102005040109A1 (de) | Halbleiterspeichersystem und Halbleiterspeicherchip | |
DE69023677T2 (de) | DMA-Übertragung für Rechnersystem. | |
DE10128753A1 (de) | Vorrichtung und ein Verfahren zur Umsetzung einer Diagnoseschnittstelle auf Standard-SPI | |
DE19846914C2 (de) | Datenbus und Verfahren zum Kommunizieren zweier Baugruppen mittels eines solchen Datenbusses | |
DE69325888T2 (de) | Schaltkreisbeschaffenheit mit verteilten Registern, die zu seriellen Schnittstellen durch Daten und adressenversendende Schienen verbunden sind | |
DE19724270C2 (de) | Registerzelle, Registerdatei und Betriebssystem derselben | |
DE3007939A1 (de) | Anordnung zur kopplung von datenverarbeitungsanlagen | |
DE19751268A1 (de) | Datenleseschaltung | |
DE69025035T2 (de) | Ausgangsstufe auf einer synchronen seriellen Leitung, insbesondere für numerische Schnittstellenkarte für Fernsprechanlage und Fernsprechanlage mit solcher Schnittstellenkarte | |
DE19961727A1 (de) | Schaltungsanordnung mit einer Datenübertragungsvorrichtung | |
DE2007041A1 (de) | Automatisch strukturierbares Datenverarbeitungssystem | |
DE3634209C2 (de) | Rechnersystem | |
DE19827893C1 (de) | Computersystem |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |