DE4010311A1

DE4010311A1 - Datenprozessor

Info

Publication number: DE4010311A1
Application number: DE4010311A
Authority: DE
Inventors: Hiroyuki Kondo; Yuichi Nakao; Kazumi Koyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-30
Filing date: 1990-03-30
Publication date: 1990-10-04
Anticipated expiration: 2010-03-31
Also published as: KR920008448B1; JP2539058B2; FR2647923B1; JPH0320851A; DE4010311C2; US5481678A; FR2647923A1; KR900015008A

Description

Die Erfindung betrifft einen Datenprozessor zum Steuern einer seriellen Kommunikation.

Eine Steuereinheit für serielle Kommunikation (Serielle Kommunikations-Steuermittel) für einen solchen Datenprozessor aktiviert ein "READY"-Signal, wenn ein Zyklus einer Datenübertragung oder eines Datenempfanges abgeschlossen ist, und steuert andere Einheiten für die Datenverarbeitung an, beispielsweise zum Schreiben der nächsten zu übertragenden Daten oder Lesen der empfangenden Daten. Diese Datenverarbeitungen sind in zwei Arten aufgeteilt: Eine Verarbeitung durch Unterbrechung (Interrupt) und eine Verarbeitung durch Übertragung unter direktem Speicherzugriff (Direct Memory Access DMA).

Das Übertragungsverfahren durch Unterbrechung wird wie folgt ausgeführt. Die Steuereinheit für die serielle Kommunikation aktiviert ein "READY"-Signal, wenn ein Zyklus einer Datenübertragung oder eines Datenempfangs abgeschlossen ist, und überträgt es an eine zentrale Verarbeitungseinheit (CPU) über eine Unterbrechungssteuereinheit. Bei Empfang des "READY"-Signals als ein Unterbrechungsbefehl von der Steuereinheit für die serielle Kommunikation bewahrt die CPU den internen Zustand und stellt fest, daß die Unterbrechungsroutine ausgeführt werden soll, um die Ausführung zu starten.

Die Unterbrechungsroutine prüft den Zustand der Steuereinheit für die serielle Kommunikation, schreibt dann, wenn eine Übertragung abgeschlossen ist, Daten für die nächste Datenübertragung in die Steuereinheit für die serielle Kommunikation und liest dann, wenn ein Empfang abgeschlossen ist, die empfangenen Daten von der Steuereinheit für die serielle Kommunikation. Das vorstehende Verfahren, das immer dann ausgeführt wird, wenn die Steuereinheit für die serielle Kommunikation ein Datenstück überträgt oder empfängt, wird wiederholt, bis alle Daten übertragen sind. Demnach ist die von der CPU ausgeführte Verarbeitungseinheit die Übertragung von einem Datenstück. Immer dann, wenn die Steuereinheit für die serielle Kommunikation ein Datenstück überträgt, wird die CPU unterbrochen, um die übertragenen Daten zu verarbeiten.

Ein herkömmlicher Datenprozessor, der solcherlei Unterbrechungen verwendet, ist in Fig. 4 dargestellt. Er ist in der japanischen Patentanmeldung Kokai Nr. 62-75 857 beschrieben. Er umfaßt eine zentrale Verarbeitungseinheit (CPU) 11 zum Verarbeiten von Daten, einen Systembus 12, eine serielle Interfaceschaltung 13 zur Steuerung der seriellen Kommunikation, einen Puffer 14 für die Übertragung und den Empfang und eine Unterbrechungssteuerung 15 zur Steuerung der Unterbrechungen. Die Verarbeitung durch diesen Datenprozessor ist die gleiche wie die obige Verarbeitung durch Unterbrechung, weshalb sie hier nicht weiter erläutert ist.

Neben der Verarbeitung durch Unterbrechung, bei der eine von der CPU ausgeführte Verarbeitungseinheit die Übertragung eines Datenstückes ist, ausgeführt von der Steuereinheit für die serielle Kommunikation, gibt es darüber hinaus eine andere Verarbeitung oder eine Verarbeitung durch Übertragung unter direktem Speicherzugriff (im folgenden DMA-Übertragung genannt), bei der die CPU keinerlei Daten verarbeitet, bis eine Gruppe von Datenstücken übertragen ist. Die Verarbeitung durch DMA-Übertragung ist nachstehend erläutert.

Zunächst sei angenommen, daß die DMA-Steuereinheit (DMA- Steuermittel) eine Übertragungseinheit aufweist und daß der Hauptspeicher einen Pufferspeicherbereich zum Speichern der Übertragungsdaten umfaßt. Wenn die Steuereinheit für die serielle Kommunikation die Datenübertragung abschließt, wird ein "READY"-Signal aktiviert und an die DMA-Steuereinheit (DMA-Steuermittel) übertragen. Der Empfang sei als Beispiel genommen: Beim Empfang des "READY"-Signals als ein DMA-Übertragungsbefehl von der Steuereinheit für die serielle Kommunikation liest die DMA-Steuereinheit durch DMA-Übertragung die empfangenen Daten von der Steuereinheit für die serielle Kommunikation aus, welche die Übertragung abgeschlossen hat, und schreibt die Daten in den Pufferspeicherbereich, der gehalten worden ist. Die DMA-Übertragung zwischen der Steuereinheit für die serielle Kommunikation und dem Pufferspeicherbereich wird wiederholt, bis alle Daten übertragen worden sind. Wenn die Übertragung aller Daten abgeschlossen ist, gibt die DMA-Steuereinheit eine DMA- Übertragungsabschluß-Unterbrechung an die CPU, was den Abschluß der seriellen Übertragung anzeigt. Auf den Empfang der Unterbrechung hin führt die CPU eine Verarbeitung der Unterbrechung aus, d. h. sie beginnt mit der Unterbrechungsroutine, um ein programmiertes Verfahren für alle in dem Pufferspeicherbereich gespeicherten Daten auszuführen.

Bei der Verarbeitung durch DMA-Übertragung wird auf diese Weise ein von der Steuereinheit für die serielle Kommunikation zu übertragender oder zu empfangender Datenblock durch die DMA-Übertragung in einen Pufferspeicherbereich geschrieben und die CPU verarbeitet ihn auf einmal, wenn alle Daten der seriellen Kommunikationen übertragen worden sind.

Ein herkömmlicher Datenprozessor zum Ausführen solcher Verarbeitungen durch DMA-Übertragung, welcher in der Japanischen Patentanmeldung Kokai Nr. 62-75 857 beschrieben ist, ist in Fig. 5 gezeigt. Er umfaßt eine zentrale Verarbeitungseinheit (CPU) 11, einen Systembus 12, eine serielle Schnittstellenschaltung 13 für die Steuerung der seriellen Kommunikation, eine Unterbrechungssteuerung 15 für die Steuerung der Unterbrechungen, einen Empfangspufferspeicher 16, einen Übertragungspufferspeicher 17 (der Empfangspufferspeicher 16 und der Übertragungspufferspeicher 17 bilden eine Speichereinheit 18), eine Steuerung 19 für den direkten Speicherzugriff (DMAC) als DMA-Steuermittel, einen Datenkomparator 20 und einen lokalen Datenbus 21.

Die Verarbeitung durch DMA-Übertragung mittels dieses Datenprozessors ist die gleiche wie vorstehend beschrieben, weshalb sie nicht mehr näher erläutert wird.

Bei dem Datenprozessor nach Fig. 5 geht das "READY"-Signal von der Steuereinheit für die serielle Kommunikation über eine feste Verdrahtung an die DMA-Steuereinheit als ein DMA-Übertragungsbefehl, so daß bei der Datenverarbeitung mit serieller Kommunikation nur die Verarbeitung durch DMA-Übertragung möglich ist. Bei dem Datenprozessor mit der Steuereinheit für die serielle Kommunikation nach Fig. 4 geht das "READY"-Signal von der Steuereinheit für die serielle Kommunikation über feste Verdrahtung als eine Unterbrechungsbefehl-Leitung an die Unterbrechungssteuereinheit, so daß bei der Datenverarbeitung mit serieller Kommunikation nur die Verarbeitung durch Unterbrechung möglich ist.

Der Erfindung liegt demzufolge die Aufgabe zugrunde, einen Datenprozessor anzugeben, bei dem eine Verarbeitung entweder durch Unterbrechung oder durch DMA-Übertragung für eine Datenverarbeitung mit serieller Kommunikation verwendet werden kann, je nach Anwendungsfall.

Dabei soll der Datenprozessor die hardwaremäßigen Betriebsmittel darin besser ausnutzen.

Erfindungsgemäß umfaßt der Datenprozessor mit einem Hauptspeicher folgendes: eine Steuereinheit für die serielle Kommunikation zum Aktivieren nicht nur eines "READY"- Signales bei Abschluß eines Zyklus für Datenübertragung oder -Empfang, um Schreiben der nächsten Übertragungsdaten oder Lesen der empfangenen Daten zu befehlen, sondern auch eines Fehlersignales, wenn ein Fehler auftritt; eine zentrale Verarbeitungseinheit (CPU) zum Verarbeiten von Daten; eine Unterbrechungssteuereinheit zum Steuern von Unterbrechungen der CPU; eine DMA-Steuereinheit für den direkten Zugriff auf den Hauptspeicher (direct memory access) zum Speichern von für die Datenverarbeitung erforderlichen Informationen und zum Abgeben eines Unterbrechungsbefehls an die Unterbrechungssteuermittel; eine Auswähleinheit zum Auswählen durch Schalten eines "READY"- Signales und eines Fehlersignales von der Steuereinheit für die serielle Kommunikation und eines Befehlssignales von außen entweder an die Unterbrechungssteuereinheit oder die DMA-Steuereinheit; und eine Auswählsetzeinheit, die auf einen Befehl von der CPU damit reagiert, daß sie einen Verbindungsmodus der Auswähleinheit setzt.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen und der nachstehenden Beschreibung, in welcher ein bevorzugtes Ausführungsbeispiel der Erfindung mit weiteren Einzelheiten näher erläutert ist. Dabei zeigen

Fig. 1 ein Blockschaltbild eines Datenprozessors nach einer Ausführung der Erfindung;

Fig. 2 die logische Verschaltung einer Auswählschaltung, welche für den Datenprozessor nach Fig. 1 brauchbar ist;

Fig. 3a bis d) Verschaltungsmodi von Signalleitungen innerhalb der Auswählschaltung nach Fig. 2;

Fig. 4 ein Blockschaltbild eines herkömmlichen Datenprozessors; und

Fig. 5 ein Blockschaltbild eines anderen herkömmlichen Datenprozessors.

Gemäß Fig. 1 umfaßt ein Datenprozessor 100 folgendes: eine zentrale Verarbeitungseinheit (CPU) 101; eine Unterbrechungssteuereinheit 102 mit drei Eingangsanschlüssen zum Empfangen eines Unterbrechungsbefehls als Unterbrechungssteuermittel zum Steuern von Unterbrechungen der CPU 101; eine Steuereinheit 103 für den direkten Speicherzugriff (DMA) mit zwei Eingangsanschlüssen zum Empfangen von DMA-Befehlen als DMA-Steuermittel und zum direkten Zugreifen auf einen Hauptspeicher 300, welcher Informationen speichert, die für die Datenverarbeitung und für das Abgeben eines Unterbrechungsbefehls an die Unterbrechungssteuereinheit 102 nötig sind; eine Steuereinheit 106 für die serielle Kommunikation als serielle Kommunikationssteuermittel zum Aktivieren nicht nur eines "READY"-Signals für die Übertragung oder den Empfang bei Abschluß der Übertragung oder des Empfangs eines Datenstückes, um das Schreiben der nächsten zu übertragenden Daten oder das Lesen der empfangenen Daten zu befehlen, sondern auch zum Aktivieren eines Empfangsfehlersignals, wenn ein Fehler auftritt; eine Auswählschaltung 104 als Auswählmittel zum Schalten eines "READY"-Signals und eines Fehlersignals von der Steuereinheit 106 für die serielle Kommunikation und zweier externer Unterbrechungsbefehlssignale und zweier externer DMA-Befehlssignale von außen entweder an die Unterbrechungssteuereinheit 102 oder die DMA-Steuereinheit 103; und ein 2-Bit-Register (Auswahlregister) 105 für das Festlegen der Auswahl innerhalb der Steuereinheit 106 für die serielle Kommunikation zusammen mit anderen Registern als Mittel zum Festlegen der Auswahl, um einen Verbindungsmodus der Auswählschaltung 104 entsprechend einem Befehl von der CPU 101 festzulegen.

Der Datenprozessor umfaßt ferner einen internen Bus 107 innerhalb des Datenprozessors 100; eine Unterbrechungssignalleitung 108 zum Anschließen der Unterbrechungssteuereinheit 102 an die CPU 101; eine Unterbrechungsbefehlssignal- Leitung 109 zum Anschließen der DMA-Steuereinheit 103 an die Unterbrechungsbefehlseinheit 102; drei Unterbrechungsbefehlssignal-Leitungen (UINT 0-2) 110 a bis 110 c zum Anschließen der Auswählschaltung 104 an die Unterbrechungssteuereinheit 102; zwei DMA-Übertragungsbefehlssignal- Leitungen (UDRQ 0, 1) 111 a und 111 b zum Anschließen der Auswählschaltung 104 an die DMA-Steuereinheit 103; eine Übertragung-"READY"-Signalleitung (TxRDY) 112 a und eine Empfangs-"READY"-Signalleitung (RxRDY) 112 b zum Führen eines Übertragung-"READY"-Ausgangssignals und eines Empfang-"READY"-Ausgangssignals von der Steuereinheit 106 für die serielle Kommunikation; eine Empfangsfehlersignal-Leitung (RxERR) 113 zum Führen eines Empfangsfehlerausgangssignals von der Steuereinheit 106 für die serielle Kommunikation an die Auswählschaltung 104; eine Datenübertragung-Signalleitung 114 a und eine Datenempfangssignalleitung 114 b, welche für serielle Kommunikationen mittels der Steuereinheit 106 für die serielle Kommunikation verwendet werden; zwei 2-Bit-Modus- Wählsignal-Leitungen (MS 1, 2) 115 a und 115 b zum Führen eines Moduswählsignals von dem Auswahlregister 105 zu der Auswählschaltung 104, wobei jedes Bit des Auswahlregisters 105 über den internen Bus 107 von der CPU 101 gesetzt wird; zwei Signalleitungen (UELIR 0, 1) 116 a und 116 b für externe Unterbrechungsbefehlssignale, die an die Auswählschaltung 104 angeschlossen sind; und zwei Signalleitungen (UEDRQ 0, 1) 117 a und 117 b für externe DMA-Befehlssignale, die an die Auswählschaltung 104 angeschlossen sind. Ein externer Bus 200 verbindet den Datenprozessor 100 und den Hauptspeicher 300 miteinander.

Die Auswählschaltung 104 nach Fig. 1 ist detaillierter in Fig. 2 gezeigt. Die Auswählschaltung 104 umfaßt zehn AND- Gatter 104 a bis 104 j, vier NOT-Gatter 104 k bis 104 n, fünf NOR-Gatter 104 g bis 104 u und fünf Ausgangspuffer 104 v bis 104 z. Es können vier Verbindungsmodi gemäß den Fig. 3(a) bis 3(d) mit einem 2-Bit-Moduswählsignal (MS 1, 2) gewählt werden, welches in das Auswahlregister 105 gesetzt wird. Die Eingänge und Ausgänge werden schwach aktiv gemacht, mit Ausnahme des Moduswählsignals (MS 1, 2).

Nachstehend ist der Betrieb dieser Ausführung unter Bezugnahme auf die Fig. 1 bis 3 erläutert. Die jeweiligen Verbindungsmodi der Eingangs- und Ausgangssignalleitungen in der Auswählschaltung 104 werden dadurch ausgewählt, daß ein Moduswählwert in das Auswahlregister entsprechend einem Befehl von der CPU 101 gesetzt wird. Die Modi der Auswählschaltung 104 werden mit dem Moduswählsignal (MS 1, 2) gesetzt, das von dem Auswahlregister 105 abgegeben wird. Die vier Modi sind in den Fig. 3(a) bis 3(d) gezeigt.

In Fig. 3(a) ist der Modus 0 gezeigt. Drei Eingänge (TxRDY, RxRDY und RxERR) von der Steuereinheit 106 für die serielle Kommunikation werden gelesen, um ein Unterbrechungsbefehlssignal (UINT 2) an die Unterbrechungssteuereinheit 102 zu geben. Die beiden verbleibenden Unterbrechungsbefehlssignale (UINT 0, 1) und die beiden DMA-Befehlssignale (UDRQ 0, 1) werden mit den externen Unterbrechungsbefehlssignalen (UELIR 0, 1) und den externen DMA-Befehlssignalen (UEDRQ 0, 1) verknüpft.

Gemäß Fig. 3(b), in welcher der Modus 1 gezeigt ist, werden die drei Eingänge (TxRDY, RxRDY und RxERR) den Unterbrechungsbefehlssignalen (UINT 0-2) zugeordnet und die beiden DMA-Befehlssignale (UDRQ 0, 1) werden mit den externen DMA-Befehlssignalen (UEDRQ 0, 1) verknüpft.

In Fig. 3(c) ist der Modus 2 gezeigt. Hier werden das Empfang-"READY"-Signal (RxRDY) und das Empfangsfehlersignal (RxERR) von der Steuereinheit 106 für die serielle Kommunikation miteinander oder-verknüpft, um ein Unterbrechungsbefehlssignal (UINT 2) zu erhalten, während das Übertragung-"READY"-Signal (TxRDY) als DMA-Befehlssignal (UDRQ 1) abgegeben wird. Die beiden verbleibenden Unterbrechungssignale (UINT 0, 1) und das andere DMA-Befehlssignal (UDRQ 0) werden den externen Unterbrechungsbefehlssignalen (UELIR 0, 1) und dem externen DMA-Befehlssignal (UEDRQ 0) zugeordnet.

In Fig. 3(d) ist der Modus 3 gezeigt. Das Empfang-"READY"- Signal (RxRDY) und das Übertragung-"READY"-Signal (TxRDY) der Überwachungseinheit 106 für die serielle Kommunikation werden mit den DMA-Befehlssignalen (UDRQ 0, 1) verknüpft und das Empfangsfehlersignal (RxERR) wird dem Unterbrechungsbefehlssignal (UINT 2) zugeordnet. Die beiden verbleibenden Unterbrechungsbefehlssignale (UINT 0, 1) werden den externen Unterbrechungsbefehlssignalen (UELIR 0, 1) zugeordnet.

Auf diese Weise schaltet die Auswählschaltung 104 nicht nur die Übertragung- und Empfang-"READY"-Signale von der Steuereinheit 106 für die serielle Kommunikation auf die Unterbrechungs- oder DMA-Befehlssignale, sondern sie setzt auch unabhängig die Übertragung und den Empfang. Darüber hinaus gibt es zwei Modi, in denen die logische Summe mit dem Empfangsfehlersignal ausgegeben wird. Je größer die Anzahl der Modi ist, um so besser ist der Datenprozessor an das Arbeitsumfeld anpaßbar. Bei dieser Ausführung sind jedoch vier Modi ausgewählt worden, weil die 2-Bit-Auswählhardware geeignet ist.

Wenn beispielsweise eine Unterbrechungsverarbeitung für den Empfang und eine DMA-Übertragungsverarbeitung für die Übertragung gewählt werden, wird das Auswahlregister 105 in den Modus 2 oder MS 1=0 und MS 2=1 gesetzt, so daß die Empfang-"READY"-Signalleitung (RxRDY) 112 b und die Übertragung-"READY"-Signalleitung (TxRDY) 112 a in der Auswählschaltung 104 an die Unterbrechungsbefehlssignalleitung (UINT 2) 110 c und die DMA-Übertragungsbefehlssignalleitung (UDRQ 1) 111 b angeschlossen sind. Bei Abschluß eines Datenempfangszyklus aktiviert die Steuereinheit 106 für die serielle Kommunikation das Empfang- "READY"-Signal (RxRDY), während das Empfang-"READY"-Signal (RxRDY) durch die Auswählschaltung 104 über die Unterbrechungsbefehlssignalleitung (UINT 2) 110 c an die Unterbrechungssteuereinheit 102 übertragen wird, weil die Auswählschaltung 104 von dem Auswahlregister 105 so gesetzt worden ist, daß sie die Unterbrechungsverarbeitung auswählt. Demzufolge wird eine Unterbrechung der CPU 101 über die Unterbrechungssignalleitung 108 aufgegeben, um die Unterbrechung durchzuführen. Während der Unterbrechungsverarbeitung greift die CPU 101 auf die Steuereinheit 106 für die serielle Kommunikation zu, um die empfangenen Daten zu lesen oder die Daten zu verarbeiten.

Für die Übertragung gilt folgendes. Wenn ein Datenübertragungszyklus in der Steuereinheit 106 für die serielle Kommunikation abgeschlossen ist, wird das Übertragung- "READY"-Signal (TxRDY) von der Steuereinheit 106 für die serielle Kommunikation in derselben Weise ausgegeben wie für den Empfang. Da der Übertragungsprozeß durch die DMA-Übertragung in das Auswahlregister 105 gesetzt worden ist, wird das Übertragung-"READY"-Signal (TxRDY) über die DMA-Übertragungsbefehlssignalleitung (UDRQ 1) 111 b in die DMA-Steuereinheit 103 eingegeben. Ein Datenblock wird durch DMA-Übertragung mittels der DMA-Steuereinheit 103 an die Steuereinheit 106 für die serielle Kommunikation von den Übertragungsdaten übertragen, die in einem Pufferspeicherbereich abgelegt sind, welcher in dem Hauptspeicher 300 zugewiesen worden ist. Somit nimmt die Steuereinheit 106 für die serielle Datenkommunikation die Datenübertragung wieder auf. Bei der Übertragungsverarbeitung durch DMA-Übertragung wird das Obige wiederholt, bis alle Daten in den Pufferspeicherbereich übertragen worden sind. Bei Abschluß der Übertragung aller Daten wird eine den Abschluß anzeigende Unterbrechung von der DMA-Steuereinheit 103 über die Unterbrechungsbefehlssignalleitung 109, die Unterbrechungssteuereinheit 102 und die Unterbrechungssignalleitung 108 an die CPU gegeben, woraufhin die CPU eine Übertragungsabschlußverarbeitung ausführt.

Wie vorstehend beschrieben empfängt die Auswählschaltung 104 drei Signale, nämlich das Empfang-"READY"-Signal (RxRDY), das Übertragung-"READY"-Signal (TxRDY) und das Empfangsfehlersignal (RxERR) von der Steuereinheit 106 für die serielle Kommunikation, und zwei Signalpaare, nämlich die beiden Unterbrechungsbefehlssignale (UELIR 0, 1) und die beiden DMA-Befehlssignale (UEDRQ 0, 1) von außen und gibt drei Unterbrechungsbefehlssignale (UINT 0-2) an die Unterbrechungssteuereinheit 102 und die beiden DMA-Befehlssignale (UDRQ 0, 1) an die DMA-Steuereinheit 103. Das bedeutet, daß die Auswählschaltung 104 nicht nur die Befehlssignale von der Steuereinheit 106 für die serielle Kommunikation schaltet, sondern auch deren Verbindungen zu den zusätzlichen externen Unterbrechungs- und DMA-Befehlssignalen.

Auf diese Weise sind die Funktionen der Unterbrechungssteuereinheit 102 und der DMA-Steuereinheit 103 voll ausgenutzt, welche nicht von der Steuereinheit 106 für die serielle Kommunikation benutzt werden. Um Unterbrechungsbefehle oder Empfang-"READY"-, Übertragung-"READY"- und Empfangsfehler-Signale von der Steuereinheit 106 für die serielle Kommunikation unabhängig verarbeiten zu können, hat die Unterbrechungssteuereinheit 102 drei Eingangsanschlüsse zum Empfangen der Befehle. Um die DMA-Übertragungsbefehle für die Übertragung und den Empfang unabhängig verarbeiten zu können, hat die DMA-Steuereinheit 103 zwei Kanäle. Obwohl die drei Eingangsanschlüsse an die Auswählschaltung 104 angeschlossen sind, verwendet die Steuereinheit 106 für die serielle Kommunikation nicht alle Befehlssignale von der Auswählschaltung. Das hat seinen Grund in der Auswahl des Modus.

Nimmt man z. B. den Modus 0 werden gemäß Fig. 3(a) die drei Eingänge von der Steuereinheit 106 für die serielle Kommunikation oder-verknüpft, um ein Unterbrechungssignal (UINT 2) an die Unterbrechungssteuereinheit 102 zu geben. In diesem Zusammenhang werden zwei der Befehlssignalleitungen zu der Unterbrechungssteuereinheit 102 oder der DMA-Steuereinheit 103 nicht verwendet. Diese Signalleitungen werden für externe Befehlssignale verwendet, so daß es möglich ist, von außen die beiden Befehlsempfangseingänge der Unterbrechungssteuereinheit 102 und die beiden Eingangskanäle der DMA-Steuereinheit 103 zu nutzen. Würde keine Auswahl der Verbindungen mit den externen Befehlssignalleitungen stattfinden, würden die Befehlsempfangseingänge der Unterbrechungssteuereinheit 102 und die Eingangskanäle der DMA-Steuereinheit 103, die von der Steuereinheit 106 für die serielle Kommunikation nicht verwendet werden, unnütz brachliegen, weshalb keine effektive Ausnutzung der Hardware des Datenprozessors gegeben wäre. Daher ordnet die Auswählschaltung 104 die Befehlssignalleitungen, welche nicht von der Steuereinheit 106 für die serielle Kommunikation verwendet werden, den externen Befehlseingängen für alle Modi zu, so daß die Hardware des Datenprozessors voll genutzt wird.

Der beschriebene Datenprozessor verwendet drei Befehlsempfangseingänge zu der Unterbrechungssteuereinheit 102, zwei Kanäle zu der DMA-Steuereinheit 103 und zwei externe Befehlseingänge für die Unterbrechung oder DMA; das Auswahlregister 105 ist in der Form 2-Bit/4-Modi ausgeführt; und die Auswählschaltung 104 ist gemäß Fig. 2 gestaltet. Die Anzahl der Bits des Registers 105 und die Auslegung der Auswählschaltung 104 können jedoch entsprechend der Anzahl von Eingängen oder Ausgängen und/oder der Anzahl der erforderlichen Modi verändert werden.

Wie beschrieben umfaßt der erfindungsgemäße Datenprozessor eine Auswähleinheit zum Auswählen der Verbindungen zwischen den "READY"- und den Fehler-Signalen von der Steuereinheit für die serielle Kommunikation und den Befehlsempfangseingängen der Unterbrechungssteuereinheit und der DMA-Steuereinheit; ferner ist eine Auswahlsetzeinheit zum Setzen eines Verbindungsmodus der Auswahleinheit vorgesehen. Somit ist es möglich, das "READY"-Signal von der Steuereinheit für die serielle Kommunikation entweder als Unterbrechungsbefehl auf die Unterbrechungssteuereinheit oder als ein DMA-Befehl auf die DMA-Steuereinheit zu schalten, indem die Inhalte der Auswählsetzeinheit entsprechend programmiert werden. Somit ist es möglich, entsprechend der Anwendung zwischen einer Verarbeitung durch Unterbrechen, die zum Zufügen einer Verarbeitung für jeden Dateneingang von der Tasteneinheit geeignet ist, und einer Verarbeitung durch DMA-Übertragung hin- und herzuschalten, die dazu geeignet ist, eine große Anzahl von Daten mit großer Geschwindigkeit zu bearbeiten, wodurch ein flexibles System geschaffen ist. Da darüber hinaus die Befehlsempfangseingänge, welche von der Steuereinheit für die serielle Kommunikation nicht gebraucht werden, externen Befehlen zugeordnet sind, ist es möglich, die Hardware des Datenprozessors effektiv auszunutzen.

Die in der vorstehenden Beschreibung, den Ansprüchen sowie den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebigen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Bezugszeichenliste

11 zentrale Verarbeitungseinheit (CPU)
12 Systembus
13 serielle Interfaceschaltung
14 Puffer
15 Unterbrechungssteuerung
16 Empfangspufferspeicher
17 Übertragungspufferspeicher
18 Speichereinheit
19 Steuerung für den direkten Speicherzugriff
20 Datenkomparator
21 lokaler Datenbus
100 Datenprozessor
101 zentrale Verarbeitungseinheit (CPU)
102 Unterbrechungssteuereinheit
103 DMA-Steuereinheit
104 Auswählschaltung
105 Auswahlregister
106 Steuereinheit für die serielle Kommunikation
107 interner Bus
108 Unterbrechungssignalleitung
109 Unterbrechungsbefehlssignalleitung
110 Unterbrechungsbefehlssignalleitung
111 DMA-Übertragungsbefehlssignal-Leitung
112 Übertragung/Empfang-"READY"-Signalleitung
113 Empfangsfehlersignalleitung
114 Datenübertragungs-Signalleitung
115 Modus-Wählsignal-Leitung
116 Signalleitung für externe Unterbrechungsbefehlssignale
117 Signalleitung für externe DMA-Befehlssignale
200 externer Bus
300 Hauptspeicher

Claims

1. Datenprozessor mit einem Hauptspeicher (300) zum Speichern von für die Datenverarbeitung erforderlichen Informationen, der umfaßt:

- Steuermittel (106) für die serielle Kommunikation zum Aktivieren nicht nur eines "READY"-Signals bei Abschluß eines Datenübertragungs- oder Datenempfangszyklus, um das Schreiben der nächsten Übertragungsdaten oder das Lesen der empfangenen Daten zu befehlen, sondern auch eines Fehlersignales, wenn ein Fehler auftritt;
- eine zentrale Verarbeitungseinheit (CPU) (101) zum Verarbeiten von Daten;
- Unterbrechungssteuermittel (102) zum Steuern von Unterbrechungen der zentralen Verarbeitungseinheit (101);
- DMA-Steuermittel (103) für den direkten Zugriff (direct memory access) auf den Hauptspeicher (300), die einen Unterbrechungsbefehl an die Unterbrechungssteuermittel (102) geben;
- Auswählmittel (104) zum Auswählen einer Verbindung zwischen einem "READY"-Signal und einem Fehlersignal von den Steuermitteln (106) für die serielle Kommunikation sowie externen Befehlssignalen auf der einen und Befehlsempfangseingangsanschlüssen der Unterbrechungssteuermittel (102) und der DMA-Steuermittel (103) auf der anderen Seite; und
- Auswahlsetzmittel (105), welche entsprechend einem Befehl von der zentralen Verarbeitungseinheit (101) einen Verbindungsmodus der Auswählmittel (104) setzen.

2. Datenprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Auswählmittel (104) einen logischen Schaltkreis umfassen, der entsprechend einem Modusauswählsignal von den Auswahlsetzmitteln (105) einen Verbindungsmodus derart setzt, daß ein Übertragung-"READY"-Signal, ein Empfang-"READY"-Signal und ein Empfangsfehlersignal von den Steuermitteln (106) für die serielle Kommunikation, zwei externe Unterbrechungsbefehlssignale und zwei externe DMA-Befehlssignale in wählbarer Weise mit drei Unterbrechungsbefehlssignalen an die Unterbrechungssteuermittel (102) und zwei DMA-Befehlssignalen an die DMA-Steuermittel (103) verknüpft sind.

3. Datenprozessor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswahlsetzmittel (105) ein 2-Bit- Register und das Auswählmittel (104) in vier Modi betreibbar sind: In einem Modus 0, in dem ein Übertragung- "READY"-Signal, ein Empfang-"READY"-Signal und ein Empfangsfehlersignal von den Steuermitteln (106) für die serielle Kommunikation oder-verknüpft werden, um ein Unterbrechungsbefehlssignal an die Unterbrechungssteuermittel (102) abzugeben, und zwei externe Unterbrechungsbefehlssignale bzw. zwei externe DMA- Befehlssignale an die Unterbrechungssteuermittel (102) und die DMA-Steuermittel (103) gegeben werden; in einem Modus 1, in dem ein Übertragung-"READY"-Signal, ein Empfang-"READY"-Signal und ein Übertragungsfehlersignal von den Steuermitteln (106) für die serielle Kommunikation den Unterbrechungssteuermitteln (102) zugeführt werden und zwei externe DMA-Befehlssignale den DMA-Steuermitteln (103) zugeführt werden; in einem Modus 2, in dem ein Empfang-"READY"-Signal und ein Empfangsfehlersignal von den Steuermitteln (106) für die serielle Kommunikation miteinander oder-verknüpft werden, um ein Unterbrechungsbefehlssignal an die Unterbrechungssteuermittel (102) abzugeben, wobei ein Übertragung-"READY"-Signal an die DMA-Steuermittel (103) und zwei externe Unterbrechungsbefehlssignale und ein externes DMA-Befehlssignal an die Unterbrechungssteuermittel (102) bzw. die DMA-Steuermittel (103) gegeben werden; in einem Modus 3, in dem ein Übertragung-"READY"-Signal und ein Empfang-"READY"- Signal von den Steuermitteln (106) für die serielle Kommunikation an die DMA-Steuermittel (103) gegeben werden, wobei ein Empfangsfehlersignal an die Unterbrechungssteuermittel (102) gegeben wird, zusammen mit zwei externen Unterbrechungsbefehlssignalen.