DE4035837A1 - Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation - Google Patents

Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation

Info

Publication number
DE4035837A1
DE4035837A1 DE4035837A DE4035837A DE4035837A1 DE 4035837 A1 DE4035837 A1 DE 4035837A1 DE 4035837 A DE4035837 A DE 4035837A DE 4035837 A DE4035837 A DE 4035837A DE 4035837 A1 DE4035837 A1 DE 4035837A1
Authority
DE
Germany
Prior art keywords
control
zyk
bus
control signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE4035837A
Other languages
English (en)
Inventor
Carcia, Jr
Douglas Roderick Chisholm
Dean Alan Kalman
Russell Stephen Padgett
Robert Dean Yoder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE4035837A1 publication Critical patent/DE4035837A1/de
Ceased legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units

Description

Die Erfindung bezieht sich auf Computer und insbesondere auf eine Computerschaltung zum Unterbrechen eines direkten Speicherzugriffs, abgekürzt als DSZ bezeichnet, oder einer anderen Datenübertragungsoperation.
Ein Computersystem enthält typischerweise eine Vielzahl von Steuereinheiten für die Datenübertragung innerhalb des Systems. Jede dieser Steuereinheiten ist so entworfen, daß sie Daten in einer bestimmten Weise übertragen kann; beispielsweise kann eine Steuereinheit Operationen mit direkten Speicherzugriff (DSZ Operationen) bearbeiten, während eine andere ausgewählte unter­ geordnete Operationen bearbeiten kann. Um den Datenfluß zu steuern, muß jede dieser Steuereinheiten Zugriff zu bestimmten "Systemhilfsmitteln" innerhalb des Systems haben, wie zu einem bestimmten Bus oder einer Bus-Schnittstellenschaltung. Da einige dieser Hilfsmittel von mehreren Steuereinheiten gemeinsam benutzt werden müssen, schließen sich die Operationen, die von jeder der Steuereinheiten durchgeführt werden, in den meisten Fällen gegenseitig aus. Wenn daher zwei Steuereinheiten gleichzeitig Daten innerhalb des Systems übertragen müssen, muß irgend etwas die Konkurrenzsituation zwischen den beiden Steuereinheiten beseitigen.
Da bei DSZ Operationen typischerweise große Mengen von Daten übertragen werden und sie die Benutzung der Systemhilfsmittel für ausgedehnte Zeitabschnitte einschließen, kann die DSZ Operation unterbrochen werden, um einer anderen Steuereinheit zeitweiligen Zugriff auf die Systemhilfsquellen zu gestatten. Wenn die unterbrechende Steuereinheit ihre Datenübertragungs­ operation abschließt, fällt die Steuerung der Hilfs­ mittel an die DSZ Steuereinheit zurück und nachdem sie die Vorherrschaft über die Systemhilfsmittel wieder erlangt hat, werden die DSZ Operationen an dem Punkt fortgesetzt, an dem sie unterbrochen wurden. Das Problem mit diesem Unterbrechungssystem besteht jedoch darin, daß von der DSZ Steuereinheit zusätzliche Zeit angefordert wird, um ihre Steuerung der Systemhilfs­ mittel wieder aufzunehmen, nachdem die unterbrechende Steuereinheit ihre Operationen beendet hat. Es wäre jedoch wünschenswert, wenn die Unterbrechung für die DSZ "transparent" wäre, so daß, wenn die unterbrechende Steuereinheit ihre Operation beendet hat, die Steuerung der DSZ Steuereinheit zurückgegeben wird, die mit ihrer DSZ Operation fortfährt, ohne daß sie die Herrschaft über die Hilfsmittel wiederbegründen müßte. Daher besteht die unten beschriebene Erfindung in einer Schaltung, die eine transparente Unterbrechung von DSZ - oder anderen Datenübertragungsoperationen erlaubt.
Kurz gesagt besteht die Erfindung in einer Schnittstellen­ schaltung zur Steuerung des Datenflusses zwischen einem ersten und einem zweiten Computerbus. Die Schnittstellenschaltung enthält eine erste Steuer­ richtung zur Steuerung der Datenübertragung. Die erste Steuervorrichtung besitzt einen Ausgangsanschluß für ein erstes Steuersignal und einen Eingangsanschluß zum Empfangen eines zweiten Steuersignals. Eine zweite Steuervorrichtung ist ebenfalls enthalten. Die zweite Steuereinrichtung hat einen Ausgangsanschluß für ein drittes Steuersignal und einen Eingangsanschluß zum Empfangen des zweiten Steuersignals. Eine Bus-Schnitt­ stellensteuereinheit zur Datenübertragung zu und von dem ersten Bus hat einen Ausgangsanschluß für das zweite Steuersignal und einen Eingangsanschluß für das Empfangen des ersten und dritten Steuersignals von den ersten und zweiten Steuervorrichtungen. Eine Unter­ brechungsschaltung ist eingeschlossen, zum Blockieren des ersten Steuersignals der Bus-Schnittstellenschaltung als Antwort auf ein Anforderungssignal der zweiten Steuereinheit, Daten zu übertragen.
Bei einem anderen Ausführungsbeispiel steht die Erfindung in einer Computeradapterkarte für die Verwendung in einem Computersystem, das einen Bus besitzt. Die Adapterkarte schließt einen zweiten Bus ein, als auch einen Speicher und einen Prozessor, die mit dem zweiten Bus verbunden sind. Enthalten auf der Adapterkarte sind erste und zweite Steuervorrichtungen zum Steuern der Datenübertragung. Die erste Steuervor­ richtung besitzt einen Ausgangsanschluß für ein erstes Steuersignal und einen Eingangsanschluß zum Empfangen eines zweiten Steuersignals. Die zweite Steuervorrichtung hat einen Ausgangsanschluß für ein drittes Steuersignal und einen Eingangsanschluß zum Empfangen des zweiten Steuersignals. Ebenso ist eine Bus-Schnittstellensteuereinheit für die Datenübertragung zu und von dem ersten Bus enthalten. Die Bus-Schnittstellensteuereinheit weist einen Ausgangsanschluß für das zweite Steuersignal auf und einen Eingangsanschluß zum Empfangen des ersten und dritten Steuersignals von der ersten und der zweiten Steuervorrichtung. Eine Unterbrechungsschaltung ist eingeschlossen zum Blockieren des ersten Steuer­ signals der Bus-Schnittstellensteuereinheit auf eine Anforderung der zweiten Steuervorrichtung hin, Daten zu übertragen. Ebenfalls ist eine Vorrichtung zum Verbinden der Adapterkarte mit dem ersten Bus enthalten.
Bei einem anderem Ausführungsbeispiel besteht die Erfindung in einer Unterbrechungsschaltung zur Verwendung mit ersten und zweiten Steuervorrichtungen zur Datenübertragung, und einer Bus-Schnittstellen­ steuereinheit für die Datenübertragung zu und von einem Computerbus. Die erste Steuervorrichtung hat einen Ausgangsanschluß für ein erstes Steuersignal und einen Eingangsanschluß für ein zweites Steuersignal. Die zweite Steuervorrichtung hat einen Ausgangsanschluß für ein drittes Steuersignal und einen Eingangsanschluß für das zweite Steuersignal. Die Bus-Schnittstellen­ steuereinheit hat einen Ausgangsanschluß für das zweite Steuersignal und einen Eingangsanschluß für das erste und das dritte Steuersignal. Die Unterbrechungs­ schaltung schließt eine Vorrichtung ein zum Blockieren des ersten Steuersignals der Bus-Schnittstellensteuer­ einheit als Antwort auf ein Anforderungssignal von der zweiten Steuervorrichtung, Daten zu übertragen. Die Unterbrechungsschaltung enthält auch eine Vorrichtung zum Blockieren des zweiten Steuersignals der ersten Steuervorrichtung als Antwort auf ein Anforderungs­ signal der zweiten Steuervorrichtung.
Fig. 1 ist ein Blockschaltbild eines Computer­ systems mit einer Adapterschaltung, die eine Bus-Hauptschnittstellenschaltung mit Daten­ übertragungsunterbrechung verwendet.
Fig. 2 ist ein Blockschaltbild eines Teiles der Bus-Hauptschnittstellenschaltung.
Fig. 3 ist ein Zeitdiagramm, das die Unterbrechung der Datenübertragungsoperation der Schnittstellenschaltung erläutert.
Fig. 4 ist ein Schaltbild der Unterbrechungsschaltung.
Fig. 5 ist ein Zustandsdiagramm der Operation zur Unterbrechung der Datenübertragung.
Es wird auf Fig. 1 Bezug genommen. Eine Computer­ adapterkarte 102 ist mit dem Systembus 104 eines Computersystems verbunden. Der Systembus 104 ist vorzugsweise ein bekannter Mikrokanalbus, obgleich auch andere Computerbusse ebenso geeignet sein können. Die Adapterkarte 102 schließt einen lokalen Bus 106 ein, mit dem ein lokaler Mikroprozessor 108 verbunden ist. Ein lokaler Speicher 120 ist ebenfalls mit dem lokalen Bus 106 verbunden und ist direkt durch das Gerät adressierbar, das gegenwärtig den lokalen Bus steuert. Eine Bus-Hauptschnittstellenschaltung 110, die in zwei Module 112 und 114 unterteilt ist, koordi­ niert die Datenübertragung zwischen dem Systembus 104 und dem lokalen Bus 106. Im allgemeinen steuert der zweite Modul 114 die Datenübertragung durch den ersten Modul 112.
Daten- und Steuersignale werden zwischen den beiden Modulen auf den "Steuerleitungen" und den "IC Buslei­ tungen" weitergeleitet. Die Leitung "ANF B" wird durch den zweiten Modul 114 aktiviert, wenn er die Steuerung des Systembusses 104 verlangt, um Daten von oder zu dem Systembus zu übertragen. Als Antwort auf diese Anforderung führt eine Entscheidungsschaltung 115 für den Systembus in dem ersten Modul 112 die Funktionen aus, die erforderlich sind, um die Steuerung über den Systembus zu erlangen. Wenn die Vorherrschaft über den Systembus errungen wurde, sendet der erste Modul ein aktives Signal SB ERRUNGEN, zu dem zweiten Modul zurück, was anzeigt, daß der zweite Modul jetzt die Kontrolle über den Systembus ausübt.
In ähnlicher Weise setzt der zweite Modul ein Signal, wenn er die Kontrolle über den lokalen Bus anfordert, durch das die Leitung ANHALTEN aktiviert wird. Als Antwort auf die Anforderung ANHALTEN gibt der lokale Mikroprozessor 108 die Kontrolle über den lokalen Bus frei und setzt durch, das die Leitung ANHALTEN BESTÄTIGEN aktiviert wird. Wenn das der Fall ist, kann der zweite Modul 114 die Kontrolle über den lokalen Bus übernehmen. Wenn die Datenübertragung beendet ist, gibt der zweite Modul die Kontrolle des lokalen Busses frei und inaktiviert die Leitung ANHALTEN.
Es gibt verschiedene Operationen zur Datenübertragung durch das System. Diese Datenübertragungsoperationen werden wie folgt beschrieben:
  • 1. LBAH (lokaler Bus/ausgewähltes Hilfsmittel): In der LBAH Operation wird die Schnittstellenschaltung 110 als ein E-/A-Hilfsmittel über den lokalen Bus 106 adressiert. Das heißt die Schnittstellen­ schaltung schließt nicht dargestellte Register ein, die über den lokalen Bus direkt von dem Gerät adressierbar sind, das augenblicklich die Kontrolle über den lokalen Bus besitzt.
  • 2. LB SDSZ (lokaler Bus/Steuereinheit für direkten Speicherzugriff): Die Schnittstellenschaltung 110 ist bei dieser Operation der Herr über den lokalen Bus 106 und die Daten werden zwischen dem lokalen Bus und der Speichergruppe 116 der Schnittstellenschaltung übertragen. Die Speichergruppe ist eine Gruppe von Datenpuffern, d. h. 64 Byte breiten Registern, die bei der Datenübertragung während DSZ (direkter Speicher­ zugriff) Operationen benutzt werden.
  • 3. SB SDSZ (Systembus/Steuereinheit für direkten Speicherzugriff): Für diese Operationen ist die Schnittstellenschaltung 110 der Herr über den Systembus 104 und Daten werden zwischen dem Systembus und der Speichergruppe 116 übertragen.
  • 4. SBAH (Systembus/ausgewähltes Hilfsmittel): Die Schnittstellenschaltung 110 wird bei dieser Datenübertragungsoperation als ein E-/A-Hilfsmittel über den Systembus 104 adressiert. Mit anderen Worten enthält die Schnittstellenschaltung 110 nicht dargestellte Register, die vom Systembus aus durch das Gerät, das den Systembus steuert, direkt adressierbar sind.
  • 5. SBHS (Systembus/Hilfsspeicher): Bei dieser Datenübertragungsoperation ist der Speicher 120 über den lokalen Bus 106 vom Systembus 104 aus als ein Hilfsspeicher adressierbar. Das heißt, wenn der Herr des Systembusses eine bestimmte Adresse auf den Systembus gibt, wird auf eine entsprechende Adresse über den lokalen Bus 106 zugegriffen, so daß Daten zwischen dem Speicher und dem Systembus über den lokalen Bus übertragen werden. Oder anders ausgedrückt: der Speicher 120 des lokalen Busses wird in dieser Operation auf den Systembus 104 abgebildet.
  • 6. ADSZ (Anschluß für direkten Speicherzugriff): Bei dieser Operation ist die Schnittstellenschaltung 110 Herr des Systembusses 104 und die Datenüber­ tragung erfolgt zwischen den Datenregistern 118 und dem Systembus. Vom lokalen Bus 106 aus kann auf die Datenregister 118 als E-/A-Hilfseinheiten direkt zugegriffen werden.
In Fig. 2 ist ein Blockschaltbild des Teiles der Schnittstellenschaltung dargestellt, der die Unter­ brechungsschaltung enthält. Gemäß dieser Figur enthält die Schnittstellenschaltung 110 eine Steuereinheit für direkten Speicherzugriff (SDSZ) 202, die die oben beschriebenen Operationen SB SDSZ und LB SDSZ steuert. Außerdem schließt dieser Teil der Schnittstellenschaltung auch eine Steuereinheit 204 für den Anschluß für direkten Speicherzugriff (ADSZ) und eine Steuereinheit 206 für die Übertragungsoperation Systembus/ausgewählte Hilfseinheit (SBAH) ein. Die SBAH Steuereinheit steuert auch SBHS Operationen. Der Entwurf dieser Steuereinheiten als auch der Entwurf der Entscheidungs­ schaltung 208 und der Schnittstellenschaltung 212 für den lokalen Bus, die unten beschrieben ist, sind aus dem Stand der Technik bekannt. Ihre Funktion ist jedoch unten etwas näher beschrieben, so daß der Leser die Verbindung zu, und die Funktion der Unterbrechungs­ logik 210 verstehen kann.
Wenn eine der 3 Steuereinheiten SDSZ 202, ADSZ 204 oder SBAH 206 eine Datenübertragungsoperation durchzu­ führen hat, muß sie zuerst die Steuerung über die geeigneten Systemhilfsmittel anfordern, um zu bestimmen, ob sie verfügbar sind. Jede dieser Steuereinheiten hat eine Anforderungs- oder "ANF"-Leitung, die mit einer internen Entscheidungsschaltung 208 verbunden ist und die aktiviert wird, wenn die Steuereinheit eine Operation durchzuführen hat. Speziell aktiviert die SDSZ Steuereinheit 202 die Leitung LB SDSZ ANF wenn eine LB SDSZ Operation anhängig ist; ADSZ 204 aktiviert die Leitung ADSZ ANF, wenn eine ADSZ Operation anhängig ist; die Operation SBAH aktiviert die Leitung SBAH ANF, wenn eine Operation Systembus/ausgewählte Hilfs­ einheit anhängig ist und die Leitung SBHS ANF wird aktiviert, wenn eine Operation Systembus/Hilfsspeicher anhängig ist. Wenn mehr als eine Anforderung vorliegt, bestimmt die interne Entscheidungsschaltung auf Grund eines vorgegebenen Prioritätsschemas, welcher Anfor­ derung zuerst entsprochen wird. Die interne Entschei­ dungsschaltung 208 liefert dann ein Signal GEWONNEN an die betreffende Steuereinheit, die das Entscheidungs­ verfahren gewonnen hat. Wenn beispielsweise der Anforderung nach einer SBAH Operation entsprochen wurde, wird die Leitung SBAH "GEWONNEN" aktiviert. Wenn eine Steuereinheit "GEWONNEN" hat, übernimmt sie die Steuerung der entsprechenden gemeinsam benutzten Hilfsmittel (Busse, Busschnittstellenschaltung usw.) und beginnt eine Datenübertragung.
Wenn aber eine SDSZ Operation gerade auf dem lokalen Bus ausgeführt wird, und wenn eine Anforderung nach entweder einer ADSZ Operation (ADSZ ANF), einer SBAH Operation (SBAH ANF) oder nach einer SBHS Operation (SBHS ANF) festgestellt wird, können diese Operationen die laufende SDSZ Operation "UNTERBRECHEN", wodurch die SDSZ Operation zeitweilig eingestellt wird. Dies wird durch die Unterbrechungslogik 210 erreicht.
Es wird auf die Fig. 2 und das Zeitdiagramm der Fig. 3 Bezug genommen. Die Steuereinheit SDSZ fordert zuerst eine LB SDSZ Operation an durch aktivieren der Leitung LB SDSZ ANF. Als Antwort auf diese Anforderung schickt die interne Entscheidungsschaltung 208 eine Anforderung ANHALTEN an den lokalen Mikroprozessor 108, der seinerseits mit einem Signal ANHALTEN B antwortet, wenn er die Steuerung des lokalen Busses 106 freigibt. Als Antwort auf das Freigabesignal für den lokalen Bus aktiviert die interne Entscheidungsschaltung die Leitung LB SDSZ GEWONNEN, um der Steuereinheit SDSZ anzuzeigen, daß sie mit einer Datenübertragungs­ operation beginnen kann.
Um eine SDSZ Operation auf dem lokalen Bus durchzu­ führen, aktiviert die SDSZ Steuereinheit 202 zuerst die Leitung LB ZYK START für den Zyklusstart des lokalen Busses. Wenn keine laufenden Unterbrechungs­ operationen vorliegen, erhält die Leitung BLOCK START der Unterbrechungslogik 210 niedriges Potential und folglich gelangt das aktive Signal LB ZYK START der SDSZ 202 über das Und-Glied 214 und das Oder-Glied 216 zu einer Schnittstellensteuereinheit 212 für den lokalen Bus. Die Schnittstellensteuereinheit für den lokalen Bus beginnt dann die SDSZ Datenübertragungs­ operation auf dem lokalen Bus und führt einer Leitung LB ZYK BEST einen Impuls zu zur Bestätigung des Zyklus des lokalen Busses. Wenn keine Unterbrechungsopera­ tionen vorliegen, erhält der Ausgang BLOCK BEST der Unterbrechungslogik 210 niedriges Potential und folglich wird das Signal LB ZYK BEST über das Und-Glied 218 zu der SDSZ rückgeführt. Dies beendet den Quittungs­ betrieb zwischen der SDSZ 202 und der Schnittstellen­ schaltung 212 des lokalen Busses und ermöglicht das Fortsetzen der SDSZ Datenübertragung. Es sei bemerkt, daß die Leitung LB ZYK START der SDSZ für den Zyklusstart solange aktiv bleibt, wie die SDSZ Datenübertragungen durchzuführen hat und solange das Signal LB SDSZ GEWONNEN wirksam ist. In ähnlicher Weise erzeugt die Schnittstellenschaltung 212 des lokalen Busses das Zyklusbestätigungssignal LB ZYK BEST einmal für jede Datenübertragung, die sie auf dem lokalen Bus durchführt.
Wenn beispielsweise die SBAH Steuereinheit 206 jetzt die Steuerung der Systemhilfsmittel der Schnittstellen­ schaltung benötigt, um eine Hilfsspeicheroperation (SBHS) durchzuführen, aktiviert sie die Leitung SBHS ANF. Da die interne Entscheidungsschaltung bereits die Steuerung der internen Hilfsquellen der SDSZ Steuereinheit übertragen hat durch Erzeugen des Signals LB SDSZ GEWONNEN, kann sie auf die Anforderung der SBAH Steuereinheit nicht antworten, bevor die SDSZ Operation beendet ist. Aber das aktive Signal SBHS ANF wird auch der Unterbrechungslogik 210 zugeführt, die auf die Anforderung antworten kann durch Aktivieren der Leitung UB SBHS GEWONNEN. Dieses aktive Signal UB SBHS GEWONNEN wird dann der Steuereinheit SBAH zugeführt, die mit der angeforderten Hilfsspeicheroperation beginnt. Aber zuerst aktiviert die Unterbrechungslogik die Leitung BLOCK START, die das Signal LB ZYK START am Und-Glied 214 blockiert oder sperrt und es daran hindert, die Schnittstellenschaltung 212 des lokalen Busses zu erreichen. Nach dem Blockieren des Zyklus­ startsignals aktiviert die Unterbrechungsschaltung die Leitung BLOCK BEST, die verhindert, daß das Zyklusbe­ stätigungssignal LB ZYK BEST die SDSZ Steuereinheit 202 erreicht. Folglich erscheint es der SDSZ Steuereinheit, daß sie noch die Steuerung der Steuereinheit 212 des lokalen Busses ausübt, und daß die Schnittstelle des lokalen Busses lediglich langsam ist beim Antworten auf ihre Anforderung. Jedoch hat die SBAH Steuereinheit tatsächlich die zeitweilige Steuerung der Schnittstellen­ schaltung 212 des lokalen Busses.
Wenn die SBAH Steuereinheit ihre Datenübertragungen beendet hat inaktiviert sie die Leitung SBHS ANF und als Antwort darauf inaktiviert die Unterbrechungslogik beide Blockiersignale, wodurch das Zyklusstartsignal und das Zyklusbestätigungssignal freigegeben werden und die Steuerung der Hilfsquellen der SDSZ Steuereinheit zurückgegeben werden.
Fig. 4 ist ein Schaltbild der Unterbrechungslogik 210 und Fig. 5 ein Zustandsdiagramm der Wirkungsweise der Unterbrechungslogik. Auf diese Figuren wird Bezug genommen. Die Unterbrechungslogik hat vier (4) Zustände, die in Fig. 5 mit S0, S1, S2 und S3 bezeichnet sind. Diese vier Zustände entsprechen den folgenden Zuständen asynchroner SR Verriegelungsstufen SR1 (402), SR2 (404) und SR3 (406) der Fig. 4:
Wenn eine Operation LB SDSZ auszuführen ist, so daß die Leitung LB SDSZ GEWONNEN aktiviert ist, wartet die Unterbrechungsschaltung in dem Zustand S0 darauf, daß eine Anforderung für eine Unterbrechung UB ANF auftritt. Die Leitung UB ANF wird über das Oder-Glied 408 und das Und-Glied 410 aktiviert als Antwort auf eine Anforderung nach einer Operation Systembus/Hilfsspeicher (SBHS ANF), auf eine Anforderung nach einer Operation Systembus/ausgewählte Hilfseinheit (SBAH ANF) oder auf eine Anforderung nach einer Operation Anschluß für direkten Speicherzugriff (ADSZ ANF), bei der die Leitung SB GEWONNEN aktiviert wurde. Wenn eine Unter­ brechungsanforderung (UB ANF) aktiviert wurde, wird SR1 über das Und-Glied 412 durch den nächsten Zyklusbestätigungsimpuls der Schnittstellenschaltung 212 des lokalen Busses gesetzt. Wenn der Zyklusbe­ stätigungsimpuls verschwindet, tritt die Schaltung in den Zustand S2 ein, wenn die Verriegelungsstufe SR2 über das Und-Glied 414 gesetzt wird. In dem Zustand S2 ist das Signal BLOCK START aktiviert. Wenn das Signal LB BELEGT verschwindet, nimmt die Schaltung ihren dritten Zustand an, indem die Verriegelungsstufe SR3 über das Und-Glied 416 gesetzt wird. Das Signal LB BELEGT der Schnittstellenschaltung des lokalen Busses zeigt an, daß die Schnittstellenschaltung des lokalen Busses belegt ist und ihre laufenden Operationen beendet. Im Zustand S3 wird das entsprechende Signal über das Und-Glied 418, 420 oder 422 aktiviert. Wie das in Fig. 2 dargestellt ist, aktiviert das GEWONNEN Signal UB ADSZ GEWONNEN, UB SBAH GEWONNEN oder UB SBHS GEWONNEN über eines der Oder-Glieder 220, 222 oder 224 die entsprechende Steuereinheit 202, 204 oder 206, die dann ihre Datenübertragung durchführt. Wenn die Steuereinheit das aktive Anforderungssignal (SBHS ANF, SBAH ANF oder ADSZ ANF) beendet, werden die Verriege­ lungsstufen SR1, SR2 und SR3 über den Inverter 424 rückgesetzt, wodurch die Unterbrechungsoperation beendet und die Steuerung der Steuereinheit SDSZ zurückgegeben wird.

Claims (6)

1. Computersystem mit einer Schnittstellenschaltung zur Steuerung des Datenflusses zu und von einem Computerbus, wobei die Schnittstellenschaltung umfaßt:
eine erste Steuervorrichtung (202) zur Steuerung der Datenübertragung, wobei die erste Steuervor­ richtung einen Ausgangsanschluß für ein erstes Steuersignal (SBSZ-LB-ZYK-START) aufweist,
eine zweite Steuereinrichtung (206) zur Steuerung der Datenübertragung, wobei die zweite Steuervor­ richtung einen Ausgangsanschluß für ein zweites Steuersignal (SBHS-LB-ZYK-START) aufweist,
eine Busschnittstellensteuereinheit (212) zur Datenübertragung zu und von dem Computerbus, wobei die Busschnittstellensteuereinheit (212) einen Eingangsanschluß besitzt zum Empfangen der ersten und zweiten Steuersignale (SBSZ-LB-ZYK-START, SBHS-LB-ZYK-START) von den ersten und zweiten Steuervorrichtungen (202, 206), und
eine Unterbrechungsschaltung (210) mit einer Vorrichtung (214) zum Sperren des ersten Steuer­ signals (SBSZ-LB-ZYK-START) der ersten Steuervor­ richtung (202) auf Grund eines Anforderungssignals (SBHS-ANF) der zweiten Steuervorrichtung (206).
2. Computersystem nach Anspruch 1, bei dem
die erste und zweite Steuervorrichtung (202, 206) jeweils einen Eingangsanschluß zum Empfangen eines dritten Steuersignals (LB-ZYK-BEST) enthält,
die Busschnittstellensteuereinheit (212) einen Ausgangsanschluß für das dritte Steuersignal (LB-ZYK-BEST) einschließt und
die Unterbrechungsschaltung (210) eine Vorrichtung (218) enthält zum Blockieren des dritten Steuersignals (LB-ZYK-BEST) für die erste Steuervorrichtung (202) auf Grund eines Anforderungssignals (LB-ANF) der zweiten Steuervorrichtung (206).
3. Computersystem nach Anspruch 2, bei dem die Unterbrechungsschaltung eine logische Schaltung (Fig. 4) umfaßt mit ersten und zweiten Zuständen (S2, S3), wobei das erste Steuersignal (SBSZ-LB-ZYK-START) von der Busschnittstellensteuereinheit (212) im ersten Zustand (S2) ferngehalten wird und das dritte Steuersignal (LB-ZYK-BEST) von der ersten Steuervorrichtung (202) im zweiten Zustand (S3) ferngehalten wird.
4. Adapterkarte zur Verwendung in einem Computersystem mit einem ersten Bus, wobei die Adapterkarte umfaßt:
einen zweiten Bus,
einen Speicher und einen Prozessor, die mit dem zweiten Bus verbunden sind,
eine erste Steuervorrichtung (202) zur Steuerung der Datenübertragung, die einen Ausgangsanschluß für ein erstes Steuersignal (SBSZ-LB-ZYK-START) und einen Eingangsanschluß zum Empfangen eines dritten Steuersignals (LB-ZYK-BEST) aufweist,
eine zweite Steuervorrichtung (206) zur Steuerung der Datenübertragung, die einen Ausgangsanschluß für ein zweites Steuersignal (SBHS-LB-ZYK-START) und einen Eingangsanschluß zum Empfangen des dritten Steuersignals (LB-ZYK-BEST) aufweist,
eine Busschnittstellensteuereinheit (212) zur Datenübertragung zu und von dem zweiten Bus, wobei die Busschnittstellensteuereinheit (212) einen Ausgangsanschluß für das Dritte Steuersignal (LB-ZYK-BEST) und einen Eingangsanschluß zum Empfangen des ersten und zweiten Steuersignals der ersten und zweiten Steuervorrichtungen (202, 206) aufweist,
eine Unterbrechungsschaltung (210) mit Mitteln (214) zum Fernhalten des ersten Steuersignals (SBSZ-LB-ZYK-START) von der Busschnittstellen­ steuereinheit (212) auf Grund eines Anforderungs­ signals (SBHS-ANF) der zweiten Steuervorrichtung (206), und
Mittel zum elektrischen Verbinden der Adapterkarte mit dem ersten Bus.
5. Adapterkarte nach Anspruch 4, bei der die Unterbrechungsschaltung weiter umfaßt: Mittel (218) zum Fernhalten des dritten Steuer­ signals (LB-ZYK-BEST) von der ersten Steuervor­ richtung (202) auf Grund eines Anforderungssignal (SBHS-ANF) der zweiten Steuervorrichtung (206).
6. Unterbrechungsschaltung zur Verwendung mit ersten und zweiten Steuervorrichtungen (202, 206) zur Steuerung der Datenübertragung und mit einer Busschnittstellensteuereinheit (212) zur Daten­ übertragung zu und von einem Computerbus, wobei die erste Steuervorrichtung (202) einen Ausgangs­ anschluß für ein erstes Steuersignal (SBSZ-LB-ZYK-START) und einen Eingangsanschluß für ein drittes Steuersignal (LB-ZYK-BEST) aufweist und die zweite Steuervorrichtung (206) einen Ausgangsanschluß für ein zweites Steuersignal (SBHS-LB-ZYK-START) und einen Eingangsanschluß für das dritte Steuersignal (LB-ZYK-BEST) aufweist, wobei die Busschnittstellensteuereinheit (212) einen Ausgangsanschluß für das dritte Steuersignal (LB-ZYK-BEST) und einen Eingangsanschluß für das erste und zweite Steuersignal (SBSZ-LB-ZYK-START, SBHS-LB-ZYK-START) aufweist, und die Unterbrechungs­ schaltung enthält:
Mittel (214) zum Fernhalten des ersten Steuersignals (SBSZ-LB-ZYK-START) von der Busschnittstellensteuer­ einheit (212) auf Grund eines Anforderungssignales (SBHS-ANF) der zweiten Steuervorrichtung (206), und
Mittel (218) zum Fernhalten des dritten Steuer­ signals (LB-ZYK-BEST) von der ersten Steuervor­ richtung (202) auf Grund des Anforderungssignals (SBHS-ANF) der zweiten Steuervorrichtung (206).
DE4035837A 1989-11-13 1990-11-10 Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation Ceased DE4035837A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/434,385 US5119480A (en) 1989-11-13 1989-11-13 Bus master interface circuit with transparent preemption of a data transfer operation

Publications (1)

Publication Number Publication Date
DE4035837A1 true DE4035837A1 (de) 1991-05-16

Family

ID=23724015

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4035837A Ceased DE4035837A1 (de) 1989-11-13 1990-11-10 Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation

Country Status (12)

Country Link
US (1) US5119480A (de)
EP (1) EP0428330A3 (de)
JP (1) JPH077374B2 (de)
KR (1) KR930008039B1 (de)
CN (1) CN1020815C (de)
AU (1) AU638495B2 (de)
BR (1) BR9005632A (de)
CA (1) CA2026737C (de)
DE (1) DE4035837A1 (de)
MY (1) MY104505A (de)
NZ (1) NZ235801A (de)
SG (1) SG43722A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379381A (en) * 1991-08-12 1995-01-03 Stratus Computer, Inc. System using separate transfer circuits for performing different transfer operations respectively and scanning I/O devices status upon absence of both operations
CZ383292A3 (en) * 1992-02-18 1994-03-16 Koninkl Philips Electronics Nv Method of testing electronic circuits and an integrated circuit tested in such a manner
US5596749A (en) * 1992-09-21 1997-01-21 Texas Instruments Incorporated Arbitration request sequencer
US5535333A (en) * 1993-03-30 1996-07-09 International Business Machines Corporation Adapter for interleaving second data with first data already transferred between first device and second device without having to arbitrate for ownership of communications channel
DE69505667D1 (de) * 1994-06-14 1998-12-03 Unisys Corp Verklemmungsfreie hochgeschwindigkeitsbrückenschaltung
JPH10133998A (ja) * 1996-11-05 1998-05-22 Canon Inc データ処理方法とその方法を用いた記録装置
US6055583A (en) * 1997-03-27 2000-04-25 Mitsubishi Semiconductor America, Inc. DMA controller with semaphore communication protocol
JPH10283329A (ja) * 1997-04-02 1998-10-23 Matsushita Electric Ind Co Ltd メモリ排他制御方法
US6633996B1 (en) 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US6735715B1 (en) 2000-04-13 2004-05-11 Stratus Technologies Bermuda Ltd. System and method for operating a SCSI bus with redundant SCSI adaptors
US6691257B1 (en) 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6802022B1 (en) 2000-04-14 2004-10-05 Stratus Technologies Bermuda Ltd. Maintenance of consistent, redundant mass storage images
US6886171B2 (en) 2001-02-20 2005-04-26 Stratus Technologies Bermuda Ltd. Caching for I/O virtual address translation and validation using device drivers
US6766479B2 (en) 2001-02-28 2004-07-20 Stratus Technologies Bermuda, Ltd. Apparatus and methods for identifying bus protocol violations
US6766413B2 (en) 2001-03-01 2004-07-20 Stratus Technologies Bermuda Ltd. Systems and methods for caching with file-level granularity
JP2005078161A (ja) * 2003-08-28 2005-03-24 Canon Inc 記録装置
US7043590B2 (en) * 2004-05-28 2006-05-09 Realtek Semiconductor Corp. Interface apparatus using single driver, computer system including interface apparatus using single driver, and related method
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
CN103313459A (zh) * 2012-03-13 2013-09-18 鸿富锦精密工业(深圳)有限公司 指示灯控制装置
US11182284B2 (en) 2013-11-07 2021-11-23 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
EP3066570A4 (de) * 2013-11-07 2017-08-02 Netlist, Inc. Hybridspeichermodul und -system und verfahren zum betrieb davon
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
CN112540730B (zh) * 2020-12-14 2022-02-08 无锡众星微系统技术有限公司 可动态重构的dma阵列

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935868A (en) * 1988-11-28 1990-06-19 Ncr Corporation Multiple port bus interface controller with slave bus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS503237A (de) * 1973-05-11 1975-01-14
US4270167A (en) * 1978-06-30 1981-05-26 Intel Corporation Apparatus and method for cooperative and concurrent coprocessing of digital information
US4620278A (en) * 1983-08-29 1986-10-28 Sperry Corporation Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus
US4777591A (en) * 1984-01-03 1988-10-11 Texas Instruments Incorporated Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems
JPH0690700B2 (ja) * 1984-05-31 1994-11-14 富士通株式会社 半導体集積回路
US4837677A (en) * 1985-06-14 1989-06-06 International Business Machines Corporation Multiple port service expansion adapter for a communications controller
JPS62154045A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd バス調停方式
JPS6398755A (ja) * 1986-10-16 1988-04-30 Fujitsu Ltd ダイレクトメモリアクセス制御装置
US4959782A (en) * 1986-10-29 1990-09-25 United Technologies Corporation Access arbitration for an input-output controller
US4901226A (en) * 1987-12-07 1990-02-13 Bull Hn Information Systems Inc. Inter and intra priority resolution network for an asynchronous bus system
JPH01277928A (ja) * 1988-04-30 1989-11-08 Oki Electric Ind Co Ltd 印刷装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935868A (en) * 1988-11-28 1990-06-19 Ncr Corporation Multiple port bus interface controller with slave bus

Also Published As

Publication number Publication date
JPH077374B2 (ja) 1995-01-30
EP0428330A3 (en) 1992-11-04
KR930008039B1 (ko) 1993-08-25
CA2026737C (en) 1996-01-23
NZ235801A (en) 1994-01-26
CN1020815C (zh) 1993-05-19
KR910010335A (ko) 1991-06-29
JPH03160545A (ja) 1991-07-10
CN1051994A (zh) 1991-06-05
CA2026737A1 (en) 1991-05-14
SG43722A1 (en) 1997-11-14
AU6455690A (en) 1991-05-16
BR9005632A (pt) 1991-09-17
AU638495B2 (en) 1993-07-01
MY104505A (en) 1994-04-30
EP0428330A2 (de) 1991-05-22
US5119480A (en) 1992-06-02

Similar Documents

Publication Publication Date Title
DE4035837A1 (de) Bus-hauptschnittstellenschaltung mit transparenter unterbrechung einer datenuebertragungsoperation
EP0929041B1 (de) Verfahren und Anordnung zum Betreiben eines Bussystems
DE3146356C2 (de) Vorrichtung zur Steuerung der Übertragung von Gerätesteuerinformation in einem Datenendgerät
DE69834519T2 (de) Bussteuerungssystem und -verfahren
DE19983026B4 (de) Brücke zwischen zwei Bussen mit einem Puffer mit einer einstellbaren Mindestspeicherraummenge für ein Akzeptieren einer Schreibanforderung und Verfahren hierzu
DE2731188C2 (de) Schaltungsanordnung zur Behandlung von Unterbrechungsanforderungen
EP0006164B1 (de) Multiprozessorsystem mit gemeinsam benutzbaren Speichern
DE60125112T2 (de) PCI-Arbiter mit unter Spannung stellbarer Steuerungsunterstützung
DE4003759C2 (de) Verfahren und Anordnung zur Übertragung von Daten über einen Bus zwischen selektiv ankoppelbaren Stationen
DE69433130T2 (de) Rechnersystem mit verändertem lokalen Datenbus
DE2944497A1 (de) Datenverarbeitungsanlage mit mehreren geraeteeinheiten
DE4142756A1 (de) Datenweg-einrichtung zur kopplung zweier busse
DE4018481C2 (de)
DE3807519A1 (de) Datenuebertragungs-steuereinheit
EP0050305B1 (de) Einrichtung zur Steuerung des Zugriffes von Prozessoren auf eine Datenleitung
DE60036923T2 (de) Dram-auffrischungsüberwachung und taktgenaue verteilte busarbitrierung in einer multiprozessorumgebung
EP0895168B1 (de) Kommunikationssystem mit einer seriellen Schnittstelle
DE10306285A1 (de) Mikrocomputersystem
DE69729598T2 (de) Verfahren und Vorrichtung zur Adressenparitätsprüfung für mehrfache überlappende Addressbereiche auf einem gemeinsamen Bus
DE3040429A1 (de) Ueberwachungseinrichtung fuer ein computersystem
DE10056152A1 (de) Verfahren zur Durchführung von Busarbitration zwischen Steuerchips eines Chipsatzes mit preemptiver Fähigkeit
DE2713304A1 (de) Mehrrechnersystem
DE60223024T2 (de) Agp-steuerung (accelerated gaphics port), die schnelle schreibtransaktionen unterstützt
DE3137313A1 (de) Schaltungsanordnung zur kopplung zweier mikroprozessoren
DE102004031715B4 (de) Kombinierte On-Chip-Befehls- und Antwortdatenschnittstelle

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection