DE4307449C2 - Verfahren und Schaltung zur Resynchronisation einer synchronen seriellen Schnittstelle - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Resynchronisation eines synchronen seriel­ len Kommunikationskanals zwischen einer Kontrolleinheit und einer Peripherein­ heit, wobei die Daten auf dem Kommunikationskanal eine Kombination von Befehls­ worten und Datenworten sind. Die Erfindung betrifft ferner eine Schaltung zur Re­ synchronisation einer Periphereinheit, die serielle Daten von einer Kontrolleinheit über einen seriellen Kommunikationskanal an einem seriellen Dateneingang der Pe­ riphereinheit empfängt.

Der Datenaustausch in elektronischen Systemen wird in einem seriellen oder paralle­ len Format ausgeführt. Die parallele Kommunikation zwischen Einrichtungen erfor­ dert normalerweise eine große Anzahl von Datenbits. Bei der seriellen Kommunika­ tion werden die Daten dagegen in serieller Form zwischen zwei oder mehr Einrich­ tungen übertragen. Obwohl die serielle Kommunikation langsamer als die parallele Kommunikation ist, hat sie den Vorteil, eine wesentlich niedrigere Anzahl von Lei­ tungen zu benötigen, wodurch Daten über eine große Distanz mit niedrigeren Ko­ sten übertragen werden können. Da der seriellen Kommunikation nur wenige An­ schlußpins zugeordnet werden müssen, haben heute viele Mikrocontroller eingebau­ te serielle Ports.

Bei der seriellen Kommunikation, bei der ja Daten über eine einzige Leitung gesen­ det werden, muß man wissen, wo die Abgrenzung des Datenworts liegt, um den Da­ tenstrom dekodieren zu können. Wenn der Abgrenzungspunkt nicht exakt definiert ist, werden die Daten fehlinterpretiert und der serielle Datenaustausch hört auf, ord­ nungsgemäß zu funktionieren.

Die serielle Kommunikation kann entweder synchron oder asynchron erfolgen. Bei der synchronen Kommunikation werden sowohl das Daten- als auch das Taktsignal zwischen den Einrichtungen übertragen. Man benötigt also eine zusätzliche Leitung, wie z. B. eine Chipauswahl- oder Rücksetzleitung für die Synchronisation. Bei der asynchronen seriellen Kommunikation werden nur Datensignale zwischen den zwei Einrichtungen übertragen. Bei der asynchronen seriellen Kommunikation gehen den Datenpaketen Startbits voraus und folgen Stopbits, die zur Synchronisation der zwei kommunizierenden Einrichtungen verwendet werden. Beispielsweise erfordert der RS-232-Standard mindestens ein Startbit vor und ein Stopbit nach jedem Wort. Ein Wort besteht in diesem Falle aus fünf bis acht Bits.

Bei der asynchronen seriellen Kommunikation extrahiert die empfangende Einrich­ tung das Taktsignal aus dem Datensignal durch ein Überabtasten (Oversampling) des ankommenden Datenstroms, bei dem die Datenpakete von Start- und Stopbits eingerahmt sind. Die asynchrone Kommunikation hat wegen des Erfordernisses der Überabtastung und des Zusatzaufwands von Start- und Stopbits eine inhärent nie­ drigere Datenbandbreite als die Kommunikation mit einem synchronen Datenkom­ munikationsprotokoll.

Die synchrone serielle Kommunikation muß ebenfalls ein Verfahren zur Resynchro­ nisation der Wortabgrenzungen zwischen den sendenden und empfangenden Ein­ richtungen aufweisen. Ein Verfahren zur Rejustierung der Wortabgrenzungen be­ steht für eine Einrichtung beispielsweise darin, die andere Einrichtung mittels einer getrennten Leitung (wie z. B. einer Chipauswahl- oder Rücksetzleitung) zurückzu­ setzen. Diese Zusatzleitung, die nur im Falle eines Fehlers und beim ersten Start der Datenübertragung benötigt wird, erhöht die Kosten für die Schnittstelle.

Periphereinheiten sind externe integrierte Schaltungen oder integrierte Systeme, die dem Controller eine zusätzliche Funktionalität verleihen. Einige Periphereinheiten erfassen Informationen oder Daten aus dem Außenbereich des Systems. In diesen Systemen muß eine Anzeige vorhanden sein, daß Daten für den Controller verfügbar sind. Ein Beispiel ist ein A/D-Wandler, der eine analoge Information in eine digitale, zu verarbeitende Form umwandelt. Der A/D-Wandler benötigt ein Protokoll, um anzuzeigen, daß die Wandlung abgeschlossen ist. Ein anderes Beispiel ist ein UART, der auf einer Übertragungsleitung gesendete Informationen erfaßt. In diesem Bei­ spiel wartet der UART auf die zu empfangende Information und benötigt einen Weg, um dem Controller mitzuteilen, daß er die Daten empfangen hat. Diese Anzei­ ge kann viele Formen annehmen. Ein mögliches Verfahren besteht darin, einen Zäh­ ler im Controller zu haben, der einen vorgegebenen Zeitraum abwartet. Dieses Ver­ fahren erfordert eine Schaltung innerhalb des Controllers, die besser für andere Funktionen verwendet wird. Ein anderes Verfahren besteht darin, einen speziellen Anschlußpin zu haben, der anzeigt, wenn Daten verfügbar sind. Dieses Verfahren bringt Kosten in die Schnittstelle, da eine zusätzliche Leitung zwischen dem Controller und der peripheren Einheit notwendig ist, bietet aber eine maximale Bandbreite. Ein drittes Verfahren besteht darin, eine Statusinformation, die anzeigt, daß Daten verfügbar sind, über die serielle Datenleitung zu senden. Dieses Verfahren benötigt Bandbreite, vermeidet aber eine zusätzliche Leitung zwischen den zwei Einrichtun­ gen. Noch ein anderes Verfahren bei der synchronen seriellen Kommunikation ist der Einsatz eines Startbits, um den Übertragungsbeginn eines jeden Datenworts an­ zuzeigen. In diesem Falle wird zuerst eine große Anzahl von Bits mit entgegenge­ setztem Pegel zum Startbit gesendet, um die Empfangseinrichtung freizuspülen, dann wird das Datenwort mit einem vorgeschalteten Startbit gesendet. Dies ist ähn­ lich zu asynchronen Protokollen, da es das gleiche Verfahren nutzt, welches asyn­ chrone Schnittstellen verwenden, erfordert aber ein Taktsignal. Dieses Verfahren be­ nötigt Bandbreite durch das Erfordernis eines Bits (des ersten) zur Resynchronisation bei jeder Wortübertragung, wie sie bei der konventionellen asynchronen Kommuni­ kation durchgeführt wird.

Es liegt auf der Hand, daß eine Resynchronisation von zwei miteinander kommuni­ zierenden Einrichtungen, die keine zusätzliche Leitung oder einen speziellen An­ schlußpin zwischen der Kontrolleinheit und der peripheren Einrichtung benötigt, und die dennoch die Bitübertragungsrate nicht wesentlich reduziert, höchst wün­ schenswert wäre.

Der vorliegenden Erfindung liegt also das technische Problem zugrunde, einen außer Takt geratenen, synchronen seriellen Kommunikationskanal zwischen einer Kon­ trolleinheit und einer peripheren Einrichtung wieder zu resynchronisieren, ohne hierfür zusätzliche Leitungen zu benötigen und die Übertragungsrate wesentlich zu reduzieren.

Diese Aufgabe wird gelöst durch ein Resynchronisierungsverfahren mit den im Pa­ tentanspruch 1 angegebenen Verfahrensschritten bzw. durch eine Resynchronisier­ schaltung mit den im Patentanspruch 7 angegebenen Merkmalen. Um die sendenden und die empfangende Einrichtung, also die Kontrolleinheit und die Periphereinheit, gegebenenfalls wieder zu synchronisieren, sendet die Kontrolleinheit ein bestimmtes Bit-Muster, welches mindestens so lange ist, daß die empfangende Periphereinheit es als Befehlswort decodieren kann. Nach dem Empfang eines solchen Befehlswortes wird die Periphereinheit rückgesetzt. Daraufhin sendet die Kontrolleinheit minde­ stens ein Bit mit entgegengesetztem logischen Zustand, um das Ende der Resynchro­ nisation anzuzeigen. Auf den Empfang dieses, eine Wortgrenze anzeigenden Bits mit entgegengesetztem logischen Zustand hebt die Periphereinheit ihren vorübergehen­ den Rücksetzzustand auf und ist ab sofort wieder in der Lage, synchron mit der Kontrolleinheit zu arbeiten und von diesem übertragene, normale serielle Daten zu empfangen und zu decodieren.

Durch die Verwendung einer bestimmten, lange genügen Bitfolge als Resynchroni­ siersignal und die entsprechende Reaktion der empfangenen Periphereinheit wird also bei Bedarf eine Resynchronisation des Kommunikationskanals durchgeführt, ohne daß eine separate Synchronisationsleitung benötigt oder die Übertragungsrate wesentlich vermindert würde.

Die Firmendruckschrift Intel: MCS-48 Family of Single Chip Microcomputers User′s Manual, September 1981, S. 9-1 offenbart ein Bitmuster, das auf der vollzähligen Gruppe von Zeichen basiert. Sync-Zeichen sind an vorgegebenen Wortgrenzen ange­ ordnet. Hingegen ist die Anordnung von Bitmustern gemäß der vorliegenden Erfin­ dung unabhängig von den Grenzen eines Zeichens, wobei ein einziges Bit außerhalb eines Reset-Musters die Zeichengrenze bestimmt. Der in der erwähnten Druckschrift offenbarte Empfänger benutzt eine CPU, um ein "HUNT"-Kommando zu initiieren, welches das Resynchronisierverfahren startet. Hieraus folgt, daß dann, wenn sich die Vorrichtung nicht in dem durch dieses Kommando ausgelösten "HUNT"-Modus be­ findet, die Schnittstelle nur nach Synchronisierzeichen an bekannten Wortgrenzen sucht. Bei der durch die Erfindung vorgeschlagenen Methode zwingt hingegen der Übertrager den Empfänger, sich nach dem ankommenden Datenstrom zu resynchro­ nisieren, wobei nur ein einziges Bit außerhalb des Reset-Musters die Zeichengrenze bestimmt.

Schicker: Datenübertragung und Rechnernetze, Teubner Verlag Stuttgart, 1983, S. 86-87, beschreibt einen synchron arbeitenden, seriellen Kommunikationskanal, der Synchronisierzeichen benutzt, welche in jedem Rahmen gesendet werden, wo­ durch wesentlich mehr Bandbreite beansprucht wird. Zudem ist eine Rückkopplung vom Empfänger an den Sender erforderlich. Bezüglich des Betriebs der dort be­ schriebenen Struktur ist keine Rede von einer Resynchronisierung.

Vorteilhafte und zweckmäßige Weiterbildungen der Erfindung sind in den Unteran­ sprüchen 2 bzw. 4 bis 7 enthalten.

Ein Ausführungsbeispiel der Erfindung wird nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen im Detail beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild einer synchronen seriellen Schnittstelle nach dem Stand der Technik;

Fig. 2 ein Blockschaltbild einer synchronen seriellen Schnittstelle mit fünf Leitungen gemäß der vorliegenden Erfindung;

Fig. 3A ein Zeitablaufdiagramm der in Fig. 2 gezeigten synchronen seriellen Schnittstelle während eines Schreibvorgangs;

Fig. 3B ein Zeitablaufdiagramm der in Fig. 2 gezeigten synchronen seriellen Schnittstelle während eines Lesevorgangs;

Fig. 4 ein Blockschaltbild einer synchronen seriellen Schnittstelle mit drei Leitungen gemäß der vorliegenden Erfindung;

Fig. 5A ein Zeitablaufdiagramm der in Fig. 4 gezeigten synchronen seriellen Schnittstelle während eines Schreibvorgangs;

Fig. 5B ein Zeitablaufdiagramm der in Fig. 4 gezeigten synchronen seriellen Schnittstelle während eines Lesevorgangs;

Fig. 6 ein Logikschaltbild der Schaltung innerhalb der Periphereinheit gemäß der bevorzugten Ausführungsform der Erfindung zur Ausführung der Resynchronisation der Periphereinheit.

Fig. 1 ist eine Darstellung eines typischen, synchronen seriellen Ports. Daten wer­ den zwischen dem Controller und einer Periphereinheit hin- und hergeschoben. Der Controller wird als Master betrachtet, da er die Datenübertragungen steuert und er einen mit SCLK bezeichneten, seriellen Takt erzeugen kann. Gemäß der Darstellung werden Daten aus dem peripheren Schieberegister heraus und in das Schieberegister des Controllers hineingeschoben. Zum selben Zeitpunkt werden Daten aus dem Schieberegister des Controllers heraus und in das periphere Schieberegister hinein­ geschoben. Die mit CS bezeichnete Chipauswahlleitung gibt den seriellen Port frei und zeigt, wenn er aktiv ist, an, wenn Daten zu verschieben sind und zeigt, wenn er inaktiv ist, an, daß die Datenübertragung angehalten oder beendet ist.

Die Resychronisation der synchronen seriellen Schnittstelle gemäß der in den folgen­ den Fig. 2 bis 6 dargestellten Erfindung ist anwendbar auf eine synchrone seriel­ le Schnittstelle, die zwei Datenanschlußpins enthält, für Daten, die vom Controller an die Periphereinheit übertragen, und für Daten, die von der Periphereinheit zum Controller übertragen werden, und die ein serielles Taktsignal enthält, das vom Con­ troller an die Periphereinheit übertragen wird. In bevorzugter Ausführung weisen die seriellen Daten eine Kombination von Befehls- und Datenworten auf, in denen die von dem Controller gesendeten Befehlsworte Anweisungen geben, welche Daten an die serielle Schnittstelle anzulegen sind.

Die Resychronisation wird dann eingesetzt, wenn der Controller erkennt, daß die Pe­ riphereinheit und der Controller nicht mehr synchron arbeiten, wobei die Detektion in irgendeiner von mehreren verschiedenen Formen erfolgen kann, einschließlich der Erkennung offensichtlich fehlerhafter Daten der Periphereinheit durch den Control­ ler, indem der Controller in die Periphereinheit geschriebene Daten verifiziert, oder durch andere ähnliche Arten von Fehlererkennungsverfahren. Sobald ein Synchroni­ sationsausfallzustand erkannt ist, sendet der Controller einen kontinuierlichen Strom von Logikbits mit einem bestimmten logischen Pegel, z. B. dem logischen EIN-Zu­ stand aus. Der Strom der kontinuierlichen Bits muß lange genug sein, um sicherzu­ stellen, daß die Periphereinheit ein volles Befehlswort mit allen logischen EIN-Bits dekodieren wird.

In der Periphereinheit wird der Empfang des Befehlswortes, in dem alle Bit eine logi­ sche EINS darstellen, die Periphereinheit dazu veranlassen, in einen Rücksetzzu­ stand zu gehen und auf den Empfang eines ersten Bit mit dem entgegengesetzten lo­ gischen Zustand, in diesem Beispiel auf eine logische NULL, zu warten. In dem Con­ troller wird nach dem Aussenden einer genügend langen Folge von logischen EINS- Bits der Controller mindestens ein Bit, das auf logisch NULL gesetzt ist, aussenden, um die Abgrenzung der Einheitszahl von Bits und das Ende des Resynchronisations­ musters anzuzeigen. In ähnlicher Weise wird die Periphereinheit nach dem Empfang des logischen NULL-Bits den Rücksetzzustand aufheben und dann die nächste Bit­ folge als ein Befehlswort zu einem Zeitpunkt dekodieren, bei dem die Peripherein­ heit und der Controller wieder synchron arbeiten.

Der Gegenstand dieser Erfindung wird in einem seriellen Port mit fünf Anschluß­ pins, welcher in einer Periphereinheit 12, wie in Fig. 2 gezeigt, angeordnet ist, ver­ wendet. Die Betriebsweise der Signale ist in den Fig. 3A und 3B gezeigt. Der se­ rielle Takt SCLK ist ein Eingangssignal in die Periphereinheit 12 und steuert das Ein­ takten der Daten in den seriellen Dateneingangspin SDI und das Austakten aus dem seriellen Datenausgangspin SDO. Der Chipauswahlanschlußpin CS gibt die Funk­ tion des seriellen Ports frei. Der "Daten Bereit"-Anschlußpin DRDY liefert eine An­ zeige, wenn die Daten bereit sind, von der Periphereinheit 12 ausgelesen zu werden. Das serielle Datenkommunikationsprotokoll zwischen dem Controller und der Peri­ phereinheit besteht aus Befehlsworten und Datenworten.

Als der Master sendet der Controller 14 Befehlsworte an die Periphereinheit (Slave). Die Periphereinheit empfängt und beantwortet die Befehle, die aus Lese- und Schreibvorgängen bestehen. Bei einem Schreibvorgang würde die Periphereinheit auf die dem Befehlswort folgenden, an dem SDI-Anschlußpin zu empfangenden Da­ ten, wie in Fig. 3A gezeigt, warten. Bei einem Lesevorgang würde die Peripherein­ heit 12 die durch das Befehlswort angeforderte Daten über den SDG-Anschlußpin liefern, wobei die Datenverfügbarkeit durch den DRDY-Anschlußpin, wie in Fig. 3B gezeigt, angezeigt wird.

Obwohl eine serielle Schnittstelle mit fünf Leitungen beschrieben wurde, wird hier ei­ ne serielle Schnittstelle mit drei Leitungen als bevorzugte Ausführungsform be­ schrieben, ohne deshalb an Allgemeingültigkeit zu verlieren. Der serielle Port des Controllers ist hier mit einer einzelnen Periphereinheit verbunden. Da nur eine Peri­ phereinheit benutzt wird, kann die Periphereinheit permanent durch Verbinden des CS-Anschlußpins mit L-Pegel an der Periphereinheit und Entfernen der CS-Leitung von der seriellen Schnittstelle freigegeben werden. Bei Verwendung dieses Schemas muß der Controller SCLK-Takte nur bei Bedarf senden. Zusätzlich zur Entfernung der CS-Leitung ist das DRDY-Signal in dem SDO-Anschlußpin mit eingebettet, wie es später anhand von Fig. 5B noch erläutert wird. Obwohl die Einbettung des DRDY-Signals in den Datenstrom die Bandbreite leicht reduziert, wird die Anzahl der Schnittstellenanschlußpins auf drei minimiert. Dieser Modus wird als "reduzier­ ter Modus" bezeichnet und ist in Fig. 4 dargestellt.

Fig. 4 ist ein Blockschaltbild der synchronen seriellen Schnittstelle 10. In Fig. 4 sind ein Controller 14 und eine Periphereinheit 12 gezeigt, die miteinander durch ei­ ne synchrone serielle Schnittstelle verbunden sind, die eine erste Datenleitung 16 enthält, die Daten von einem SDO-Anschlußpin 18 der Periphereinheit 12 zu einem SDI-Anschlußpin 20 und an einen PP-Anschlußpin 21 des Controllers 14 überträgt, und die eine zweite Datenleitung 22 enthält, die Daten von einem SDG-Anschlußpin 24 des Controllers 14 an einen SDI-Anschlußpin 26 der Periphereinheit 12 überträgt. Eine dritte Leitung 28 verbindet den von einem SCLK-Anschlußpin 32 des Control­ lers 14 gesendeten Takt mit einem SCLK-Anschlußpin 30 der Periphereinheit 12. Ein vierter Anschlußpin 34 ist ein Chipauswahlpin für die Periphereinheit 12 und ist mit Masse verbunden, was den synchronen seriellen Port bei der Periphereinheit 12 im­ mer freigibt. Ein fünfter Anschlußpin stellt die "Daten-Bereit"-Anzeige für die Peri­ phereinheit 12 dar, die hier ein Analog/Digital-Wandler ist, und die im Ausfüh­ rungsbeispiel nicht benutzt wird, da die "Daten-Bereit"-Anzeige in dem SDO-An­ schlußpin 18 mit enthalten sein wird.

Die Fig. 5A und 5B sind Zeitablaufdiagramme der Signale bei der Peripherein­ heitsschaltung 12 für dem SCLK-Anschlußpin 30, den SDI-Anschlußpin 26 und den SDO-Anschlußpin 18, wenn die Periphereinheit 12 und der Controller 14 synchron arbeiten. In dem in den Fig. 5A und 5B gezeigten Beispiel bestehen die seriellen Daten aus einem 8-Bit Befehlswort, gefolgt von einem 24-Bit Datenwort. Nach dem Empfang des 8-Bit Befehlswortes durch die Periphereinheit 12 akzeptiert die Peri­ phereinheit 12 während eines Schreibvorgangs das nächste 24-Bit Datenwort an dem SDI-Anschlußpin 26. Nach dem Empfang des 8-Bit Befehlswortes durch die Periphe­ reinheit 12 zieht die Periphereinheit 12 während eines Lesevorgangs den SDO-An­ schlußpin auf "Low", wenn die angeforderten Daten verfügbar sind. Der Controller 14 liest den PP-Anschlußpin 21, der anzeigt, daß die Daten bereit sind, und taktet 8 Bits auf den SCLK-Anschlußpin 32, um den "Daten-Bereit"-Status zu löschen, und liest dann das 24-Bit Datenwort an dem SDI-Anschlußpin 20 ein. In den Fig. 5A und 5B befinden sich die Periphereinheit und der Controller in Synchronisation.

Falls die Periphereinheit 12 und der Controller 14 nicht dieselben 8 Bits für das Be­ fehlswort benutzen, dann wird die Periphereinheit den Befehle fehlinterpretieren. Der Controller 14 wird nach dem Erkennen eines Synchronausfallzustands eine Fol­ ge von Logikbits eines einzigen logischen Zustands aussenden; beispielweise wird im Ausführungsbeispiel eine logische EINS benutzt. Die Folge von Logikbits muß lange genug sein, damit sichergestellt ist, daß die Periphereinheit 12 ein Befehlswort empfangen und dekodieren wird, in dem alle Bits auf logisch EINS liegen.

Fig. 6 ist ein Logikschaltbild der bevorzugten Ausführungsform des seriellen Kom­ munikationsteils der Periphereinheit 12. Der Statuscontroller 80 empfängt das Be­ fehlswort auf dem Bus 68 und beinhaltet einen Zähler, der über den SCLK-An­ schlußpin 30 getaktet wird, und liefert über eine Steuerleitung 83 Steuersignale an den Befehlszwischenspeicher 64 und über eine Steuerleitung 84 an ein Datenschiebe­ register 82 und über eine andere Steuerleitung 88 an eine Steuerschaltung 86 für die serielle Datenausgabe. Wie in Fig. 6 gezeigt, mündet der SDI-Anschlußpin 26 in ein Befehlsschieberegister 60, das von dem Signal an dem SCLK-Anschlußpin 30 getak­ tet wird. Das Schieberegister 60 bildet einen Seriell/Parallel-Wandler, der 8 Leitun­ gen paralleler Daten auf dem Bus 62 zu Verfügung stellt. Die 8 Leitungen auf dem Bus 62 werden in einem Befehlszwischenspeicher 64 zwischengespeichert, der über die Leitung 83 von dem Statuscontroller 80 getaktet wird.

Der Befehlszwischenspeicher 64 weist 8 Ausgangsleitungen auf einem Bus 68 auf, die sowohl zu dem Statuscontroller 80 als auch zu einer anderen Schaltung innerhalb der Periphereinheit 12 führen und nicht in den Zeichnungen dargestellt sind. Die 8 Leitungen des Bus 68 sind ebenfalls mit einem 8-Eingänge-NAND-Gatter 70 verbun­ den, dessen Ausgang mit einem Eingang zu einem Paar kreuzverschalteter NAND- Gatter 72 und 74 verbunden ist. Im speziellen ist der Ausgang des NAND-Gatters 70 mit einen Eingang des NAND-Gatters 72 verbunden. Der Ausgang des NAND-Gat­ ters 72 ist mit einem Rücksetzeingang des Befehlszwischenspeichers 64, einem Rück­ setzeingang des Statuscontrollers 80 und auch einem Eingang des NAND-Gatters 74 verbunden. Der Ausgang des NAND-Gatters 74 ist mit dem zweiten Eingang des NAND-Gatters 72 verbunden. Der zweite Eingang des NAND-Gatters 74 ist mit ei­ ner Leitung 76 verbunden, die eine der Leitungen von Bus 62 ist. Die Leitung 76 lie­ fert einen Logikstatus des zuletzt an dem SDI-Anschlußpin 26 empfangenen Daten­ bits.

Das Datenschieberegister 82 weist ein Länge von 24 Bits auf und wird durch das se­ rielle Taktsignal SCLK getaktet und besitzt einen kombinierten Eingangs/Ausgangsanschluß, der mit einer Leitung 90 verbunden ist. Der Statuscontroller 80 wird durch den SCLK-Anschlußpin getaktet und zählt die Befehls- und Datenbits, so daß dann, wenn die Datenbits empfangen oder gesendet werden, die Leitung 84 von dem Statuscontroller 80 entweder das richtige Bit in dem Datenschieberegister 82 in die Leitung 90 freigibt oder das Bit auf der Leitung 90 in das richtige Bit des Daten­ schieberegisters 82 lädt, dessen Richtung durch die Lesen/Schreiben-Leitung 94 von dem Befehlszwischenspeicher 64 gesteuert wird. Das Datenschieberegister 82 ist auch mit dem Datenbus 36 der Periphereinheit 12 verbunden, der zu einer anderen Schaltung innerhalb der Periphereinheit 12 führt und nicht in den Zeichnungen dar­ gestellt ist. Die Leitung 90 ist mit dem Dateneingang der Steuerschaltung 86 für die serielle Datenausgabesteuerung verbunden. Der Ausgang der Steuerschaltung 86 für die serielle Datenausgabesteuerung bildet das serielle Datenausgangssignal SOD an dem Anschlußpin 18. Ebenfalls mit der Leitung 90 verbunden ist der Ausgang einer Eingangssteuerschaltung 92. Die Eingangssteuerschaltung 92 empfängt ein Le­ sen/Schreiben-(R/W)-Signal auf einer Leitung 94, die mit dem Lesen/Schreiben-Bit des Befehlswortes an dem Ausgang des Befehlzwischenspeichers 64 verbunden ist.

Die Eingangssteuerschaltung 92 empfängt Eingangsdaten von der Leitung 76.

Wenn Daten in die Periphereinheit 12 eingeschrieben werden, empfängt der Statuscontroller 80 das Schreibbefehlswort auf dem Bus 68 und gibt das Datenschiebere­ gister 82 frei, um Daten von der Leitung 90 in das Register zu schieben. Die Ein­ gangsdaten werden durch die Eingangssteuerschaltung 92, die die Daten von der Leitung 76 empfängt und die Daten als Antwort auf die sich im Schreiben-Logikzu­ stand befindliche R/W-Leitung 94 zur Leitung 90 weiterleitet, auf die Leitung 90 ge­ legt. Die Steuerung für die serielle Datenausgabe ist während dieses Vorgangs ge­ sperrt. Sobald die seriellen Daten empfangen wurden, werden sie an den Peripher­ datenbus 36 übertragen.

Wenn Daten von der Periphereinheit 12 einzulesen sind, veranlaßt der Lesebefehl die Eingangssteuerschaltung 92, einen Ausgang mit hoher Impedanz zu erzeugen, damit Daten aus dem Schieberegister 82 auf die Leitung 90 gelegt werden können. Nachdem der Statuscontroller 80 den Lesebefehl empfängt, überträgt die Peri­ phereinheit die angeforderten Daten auf den Bus 36 und dann in das Schieberegister 82. Sobald die Daten im Schieberegister 82 bereit sind, werden sie seriell aus dem Schieberegister 82 auf die Leitung 90 und durch die Steuerung 86 für die serielle Da­ tenausgabe auf den SDC-Anschlußpin 18 der 12 ausgegeben.

Die Periphereinheit kann jedoch außerstande sein, den Lesebefehl zu dekodieren und das erste Ausgangsdatenbit an den SDO-Anschluß innerhalb einer CLCK-Takt­ periode anzulegen. Deshalb stellt der in Fig. 5B gezeigte Zeitablauf den Vorgang des Datenauslesens aus der Periphereinheit 12 dar. Wie in Fig. 5B gezeigt, wird der SDO-Ausgang während und nach dem Empfang des Lesebefehls auf "High" gehal­ ten (logischer EIN-Pegel), bis die Periphereinheit für die Übertragung der Daten an den SDO-Anschlußpin 18 bereit ist. Sobald die Periphereinheit bereit ist, wird der SDO-Ausgang auf L-Pegel (logischer NULL-Pegel) gebracht. Zu diesem Zeitpunkt verzögert die Periphereinheit das serielle Datenwort um 8 Taktperioden, um die "Da­ ten-Bereit"-Anzeige zu löschen. Die 8-Bit Verzögerung vor der Verfügbarkeit der Da­ ten wurde als die am häufigsten von Controllern unterstützte Wortlänge ausgewählt. Diese 8-Bit Verzögerung reduziert die Bandbreite der seriellen Datenkommunika­ tionsschnittstelle, minimiert aber die Anzahl der Verbindungen, die zwischen der Periphereinheit 12 und dem Controller 14 erforderlich sind.

Die 8-Bit-Verzögerung erscheint nach dem Lesebefehl aus dem Controller 14. Wenn keine anderen Befehle von der Periphereinheit 12 empfangen werden, bevor der nächste Datensatz bereit ist (der im Ausführungsbeispiel durch eine Analog/Digital- Wandlung erzeugt wird), sendet die Periphereinheit 12 automatisch ohne die Not­ wendigkeit eines Lesebefehls die neuen Daten an den Controller 14.

Im Betrieb werden die SDI-Daten an Anschlußpin 26 synchron mit dem Takt an dem SCLK-Anschlußpin 30 durch das Befehlschieberegister 60 geschoben. Das Schiebere­ gister 60 weist eine Länge von 8 Bits auf, und die Ausgänge des Schieberegisters 60 liegen auf dem Bus 62 an und werden dem Befehlszwischenspeicher 64 als Eingangs­ signale präsentiert. Der Statuscontroller 80 wird durch SCLK-Anschlußpin 30 getak­ tet und zählt die Anzahl der Befehlbits und Datenbits. so daß er dann, wenn 8 Bits ei­ nes Befehls empfangen wurden, ein Ausgangssignal 83 an den Befehlzwischen­ speicher 64 liefert, und der Befehlzwischenspeicher 64 die Daten auf dem Eingangs­ bus 62 in den Ausgangsbus 68 zwischenspeichert. Auf die Weise werden die seriel­ len Befehlsworte an dem SDI-Anschlußpin 26 in ein 8-Bit Parallelwort auf dem 8-Bit Bus 68 für die Verwendung durch die Periphereinheit 12 umgewandelt. Im Normal­ betrieb ist der Ausgang des NAND-Gatters 72 ein logischer NULL-Pegel (alle ande­ ren Befehle außer dem Resynchronisationsbefehl müssen in der bevorzugten Aus­ führungsform mindestens eine logische NULL enthalten), und die Rücksetzleitungen in den Statuscontroller 80 und in den Befehlszwischenspeicher 64 sind auf L-Pegel gehalten, um dem Befehlszwischenspeicher 64 und dem Statuscontroller 80 einen Normalbetrieb zu erlauben.

Sobald die Periphereinheit 12 ein Befehlswort mit lauter logischen EINSEN emp­ fängt, liefert das NAND-Gatter 70 einen logischen NULL-Pegel an seinem Ausgang, der den Ausgang des NAND-Gatters 72 auf eine logische EINS zwingt, die den Be­ fehlszwischenspeicher 64 und den Statuscontroller 80 zurücksetzt. Sobald der Be­ fehlszwischenspeicher 64 zurückgesetzt wird, zwingt er seinen Ausgängen auf dem Bus 68 insgesamt einen NULL-Zustand auf. Dies bewirkt, daß der Ausgang des NAND-Gatters 70 zu einer logischen NULL wird, die kreuzverschalteten NAND- Gatter 72 und 74 verbleiben aber in einem Rücksetzzustand (logisch EINS am Aus­ gang von NAND-Gatter 72).

Nach dem Empfang der logischen NULL an dem SDI-Anschlußpin 26 nimmt die Ausgangsleitung 76 des Befehlsschieberegisters 60 den Wert einer logischen NULL an, was den Ausgang des NAND-Gatters 74 auf eine logische EINS zwingt. Da jetzt beide Eingänge des NAND-Gatters 72 auf logisch EINS liegen, wird der Ausgang zu logisch NULL, was den Rücksetzzustand (durch Ändern in den Setzzustand) der kreuzverschalteten NAND-Gatter 72 und 74 aufhebt. Die Änderung zu einer logi­ schen NULL an dem Ausgang des NAND-Gatters 72 hebt eine Rücksetzung an den Eingängen zu dem Befehlszwischenspeicher 64 und dem Statuscontroller 80 auf. Nach dem Empfang des nächsten Taktsignals an dem SCLK-Anschlußpin 30 beginnt der Statuscontroller 80 normal zu arbeiten und die nächsten 8 Bits des Befehlswortes zu zählen, die durch dem Befehlszwischenspeicher 64 nach dem Empfang des 8-ten Befehlsbits zwischengespeichert werden. Auf diese Weise wird dann die Periphe­ reinheit 12 mit dem Controller 14 resynchronisiert. Ein Chiprücksetzsignal ist ein Eingangssignal für das NAND-Gatter 72 und das Befehlsschieberegister 60. Dieses Rücksetzsignal kommt von einem anderen Anschlußpin auf der Periphereinheit 12 und gehört nicht zu der Resynchronisationsschaltung des seriellen Ports, ist aber der Vollständigkeit halber aufgeführt.

Damit wurde eine synchrone serielle Schnittstelle beschrieben, die keine separate Synchronisationsleitung benötigt. Die Resynchronisation der Schnittstelle wird nicht in regulären Intervallen, sondern nur bei Bedarf durchgeführt, wenn nämlich ein Synchronisationsverlustzustand festgestellt wird.

Claims (7)

1. Verfahren zur Resynchronisation eines synchronen seriellen Kommunikationskanals zwischen einer Kontrolleinheit und einer Periphereinheit, wobei die Daten auf dem Kommunikationskanal ei­ ne Kombination von Befehlsworten und Datenworten sind, ge­ kennzeichnet durch die Verfahrensschritte:

• a) Übertragen einer Folge von Bits in einem vorgegebenen, sich wiederholenden Bitmuster auf dem Kommunikationskanal, wobei das Bitmuster eine genügende Anzahl von Bits umfaßt, damit zumindest ein Abschnitt des Bitmusters von der Peripherein­ heit als ein Befehlswort dekodiert werden kann;
• b) Rücksetzen der Periphereinheit, sobald das Befehlswort deko­ diert wurde;
• c) Übertragen eines logisch unterschiedlichen Bitmusters auf dem Kommunikationskanal, nachdem das Befehlswort von der Peri­ phereinheit dekodiert wurde, gefolgt von einer Serie von Da­ tenbits, wobei das logisch unterschiedliche Bitmuster ein an bestimmter Stelle angeordnetes, eine Wortgrenze anzeigendes Bit umfaßt, dessen Logikzustand entgegengesetzt zum Logikzu­ stand eines an entsprechender Stelle des vorgegebenen Bitmu­ sters angeordneten Bits ist;
• d) Erkennen des eine Wortgrenze anzeigenden Bits; und
• e) Dekodieren der auf das eine Wortgrenze anzeigenden Bits fol­ genden Bits als serielle Datenbits.

2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß alle Bits des fest vorgegebenen Bitmusters einen ersten Logikzustand aufweisen.

3. Schaltung zur Resynchronisation einer Periphereinheit, die serielle Daten von einer Kontrolleinheit über einen seriellen Kommunikationskanal an einem seriellen Dateneingang der Peri­ phereinheit empfängt, gekennzeichnet durch

• a) eine erste Kontrollschaltung zur Übertragung einer Folge von Bits in einem vorgegebenen, sich wiederholenden Bitmuster auf dem Kommunikationskanal, wobei das Bitmuster eine genügende Anzahl von Bits umfaßt, damit zumindest ein Abschnitt des Bitmusters von der Periphereinheit (12) als ein Befehlswort dekodiert werden kann;
• b) eine Zählschaltung (80), die mit dem Takteingang (30) des Kommunikationskanals verbunden ist und an ihrem Ausgang ein Steuersignal erzeugt, welches anzeigt, daß ein Befehlswort auf dem Kommunikationskanal empfangen wurde;
• c) eine Rücksetzschaltung (70, 72, 74), die mit dem Kommunika­ tionskanal verbunden ist und einen Rücksetzzustand in der Pe­ riphereinheit (12) auslöst, wenn alle Bits des Befehlswortes dem vorgegebenen Bitmuster entsprechen;
• d) eine zweite Kontrollschaltung zur Übertragung eines logisch unterschiedlichen Bitmusters, dem eine Serie von Datenbits folgen, wobei dieses unterschiedliche Bitmuster ein an be­ stimmter Stelle angeordnetes, eine Wortgrenze anzeigendes Bit umfaßt, dessen Logikzustand entgegengesetzt zum Logikzustand eines an entsprechender Stelle des vorgegebenen Bitmusters angeordneten Bits ist;
• e) eine Detektorschaltung in der Periphereinheit (12) zum Er­ kennen des eine Wortgrenze anzeigenden Bits.

4. Schaltung nach Anspruch 3, dadurch gekennzeich­ net, daß die Rücksetzschaltung einen N-Bit-Seriell/Paral­ lel-Wandler (60) enthält, der einen Eingang mit dem Takteingang für serielle Daten verbunden hat und N Bits von parallelen Daten erzeugt, wobei N die Anzahl der Bits in dem Befehlswort ist.

5. Schaltung nach Anspruch 3 oder 4, dadurch gekenn­ zeichnet, daß die Rücksetzschaltung ferner einen N- Bit-Datenzwischenspeicher (64) aufweist, das N Bits von paralle­ len Daten auf N Datenausgangsleitungen als Reaktion auf das Aus­ gangssignal der Zählschaltung (80) empfängt und zwischenspei­ chert, und das ferner veranlaßt, daß die N Datenausgangsleitun­ gen alle denselben Logikzustand annehmen, wenn sich die Peri­ phereinheit (12) im Rücksetzzustand befindet.

6. Schaltung nach einem der Ansprüche 3 bis 5, dadurch ge­ kennzeichnet, daß die Rücksetzschaltung ferner ein Logikgatter (70) mit N Eingängen aufweist, von denen jeder mit einer der N Datenausgangsleitungen zur Erzeugung eines Ausgangs­ signals verbunden ist, wenn alle N Datenausgangsleitungen sich in dem ersten Logikzustand befinden.

7. Schaltung nach einem der Ansprüche 3 bis 6, dadurch ge­ kennzeichnet, daß die Rücksetzschaltung ferner zwei über Kreuz verschaltete NAND-Gatter (72, 74) aufweist, die einen Datenzwischenspeicher bilden und einen Ausgang haben, der die Periphereinheit (12) veranlaßt, den Rücksetzzustand anzunehmen, wenn der Datenzwischenspeicher rückgesetzt wird, wobei der Aus­ gang des Datenzwischenspeichers rückgesetzt wird, wenn alle Bits des Befehlswortes den gleichen Logikzustand haben, und gesetzt wird, sobald ein Bit mit entgegengesetztem Logikzustand empfan­ gen wird.