DE4307449A1

DE4307449A1 -

Info

Publication number: DE4307449A1
Application number: DE4307449A
Authority: DE
Inventors: Clifton W Sanchez
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1992-03-18
Filing date: 1993-03-10
Publication date: 1993-09-23
Anticipated expiration: 2013-03-11
Also published as: DE4307449C2; GB9303715D0; JP2863771B2; US5748684A; GB2265283A; JPH0646041A; GB2265283B

Description

Diese Erfindung betrifft synchrone serielle Schnittstellen, die Takt- und Datensignale aufweisen, und insbesonders die Resynchronisation einer synchronen seriellen Schnittstelle.

Der Datenaustausch in elektronischen Systemen wird in einem seriellen oder paralle len Format ausgeführt. Die parallele Kommunikation zwischen Einrichtungen erfor dert normalerweise ein große Anzahl von Datenbits. Die serielle Kommunikation wird dazu eingesetzt, Daten in serieller Form im Gegensatz zur parallelen Form zwi schen zwei oder mehr Einrichtungen zu übertragen. Obwohl die serielle Kommuni kation langsamer als die parallele Kommunikation ist, hat sie den Vorteil, eine we sentlich niedrigere Anzahl von Leitungen zu benötigen, und die Fähigkeit, Daten über eine große Distanz mit niedrigeren Kosten zu übertragen. Da der seriellen Kom munikation nur wenige Anschlußpins zugeordnet werden müssen, haben bereits viele Mikrocontroller eingebaute serielle Ports. Bei der seriellen Kommunikation, bei der Daten über eine Leitung gesendet werden, besteht ein inhärenter Bedarf zu wis sen, wo die Abgrenzung des Datenworts liegt, um den Datenstrom dekodieren zu können. Wenn der Abgrenzungspunkt zwischen den zwei Einrichtungen unter schiedlich ist, werden die Daten fehlinterpretiert und der serielle Datenaustausch hört auf, ordnungsgemäß zu funktionieren.

Die serielle Kommunikation kann entweder synchron oder asynchron erfolgen. Bei der synchronen Kommunikation werden sowohl das Daten- als auch das Taktsignal zwischen den Einrichtungen übertragen und benötigen eine zusätzliche Leitung, wie z. B. eine Chipauswahl- oder Rücksetzleitung für die Synchronisation. Bei der asyn chronen seriellen Kommunikation werden nur Daten zwischen den zwei Einrichtun gen übertragen. Bei der asynchronen seriellen Kommunikation gehen den Datenpa keten Startbits voraus und danach folgen Stopbits, die zur Synchronsisation der zwei Einrichtungen verwendet werden. Beispielsweise erfordert der RS 232 Standard min destens ein Startbit vor und ein Stopbit nach jedem Wort. Ein Wort besteht in diesem Falle aus fünf bis acht Bits.

Bei der asynchronen seriellen Kommunikation extrahiert die empfangende Einrich tung das Taktsignal aus dem Datensignal durch ein Überabtasten (Oversampling) des ankommenden Datenstroms, bei dem die Datenpakete von Start- und Stopbits eingerahmt sind. Deshalb hat die asynchrone Kommunikation wegen des Erforder nis der Überabtastung und des Zusatzaufwands von Start- und Stopbits eine inhä rent niedrigere Datenbandbreite als die Kommunikation mit einem synchronen Da tenkommunikationsprotokoll.

Die synchrone serielle Kommunikation muß ebenfalls irgendein Verfahren zur Re synchronisation der Wortabgrenzungen zwischen den sendenden und empfangen den Einrichtungen aufweisen. Ein Verfahren zur Rejustierung der Wortabgren zungen besteht für eine Einrichtung darin, die andere Einrichtung mittels einer ge trennten Leitung (wie z. B. einer Chipauswahl- oder Rücksetzleitung) zurückzu setzen. Diese Zusatzleitung, die nur im Falle eines Fehlers und beim ersten Start der Datenübertragung benötigt wird, erhöht die Kosten für die Schnittstelle. Fig. 1 ist eine Darstellung eines typischen, synchronen seriellen Ports. In dieser Zeichnung werden Daten zwischen dem Controller und einer Periphereinheit hin- und herge schoben. Der Controller wird als Master betrachtet, da er die Datenübertragungen steuert und er einen, mit SCLK bezeichneten seriellen Takt erzeugen kann. In dieser Zeichnung werden Daten aus dem peripheren Schieberegister heraus und in das Schieberegister des Controllers hineingeschoben. Zum selben Zeitpunkt werden Da ten aus dem Schieberegister des Controllers heraus und in das periphere Schiebere gister hineingeschoben. Die mit CS bezeichnete Chipauswahlleitung gibt den seriel len Port frei und zeigt, wenn er aktiv ist, an, wenn Daten zu verschieben sind und zeigt, wenn er inaktiv ist, an, daß die Datenübertragung angehalten oder beendet ist.

Periphereinheiten sind extreme integrierte Schaltungen oder integrierte Systeme, die dem Controller eine zusätzliche Funktionalität verleihen. Einige Periphereinheiten erfassen Informationen oder Daten aus dem Außenbereich des Systems. In diesen Systemen muß eine Anzeige vorhanden sein, daß Daten für den Controller verfügbar sind. Ein Beispiel ist ein A/D-Wandler der eine analoge Information in eine digitale, zu verarbeitende Form umwandelt. Der A/D- Wandler benötigt ein Protokoll, um anzuzeigen, daß die Wandlung abgeschlossen ist. Ein anderes Beispiel ist ein UART, der auf einer Übertragungsleitung gesendete Informationen erfaßt. In diesem Bei spiel wartet der UART auf die zu empfangende Information und benötigt einen Weg, um dem Controller mitzuteilen, daß er die Daten empfangen hat. Diese Anzei ge kann viele Formen annehmen. Ein Verfahren besteht darin, einen Zähler im Con troller zu haben, der einen vorgegebenen Zeitraum abwartet. Dieses Verfahren erfor dert eine Schaltung innerhalb des Controllers, die besser für andere Funktionen ver wendet wird. Ein anderes Verfahren besteht darin, einen speziellen Anschlußpin zu haben, der anzeigt, wenn Daten verfügbar sind. Dieses Verfahren bringt Kosten in die Schnittstelle, da eine zusätzliche Leitung zwischen dem Controller und der peri pheren Einheit notwendig ist, bietet aber eine maximale Bandbreite. Ein drittes Ver fahren besteht darin, eine Statusinformation, die anzeigt, daß Daten verfügbar sind, über die serielle Datenleitung zu senden. Dieses Verfahren benötigt Bandbreite, ver meidet aber den Bedarf einer zusätzlichen Leitung zwischen den zwei Einrichtun gen. Noch ein anderes Verfahren bei der synchronen seriellen Kommunikation ist der Einsatz eines Startbits, um den Übertragungsbeginn eines jeden Datenworts an zuzeigen. In diesem Falle wird zuerst eine große Anzahl von Bits mit entgegenge setzten Pegel zum Startbit gesendet, um die Empfangseinrichtung freizuspülen, dann wird das Datenwort mit einem vorgeschalteten Startbit gesendet. Dies ist ähn lich zu asynchronen Protokollen, da es das exakt gleiche Verfahren nutzt, welches asynchrone Schnittstellen verwenden, erfordert aber ein Taktsignal. Dieses Verfah ren benötigt Bandbreite durch das Erfordernis eines Bits (des ersten) zur Resynchro nisation bei jeder Wortübertragung, wie sie bei der konventionellen asynchronen Kommunikation durchgeführt wird.

Deshalb liegt es auf der Hand, daß eine Resychronisation der zwei Einrichtungen, die keine zusätzliche Leitung oder einen Anschlußpin zwischen dem Controller und den peripheren Einrichtungen benötigt, und die die Bitübertragungsrate nicht we sentlich reduziert, höchst wünschenswert ist.

Die vorliegende Erfindung schafft daher eine Resynchronisation einer seriellen Schnittstelle, die keine zusätzliche Synchronisationsleitung erfordert und die Band breite der Schnittstelle nicht wesentlich reduziert, und die es gleichzeitig ermöglicht, die Periphereinheit leicht an die bei Controllern vorgesehenen seriellen Standard ports anzuschließen.

Als Ausführungsbeispiel der Erfindung wird ein Verfahren zur Resynchronistion ei ner synchronen seriellen Schnittstelle zwischen zwei Einrichtungen beschrieben und dargestellt, bei dem die Daten der seriellen Schnittstelle eine Kombination von Be fehlsworten und Datenworten enthalten. Die beiden Einrichtungen sind ein Controller, der die Befehlsworte sendet und der die Datenworte sendet und empfängt, und eine Periphereinheit, die die Befehlsworte und Datenworte empfängt und optional Datenworte zurück an den Controller sendet. Das Resynchronisationverfahren um faßt das Übertragen einer Folge bestimmter Bitmuster von einem Controller, wobei die Sequenz lange genug ist, daß die Periphereinheit zumindest einen Teil der Folge der seriellen Daten als ein Befehlswort dekodieren wird. Die Periphereinheit wird nach dem Empfang eines Befehlswortes, das dieses vorbestimmte Logikmuster auf weist, zurückgesetzt. Dann überträgt der Controller ein Bit mit einem zu dem Logik zustand des nächsten Bits in dem Muster entgegengesetzten Logikstatus, das die Ju stierung anzeigt und die Periphereinheit veranlaßt, den Rücksetzzustand zu verlas sen. Jetzt sind die Periphereinheit und der Controller, bezogen auf die Lage der Wortabgrenzungen, resynchronisiert und der Normalbetrieb kann fortgesetzt wer den.

Gemäß einem weiteren Aspekt der Erfindung ist das vorgegebene Bitmuster eine Folge von Bits mit einen ersten Logikzustand. Die Periphereinheit wird nach dem Empfang eines Befehlswortes zurückgesetzt, das alle Bits in dem ersten Logikzu stand gesetzt hat. Der Controller überträgt dann ein Bit mit einem zum ersten Logik zustand entgegengesetzten Logikstatus, das die Justierung anzeigt und die Periphe reinheit veranlaßt, den Rücksetzzustand zu verlassen. Controller, die mit einer festen Wortlänge arbeiten, können ein Gesamtwort mit dem ersten Logikzustand mit inver tiertem letzten Bit senden, das die Abgrenzung des Wortes markiert.

Ein Ausführungsbeispiel der Erfindung wird nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen im Detail beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines synchronen seriellen Ports nach dem Stand der Technik;

Fig. 2 ein Blockschaltbild einer synchronen seriellen Schnittstelle mit fünf Leitungen gemäß der vorliegenden Erfindung;

Fig. 3A ein Zeitablaufdiagramm der in Fig. 2 gezeigten synchronen se riellen Schnittstelle während eines Schreibvorgangs;

Fig. 3B ein Zeitablaufdiagramm der in Fig. 2 gezeigten synchronen seriellen Schnittstelle während eines Lesevorgangs;

Fig. 4 ein Blockschaltbild einer synchronen seriellen Schnittstelle mit drei Leitungen gemäß der vorliegenden Erfindung;

Fig. 5A ein Zeitablaufdiagramm der in Fig. 4 gezeigten synchronen seriellen Schnittstelle während eines Schreibvorgangs;

Fig. 5B ein Zeitablaufdiagramm der in Fig. 4 gezeigten synchronen seriellen Schnittstelle während eines Lesevorgangs;

Fig. 6 ein Logikschaltbild der Schaltung innerhalb der Periphereinheit gemäß der bevorzugten Ausführungsform der Erfindung zur Ausführung der Resynchronisation der Periphereinheit.

Es wird betont, daß zum Zwecke der Klarheit und an Stellen, wo es für notwendig erachtet wurde, die Bezugszeichen in den Figuren wiederholt wurden, um entspre chende Merkmale zu kennzeichnen, und daß die in den Fig. 3A, 3B, 5A und 5B gezeigten Zeitablaufsignale nicht notwendigerweise maßstabsgerecht gezeichnet wurden, um die zeitlichen Verhältnisse beim hier dargestellten Ausführungsbeispiel der vorliegenden Erfindung klarer zu zeigen.

Die Resychronisation der synchronen seriellen Schnittstelle gemäß der dargestellten Ausführungsform ist anwendbar auf eine synchrone serielle Schnittstelle, die zwei Datenanschlußpins enthält, für Daten, die vom Controller an die Periphereinheit übertragen, und für Daten, die von der Periphereinheit zum Controller übertragen werden, und die ein serielles Taktsignal enthält, das vom Controller an die Periphe reinheit übertragen wird. In der bevorzugten Ausführungsform weisen die seriellen Daten eine Kombination von Befehls- und Datenworten auf, in denen die von dem Controller gesendeten Befehlsworte Anweisungen geben, welche Daten an die seriel le Schnittstelle anzulegen sind.

Die Resychronisation wird dann eingesetzt, wenn der Controller erkennt, daß die Pe riphereinheit und der Controller nicht mehr synchron arbeiten, wobei die Detektion in irgendeiner von mehreren verschiedenen Formen erfolgen kann, einschließlich der Erkennung offensichtlich fehlerhafter Daten der Periphereinheit durch den Controller, indem der Controller in die Periphereinheit geschriebene Daten verifiziert, oder durch andere ähnliche Arten von Fehlererkennungsverfahren. Sobald ein Synchroni sationsausfallzustand erkannt ist, sendet der Controller einen kontinuierlichen Strom von Logikbits mit einem bestimmten logischen Pegel, z. B. dem logischen EINS-Zu stand aus. Der Strom der kontinuierlichen Bits muß lange genug sein, um sicherzu stellen, daß die Periphereinheit ein volles Befehlswort mit allen logischen EINS-Bits dekodieren wird.

In der Periphereinheit wird der Empfang des Befehlswortes, in dem alle Bit eine logi sche EINS darstellen, die Periphereinheit dazu veranlassen, in einen Rücksetzzu stand zu gehen und auf den Empfang eines ersten Bit mit dem entgegengesetzten lo gischen Zustand, in diesem Beispiel auf eine logische NULL, zu warten. In dem Con troller wird nach dem Aussenden einer genügend langen Folge von logischen EINS- Bits der Controller mindestens ein Bit, das auf logisch NULL gesetzt ist, aussenden, um die Abgrenzung der Einheitszahl von Bits und das Ende des Resychronisations musters anzuzeigen. In ähnlicher Weise wird die Periphereinheit nach dem Empfang des logischen NULL-Bits den Rücksetzzustand aufheben und dann die nächste Bit folge als ein Befehlswort zu einem Zeitpunkt dekodieren, bei dem die Peripherein heit und der Controller wieder sychron arbeiten.

Der Gegenstand dieser Erfindung wird in einem seriellen Port mit fünf Anschluß pins, welcher in einer Periphereinheit 12, wie in Fig. 2 gezeigt, angeordnet ist, ver wendet. Die Betriebsweise der Signale ist in den Fig. 3A und 3B gezeigt. Der se rielle Takt SCLK ist ein Eingangssignal in die Periphereinheit 12 und steuert das Ein takten der Daten in den seriellen Dateneingangspin SDI und das Austakten aus dem seriellen Datenausgangspin SDO. Der Chipauswahlanschlußpin CS gibt die Funk tion des seriellen Ports frei. Der "Daten Bereit"-Anschlußpin DRDY liefert eine An zeige, wenn die Daten bereit sind, von der Periphereinheit 12 ausgelesen zu werden. Das serielle Datenkommunikationsprotokoll zwischen dem Controller und der Peri phereinheit besteht aus Befehlsworten und Datenworten.

Als der Master sendet der Controller 14 Befehlsworte an die Periphereinheit (Slave). Die Periphereinheit empfängt und beantwortet die Befehle, die aus Lese- und Schreibvorgängen bestehen. Bei einem Schreibvorgang würde die Periphereinheit auf die dem Befehlswort folgenden, an dem SDI-Anschlußpin zu empfangenden Da ten, wie in Fig. 3A gezeigt, warten. Bei einem Lesevorgang würde die Peripherein heit 12 die durch das Befehlswort angeforderte Daten über den SDO-Anschlußpin liefern, wobei die Datenverfügbarkeit durch den DRDY-Anschlußpin, wie in Fig. 3B gezeigt, angezeigt wird.

Obwohl eine serielle Schnittstelle mit fünf Leitungen beschrieben wurde, wird hier ei ne serielle Schnittstelle mit drei Leitungen als bevorzugte Ausführungsform be schrieben, ohne deshalb an Allgemeingültigkeit zu verlieren. Der serielle Port des Controllers ist hier mit einer einzelnen Periphereinheit verbunden. Da nur eine Peri phereinheit benutzt wird, kann die Periphereinheit permanent durch Verbinden des CS-Anschlußpins mit L-Pegel an der Periphereinheit und Entfernen der CS-Leitung von der seriellen Schnittstelle freigegeben werden. Bei Verwendung dieses Schemas muß der Controller SCLK-Takte nur bei Bedarf senden. Zusätzlich zur Entfernung der CS-Leitung ist das DRDY-Signal in dem SDO-Anschlußpin mit eingebettet, wie es später anhand von Fig. 5B noch erläutert wird. Obwohl die Einbettung des DRDY-Signals in den Datenstrom die Bandbreite leicht reduziert, wird die Anzahl der Schnittstellenanschlußpins auf drei minimiert. Dieser Modus wird als "reduzier ter Modus" bezeichnet und ist in Fig. 4 dargestellt.

Fig. 4 ist ein Blockschaltbild der synchronen seriellen Schnittstelle 10. In Fig. 4 sind ein Controller 14 und eine Periphereinheit 12 gezeigt, die miteinander durch ei ne synchrone serielle Schnittstelle verbunden sind, die eine erste Datenleitung 16 enthält, die Daten von einem SDO-Anschlußpin 18 der Periphereinheit 12 zu einem SDI-Anschlußpin 20 und an einen PP-Anschlußpin 21 des Controllers 14 überträgt, und die eine zweite Datenleitung 22 enthält, die Daten von einem SDO-Anschlußpin 24 des Controllers 14 an einen SDI-Anschlußpin 26 der Periphereinheit 12 überträgt. Eine dritte Leitung 28 verbindet den von einem SCLK-Anschlußpin 32 des Control lers 14 gesendeten Takt mit einem SCLK-Anschlußpin 30 der Periphereinheit 12. Ein vierter Anschlußpin 34 ist ein Chipauswahlpin für die Periphereinheit 12 und ist mit Masse verbunden, was den synchronen seriellen Port bei der Periphereinheit 12 im mer freigibt. Ein fünfter Anschlußpin stellt die "Daten-Bereit"-Anzeige für die Peri phereinheit 12 dar, die hier ein Analog/Digital-Wandler ist, und die im Ausfüh rungsbeispiel nicht benutzt wird, da die "Daten-Bereit"-Anzeige in dem An schlußpin 18 mit enthalten sein wird.

Die Fig. 5A und 5B sind Zeitablaufdiagramme der Signale bei der Peripherein heitsschaltung 12 für den SCLK-Anschlußpin 30, den SDI-Anschlußpin 26 und den SDO-Anschlußpin 18, wenn die Periphereinheit 12 und der Controller 14 synchron arbeiten. In dem in den Fig. 5A und 5B gezeigten Beispiel bestehen die seriellen Daten aus einem 8-Bit Befehlswort, gefolgt von einem 24-Bit Datenwort. Nach dem Empfang des 8-Bit Befehlswortes durch die Periphereinheit 12 akzeptiert die Peri phereinheit 12 während eines Schreibvorgangs das nächste 24-Bit Datenwort an dem SDI-Anschlußpin 26. Nach dem Empfang des 8-Bit Befehlswortes durch die Periphe reinheit 12 zieht die Periphereinheit 12 während eines Lesevorgangs den SDO-An schlußpin auf "Low", wenn die angeforderten Daten verfügbar sind. Der Controller 14 liest den PP-Anschlußpin 21, der anzeigt, daß die Daten bereit sind, und taktet 8 Bits auf den SCLK-Anschlußpin 32, um den "Daten-Bereit"-Status zu löschen, und liest dann das 24-Bit Datenwort an dem SDI-Anschlußpin 20 ein. In den Fig. 5A und 5B befinden sich die Periphereinheit und der Controller in Synchronisation.

Falls die Periphereinheit 12 und der Controller 14 nicht diesselben 8 Bits für das Be fehlswort benutzen, dann wird die Periphereinheit den Befehl fehlinterpretieren. Der Controller 14 wird nach dem Erkennen eines Synchronausfallzustands eine Fol ge von Logikbits eines einzigen logischen Zustands aussenden; beispielweise wird im Ausführungsbeispiel eine logische EINS benutzt. Die Folge von Logikbits muß lange genug sein, damit sichergestellt ist, daß die Periphereinheit 12 ein Befehlswort empfangen und dekodieren wird, in dem alle Bits auf logisch EINS liegen.

Fig. 6 ist ein Logikschaltbild der bevorzugten Ausführungsform des seriellen Kom munikationsteils der Periphereinheit 12. Der Statuscontroller 80 empfängt das Be fehlswort auf dem Bus 68 und beinhaltet einen Zähler, der über den SCLK-An schlußpin 30 getaktet wird, und liefert über eine Steuerleitung 83 Steuersignale an den Befehlszwischenspeicher 64 und über eine Steuerleitung 84 an ein Datenschiebe register 82 und über eine andere Steuerleitung 88 an eine Steuerschaltung 86 für die serielle Datenausgabe. Wie in Fig. 6 gezeigt, mündet der SDI-Anschlußpin 26 in ein Befehlsschieberegister 60, das von dem Signal an dem SCLK-Anschlußpin 30 getak tet wird. Das Schieberegister 60 bildet einen Seriell/Parallel-Wandler, der 8 Leitun gen paralleler Daten auf dem Bus 62 zu Verfügung stellt. Die 8 Leitungen auf dem Bus 62 werden in einem Befehlszwischenspeicher 64 zwischengespeichert, der über die Leitung 83 von dem Statuscontroller 80 getaktet wird.

Der Befehlszwischenspeicher 64 weist 8 Ausgangsleitungen auf einem Bus 68 auf, die sowohl zu dem Statuscontroller 80 als auch zu einer anderen Schaltung innerhalb der Periphereinheit 12 führen und nicht in den Zeichnungen dargestellt sind. Die 8 Leitungen des Bus 68 sind ebenfalls mit einem 8-Eingänge-NAND-Gatter 70 verbun den, dessen Ausgang mit einem Eingang zu einem Paar kreuzverschalteter NAND- Gatter 72 und 74 verbunden ist. Im speziellen ist der Ausgang des NAND-Gatters 70 mit einem Eingang des NAND-Gatters 72 verbunden. Der Ausgang des NAND-Gat ters 72 ist mit einem Rücksetzeingang des Befehlszwischenspeichers 64, einem Rück setzeingang des Statuscontrollers 80 und auch einem Eingang des NAND-Gatters 74 verbunden. Der Ausgang des NAND-Gatters 74 ist mit dem zweiten Eingang des NAND-Gatters 72 verbunden. Der zweite Eingang des NAND-Gatters 74 ist mit ei ner Leitung 76 verbunden, die eine der Leitungen von Bus 62 ist. Die Leitung 76 lie fert einen Logikstatus des zuletzt an dem SDI-Anschlußpin 26 empfangenen Daten bits.

Das Datenschieberegister 82 weist ein Länge von 24 Bits auf und wird durch das se rielle Taktsignal SCLK getaktet und besitzt einen kombinierten Eingangs/Ausgangs- Anschluß, der mit einer Leitung 90 verbunden ist. Der Statuscontroller 80 wird durch den SCLK-Anschlußpin getaktet und zählt die Befehls- und Datenbits, so daß dann, wenn die Datenbits empfangen oder gesendet werden, die Leitung 84 von dem Statuscontroller 80 entweder das richtige Bit in dem Datenschieberegister 82 in die Leitung 90 freigibt oder das Bit auf der Leitung 90 in das richtige Bit des Daten schieberegisters 82 lädt, dessen Richtung durch die Lesen/Schreibenleitung 94 von dem Befehlszwischenspeicher 64 gesteuert wird. Das Datenschieberegister 82 ist auch mit dem Datenbus 36 der Periphereinheit 12 verbunden, der zu einer anderen Schaltung innerhalb der Periphereinheit 12 führt und nicht in den Zeichnungen dar gestellt ist. Die Leitung 90 ist mit dem Dateneingang der Steuerschaltung 86 für die serielle Datenausgabesteuerung verbunden. Der Ausgang der Steuerschaltung 86 für die serielle Datenausgabesteuerung bildet das serielle Datenausgangssignal SOD an dem Anschlußpin 18. Ebenfalls mit der Leitung 90 verbunden ist der Ausgang einer Eingangssteuerschaltung 92. Die Eingangssteuerschaltung 92 empfängt ein Le sen/Schreiben-(R/W)-Signal auf einer Leitung 94, die mit dem Lesen/Schreiben-Bit des Befehlswortes an dem Ausgang des Befehlzwischenpeichers 64 verbunden ist.

Die Eingangssteuerschaltung 92 empfängt Eingangsdaten von der Leitung 76.

Wenn Daten in die Periphereinheit 12 eingeschrieben werden, empfängt der Statu scontroller 80 das Schreibbefehlswort auf dem Bus 68 und gibt das Datenschiebere gister 82 frei, um Daten von der Leitung 90 in das Register zu schieben. Die Ein gangsdaten werden durch die Eingangssteuerschaltung 92, die die Daten von der Leitung 76 empfängt und die Daten als Antwort auf die sich im Schreiben-Logikzu stand befindliche R/W-Leitung 94 zur Leitung 90 weiterleitet, auf die Leitung 90 ge legt. Die Steuerung für die serielle Datenausgabe ist während dieses Vorgangs ge sperrt. Sobald die seriellen Daten empfangen wurden, werden sie an den Peripher datenbus 36 übertragen.

Wenn Daten von der Periphereinheit 12 einzulesen sind, veranlaßt der Lesebefehl die Eingangssteuerschaltung 92, einen Ausgang mit hoher Impedanz zu erzeugen, damit Daten aus dem Schieberegister 82 auf die Leitung 90 gelegt werden können. Nachdem der Statuscontroller 80 den Lesebefehl empfängt, überträgt die Peri phereinheit die angeforderten Daten auf den Bus 36 und dann in das Schieberegister 82. Sobald die Daten im Schieberegister 82 bereit sind, werden sie seriell aus dem Schieberegister 82 auf die Leitung 90 und durch die Steuerung 86 für die serielle Da tenausgabe auf den SDO-Anschlußpin 18 der 12 ausgegeben.

Die Periphereinheit kann jedoch außerstande sein, den Lesebefehl zu dekodieren und das erste Ausgangsdatenbit an den SDO-Anschluß innerhalb einer CLCK-Takt periode anzulegen. Deshalb stellt der in Fig. 5B gezeigte Zeitablauf den Vorgang des Datenauslesens aus der Periphereinheit 12 dar. Wie in Fig. 5B gezeigt, wird der SDO-Ausgang während und nach dem Empfang des Lesebefehls auf "High" gehal ten (logischer EINS-Pegel), bis die Periphereinheit für die Übertragung der Daten an den SDO-Anschlußpin 18 bereit ist. Sobald die Periphereinheit bereit ist, wird der SDO-Ausgang auf L-Pegel (logischer NULL-Pegel) gebracht. Zu diesem Zeitpunkt verzögert die Periphereinheit das serielle Datenwort um 8 Taktperioden, um die "Da ten-Bereit"-Anzeige zu löschen. Die 8-Bit Verzögerung vor der Verfügbarkeit der Da ten wurde als die am häufigsten von Controllern unterstützte Wortlänge ausgewählt. Diese 8-Bit Verzögerung reduziert die Bandbreite der seriellen Datenkommunika tionsschnittstelle, minimiert aber die Anzahl der Verbindungen, die zwischen der Periphereinheit 12 und dem Controller 14 erforderlich sind.

Die 8-Bit-Verzögerung erscheint nach dem Lesebefehl aus dem Controller 14. Wenn keine anderen Befehle von der Periphereinheit 12 empfangen werden, bevor der nächste Datensatz bereit ist (der im Ausführungsbeispiel durch eine Analog/Digital- Wandlung erzeugt wird), sendet die Periphereinheit 12 automatisch ohne die Not wendigkeit eines Lesebefehls die neuen Daten an den Controller 14.

Im Betrieb werden die SDI-Daten an Anschlußpin 26 synchron mit dem Takt an dem SCLK-Anschlußpin 30 durch das Befehlschieberegister 60 geschoben. Das Schiebere gister 60 weist eine Länge von 8 Bits auf, und die Ausgänge des Schieberegisters 60 liegen auf dem Bus 62 an und werden dem Befehlszwischenspeicher 64 als Eingangs signale präsentiert. Der Statuscontroller 80 wird durch SCLK-Anschlußpin 30 getak tet und zählt die Anzahl der Befehlbits und Datenbits, so daß er dann, wenn 8 Bits ei nes Befehls empfangen wurden, ein Ausgangssignal 83 an den Befehlzwischen speicher 64 liefert, und der Befehlzwischenspeicher 64 die Daten auf dem Eingangs bus 62 in den Ausgangsbus 68 zwischenspeichert. Auf die Weise werden die seriel len Befehlsworte an dem SDI-Anschlußpin 26 in ein 8-Bit Parallelwort auf dem 8-Bit Bus 68 für die Verwendung durch die Periphereinheit 12 umgewandelt. Im Normal betrieb ist der Ausgang des NAND-Gatters 72 ein logischer NULL-Pegel (alle ande ren Befehle außer dem Resynchronisationsbefehl müssen in der bevorzugten Aus führungsform mindestens eine logische NULL enthalten), und die Rücksetzleitungen in den Statuscontroller 80 und in den Befehlszwischenspeicher 64 sind auf L-Pegel gehalten, um dem Befehlszwischenspeicher 64 und dem Statuscontroller 80 einen Normalbetrieb zu erlauben.

Sobald die Periphereinheit 12 ein Befehlswort mit lauter logischen EINSEN emp fängt, liefert das NAND-Gatter 70 einen logischen NULL-Pegel an seinem Ausgang, der den Ausgang des NAND-Gatters 72 auf eine logische EINS zwingt, die den Be fehlszwischenspeicher 64 und den Statuscontroller 80 zurücksetzt. Sobald der Be fehlszwischenspeicher 64 zurückgesetzt wird, zwingt er seinen Ausgängen auf dem Bus 68 insgesamt einen NULL-Zustand auf. Dies bewirkt, daß der Ausgang des NAND-Gatters 70 zu einer logischen NULL wird, die kreuzverschalteten NAND- Gatter 72 und 74 verbleiben aber in einem Rücksetzzustand (logisch EINS am Aus gang von NAND-Gatter 72).

Nach dem Empfang der logischen NULL an dem SDI-Anschlußpin 26 nimmt die Ausgangsleitung 76 des Befehlsschieberegisters 60 den Wert einer logischen NULL an, was den Ausgang des NAND-Gatters 74 auf eine logische EINS zwingt. Da jetzt beide Eingänge des NAND-Gatters 72 auf logisch EINS liegen, wird der Ausgang zu logisch NULL, was den Rücksetzzustand (durch Ändern in den Setzzustand) der kreuzverschalteten NAND-Gatter 72 und 74 aufhebt. Die Änderung zu einer logi schen NULL an dem Ausgang des NAND-Gatters 72 hebt eine Rücksetzung an den Eingängen zu dem Befehlszwischenspeicher 64 und dem Statuscontroller 80 auf. Nach dem Empfang des nächsten Taktsignals an dem SCLK-Anschlußpin 30 beginnt der Statuscontroller 80 normal zu arbeiten und die nächsten 8 Bits des Befehlswortes zu zählen, die durch den Befehlszwischenspeicher 64 nach dem Empfang des 8-ten Befehlsbits zwischengespeichert werden. Auf diese Weise wird dann die Periphe reinheit 12 mit dem Controller 14 resynchronisiert. Ein Chiprücksetzsignal ist ein Eingangssignal für das NAND-Gatter 72 und das Befehlsschieberegister 60. Dieses Rücksetzsignal kommt von einem anderen Anschlußpin auf der Periphereinheit 12 und gehört nicht zu der Resynchronisationsschaltung des seriellen Ports, ist aber der Vollständigkeit halber aufgeführt.

Damit wurde eine synchrone serielle Schnittstelle beschrieben, die keine separate Synchronisationsleitung benötigt. Die Resynchronisation der Schnittstelle wird nicht in regulären Intervallen, sondern nur bei Bedarf durchgeführt, wenn nämlich ein Synchronisationsverlustzustand festgestellt wird.

Claims

1. Verfahren zur Resynchronisation eines synchronen seriellen Kommunikations kanals zwischen einem Controller und einer Periphereinheit, wobei die Daten auf dem seriellen Kanal aus einer Kombination von Befehlsworten und Datenworten be stehen und das Verfahren für die Resychronisation während des Normalbetriebs kei nen Overhead benötigt, dadurch gekennzeichnet, daß bei Freigabe folgen de Schritte erfolgen:

a) Übertragen einer Folge eines sich wiederholenden vorbestimmten Bitmusters von dem Controller (14), wobei das Bitmuster eine Dauer aufweist, die lange genug ist, damit die Periphereinheit (12) zumindest einen Teil des Bitmusters als ein Befehlswort dekodiert;
b) Rücksetzen der Periphereinheit (12) nach Empfang des Befehlsworts durch die Periphereinheit (12), welches Bits entsprechend dem vorbestimmten Bitmuster aufweist;
c) Übertragen von dem Controller (14) nach der Übertragung des vorbestimmten Bitmuster mit der ausreichend langen Dauer, Übertragen eines zum vorbe stimmten Bitmuster unterschiedlichen Musters und dann von normalen seriel len Daten;
d) Detektion in der Periphereinheit (12) des zu dem Logikzustand des nächsten Bits in dem vorbestimmten Bitmuster entgegengesetzten Bits und Dekodierung der nächsten Bitfolge als normale serielle Daten.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich in dem vorbestimmten Bitmuster alle Bits in einem ersten logischen Zustand befinden.

3. Verfahren zur Kommunikation mit seriellen Daten zwischen einem Controller und einer Periphereinheit, gekennzeichnet durch folgende Schritte:

a) Übertragen von seriellen Daten von dem Controller (14) zu der Periphereinheit (12) auf einer Dateneingangsleitung (22);
b) Übertragen von seriellen Daten von der Periphereinheit (12) zu dem Controller (14) auf einer Datenausgangsleitung (16);
c) Übertragen eines seriellen Taktsignals von dem Controller (14) zu der Periphe reinheit (12) auf einer seriellen Taktleitung (28);
d) Freigabe der Übertragung von seriellen Daten von der Periphereinheit (12) zu dem Controller (14) durch Übertragung eines Freigabesignals von dem Con troller (14) zu der Periphereinheit (12) auf einer Chipauswahlleitung;
e) Übertragen eines "Daten-Bereit"-Signals von der Periphereinheit (12) zu dem Controller (14) auf einer "Daten-Bereit"-Leitung, wenn die Periphereinheit (12) bereit ist, serielle Daten an den Controller (14) zu senden: und
f) Resynchronisation der Periphereinheit (12) mit dem Controller (14) mit dem Verfahren nach Anspruch 1;

4. Verfahren zur Kommunikation mit seriellen Daten zwischen einem Controller und einer Periphereinheit, gekennzeichnet durch folgende Schritte:

a) Übertragen von seriellen Daten von dem Controller (14) zu der Periphereinheit (12) auf einer Dateneingangsleitung (22);
b) Übertragung von seriellen Daten von der Periphereinheit (12) zu dem Controller (14) auf einer Datenausgangsleitung (16), wobei die seriellen Daten ein vor bestimmtes "Daten-Bereit"-Muster enthalten, das einen "Daten-Bereit"-Zustand der Periphereinheit (12) anzeigt, und wobei das "Daten-Bereit"-Muster vor den anderen seriellen Daten gesendet wird, nachdem der Controller (14) einen Be fehl an die Periphereinheit (12) zur Übertragung der anderen Daten sendet;
c) Übertragen eines seriellen Taktsignals von dem Controller (14) zu der Peripher einheit (12) auf einer seriellen Taktleitung (28); und
d) Resynchronisation der Periphereinheit (12) mit dem Controller (14) mit dem Verfahren nach Anspruch 1;

5. Verfahren zur Kommunikation mit seriellen Daten zwischen einem Controller und einer Periphereinheit, gekennzeichnet durch folgende Schritte:

a) Übertragen von seriellen Daten von dem Controller (14) zu der Periphereinheit (12) auf einer Dateneingangsleitung (22);
b) Übertragen von seriellen Daten von der Periphereinheit (12) zu dem Controller (14) auf einer Datenausgangsleitung (16), wobei die seriellen Daten von der Pe riphereinheit (12 zu dem Controller (14 synchron mit dem nächsten Taktzyklus eines seriellen Taktsignals gesendet werden, nachdem der Controller (14) einen Befehl zu der Periphereinheit (12) zum Übertragen der seriellen Daten sendet;
c) Übertragen des seriellen Taktsignals von dem Controller (14) zu der Periphe reinheit (12) auf einer seriellen Taktleitung (28); und
d) Resynchronisation der Periphereinheit (12) mit dem Controller (14) mit dem Verfahren nach Anspruch 1.

6. Verfahren zur Kommunikation mit seriellen Daten zwischen einem Controller (14) und einer Periphereinheit (12), gekennzeichnet durch folgende Schritte:

a) Übertragen von seriellen Daten von dem Controller (14) zu der Periphereinheit (12) auf einer Dateneingangsleitung (22);
b) Übertragen von seriellen Daten von der Periphereinheit (12) zu dem Controller (14) auf einer Datenausgangsleitung (16), wobei die seriellen Daten von der Pe riphereinheit (12 zu dem Controller (14) nach einer vorbestimmten Verzöge rung gesendet werden, nachdem der Controller (14) einen Befehl zu der Peri phereinheit (12) zum Übertragen der seriellen Daten sendet;
c) Übertragen eines seriellen Taktsignals von dem Controller (14) zu der Periphe reinheit (12) auf einer seriellen Taktleitung (28); und
d) Resynchronisation der Periphereinheit (12) mit dem Controller (14) mit dem Verfahren nach Anspruch 1;

7. Schaltung zur Resynchronisation einer Periphereinheit, die serielle Daten von ei nem seriellen synchronen Kommunikationskanal empfängt, gekennzeichnet durch:

a) eine Zählerschaltung (80), die mit einem seriellen Takteingangsanschluß (30) des seriellen Kommunikationskanals verbunden ist, um ein Ausgangssignal zu erzeugen, wenn ein Befehlswort auf dem seriellen Kommunikationskanal emp fangen wurde; und
b) eine Rücksetzschaltung (70, 72, 74), die auf die seriellen Daten des synchronen seriellen Kommunikationskanals reagiert, um einen Rücksetzzustand zu erzeu gen, wenn sich alle Bits des Befehlsworts in einem ersten Logikzustand befin den, und um den Rücksetzzustand nach dem Empfang eines Bits auf einem zweiten logischen Zustand aufzuheben.

8. Schaltung zur Resynchronisation einer Periphereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die Rücksetzschaltung einen N-Bit-Seriell/Parallel- Wandler (60) aufweist, der einen Eingang mit dem seriellen Takteingangsanschluß (26) verbunden hat und N Bits an parallelen Daten erzeugt, wobei N die Anzahl der Bits in dem Befehlswort ist.

9. Schaltung zur Resynchronisation einer Periphereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die Schaltung weiterhin einen N-Bit-Datenzwischen speicher (64) für den Empfang und die Zwischenspeicherung von N Bits an paralle len Daten auf N Datenausgangsleitungen als Reaktion auf das Ausgangssignal der Zählerschaltung (80) aufweist, und um zu veranlassen, daß die N Datenausgangslei tungen sich in dem ersten Logikzustand befinden, wenn sich die Periphereinheit (12) in dem Rücksetzustand befindet.

10. Schaltung zur Resynchronisation einer Periphereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die Schaltung weiterhin ein Logikgatter (70) mit N-Ein gängen aufweist, von denen jeder mit einer der N Datenleitungen verbunden ist, um ein Ausgangssignal zu erzeugen, wenn sich alle N Datenausgangsleitungen in dem ersten Logikzustand befinden.

11. Schaltung zur Resynchronisation einer Periphereinheit nach Anspruch 7, dadurch gekennzeichnet, daß die Schaltung weiterhin zwei kreuzverschaltete NAND-Gatter (72, 74) aufweist, die einen Datenzwischenspeicher bilden und einen Ausgang besitzen, der die Periphereinheit (12) veranlaßt, in den Rücksetzzustand einzutreten, wenn der Datenzwischenspeicher zurückgesetzt ist, und der den Rück setzzustand aufhebt, wenn der Datenzwischenspeicher gesetzt ist, wobei der Daten zwischenspeicher in Reaktion auf das Ausgangssignal aus dem Logikgatter zurück gesetzt wird, und wobei er gesetzt wird, wenn ein Bit des zweiten logischen Zu stands empfangen wird.

12. Synchrone serielle Schnittstelle zwischen einem Controller und einer Peripherein heit, gekennzeichnet durch:

a) eine Dateneingangsleitung (22) von dem Controller (14) zu der Periphereinheit (12) zur Übertragung von seriellen Daten von dem Controller (14) zu der Peri phereinheit (12);
b) eine Datenausgangsleitung (16) von der Periphereinheit (12) zu dem Controller (14) zur Übertragung von seriellen Daten von der Periphereinheit (12) zu dem Controller (14);
c) eine serielle Taktleitung zur Übertragung eines seriellen Taktsignals von dem Controller (14) zu der Periphereinheit (12);
d) eine Chipauswahlleitung zur Übertragung eines Freigabesignals von dem Con troller (14) zu der Periphereinheit (12);
e) eine "Daten-Bereit"-Leitung zur Übertragung eines "Daten-Bereit"-Signals von der Periphereinheit (12) zum Controller (14), wenn die Periphereinheit (12) be reit ist, Daten zu dem Controller (14) zu senden;
f) eine Schaltung innerhalb der Periphereinheit (12) zur Resynchronisation der Periphereinheit (12) mit dem Controller (14) nach dem Verfahren von An spruch 7.

13. Synchrone serielle Schnittstelle zwischen einem Controller und einer Peripherein heit, die aus drei Signalleitungen zwischen dem Controller und der Periphereinheit besteht, gekennzeichnet durch:

a) eine Dateneingangsleitung (22) von dem Controller (14) zu der Periphereinheit (12) zur Übertragung von seriellen Daten von dem Controller (14) zu der Peri phereinheit (12);
b) eine Datenausgangsleitung (16) von der Periphereinheit (12) zu dem Controller (14) zur Übertragung von seriellen Daten von der Periphereinheit (12) zu dem Controller (14);
c) eine serielle Taktleitung (28) zur Übertragung eines seriellen Taktsignals von dem Controller (14) zu der Periphereinheit (12); und
d) eine Schaltung innerhalb der Periphereinheit (12) zur Resynchronisation der Periphereinheit (12) mit dem Controller (14) nach dem Verfahren von An spruch 7.