DE10392531T5

DE10392531T5 - PLL für Taktrückgewinnung mit Initialisierungssequenz

Info

Publication number: DE10392531T5
Application number: DE10392531T
Authority: DE
Inventors: James J. II McDonald; Ronald B. Hulfachor; Jim Wunderlich
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2002-04-11
Filing date: 2003-04-11
Publication date: 2005-09-01
Also published as: AU2003234711A1; US20030193374A1; WO2003088489A3; AU2003234711A8; US6794945B2; TW200306733A; CN1324835C; WO2003088489A2; CN1647161A; TWI279114B; KR100998773B1; KR20050008678A

Abstract

System zum Generieren von Deserialisierungs-Taktsignalen für ein serielles Bitstromwort aus M Bits mit Daten- und Rahmenkennungsbits, wobei das System aufweist:
einen spannungsgesteuerten Oszillator mit einer Anzahl von Ausgängen, die gleich M ist, wobei die Ausgänge einen gleichen Phasenversatz zueinander über die Periode von ungefähr M Bits aufweisen, wobei jede Phase in Folge mit den entsprechenden folgenden Bits im Bitstrom ungefähr übereinstimmt,
einen Phasendetektor, der so angeordnet ist, dass es das serielle Bitstromwort und einen Phasenausgang vom spannungsgesteuerten Oszillator empfängt, wobei der Phasendetektor das serielle Bitstromwort mit dem Phasenausgang des spannungsgesteuerten Oszillators vergleicht,
einen Steuersignalausgang vom Phasendetektor, wobei das Steuersignal angibt, ob der Phasenausgang des spannungsgesteuerten Oszillators schneller oder langsamer sein muss, und wobei der Ausgang des spannungsgesteuerten Oszillators als Reaktion auf das Steuersignal auf das serielle Bitstromwort phasensynchronisiert wird,
ein Eingangssignal RESET zum Phasendetektor, wobei das Steuersignal deaktiviert wird, wenn das Signal RESET wahr ist, und...

Description

Querverweis auf verwandte Anmeldungen
Die vorliegende Anmeldung beansprucht den Nutzen der am 11.04.2002 mit gemeinsamer Erfinderschaft, gemeinsamem Titel und gemeinsamem Eigentum eingereichten vorläufigen US-Patentanmeldung, Seriennr. 60/371,847 als vorliegende Anmeldung, und diese vorläufige Anmeldung wird hiermit einbezogen.
Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft Schaltungen zum zuverlässigen Senden und Empfangen von seriellen NRZ-Datenketten (NRZ: non return to zero = keine Rückkehr zu null) z.B. unter Verwendung von PLL-Schaltungen (PLL: phase locked loop = Phasenregelschleife) zum Ableiten von Taktimpulsen zum Abtasten der empfangenen seriellen NRZ-Daten.
Hintergrundinformationen
Beim seriellen Senden eines Datenworts, d.h. als ein Bitstrom, über einen einzelnen Kanal oder Draht muss der Empfänger den Anfang des Worts und die Taktung für jedes einzelne Bit unterscheiden können. Es wurden Rahmenkennungsbits entwickelt, um den Anfang und das Ende von Datenwörtern anzugeben (asynchrone Übertragungen), oder Einrichtungen ohne Rahmenkennungsbits zum Synchronisieren (synchronisiert) des Senders und Empfängers auf den Anfang und das Ende von Datenwörtern sind im Stand der Technik hinreichend bekannt. Das Problem des Bestimmens, wo sich die einzelnen Bits zeitlich befinden, ist wie in diesem Bereich hinreichend bekannt schwieriger, wenn der Bitstrom als NRZ gesendet wird. Hat in einem NRZ-Bitstrom das gesendete Datenwort lauter Einsen oder Nullen, hat das physikalische Signal einen konstanten Pegel ohne Hinweis darauf, wo Bitgrenzen bestehen. In einem solchen Fall ist es für das Empfängersystem notwendig zu bestimmen, wo sich die einzelnen Bits befinden, so dass der serielle Strom erfolgreich empfangen werden kann.
Dieses Senden und Empfangen von digitalen Datenwörtern (oder Bytes) über einen Bitstrom in einem modernen System erfordert gewöhnlich Konvertieren eines parallelen Datenworts in eine serielle Form, Senden und Empfangen der seriellen Form und Zurückkonvertieren der seriellen Datenbits in ein paralleles Datenwort. Zur Lösung dieser Aufgabe sind zahlreiche Techniken angewendet worden.
Eine solche Technik ist im US-Patent Nr. 4,371,975('975) von John M. Dugan veranschaulicht. Dieses Patent beschreibt eine Überabtastungstechnik, die mit einem viel schnelleren Takt arbeitet als die schnellste Rate der empfangenen Daten. Die schnellste Datenrate würde vermutlich beim Senden eines Datenworts aus abwechselnden Nullen und Einsen auftreten. Beim Überabtasten ist die Auflösung des Findens der einzelnen Bitzeitpositionen eine Funktion der schnelleren Taktrate, also je schneller diese ist, um so besser ist daher die Fähigkeit, korrekte Bitpositionen aufzufinden; aber schnellere Takte geben mehr Leistung ab, hauptsächlich indem sie mehr Strom durch die beteiligten Kapazitäten treiben. Mit der Zunahme der seriellen Datenraten und daher der Taktraten zunehmen, nehmen auch diese Probleme zu.
Die Linearität des Empfängers wird ebenfalls durch die schnellere Taktrate beeinflusst, wobei eine bessere Linearität bei schnelleren Taktraten auftritt, aber wieder verbunden mit höherer Verlustleistung.
Eine andere Technik ist im US-Patent Nr. 6,072,344('344) von Larsson zu finden. Dieses Patent beschreibt das Vergleichen von Eingangsdatenphasen mit einem spannungsgesteuerten Oszillator (voltage controlled oscillator, VCO). Das System synchronisiert den VCO mit der Datenrate, um einen Takt zum Empfangen der Daten bereitzustellen. Diese Technik erfordert einen schnelleren Takt, aber gewöhnlich nicht so schnell, wie der für das Überabtastungssystem beschriebene; allerdings synchronisiert diese Technik langsam und benötigt einige zehnfache Mikrosekunden oder mehr.
Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines Systems zum Generieren von Taktsignalen, die empfangene Bitzeitpositionen aus einem seriellen Datenstrom genau bestimmen, ohne einen übermäßig schnellen Takt erforderlich zu machen und dennoch eine angemessene Synchronisierungszeit vorzusehen.
Zusammenfassung der Erfindung
Die vorliegende Erfindung stellt ein System bereit, das Taktsignale generiert, die zum Zurückgewinnen von Daten- und Rahmenkennungsbits aus einem seriellen Bitstrom verwendet werden können, während es einen Takt mit einer Frequenz bereitstellt, die wesentlich niedriger ist als die Bitrate. Das System der Erfindung stellt ein Rechteckwellen-Signal SYNC mit einer Periode bereit, die ungefähr gleich der Wortlänge der gesendeten Daten- und Rahmenkennungsbits ist. Vorzugsweise liefern ein Phasendetektor, eine Ladungspumpe und Signalaufbereitungsfilter ein Steuersignal (ein Auf- und/oder Ab- oder Fehlersignal) an einen spannungsgesteuerten Oszillator (voltage controlled oscillator, VCO). Ein Ausgang vom VCO wird zum Vergleichen mit dem Signal SYNC an den Phasendetektor zurückgespeist, woraufhin das System diese zwei Signale phasensynchronisiert. Ein Signal LOCK wird an das serielle Daten sendende System gesendet, woraufhin das Datensendersystem dann gerahmte serielle Zufallsdatensignale senden kann. Bei einer bevorzugten Ausführungsform beginnt das gesendete serielle Datenwort immer mit einer ansteigenden Flanke, und es endet mit einer Null.
Der VCO liefert so viele phasenverschobene Ausgänge, wie Zufallsdaten- und Rahmenkennungsbits im gesendeten Wort enthalten sind. Die phasenverschobenen VCO-Ausgänge definieren die Bitpositionen im gesendeten seriellen Wort.
Vorzugsweise wird ein Signal RESET generiert, das die Rückkopplungs-Phasenregelschleife durch Halten des Steuersignals, so dass sich die VCO-Phasen-Ausgangssignale nicht ändern können, deaktiviert. Diese Deaktivierung tritt beim Empfang von Zufallsdatensignalen ein und verhindert so, dass sich die Phasenregelschleife mit dem Datensignal synchronisiert. Das Signal RESET aktiviert die Phasensynchronisierung nur während der Zeit, zu der die Stoppbit-/Startflanke auftritt.
Bei einer bevorzugten Ausführungsform der vorliegenden Erfindung wird kein Takt mit einer Periode generiert, die kürzer ist als das gesendete gerahmte Datenwort. Daher ist der schnellste Takt typischerweise mindestens eine Frequenzgrößenordnung niedriger als die Zufallsdatenbitrate.
Kurzbeschreibung der Zeichnungen
Die nachstehende Beschreibung der Erfindung bezieht sich auf die beiliegenden Zeichnungen; es zeigen:
1 ein Systemblockschaltbild eines Kommunikationssystems;
2 ein Systemflussdiagramm;
3 ein Signaltaktdiagramm der gesendeten seriellen Signale;
4 ein Schaltungs-Schemabild einer PLL-Schaltung am Deserialisierer-Empfänger;
5 ein Signaltaktdiagramm, das die Beziehung der Hauptsteuersignale bei einer bevorzugten Ausführungsform zeigt; und
6 ein detaillierteres Signaltaktdiagramm des bei der Schaltung von 4 vorliegenden Signals.
Detaillierte Beschreibung einer beispielhaften Ausführungsform
1 zeigt ein Übersichtsblockdiagramm eines Serialisierers 2, der ein paralleles Datenwort 4 eingibt und das Datenwort seriell an einen das Datenwort wieder parallel 10 herstellenden Deserialisierer 8 ausgibt 6. Bei einer bevorzugten Ausführungsform ist das Eingangsdatenwort zehn Bits breit, aber der serialisierte Datenstrom fügt Start- und Stoppbits hinzu. Der serielle Strom enthält eine Eins als Startbit, zehn Datenbits, und endet mit einem Null-Stoppbit. Für jedes Zehn-Bit-Datenwort werden zwölf Bits gesendet. Bei dieser bevorzugten Ausführungsform ist am Anfang eines gesendeten Worts immer ein Null-nach-Eins-, Start-, Übergang, und das Stoppbit ist eine Null. Ein Signal LOCK 16 wird an den Serialisierer/Sender zurückgeliefert, das angibt, wann der Deserialisierer synchronisiert und zum Empfang von Zufallsdatenbits bereit ist.
Wie oben erläutert, muss der Empfänger-Deserialisierer decodieren oder wissen, wann ein Wort gerade gesendet wird. Dies erfolgt durch den Empfänger, der den Null-nach-Eins-Übergang des Startbits und nicht einen Datenübergang vom Zehn-Bit-Datenwort erfasst. Der Empfänger generiert auch ein Taktsignal, das mit einem Bezugssignal, dem Signal SYNC, synchronisiert ist, und einen Taktübergang für jede einzelne Datenbitzeitposition liefert, so dass diese Datenbits ordnungsgemäß empfangen werden können.
2 zeigt ein Flussdiagramm des Daten empfangenden Systems. Ist das System nicht synchronisiert 12, sendet der Serialisierer SYNC-Signale 14 an den Deserialisierer-Empfänger aus. Der Empfänger synchronisiert auf das Signal SYNC und übermittelt diesen LOCK-Status an den Sender (16 von 1). Nun ist das System synchronisiert und erwartet das Null-nach-Eins-Startbit 18. Wenn der Start ankommt, werden die nächsten Bits des Datenworts deserialisiert 20 und gespeichert. Der Empfänger fährt mit der Deserialisierung der Datenwortbits fort, bis das Endbit ankommt 22. Bei dieser Ausführungsform ist der Empfänger so programmiert, dass er weiß, dass zehn Datenbits zu empfangen sind. Bei anderen Systemen können jedoch Präambel und andere solche Informationen zwischen den Systemen so weitergegeben werden, dass der Empfänger und der Sender verschiedene Datenbitbreiten übertragen können. Wenn das Stoppbit auftritt, kehrt das System wieder zur Suche nach dem Startbit 18 zurück. Wird das System jedoch bei 12 desynchronisiert, wird das Signal SYNC noch einmal ausgesendet, um die Synchronisierung zwischen dem Sender und dem Empfänger wieder herzustellen. Das System kann desynchronisiert werden, wenn einige Zeit lang keine Datenworte gesendet werden.
3 zeigt ein Synchronisierungsmuster. Hier besteht ein SYNC-Muster aus sechs Einsen, denen sechs Nullen 32 folgen. Ist der Empfänger synchronisiert, wird das Startbit 34 DATA IN empfangen, und der Deserialisierer-Empfänger taktet die zehn Datenbits 36 ein und erkennt das Null-Stoppbit 38. Es ist zu beachten, dass bei dem Stoppbit ein Übergang von Eins nach Null stattfindet, wenn das letzte Datenbit eine Eins ist; wenn aber das letzte Datenbit eine Null ist, gibt es keinen Übergang; der Nullpegel bleibt während der STOPP-Bitzeit, der Zeitposition des zwölften Bits, einfach erhalten. Bei einer bevorzugten Ausführungsform bildet das SYNC eine symmetrische Rechteckwelle mit einer Frequenz von ungefähr 40 bis ungefähr 66 MHz oder ungefähr einer Größenordnung, die kleiner ist als die Datenbitrate. Es können aber andere Frequenzen verwendet werden.
4 ist ein Schemabild eines Drei-Status-Phasendetektors, der so konzipiert und aufgebaut ist, dass er die Zufallsdaten-Übergangsflanken ("Zufalls", weil der Dateninhalt jede mögliche Binärkombination sein kann) ignoriert. Diese Datenbitflanken verursachen Probleme bei den Schaltungen gemäß dem Stand der Technik. Der VCO liefert eine Menge Ausgangssignale mit M Phasen. Das heißt, alle M Ausgänge sind zueinander phasenverschoben. Bei dieser bevorzugten Ausführungsform ist M gleich der Anzahl von Daten- und Rahmenkennungsbits in einem Wort. Beim obigen Beispiel ist M folglich 12 Bits, und vom VCO werden 12 phasenverschobene Ausgänge geliefert. Ein Ausgang liegt auf der Phase null, und jeder der übrigen elf Ausgänge ist um 30 Grad verzögert. Jeder dieser zwölf Phasenausgänge wird zum Takten eines der zwölf Bits Daten und Rahmung in den Deserialisierer verwendet. Die Steuerschaltung ist so konzipiert, dass sie bestimmte phasenverschobene Ausgänge vom VCO und das Signal LOCK vom Phasendetektor annimmt, um logisch ein Signal RESET zu bilden, das verhindert, dass der Phasendetektor und der VCO auf die Datenbitflanken reagieren.
Wie des Weiteren in 4 dargestellt ist, wird der Empfänger auf das Signal SYNC synchronisiert, wenn LOCK wahr ist. In diesem Fall werden die ansteigende Flanke von VCO IN und des Signals DATA IN miteinander phasensynchronisiert. Die Kombination von PD, Ladungspumpe, Filter und VCO bilden eine Phasenregelschleife. Die Phase-1- und Phase-M/2-1-Signale werden ausgewählt, um das Signal RESET zu schaffen, das verhindert, dass sich die VCO-Ausgänge ändern und mit den Datensignalen synchronisieren, falls es wahr ist.
Bei den veranschaulichenden Beispielen werden zehn Datenbits, ein Startbit und ein Stoppbit verwendet, so dass M 12 wäre. In diesem Fall ist M/2-1 gleich 12/2-1, oder VCO-Phase 5 und VCO-Phase 1 werden in die Steuerschaltung eingegeben, wo diese Signale einer OR-Operation unterzogen werden, um das Signal RESET auszugeben. Wie oben erwähnt, verhindert ein logisches wahres Signal RESET, dass sich der VCO ändert und dadurch fälschlicherweise mit den Datenbitsignalen synchronisiert. Die Phaseneingänge zur Steuerschaltung zwingen jedoch RESET für eine kurze Zeit, die als Fenster bezeichnet wird, auf falsch, und erlauben der Phasenregelschleife, die Startflanken des Bitstroms auf den Phasen-Null-Ausgang des VCO zu synchronisieren. Phasendetektor, Ladungspumpe, Filter und VCO sind im Stand der Technik hinreichend bekannte Schaltungsmodule. Ist das Signal LOCK falsch, wird das Signal RESET auf falsch gehalten und nicht verwendet. In diesem Fall liest der Sender das falsche Signal LOCK und gibt SYNC-Signale aus, bis die SYNC- und Phase-Null-Signale synchronisiert sind. In diesem Fall ist das Signal SYNC eine symmetrische Rechteckwelle, siehe 3, deren Periode gleich den zwölf Bitzeiten ist. Der Sender sendet nur Daten, wenn das Signal LOCK wahr ist.
Wie des Weiteren in 4 dargestellt ist, liefern die anderen VCO-Ausgangsphasen, wenn sie synchronisiert sind, Signale, anhand deren die einzelnen Datenbits in Register getaktet werden können (nicht gezeigt). Die gesendeten M Bits entsprechen der Anzahl Phasenausgänge vom VCO.
5 ist ein allgemeines Signaldiagramm, das die Beziehung der in der Schaltung von 4 vorkommenden Signale für ein Wort mit 12 Daten- und Rahmenkennungsbits angibt. Hier ist der Impuls RESET 56 wahr (high), wenn entweder PHASE 1 oder PHASE 5 (M/2-1) wahr (high) ist. Während dieser Zeit ändern sich die phasenverschobenen VCO-Ausgänge nicht. Bei dieser speziellen Ausführungsform ist PHASE 1 eine Verzögerung von dreißig (30) Grad und PHASE 5 eine Verzögerung von einhundertundfünfzig (150 Grad). Es ist zu beachten, dass RESET nur auf low 58 liegt, wenn DATA IN während eines Stoppbits 61 auf low liegt, und während des ersten oder Startbits 63. Nur während dieser Zeit ist die PLL (PD-nach-VCO-Rückkopplungsschleife) zum Synchronisieren aktiviert. Die Synchronisierung ist nur für die Stopp-/Startbits aktiv. Gibt es kein RESET, liest der Sender das "kein RESET" und reagiert durch Senden von SYNC-Signalen an den Phasendetektor. Das System synchronisiert dann auf das Signal SYNC ein und ist zum Empfangen des Datenworts bereit. Nur dem Rahmenstoppbit und der Startflanke sind das Erreichen des VCO erlaubt, nicht aber den Datenflanken.
6 zeigt die Bahnen von 5 detaillierter mit zusätzlichen VCO-Ausgängen und der vollständigen Anzahl Bits für das veranschaulichende 12-Bit-Beispiel. Fenster 58 zeigt das RESET, das nur auf low (falsch) geht, wenn VCO(1) und VCO(2) low sind. Zu dieser Zeit ist die PLL aktiviert, um auf die Flanke des Datenbitstroms zu synchronisieren. Das Fenster ist eine Phase oder Bitzeit 65 vor der Stoppbit-/Startflanke bis eine Bitzeit 63 nach der Startflanke geöffnet. Nur während dieses Fensters dürfen die UP-/DOWN-Signale von den Phasenvergleichern den VCO über die Ladungspumpe und den Filter beeinflussen, wie oben erwähnt, und die PLL ist nur während dieser Zeit zum Synchronisieren der ansteigenden Flanke der VCO-Phase Null auf die ansteigende Flanke von DATA IN aktiviert.
Die spezielle elektronische Schaltung zum Implementieren der vorliegenden Erfindung und Variationen von ihr ist im Stand der Technik hinreichend bekannt, einschließlich des Phasenvergleichers, der Ladungspumpe, des Filters, des VCO mit den mehreren phasenverschobenen Ausgängen und der logischen Steuerschaltung. Beispiele sind in Elektroniktexten, Datenkatalogen von vielen Lieferanten und früheren U.S.-Patenten zu finden.
Natürlich können mit der vorliegenden Erfindung andere Ausführungsformen vorteilhaft verwendet werden, einschließlich wenn keine Daten gesendet werden, den Sender zufällig SYNC-Impulse senden zu lassen, um die Synchronisierung beizubehalten.
Zusammenfassung
Ein Phasenregelkreis wird zum Bereitstellen von Takten zur Bitrückgewinnung aus einem seriellen Datenfluss verwendet. Das System wird mit einem Signal SYNC synchronisiert, vorzugsweise eine Rechteckwelle mit niedrigerer Frequenz und einem Arbeitszyklus von 50%, deren Periode gleich der Zeit eines vollständig gerahmten seriellen Datenworts ist. Wenn ein Startsignalübergang erfasst wird, wird verhindert, dass das System versucht, auf die Datensignalflankenübergänge zu synchronisieren. Das System liefert aber ein Signal, das zur Taktung der einzelnen Datenbits geeignet ist.

Claims

System zum Generieren von Deserialisierungs-Taktsignalen für ein serielles Bitstromwort aus M Bits mit Daten- und Rahmenkennungsbits, wobei das System aufweist: einen spannungsgesteuerten Oszillator mit einer Anzahl von Ausgängen, die gleich M ist, wobei die Ausgänge einen gleichen Phasenversatz zueinander über die Periode von ungefähr M Bits aufweisen, wobei jede Phase in Folge mit den entsprechenden folgenden Bits im Bitstrom ungefähr übereinstimmt, einen Phasendetektor, der so angeordnet ist, dass es das serielle Bitstromwort und einen Phasenausgang vom spannungsgesteuerten Oszillator empfängt, wobei der Phasendetektor das serielle Bitstromwort mit dem Phasenausgang des spannungsgesteuerten Oszillators vergleicht, einen Steuersignalausgang vom Phasendetektor, wobei das Steuersignal angibt, ob der Phasenausgang des spannungsgesteuerten Oszillators schneller oder langsamer sein muss, und wobei der Ausgang des spannungsgesteuerten Oszillators als Reaktion auf das Steuersignal auf das serielle Bitstromwort phasensynchronisiert wird, ein Eingangssignal RESET zum Phasendetektor, wobei das Steuersignal deaktiviert wird, wenn das Signal RESET wahr ist, und das Steuersignal aktiviert wird, wenn das Signal RESET falsch ist, eine Beschaltung, die eine Kombination von Phasenausgängen des spannungsgesteuerten Oszillators empfängt und daraus das Signal RESET logisch bildet, wobei das Signal RESET für das letzte der M-Bits bis zum Anfang des zweiten der M-Bits falsch ist, wodurch ein Zeitfenster definiert wird, in dem das Steuersignal aktiv ist.
System nach Anspruch 1, das ferner ein vom Phasendetektor generiertes und in die Steuerschaltung und ein Datensendersystem eingegebenes Signal LOCK aufweist, wobei das Signal LOCK wahr ist, wenn der Phasendetektor ein spannungsgesteuertes Phasensignal mit dem Bitstromsignal synchronisiert ist, und angegeben wird, dass das spannungsgesteuerte Phasensignal nicht mit dem Bitstromsignal synchronisiert ist, wenn das Signal LOCK falsch ist.
System nach Anspruch 2, das ferner eine Einrichtung zum Definieren und Senden eines Bitstrom-SYNC-Worts an den Phasendetektor als Reaktion auf ein falsches Signal LOCK aufweist.
System nach Anspruch 3, bei dem das SYNC-Wort ein im Wesentlichen symmetrisches Rechteckwellensignal mit einer Periode aufweist, die ungefähr gleich M Bits ist.
System nach Anspruch 3, das ferner eine Einrichtung aufweist, um das Signal LOCK nur während der Rahmenkennungsbits auf wahr zu treiben.
System nach Anspruch 1, bei dem M mindestens ein Startbit und ein Stoppbit aufweist, die eine Mehrzahl Datenbits rahmen.
System nach Anspruch 1, bei dem das Steuersignal ein UP-Signal und ein DOWN-Signal aufweist.
System nach Anspruch 1, das ferner eine Ladungspumpe und einen Filter aufweist und bei dem das Steuersignal vom Phasendetektor zur Ladungspumpe, dann zu einem Filter und dann zum spannungsgesteuerten Oszillator wandert.
Verfahren zum Generieren von Deserialisierungs-Taktsignalen für ein serielles Bitstromwort aus M Bits mit Daten- und Rahmenkennungsbits, wobei das Verfahren die Schritte aufweist: Bereitstellen eines spannungsgesteuerten Oszillators, der eine Anzahl Phasenausgänge ausgibt, die gleich M ist, wobei die Ausgänge einen gleichen Phasenversatz zueinander über die Periode von ungefähr M Bits aufweisen, wobei jede Phase in Folge mit den entsprechenden folgenden Bits im Bitstrom ungefähr übereinstimmt, Phasenvergleichen des seriellen Bitstromworts und eines Phasenausgangs, Erzeugen eines Steuersignalausgangs vom Phasenvergleich, wobei das Steuersignal angibt, ob der Oszillator schneller oder langsamer sein muss, und wobei der Oszillatorausgang als Reaktion auf das Steuersignal mit dem seriellen Bitstromwort phasensynchronisiert wird, Öffnen eines Zeitfensters, in dem das Steuersignal aktiviert ist und der Oszillatorausgang nicht auf das Steuersignal reagiert, wenn das Steuersignal deaktiviert ist, Kombinieren von Phasenausgängen und daraus logisches Bilden des Zeitfensters, wobei das Zeitfenster für das letzte der M Bits bis zum Anfang des zweiten der M Bits des seriellen Bitworts geöffnet ist.
Verfahren nach Anspruch 9, das ferner die Schritte aufweist: Generieren eines Signals LOCK von der Phasenerkennung, Senden des Signals LOCK an ein Datensendersystem, wobei das Signal LOCK wahr ist, wenn der Phasendetektor den Oszillator auf das Bitstromsignal phasensynchronisiert ist, und angegeben wird, dass das spannungsgesteuerte Phasensignal nicht auf das Bitstromsignal synchronisiert ist, wenn das Signal LOCK falsch ist.
Verfahren nach Anspruch 10, das ferner den Schritt zum Definieren und Senden eines Bitstromsynchronisierungs-SYNC-Worts an den Phasendetektor als Reaktion auf ein falsches Signal LOCK aufweist.
Verfahren nach Anspruch 11, bei dem das Definieren des SYNC-Worts den Schritt zum Bilden eines im Wesentlichen symmetrischen Rechteckwellensignals mit einer Periode aufweist, die ungefähr gleich M Bits ist.
Verfahren nach Anspruch 11, das ferner den Schritt zum Treiben des Signals LOCK auf wahr nur während der Rahmenkennungsbits aufweist.
System nach Anspruch 9, bei dem M den Schritt zum Bilden von mindestens einem Startbit und einem Stoppbit aufweist, die eine Mehrzahl Datenbits rahmen.
Verfahren nach Anspruch 9, bei dem das Steuern den Schritt zum Bilden eines UP-Signals und eines DOWN-Signals aufweist.
Verfahren nach Anspruch 9, bei dem der Schritt zum Erzeugen eines Steuersignals die Schritte zum Bilden einer Ladungspumpe und Bilden eines Filters aufweist und bei dem das Steuersignal vom Phasendetektor in die Ladungspumpe, dann in einen Filter und dann in den spannungsgesteuerten Oszillator wandert.