DE69531567T2

DE69531567T2 - Serielle Hochgeschwindigkeitsverbindung zur Vollduplex-Datenkommunikation

Info

Publication number: DE69531567T2
Application number: DE69531567T
Authority: DE
Inventors: Deog-Kyoon Kwanak-ku Jeong
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-06-06
Filing date: 1995-06-01
Publication date: 2004-06-24
Anticipated expiration: 2015-06-02
Also published as: DE69531567D1; US6211714B1; US5714904A; US5675584A; EP0686920A2; EP1146412A2; EP0686920B1; KR100397352B1; US5705947A; JP3720076B2; US5587709A; US5802103A; KR960003170A; US6107946A; EP0686920A3; US5712585A; JPH0856240A

Description

Die Erfindung betrifft eine Schaltung zum Umsetzen paralleler Daten in serielle Daten gemäß dem Oberbegriff von Anspruch 1 und somit allgemein ein System zur Schaffung einer schnellen seriellen Kommunikationsverbindung, die eine serielle Vollduplex-Datenkommunikation ermöglicht.
Während sich die Elektronik- und Computertechnologie weiterentwickelt, wird die Kommunikation von Informationen unter verschiedenen Vorrichtungen, die sich entweder nahe beieinander oder in einer Entfernung befinden, zunehmend wichtig. Beispielsweise ist es heute mehr denn je wünschenswert, schnelle Kommunikationen unter verschiedenen Chips auf einer Leiterplatte, unter verschiedenen Leiterplatten in einem System und unter verschiedenen Systemen miteinander zu schaffen. Außerdem ist es insbesondere angesichts der großen Datenmenge, die für Datenkommunikationen in Systemen, die unter Verwendung von Graphik- oder Videoinformationen, Mehrfach-Eingabe/Ausgabe-Kanälen, lokalen Netzen und dergleichen intensiv Daten verbrauchen, zunehmend wünschenswert, diese Kommunikationen mit sehr hohen Geschwindigkeiten zu schaffen.
Es ist besonders wünschenswert zu ermöglichen, dass einzelne Personal Computer, Workstations oder andere Computervorrichtungen, in denen Daten normalerweise unter Verwendung paralleler Datenbusse intern übertragen werden, über verhältnismäßig einfache Übertragungsleitungen miteinander kommunizieren. Im Gegensatz zu den 64-Bit- und breiteren Datenpfaden in Computersystemen, die jetzt üblicherweise verfügbar sind, umfassen solche Übertragungsleitungen typischerweise lediglich einen oder zwei Leiter.
Es gibt eine Anzahl kommerziell verfügbarer Produkte, die versuchen, eine schnelle Umsetzung paralleler Daten in die serielle Form und die Übertragung über eine serielle Verbindung zu schaffen. Der G-Link-Chipsatz von Hewlett-Packard ist ein solches Produkt. Dieser Chipsatz umfasst einen Sendersatz und kann 20 oder 24 Bits breite parallele Daten behandeln. Um die erforderliche Geschwindigkeit zu erhalten, wird der Chipsatz aber unter Verwendung eines Bipolarprozesses hergestellt, wobei der Empfänger und der Sender getrennte Chips erfordern. Eine solche Lösung besitzt einen hohen Leistungsverbrauch und ist teuer. Außerdem verwendet sie einen herkömmlichen Zugang zur Parallel-Seriell-Datenumsetzung, d. h. die Verwendung eines Phasenregelschleifen(PLL)-Oszillators, der mit der Übertragungsrate arbeitet. Solche Vorrichtungen führen typischerweise Rauschen in das Siliciumsubstrat ein und stören somit weitere Phasenregelschleifen-Schaltungsanordnungen auf dem Chip. Dies erschwert es, viele Kanäle in einem einzigen Chip zu integrieren.
Eine weitere kommerzielle Lösung wurde vorgeschlagen von Bull aus Frankreich. Die Bull-Technologie verwendet einen Frequenzmultiplizierer für die Parallel-Seriell-Datenumsetzung. Solche Vorrichtungen führen typischerweise Rauschen in das Siliciumsubstrat ein und stören weitere Multiplizierer auf dem Chip. Außerdem verwendet die Bull-Technologie einen Exklusiv-ODER-Baum für die Parallel-Seriell-Umsetzung. Die Verwendung von Exklusiv-ODER-Bäumen ist zusammen mit der Schwierigkeit, die Verzögerung über alle Pfade dieser Vorrichtungen anzugleichen, wohl bekannt. Die Bull-Technologie verwendet eine Schaltung mit verzögerter Verriegelungsschleife (DLL), die die Verwendung eines speziellen Codierungsschemas erfordert, was zu einer verringerten Codierungseffizienz führen könnte.
Aus EP-A-0 477 582 ist eine digitale Frequenzmultiplikations- und Datenserialisierungsschaltung zum Umsetzen von n Bits paralleler Daten in einen seriellen Datenstring aus n Bits bekannt, die umfasst: eine Quelle für n Taktsignale, wobei jedes Taktsignal eine andere Phase als das andere Taktsignal hat, mehrere Zweieingangs-AnB-Schaltungen, die jeweils an zwei verschiedene Taktsignale angeschlossen sind, um einen Taktimpuls bereitzustellen, mehrere Zweieingangs-UND-Gatter, wovon jedes einen ersten Eingangsknoten, der so angeschlossen ist, dass er durch einen der Taktimpulse freigegeben wird, und einen zweiten Eingangsknoten, der so angeschlossen ist, dass er einen der n Bits der parallelen Daten empfängt, enthält, und ein ODER-Gatter, das mehrere Eingangsknoten, die jeweils an einen der Ausgangsknoten der mehreren UND-Gatter angeschlossen sind, und einen Ausgangsknoten für serielle Daten, wobei die parallelen Daten aus den n Bits an ein serielles Ausgangssignal geliefert werden, besitzt.
Die Erfindung ist in den Ansprüchen definiert. Eine Ausführungsform ist in 6 gezeigt.
Die Erfindung schafft einen sehr schnellen Daten-Parallel-Seriell-Umsetzer, der parallele Daten mit Geschwindigkeiten, die größer als ein Gigabit pro Sekunde sind, in serielle Daten umsetzen kann, sowie eine Daten/Takt-Wiedergewinnungsschaltung, die keinen unabhängigen einzelnen Takt für jeden Kanal erfordert. Obwohl die Erfindung die Datenumsetzung mit außerordentlich hohen Raten ermöglicht, kann sie unter Verwendung der wohl bekannten Komplementär-MOS-Technologie im Gegensatz zur Galliumarsenid-, Bipolar- und anderen Technologien, die herkömmlich für die Herstellung solcher schneller Vorrichtungen verwendet werden, verhältnismäßig preiswert hergestellt werden. Außerdem schafft die Erfindung eine Technik zum Umsetzen serieller Daten in parallele Daten, in der für viele Kanäle nur ein einziger Oszillator erforderlich ist, was die Möglichkeit von Injektionseffekten beseitigt, die in Vorrichtungen des Standes der Technik bewirken, dass sich alle Oszillatoren, die an die einzelnen Kanäle angeschlossen sind, falsch auf eine einzige Frequenz synchronisieren. Außerdem vermeidet die verwendete Technik die Verwendung von Exklusiv-ODER-Bäumen und ihre begleitende Schwierigkeit der Entzerrung von Verzögerungspfaden. Die Parallel-Seriell-Umsetzung wird dadurch verbessert, dass mehr als ein Zwischenspeicher verwendet werden, um Daten in dem parallelen Datenstrom vor der Umsetzung zwischenzuspeichern. Der Ausgangsanschluss jedes Zwischenspeichers ist mit einem entsprechenden UND-Gatter verbunden. Die anderen Anschlüsse jedes UND-Gatters sind in der Weise verbunden, dass sie phasengesteuerte Taktsignale empfangen. Wenn die Taktsignale freigegeben sind, werden die zwischengespeicherten Daten an dem Ausgangsanschluss des UND-Gatters bereitgestellt, der seinerseits an einen Eingangsanschluss eines ODER-Gatters mit mehreren Eingangsanschlüssen angeschlossen ist. Da die Taktsignale phasengesteuert sind, werden die Daten von jedem aufeinander folgenden UND-Gatter an das ODER-Gatter geliefert und daraufhin seriell von dem ODER-Gatter an einen geeigneten Sender oder an eine andere geeignete Vorrichtung geliefert.
In einer Ausführungsform umfasst eine Schaltung zum Umsetzen von N Bits paralleler Daten in einen seriellen Datenstring ("Daten-Parallel-Seriell-Umsetzer") ein Register mit wenigstens N Speicherplätzen zum vorübergehenden Speichern der parallelen Daten. Es ist eine Quelle einer geeigneten Anzahl von Taktsignalen bereitgestellt, wobei jedes Taktsignal eine andere Phase als jedes andere Taktsignal besitzt und wobei mit jedem Einzelnen einer Reihe von UND-Gattern ein anderes Taktsignal verbunden ist. Außerdem ist jedes der UND-Gatter in der Weise verbunden, dass es ein geeignetes Bit der Bits der parallelen Daten empfängt. Daraufhin ist ein ODER-Gatter mit der entsprechenden Anzahl von Eingangsknoten an den Ausgang jedes UND-Gatters angeschlossen. Durch geeignete Phasensteuerung der Taktsignale werden die an die Eingangsanschlüsse der UND-Gatter übergebenen Daten durch das ODER-Gatter in serielle Form umgesetzt und an einen Sender oder an eine andere Vorrichtung geliefert.
1 ist ein Blockschaltplan, der ein Schnittstellensystem einer seriellen Verbindung mit einem Daten-Parallel-Seriell-Umsetzer in Übersicht zeigt.
2 ist ein genauerer Blockschaltplan, der die Schnittstelle der seriellen Verbindung zeigt.
2a ist ein genaueres Diagramm, das die Anordnung der Taktleiter in
2 zeigt.
3 ist ein Blockschaltplan, der einen Taktgenerator zeigt.
4 ist ein genauer Stromlaufplan, der den Taktgenerator aus 3 zeigt.
5 ist ein Zeitablaufplan, der die Beziehung der phasengesteuerten Takte zeigt, die von der Schaltungsanordnung der 3 oder 4 erzeugt werden.
6 ist ein Blockschaltplan, der den Daten-Parallel-Seriell-Umsetzer aus
1 zeigt.
6a veranschaulicht die genaue Struktur des 20-zu-40-Multiplexers.
6b veranschaulicht den Zeitablaufplan des Multiplexerbetriebs.
7 ist ein genauer Stromlaufplan des Daten-Parallel-Seriell-Umsetzers.
8 ist ein genauer Stromlaufplan einer Eintaktausführungsform des bidirektionalen oder Zweirichtungspuffers.
9 ist ein genauer Stromlaufplan, der eine Differenzausführungsform des Zweirichtungspuffers, der Impedanzanpassungsschaltung und des Vorstromgenerators zeigt.
10 ist ein Blockschaltplan, der den Empfänger veranschaulicht.
11 ist ein Diagramm, das eine hypothetische Signalform an der seriellen Verbindung und die Art und Weise, in der sie abgetastet wird, zeigt.
12 ist ein genauer Stromlaufplan eines Leseverstärkers, der zum Abtasten des Zustands der seriellen Verbindung verwendet wird.
13a und 13b veranschaulichen anhand der Relativgeschwindigkeiten des Senders und des Empfängers das Taktauswahlverfahren.
14 ist ein genauer Stromlaufplan, der den Phasenzeiger zeigt.
15 ist ein Blockschaltplan, der die Verbindung zwischen dem Wort- und dem Phasenzeiger veranschaulicht.
16 ist ein Zeitablaufplan, der das Rücksetzsignal veranschaulicht.
17 ist ein Blockschaltplan, der den Taktmultiplexer veranschaulicht.
18 ist ein Stromlaufplan, der die Datenumstelleinrichtung veranschaulicht.
19 ist ein Diagramm, das die Datenauswahleinrichtung zeigt.
20 ist ein Stromlaufplan der Wähleinrichtung.
21 ist ein Stromlaufplan des Verfolgungsfilters.
22 zeigt die gesamte Sendezeitgebung.
23 zeigt die gesamte Empfangszeitgebung.
1 ist ein Blockschaltplan eines Systems in Übersicht, das eine serielle Verbindung für die schnelle Vollduplex-Datenkommunikation eines Systems schafft. Wie in 1 gezeigt ist, ist das System 10 an eine Übertragungsleitung 100 angeschlossen. Allgemein umfasst das System eine parallele Schnittstelle 12, die an eine gewünschte andere Vorrichtung angeschlossen ist. Beispielsweise kann die Schnittstelle 12 an den Bus einer Workstation, eines Personalcomputers, eines hochaufgelösten Fernsehgeräts, eines lokalen Netzes, einer Leiterplatte oder dergleichen angeschlossen sein. Im Wesentlichen kann die Schnittstelle 12 an irgendeine äußere Vorrichtung angeschlossen sein, die über eine Reihe von Leitungen oder über einen "Bus" parallel Daten liefert. Wenn an der Schnittstelle Daten empfangen werden, werden sie an einen Parallel-Seriell-Umsetzer 15 geliefert. Der Umsetzer 15 setzt den parallelen Bitstrom von der Schnittstelle 12 in einen seriellen Bitstrom um und liefert ihn als Differenz an eine Ansteuerschaltung 20, die die Signale auf der Übertragungsleitung 100 ansteuern kann. Von der Treiberschaltung 20 werden die Signale an einen Zweiwegepuffer 25 übertragen, der direkt an die Übertragungsleitung 100 angeschlossen ist. Der Zweiwegepufter 25 ermöglicht, dass die Signale gleichzeitig an die Übertragungsleitung geliefert und von der Übertragungsleitung empfangen werden können. Der Pfad vorn Umsetzer 15 über den Treiber 20 und über den Puffer 25 ist für abgehende Daten, d. h. für Daten, die auf der Übertragungsleitung angeordnet und an einen fernen Chip, an eine ferne PC-Platine, an ein fernes System oder an eine andere ferne Vorrichtung gesendet werden sollen, vorgesehen. Die Übertragungsleitung 100 ist eine Twinax-Leitung oder ein verdrilltes Leitungspaar und wirkt typischerweise als eine Punkt-zu-Punkt-Verbindung.
Aus dem kombinierten ankommenden/abgehenden Signal auf den Medien 100 werden durch den Zweiwegepuffer 25 auf der Übertragungsleitung ankommende Daten entnommen, die gleichzeitig mit den abgehenden Daten vorhanden sein können. Daraufhin werden die ankommenden Daten über den Treiber 30 an den Seriell-Parallel-Umsetzer 34 geliefert. Der Umsetzer 34 nimmt die seriellen Daten, die in Differenzform auf den Leitungen 32 geliefert werden, an, tastet sie ab und setzt sie in parallele Daten um. Nach der Umsetzung werden die Daten an ein Datenfilter 40 geliefert, das aus den überabgetasteten Datenbits die geeigneten Bits entnimmt und sie an der Ausgangsschnittstelle 42 anordnet. Die Ausgangsschnittstelle 42 ist auf ähnliche Weise wie die Eingangsschnittstelle 12 mit einem externen Computersystem oder mit einer anderen gewünschten Vorrichtung, an die die Daten geliefert werden sollen, verbunden.
2 ist ein ausführlicherer Blockschaltplan der seriellen Verbindung mit vier Kanälen. 2 zeigt genauer die Beziehung zwischen den Komponenten des Systems 10 zusammen mit der Art und Weise, in der eine Gruppe von seriellen Systemen gemeinsam gesteuert werden kann, so dass sie eine Schnittstelle zu der Gruppe serieller Verbindungen schaffen. Außerdem ist die Art und Weise gezeigt, in der eine gemeinsame Taktsignalschaltung und eine gemeinsame Impedanzanpassungsschaltung unter mehreren Kanälen der seriellen Verbindungen gemeinsam genutzt werden können.
Jeder Kanal der seriellen Verbindung, beispielsweise der Kanal 0, enthält eine parallele Schnittstelle 12 von einem externen System 50 zusammen mit einer Schnittstelle 42 zur Bereitstellung von Daten für das externe System 50. Im Betrieb werden die Daten an der Schnittstelle 12 an einen Sender geliefert, dessen genaue Struktur unten beschrieben wird. Ein Zweirichtungspuffer 25 empfängt die seriellen Daten von dem Sender und ordnet sie auf der Übertragungsleitung 100 der seriellen Verbindung an. Ähnlich werden die seriellen Daten von der Übertragungsleitung 100 zur Umsetzung in parallele Daten von dem Zweirichtungspuffer 25 empfangen, von einer Abtasteinrichtung 34 abgetastet und daraufhin an einen Empfänger 52 geliefert. Von dem Empfänger ist ein paralleler Bus zu dem externen System 50 vorgesehen.
Sowohl an die serielle Verbindung 100 als auch an eine Reihe von Leitern 62 ist ein unten ausführlicher beschriebener schneller Taktgeber 60 angeschlossen, um die Taktsignale unter den Sendern zu verteilen. Außerdem sind die Empfänger an die Taktleitung 62 angeschlossen. Der schnelle Taktgeber ist ein wichtiger Teil des Systems. In herkömmlichen Daten-Parallel-Seriell-Umsetzern sind D-Flipflops oder Zwischenspeicher als Parallel-eingeben-Seriell-ausgeben-Schieberegister konfiguriert. Leider ist es wegen der Schwierigkeit, Taktsignale zu erzeugen und zu handhaben, deren Frequenz gleich der Datenrate ist, bei Verwendung eines solchen Zugangs schwierig, einen sehr schnellen Daten-Parallel-Seriell-Umsetzer herzustellen. Außerdem ist es schwierig, die Flipflops oder Zwischenspeicher in der Weise zu konstruieren, dass sie mit der Geschwindigkeit eines solchen Takts arbeiten. Somit ist es in einem Parallel-Seriell-Umsetzer mit einer Bitrate, die 1 Gigabit pro Sekunde übersteigt, sehr schwierig, einen Taktgeber mit einer so hohen Frequenz sowie Zwischenspeicher, Flipflops usw. zu erzeugen. Die Schwierigkeit ist noch wesentlicher, wenn es nicht erwünscht ist, Halbleitertechnologien mit hohem Stromverbrauch oder futuristische Halbleitertechnologien zu verwenden. Beispielsweise kann die Bipolartechnologie mit solchen Geschwindigkeiten schalten, wobei sie aber allgemein eine große Menge Leistung verbraucht, was hochpotente Leistungsquellen, Chip-Kühlung und ähnliche Probleme erforderlich macht. Galliumarsenid ist eine weitere Technologie, die solche schnellen Taktgeber erzeugen kann; allerdings sind Komponenten, die unter Verwendung der Galliumarsenidtechnologie hergestellt sind, allgemein teuer und nicht breit verfügbar. Demgegenüber ist die CMOS-Technologie breit verfügbar, verhältnismäßig preiswert und verbraucht allgemein nicht viel Standby-Leistung.
Um diese Nachteile zu überwinden, ist der Taktgeber 60 des vorliegenden Systems zusammen mit dem Rest des Systems vorzugsweise unter Verwendung der Standard-CMOS-Technologie hergestellt, wobei er dennoch die Bereitstellung einer ausreichenden Anzahl von Taktphasen ermöglicht, um Datenraten in der Größenordnung von mehr als 1 Gigabit pro Sekunde angemessen zu behandeln.
2a ist ein Diagramm, das die Anordnung der in 2 gezeigten Taktleitungen veranschaulicht. Wenn mehrere Takte über eine Leiterplatte oder über ein anderes Substrat verteilt sind, beeinträchtigt das Übersprechen von Nachbardrähten die Signalverzögerung auf jeder Taktleitung. 2a veranschaulicht eine Reihe paralleler Taktleitungen, die jeweils kapazitiv an eine Nachbartaktleitung gekoppelt sind. Falls die Takte Mehrphasentakte mit gleich beabstandeten Phasen sind, werden die Taktsignale in der Mitte der Menge der Leitungen auf die gleiche Weise beeinflusst wie die Signale auf den angrenzenden Taktleitungen, wodurch die nachteilige Wirkung der kapazitiven Kopplung aufgehoben wird. Die einzige Ausnahme von der Aufhebung sind die Taktleitungen in der Nähe der Ränder der parallelen Leiter. Da bei diesen Taktleitungen einer ihrer Nachbarn fehlt, gibt es eine asymmetrische Wirkung, wodurch ein Taktlaufzeitunterschied verursacht wird. Wie in 2a gezeigt ist, sind in dem gezeigten System aber Leertaktdrähte verteilt, die bewirken, dass die Taktleitungen an jedem Rand der parallelen Gruppe eine symmetrische Kopplung von den Leerdrähten empfangen, wodurch jeglicher Laufzeitunterschied entfernt wird. Somit sind die Taktphasen ϕ₀ und ϕ₁ verdoppelt und angrenzend an die Leitungen angeordnet, die die Taktphase ϕ_n empfangen. Ähnlich sind angrenzend an die Leitung, die die Taktphase ϕ₀ führt, Leitungen angeordnet, die ϕ_n–1 und ϕ_n führen. Auf diese Weise wird die asymmetrische kapazitive Kopplung aufgehoben. Falls anstelle jeder vierten Leitung jede Taktleitung erforderlich ist, wird die Anordnung in der Weise geändert, dass ϕ₀, ϕ₁, ϕ₂, ..., ϕ_n–1, ϕ_n benachbart sind. Außerdem können die Taktleitungen in der Weise angeordnet werden, dass die Nachbartakte auf eine statische 0 oder 1 ausgeregelt sind, wenn der in der Mitte einen Übergang vornimmt. Beispielsweise muss ϕ₀ bei 30 Phasentakten die Nachbarn ϕ₅, ϕ₆, ϕ₂₅ oder ϕ₂₆, aber nicht die Nachbarn ϕ₂₉ oder ϕ₁ haben. Natürlich sind an den fernen Seiten des Busses zahlreiche Leitungen erforderlich.
3 ist ein Blockschaltplan der Taktschaltung 60, die zum Erzeugen der Phasentakte verwendet wird, die an das serielle Verbindungssystem geliefert werden, gleich, ob sie in einer Einkanal- oder in einer Mehrkanal-Ausführungsform verwendet wird, wie sie in 2 gezeigt ist. Wie in 3 gezeigt ist, enthält das Taktsystem eine Phasenfrequenz-Auswerteschaltung 64, eine Ladungspumpe und ein Schleifenfilter 65 und eine Reihe Verzögerungszellen 68. Die gezeigte Schaltung wirkt in der Weise, dass sie auf der Leitung 70 ein Referenztaktsignal empfängt und in Reaktion auf Übergänge dieses Taktsignals wegen der Wirkung des Frequenzteilers eine gewünschte Anzahl interner Takte auf den Ausgangsleitungen 73 erzeugt. Jeder dieser Takte entspricht einem phasenverschobenen Taktsignal. Wie gezeigt ist, werden die 30 um den gleichen Betrag phasenverschobenen Taktsignale mit dem Doppelten der Referenzfrequenz erzeugt. Mit anderen Worten, zwischen zwei aufeinander folgenden steigenden Flanken gibt es 29 steigende Flanken eines internen Takts. Bei einem externen Referenztakt von 50 MHz kann das System effektiv einen Takt mit viel höherer Geschwindigkeit liefern, wobei beispielsweise in der Ausführungsform die Anzahl der Flanken, die mit einer einzigen Taktfrequenz der 30 Takte möglich sind, 3 GHz beträgt. Diese mehreren Phasentakte können daraufhin verwendet werden, um die Sender- und Datenabtastfunktion der seriellen Verbindung zu steuern. Für die besondere gezeigte Taktschaltung werden an die Sender 10 Phasentakte (jeder Dritte der dreißig) geliefert, während an die Datenabtasteinrichtung 30 Phasentakte geliefert werden. Die 30 Ausgangssignale von der Datenabtasteinrichtung können daraufhin in dem Empfänger untersucht werden, um die richtigen Daten und den Ausgangsreferenztakt wiederzugewinnen. Außerdem können die Phasentakte unter Verwendung der in 2 gezeigten Anordnung auch unter verschiedenen Kanälen der seriellen Verbindungssysteme gemeinsam genutzt werden.
Der in 3 gezeigte Taktgenerator wirkt als Phasenregelschleife (PLL). Die Phasenauswerteschaltung 64 vergleicht die Frequenz eines der Unterphasentakte ck0 73 nach der Teilung durch zwei von einer Verzögerungszelle mit der Frequenz des Referenztaktsignals auf der Leitung 70. Nachdem das Ausgangssignal der Phasenauswerteschaltung durch das Schleifenfilter 65 geleitet worden ist, wird es über die Verzögerungszellen rückgekoppelt, um die Verzögerung genau mit dem Referenztaktsignal phasengleich zu halten. Auf diese Weise sind die Unterfrequenztaktsignale auf den Leitungen 73 gleiche Teile des Ausgangsreferenztakts.
Die Phasenfrequenz-Auswerteschaltung 64 liefert ein Ausgangssignal, das auf die Phasendifferenz zwischen dem Referenztaktsignal und dem Oszillatortaktsignal von einer Stufe der Verzögerungszellen bezogen ist. Dies ermöglicht, dass der Oszillatortakt synchron zu dem Referenztaktsignal gesteuert wird. Das Ausgangssignal der Phasenfrequenz-Auswerteschaltung 64 steuert die Ladungspumpe und das Schleifenfilter 65, was dazu führt, dass an die Verzögerungszellen 73 auf der Leitung 74 eine Steuerspannung geliefert wird. Die Steuerspannung beschleunigt oder verzögert die Verzögerungszellen. Jede der Verzögerungszellen liefert ein Ausgangssignal, das gegenüber dem Ausgangssignal einer vorangehenden Verzögerungszelle etwas verzögert ist. Wegen der Phasenregelschleife ist jedes der Ausgangssignale der Verzögerungszellen ein ganzzahliger Teil der Frequenz des Referenztaktsignals. Die Frequenz f des Oszillators wird durch die Steuerspannung mit der Beziehung
gesteuert, wobei N die Anzahl der Verzögerungsstufen und Td die Verzögerungszeit jeder Verzögerungszelle in Abhängigkeit von der Steuerspannung ist.
Der Taktgenerator enthält einen spannungsgesteuerten Oszillator (VCO), der mit 15-stufigen Differenzverzögerungszellen konstruiert ist, einen Frequenzteiler, eine Phasenfrequenz-Auswerteschaltung, eine Ladungspumpe, ein Schleifenfilter und Taktpuffer. Da jeder Phasentakt durch zwei parallele Puffer gepuffert wird, werden von den Taktpuffern zwei Gruppen von 100-MHz-30-Phasen-Takten erzeugt. Die Trennung der gleichbelasteten und gleich beabstandeten 'reinen' Takte von den 'unreinen' Takten ist der Grund dafür, dass jeder Phasentakt durch zwei Taktpuffer gepuffert wird und zwei Takte erzeugt, die für die zwei Gruppen von zu erzeugenden 30-Phasentakten gleiche Phasen besitzen. Eine Menge wird in dem Empfänger als 3-GHz-Daten-Überabtastungstakte verwendet. Bei der Datenüberabtastung ist es wichtig, dass das Abtastintervall so gleich wie möglich beabstandet ist, d. h., das Abtastintervall muss innerhalb 0,33 ns gesteuert werden. Diese Menge von Takten muss gleich beabstandet und gleichbelastet sein, d. h., es müssen 'reine' Takte sein. Die andere Menge der Takte wird für die Sendertaktung verwendet, wobei ein Takt von der in dem Sender enthaltenen Datenladeeinrichtung verwendet wird, um 10 Bits parallele Eingangsdaten zu laden. Die Takte 73 sind 100 MHz-10-Phasen-Takte. Das Intervall jeder Phase ist gleich der Übertragungszeit einer seriellen Ein-Bit-Dateneinheit.
4 ist ein Stromlaufplan, der die Schaltungsstruktur des Taktgenerators zeigt. In dem rechten unteren Abschnitt von 4 sind zwei Verzögerungszellen 86 und 87 gezeigt. Jede der Verzögerungszellen 86 und 87 entspricht einer Verzögerungszelle in den in 3 gezeigten 30 Stufen von Verzögerungszellen 68. An den Knoten 88 und 89 empfängt die Verzögerungszelle 86 das Referenztaktsignal und sein Inverses. Das Taktsignal schaltet die Transistoren 91 und 92 ein und aus, wobei es die Ausgangssignale OUT und OUT erzeugt, die zum Steuern der Takttreiberschaltung 90 verwendet werden. Die Takttreiberschaltung 90 ist ein herkömmlicher Takttreiber und verwendet die Differenzausgangssignale, um das Taktsignal ck0 zu erzeugen. Die gleichen Ausgangssignale, die für ck0 verwendet werden, sind ebenfalls in der Weise angeschlossen, dass sie Eingangstaktsignale für die Transistoren 93 und 94 in der Verzögerungszelle 87 liefern. Auf die gleiche Weise liefert die Verzögerungszelle 87 an einem Zwischenknoten Ausgangssignale, die beide an den Takttreiber 95 geliefert werden, um das Taktsignal ck1 zu erzeugen, und an eine (nicht gezeigte) nachfolgende Verzögerungsstufe übergeben werden. Wegen der Schaltverzögerung in jeder Stufe der Verzögerungszellen wird das Eingangstaktsignal für jede nachfolgende Stufe der Verzögerungszellen etwas gegenüber dem Eingangstaktsignal in den vorangehenden Stufen verzögert. Somit sind die Takte ck0, ck1, ck2, ..., ckn jeweils um einen kleinen Betrag gegenüber dem vorangehenden Takt verzögert.
Allerdings ist eines der Taktsignale, in dem Beispiel ck0, ebenfalls über die Leitung 80 mit der Phasenfrequenz-Auswerteschaltung 64 rückgekoppelt, wo es mit dem Ausgangsreferenztaktsignal verglichen wird, das auf der Leitung 70 eintrifft. Die Phasenfrequenz-Auswerteschaltung liefert je nach der Phasenbeziehung des Referenztakts und des von der Verzögerungszellenkette gewählten Takts Ausgangssteuersignale, um die Transistoren 81 und 82 ein- und auszuschalten. Die Phasenfrequenz-Auswerteschaltung 64 besitzt eine wohl bekannte Konstruktion. Das von der Phasenfrequenz-Auswerteschaltung 64 gelieferte Steu ersignal zieht den Knoten A zwischen den Transistoren 81 und 82 je nach der Phasenbeziehung des Referenztakts und des Takts ck0 herauf oder herunter. Wenn der Transistor 81 eingeschaltet wird, wird Strom in den Knoten A gepumpt, der die Steuerspannung erhöht, die an die gemeinsam an den Knoten A angeschlossenen Transistoren 96, 97 usw. angelegt wird. Diese erhöhte Spannung schaltet die Transistoren 96 und 97 stärker ein und verkürzt dadurch die Schaltzeit der Transistoren 91, 92, 93, 94 usw., was seinerseits die Taktverzögerung in jeder Stufe verkürzt. Andererseits wird der Knoten A heruntergezogen, wenn der Transistor 82 eingeschaltet wird, was die Steuerspannung am Knoten A senkt und den Betrieb jeder Verzögerungszelle verlangsamt.
Außerdem ist eine wohl bekannte Schleifenfilterschaltung vorgesehen und wie gezeigt an den Knoten A angeschlossen. Ferner ist an den Knoten 84 ein externer Stromsteuertransistor angeschlossen, der dazu verwendet wird, den Maximalstrom zu steuern, der durch die Steuersignale der Phasenfrequenz-Auswerteschaltung gezogen werden kann.
Außerdem ist eine Vorspannungsschaltungskopie gezeigt, die an die Steuerknoten der Transistoren 96, 97 usw. sowie an die anderen Transistoren in der Verzögerungszellenkette angeschlossen ist. Diese Vorspannungsschaltungskopie stabilisiert die Spannung an den Verzögerungszellen dadurch, dass sie die Auswirkung der Fluktuationen in der Stromversorgung (VDD), die durch das Schalten der Verzögerungszellen verursacht werden, minimiert.
Somit wird das Ausgangssignal jeder Verzögerungszelle abgegriffen, um ein Taktsignal zu liefern, das über einen entsprechenden Takttreiber 90 an eine der in 2 gezeigten Taktleitungen geliefert wird. Auf diese Weise wird zur Verwendung durch die Sender und Empfänger der seriellen Verbindung eine Reihe gleich beabstandeter Taktsignale, jedes mit einer etwas anderen Phase als das vorangehende Taktsignal, geliefert.
Wie beschrieben wurde, sind die Verzögerungszellen mit einer Differenzstruktur implementiert, die einen spannungsgesteuerten Widerstand (VCR) enthält, der durch eine Vorspannungsschaltungskopie gesteuert wird. Die Differenzstruktur-Verzögerungszelle wird verwendet, um die Hochfrequenzoszillation zu unterstützen. Die Vorspannungsschaltungskopie besitzt die gleiche Struktur wie die VCO-Verzögerungszelle. Somit wird der minimale Spannungspegel des Taktsignalhubs an der Vorspannungsschaltungskopie realisiert und durch einen Operationsverstärker mit einer Referenzspannung verglichen. Dieser Operationsver stärker vergleicht den minimalen Spannungspegel des Taktsignals mit der Referenzspannung, um den in der Vorspannungsschaltungskopie enthaltenen VCR und die 15-Stufenverzögerungszellen zu steuern. Im Ergebnis werden die VCRs durch den Operationsverstärker in der Weise eingestellt, dass sie den Spannungshub des VCO-Signals auf etwa 1 V begrenzen, was die Hochfrequenzoszillation unterstützen kann. Für die Stabilität dieser Rückkopplungsschleife ist ein Kompensations-MOS-Kondensator enthalten. Der Strompegel der Spannungspumpe wird durch eine Stromspiegelschaltung gesteuert. Der Strompegel des Stromspiegels wird durch einen Widerstand gesteuert, der über einen äußeren Anschlussstift 84 mit VDD verbunden ist. Die Größe des Stromspiegels beträgt etwa das Zehnfache der Größe der Stromquelle der Ladungspumpe. Dies beseitigt die Wirkung eines Leckstroms und erhöht die Genauigkeit des Strompegels der Ladungspumpe.
5 ist ein Zeitablaufplan, der die Phasenbeziehung einer Reihe von Taktsignalen aus dem System von 3 zeigt. Wie beschrieben wurde, ist jedes Taktsignal etwas gegenüber dem vorangehenden Taktsignal verzögert.
6 ist ein Blockschaltplan, der den Parallel-Seriell-Umsetzerabschnitt 15 (1) der Senderschaltung in der seriellen Verbindung zeigt. Wie in 6 gezeigt ist, enthält der Parallel-Seriell-Umsetzer 15 ein Paar Register 117 und 118. Das Register 117, vorzugsweise eine Reihe von D-Flipflops, empfängt als Eingangssignal die Daten von jeder Leitung des parallelen Datenbusses und zwischenspeichert diese Daten beim Empfang eines Taktsignals, das in 6 als Takt 1 bezeichnet ist, im Register 117.
Das Register 118 ist in der Weise angeschlossen, dass es die Daten von einigen der Flipflops des Registers 117 empfängt, wobei es diese Daten beim Empfang eines Taktsignals Takt 2 zwischenspeichert. Das Zusatzregister 118 stellt eine zusätzliche Vorbereitungs- und Haltezeit bereit und ist somit optional. Mit dem Register 118 können neue Daten in das Register 117 geladen werden, während vom Register 118 noch Daten von dem vorangehenden Zyklus übertragen werden. Nachdem die Daten in die Register getaktet worden sind, werden sie in eine UND/ODER-Schaltung getaktet, die eine Reihe von UND-Gattern 110 und ein ODER-Gatter 115 enthält.
Da in der bevorzugten Ausführungsform acht Bits paralleler Daten zu zehn Bits serieller Daten codiert werden, sind in der in 6 gezeigten Ausführungsform zehn Datenbits gezeigt. Obgleich irgendein gewünschtes Codierungsschema verwendet werden kann, wird dieses Codierungsschema in der bevorzugten Ausführungsform dazu verwendet sicherzustellen, dass unabhängig vom Zustand der Datenbits immer eine ausreichende Anzahl von Flanken übergeben wird, die ermöglicht, dass sich ein Empfänger an der seriellen Datenverbindung mit den ankommenden Daten synchronisiert. Ohne die Sicherstellung von "Flanken" in den ankommenden Daten kann der Empfänger driften, wenn lange Strings von Nullen oder Einsen empfangen werden. Außerdem ermöglichen die zwei Zusatzbits den Ausgleich des Datenstroms, um sicherzustellen, dass lange Ströme von Einsen oder Nullen nicht dazu führen, dass die Empfängervorspannung driftet.
Die Daten von den Registern werden mit jedem Bit auf einem getrennten Leiter 116 an die UND-Gatter 110 übergeben. Jeder Leiter ist an ein entsprechendes Gatter der UND-Gatter 110 angeschlossen. Außerdem empfängt jedes UND-Gatter einen der Unterfrequenztakte, die durch die in 3 gezeigte Taktgeneratorschaltung erzeugt werden. Vorzugsweise sind die Unterfrequenztakte gleich beabstandet. Mit anderen Worten, falls für die Serialisierung 10 Takte verwendet werden, wird jedes dritte Taktsignal der 30 möglichen Takte gewählt. Bei Betrachtung eines Beispiels empfängt das UND-Gatter 110d das Datenbit 2 an einem Eingangsanschluss und den Phasentakt ϕ₃ an einem zweiten Eingangsanschluss. Gäbe es nicht den dritten Eingangsanschluss des UND-Gatters, würde die Anwesenheit des Taktsignals ermöglichen, dass das UND-Gatter die Daten von dem Register 116 über das UND-Gatter an den Ausgangsanschluss des UND-Gatters und daraufhin an einen der Eingangsanschlüsse des ODER-Gatters 115 übergibt.
Da sich die Taktsignale ϕ₀–ϕ₉ überlappen, muss verhindert werden, dass zu irgendeinem gegebenen Zeitpunkt mehr als ein Eingangsanschluss des ODER-Gatters aktiv ist. Dies wird dadurch erreicht, dass an jedem UND-Gatter ein dritter Anschluss vorgesehen ist, der in der Weise verbunden ist, dass er das invertierte Taktsignal der Phase empfängt, die gegenüber der direkt an dieses UND-Gatter angeschlossenen Phase die nächste in der Reihenfolge ist. Beispielsweise empfängt das UND-Gatter 110d die Phase ϕ₃, wobei es über einen Inversionsanschluss in der Weise angeschlossen ist, dass es außerdem die Phase ϕ₄ empfängt. Auf diese Weise wird das UND-Gatter jedes Mal freigegeben, wenn das Taktsignal ϕ₃ aktiv oder inaktiv ist und das Taktsignal ϕ₄ nicht aktiv ist, wobei die an es gelieferten Daten an das ODER-Gatter 115 übergeben werden. Demgegenüber wird das UND-Gatter jedes Mal gesperrt und werden keine Daten an das ODER-Gatter 115 übergeben, wenn die beiden Taktphasen ϕ₃ und ϕ₄ aktiv sind. Das ODER-Gatter 115 empfängt als Eingangssignale die Ausgangssignale von jedem der UND-Gatter 110. Da die Eingangssignale aufeinander folgend an dem ODER-Gatter ankommen, liefert der Ausgang des ODER-Gatters 115 einen seriellen Datenstrom, der die aufeinander folgende Abtastung der an das Register 117 gelieferten parallelen Eingangsdaten darstellt. Durch geeignete Phasensteuerung der an die Register 117 und 118 gelieferten Takte 1 und 2 können diese Register neu mit Daten geladen werden, so dass bei der Wiederankunft der Taktphase ϕ₀ ein zweiter Datensatz bereit ist, um ihn über das ODER-Gatter 115 zu takten, ohne dass auf das Neuladen der Register gewartet zu werden braucht.
Die 6a und 6b zeigen die genaue Struktur des 20-zu-10-Multiplexers und den Zeitablaufplan des Multiplexerbetriebs. Der Multiplexer (Mux) enthält 10 NMOS-Pass-Transistoren und 10 PMOS-Transistoren. Die unteren 10 Bits der 20 Bits Eingangsdaten sind mit den 10 NMOS-Pass-Transistoren verbunden, während die oberen 10 Bits mit den 10 PMOS-Pass-Transistoren verbunden sind. Ein 50-MHz-Mux-Steuertakt, der 'mux_switch' genannt wird, wird dadurch erhalten, dass 'M_clk(2)' durch zwei geteilt wird. Wie in 6b gezeigt ist, wird der Takt 'mux_switch' gemäß der fallenden Flanke des 'M_clk(2)' geschaltet. Während der Takt 'mux_switch' hochgehalten wird, sind die 10 NMOS-Pass-Transistoren eingeschaltet, wobei die unteren 10 Bits über den Mux an den Sender übertragen und durch einen Datenlader auf der steigenden Flanke von 'M_clk(2)' abgetastet werden. Während der Takt niedriggehalten wird, sind die 10 PMOS-Pass-Transistoren eingeschaltet, wobei die oberen 10 Bits über den Mux an den Sender übertragen und auf der steigenden Flanke des 'M_clk(2)' abgetastet werden.
7 ist ein Stromlaufplan, der die in den UND- und ODER-Gattern 110 und 115 in 6 verwendete Schaltungsanordnung veranschaulicht. In 7 liefert jeder Zweig 120 eine UND-Funktion. Beispielsweise wird der Knoten 125 für den linken Zweig aus 7 nur dann durch den Zustand von d5 gesteuert, falls der Takt ck0 vorhanden ist und der Takt ck1 nicht aktiv ist. Somit empfängt der Ausgangsknoten die Daten vom Knoten d5, wenn die richtigen Taktsignale aktiv sind. Die Zweige, die die UND-Gatter darstellen, sind sämtlich gemeinsam an den Knoten 125 angeschlossen und stellen dadurch das ODER-Gatter dar. Mit anderen Worten, während die Taktsignale phasengesteuert werden, werden die an die Steuerknoten des MOS-Transistors übergebenen Daten an dem Ausgangsknoten 125 angeordnet. Somit transportiert der Ausgangsknoten zunächst die Daten d5, daraufhin die Daten d6, daraufhin die Daten d3 usw.
Vorzugsweise wird ein Differenzdatensignal verwendet. In diesem Fall wird der rechte Abschnitt aus 7 ebenfalls genutzt. Mit Ausnahme dessen, dass die Daten gegenüber den Daten auf der linken Seite invertiert oder komplementär sind, entspricht der rechte Abschnitt aus 7 dem linken Abschnitt aus 7. Somit empfängt der linke Zweig des rechten Abschnitts aus 7 ein invertiertes Datensignal d5, während alle Zweige außerdem invertierte Datensignale empfangen. Auf diese Weise werden an dem Ausgangsknoten 128 gegenüber den an dem Ausgangsknoten 125 übergebenen Daten komplementäre Daten übergeben. An die Steuerelektroden der Transistoren 130 und 131 ist ein Freigabesignal angeschlossen, das die Daten von den Knoten 125 und 128 auf die Leitung 135 hinausschaltet, um schließlich die serielle Verbindung anzusteuern.
8 ist ein Stromlaufplan eines Ausgangstreibers und Zweirichtungspuffers. Vorzugsweise wird der Stromlaufplan aus 8 als der Zweirichtungspuffer 25 aus 1 oder aus 2 verwendet. Die gezeigte Schaltung ist eine Eintaktschaltung. In 9 ist ein Differenzzweirichtungspuffer gezeigt, der im Folgenden beschrieben wird.
Wenn als Medium für die Kommunikation eine Übertragungsleitung verwendet wird, ist die gleichzeitige Nutzung der Übertragungsleitung in beiden Richtungen nur dann zulässig, wenn eine geeignete Schaltung verwendet wird, die die ankommenden Daten von den vereinigten ankommenden und abgehenden Daten, die auf der Übertragungsleitung erscheinen, trennt. Auf diese Weise ist ein Vollduplexbetrieb zulässig. Natürlich ist ein Vollduplexbetrieb vorteilhaft, da er die verfügbare Bandbreite verdoppelt, ohne dass irgendwelche zusätzlichen Hardwarekosten für die Medien auftreten.
Die in 8 gezeigte Schaltung wirkt als Subtraktor, der die abgehenden Daten von den auf der Übertragungsleitung vorhandenen gemischten Daten subtrahiert und dadurch die ankommenden Daten tatsächlich entnimmt. Da für die Arithmetikoperationen üblicherweise genaue Widerstände erforderlich sind, wie sie in der CMOS-Technologie nicht verfügbar sind, ist die Implementierung von Subtraktorschaltungen in CMOS typischerweise schwierig.
Die in 8 gezeigte Schaltung ist besonders vorteilhaft, da sie keine Verwendung von Widerständen erfordert. Statt dessen verwendet sie eine Kombination eines kopiesendenden Signalgenerators und von Differenzpaaren. Der kopiesendende Signalgenerator macht eine genaue Kopie des von dem Sender abgehenden Sendesignals verfügbar. Dadurch, dass das Empfangssignal daraufhin mit dem abgehenden Signal verglichen wird, kann das ankommende Nettosignal bestimmt werden. Beispielsweise ist das Ergebnis des Signals 0, d. h. gibt es kein Nettoempfangssignal, wenn das Empfangssignal und das Kopiesignal gleich sind. Wenn das ankommende Signal aber größer als das Kopiesignal ist, ist das Ergebnis des Vergleichs positiv, d. h. auf der Übertragungsleitung wurde ein positives Signal empfangen. Ähnlich wird auf der Leitung ein negatives Signal empfangen, wenn der Vergleich negativ ist.
In 8 wird das gemischte Signal auf der Übertragungsleitung 100, das sowohl ankommende als auch abgehende Daten umfasst, an den Knoten 140 geliefert, der an eine Elektrode des Transistors 144 angeschlossen ist. Die andere Elektrode des Transistors 144 ist in der Weise angeschlossen, dass sie eine Referenzspannung am Knoten 146 empfängt. Die Referenzspannung wird unter Verwendung einer Referenzspannung erzeugt, die an den Transistor 145 angelegt wird, der an den Knoten 146 und an eine Stromquelle 147 angeschlossen ist.
Die Steuerelektrode des Transistors 144 ist in der Weise angeschlossen, dass sie die von dem Sender abgehenden Daten in invertierter Form empfängt. Diese Daten werden außerdem an den Transistor 149 geliefert, wo sie invertiert und an den Knoten 150 geliefert werden. Somit stellt der Knoten 150 eine Kopie des abgehenden Datensignals von den Sendern der seriellen Verbindung dar. Außerdem ist die Übertragungsleitung 100 an die Steuerelektrode des Transistors 142 eines Differenztransistorpaars 142 und 152 angeschlossen. Die Steuerelektrode des Transistors 152 ist an den Knoten 150 angeschlossen, um die Kopie der abgehenden Daten zu empfangen. Eine andere Elektrode jedes der Transistoren 142 und 152 ist gemeinsam an eine Stromquelle 155 angeschlossen. Die andere Elektrode des Transistors 142 ist an eine Potentialquelle angeschlossen, während die andere Elektrode des Transistors 152 über eine Last an eine Potentialquelle angeschlossen ist. Somit vergleicht das Differenzpaar der Transistoren 142 und 152 eine Kopie des abgehenden Signals mit dem vereinigten ankommenden und abgehenden Signal, das auf der Übertragungsleitung vorhanden ist. Wenn diese beiden Signale das gleiche Potential besitzen, beträgt das Ausgangssignal auf der Leitung 157 0 Volt. Andererseits ist das Ausgangssignal auf der Leitung 157 positiv, falls die Übertragungsleitung 100 ein höheres Potential besitzt, während das Ausgangssignal der Schaltung auf der Leitung 157 ein niedrigeres Potential besitzt, falls die Kopie des abgehenden Signals höher ist.
Die gezeigte Schaltung ist besonders vorteilhaft, da der Spannungshub am Ausgang 157 verhältnismäßig klein, in der Größenordnung von einem Volt, ist. Somit schaltet der Ausgang schneller als herkömmliche Subtraktionsschaltungen. Durch die Zweirichtungsbrücke und eine geeignete Impedanzanpassungsschaltung wird unter Verwendung lediglich eines Koaxialkabels eine Vollduplex-Datenübertragung ermöglicht.
9 zeigt eine Impedanzanpassungsschaltung und eine Zweirichtungsbrücke. Der PMOS-Transistor 175, der als spannungsgesteuerter Widerstand (VCR) in der Impedanzanpassungsschaltung enthalten ist, besitzt einen Äquivalenzwiderstand von 500 Ohm. Da jeder in der Zweirichtungsbrücke enthaltene VCR 170 und 173 zehnmal größer als der Transistor 175 ist und durch das gleiche VCR-Steuersignal Zobias gesteuert wird, besitzt jeder einen Äquivalenzwiderstand von 50 Ohm. Ähnlich besitzen die Transistoren 171 und 172 Äquivalenzwiderstände von 250 Ohm. Die Transistoren 170 und 173 wirken als interne Abschlusswiderstände der Übertragungsleitung zur Entfernung von Signalreflexionen. An den Knoten 'dsend' und 'dsendb' erscheint das abgehende Differenzsignal, während an den Knoten 'twinax_data' und 'twinax_datab' das Gemisch des abgehenden Differenzsignals und des ankommenden Differenzsignals erscheint. Da 'twinax_data' und 'twinax_datab' die Kabelenden der Koaxialübertragungsleitung sind, deren charakteristische Impedanz 50 Ohm beträgt, ist der aktive Lastwiderstand dieses Knotens anhand des parallelen VCR von 50 Ohm und der charakteristischen Impedanz 25 Ohm. Im Fall maximaler Stromsteuerung ist der Strompegel der Knoten 'twinax_data' und 'twinax_datab' zehnmal größer als der des Transistors 175 (der einen Äquivalenzwiderstand von 500 Ohm besitzt). Somit liefern twinax_data, twinax_datab 20 mA, wenn der Strompegel des Transistors 175 2 mA beträgt. Der maximale Hub lediglich der abgehenden Differenzsignale, die ohne ankommende Differenzsignale an den Knoten (twinax_data, twinax_datab) erscheinen, ist etwa 0,5 V (25 Ohm × 20 mA = 0,5 V). Wenn die ankommenden Differenzsignale empfangen werden, erscheinen an den Knoten twinax_data und twinax_datab gemischte Differenzsignale des ankommenden und des abgehenden Signals. Falls die ankommenden Differenzsignale und die abgehenden Differenzsignale 'phasengleich' sind, wird der Maximalhub der gemischten Differenzsignale entfernt (0,5 – 0,5 = 0 V), d. h., die Abweichung zwischen twinax_data und twinax_datab ist null. Die Entnahme der ankommenden Differenzsignale aus den gemischten Differenzsignalen wird durch eine Entnahmeschaltung ausgeführt, die in der Zweirichtungsbrücke enthalten ist. Die Entnahmeschaltung mit einer Mischerstruktur mischt die verschiedenen mit 'Vtwinax_data' und 'Vdsend' konstruierten Signale sowie weitere mit 'Vdsendb' und Vtwinax_datab' konstruierte Differenzsignale. Die Formel, die den Mischungsmechanismus zeigt, ist:
Die Impedanzanpassungsschaltung ist mit zwei Rückkopplungsschleifen, einer zum Erzeugen eines Vorstromsignals, das 'I0bias' genannt wird, und der anderen für ein VCR-Steuersignal, das 'Z0bias' genannt wird, konstruiert.
Der in 9 gezeigte Opamp1 vergleicht die Referenzspannung Vext_swing mit einer Knotenspannung Vext_res. Dieser Knoten ist über einen 500-Ohm-Widerstand mit VDD verbunden. Falls es eine Abweichung zwischen 'Vext_swing' und 'Vext_res' gibt, steuert das Ausgangssignal des Opamp1 den Strompegel des 500-Ohm-Widerstands, um die Abweichung durch Einstellen der Gate-Spannung einer Stromquelle auszugleichen. Die Gate-Spannung der Stromquelle wird als Vorstromsignal verwendet, das 'I0bias' genannt wird. Im Ergebnis wird 'Vext_res' durch die mit dem Opamp1 konstruierte Gegenkopplungsschleife an 'Vext_swing' angeglichen.
Der in 9 gezeigte Opamp2 vergleicht 'Vext_swing' mit einer Spannung 'Vnode1' des inneren Knotens, der der Drain eines als ein VCR verwendeten PMOS-Transistors ist. Falls es eine Abweichung zwischen Vext_swing' und 'Vnode1' gibt, steuert das Ausgangssignal des Opamp2 die Gate-Spannung des VCR in der Weise, dass die Abweichung entfernt wird. Das Ausgangssignal des Opamp2 wird als ein VCR-Steuersignal 'Z0bias' verwendet. Da der Strompegel des VCR durch das Signal I0bias an den des 500-Ohm-Widerstands angeglichen wird, ist der VCR im Ergebnis einem 500-Ohm-Widerstand äquivalent. Vnode1' ist gleich 'Vext-res', das an 'Vext_swing' angeglichen sind. Somit kann ein PMOS-Transistor als ein VCR-Äquivalent für einen Widerstand verwendet werden, wenn die Gate-Spannung des VCR durch das Signal 'Z0bias' gesteuert wird und wenn der Strompegel durch eine Stromquelle 'I0biased' bestimmt wird. Für die Stabilität der Rückkopplungsschleifen sind die internen Kompensations-MOS-Kondensatoren enthalten. Diese Rückkopplungsschleifen werden beim Einschalten aktiv und kompensieren ununterbrochen Temperatur- und Stromversorgungsänderung.
10 ist ein Blockschaltplan, der das Empfängersystem ausführlicher zeigt. Das in 10 gezeigte System setzt die auf der mit 'Serial In' bezeichneten Leitung ankommenden seriellen Daten in parallele Daten um und liefert sie als Rx Data an eine (nicht gezeigte) andere Vorrichtung. Die auf der Leitung Serial In vorhandenen Daten entsprechen den Daten, die von dem in 9 gezeigten Zweirichtungspuffer geliefert werden. Mit anderen Worten, in den Daten auf der Leitung Serial In sind bereits die abgehenden Daten von dem Sender aus dem auf der Übertragungsleitung vorhandenen gemischten Signal subtrahiert, so dass sie die in parallele Form umzusetzenden Daten darstellen. Obgleich die gesamte Schaltungsanordnung in 10 in Eintaktform gezeigt ist, ist klar, dass die gesamte in 10 gezeigte Schaltungsanordnung vorzugsweise eine Differenzschaltungsanordnung ist.
Der Taktgeber 60 in 10 liefert 30 Phasen von Taktsignalen an die Datenabtasteinrichtung. Somit tastet die Datenabtasteinrichtung jedes Datenbit unter der Annahme, dass eine Codierungstechnik verwendet wird, die dazu führt, dass zehn Datenbits vorhanden sind, dreimal ab. Die dreifache Abtastung ermöglicht die Bestimmung der Flanken in dem Datenstrom und die richtige Ausrichtung der Datenbits.
Im Allgemeinen verfolgt die in 10 gezeigte Struktur zwei Ziele. Zunächst müssen die ankommenden Daten auf eine Weise abgetastet werden, die die richtige Bestimmung des Zustands irgendeines Bits in dem ankommenden seriellen Datenstrom ermöglicht. Da es zwischen der Originalstation, von der die Daten gesendet wurden, und der Empfangsstation, an der die Daten erfasst werden, keine Synchronisation der Taktsignale gibt, muss das System die Flanken jedes Datenbits bestimmen können. Außerdem muss das System den richtigen Ort des ersten Datenbits in jedem Datenrahmen bestimmen können. Andernfalls ist der Inhalt jedes Bytes (Worts) falsch, da dieses Wort, obgleich die Daten richtig erfasst und abgetastet worden sind, als seine höherwertigen Bits die niederwertigen Bits eines vorangehenden Bytes und als seine niederwertigen Bits die höherwertigen Bits des zu empfangenden Bytes enthalten kann. Andere Fehler sind ebenfalls möglich. Somit bewirkt das in 10 gezeigte System die Erfassung des Zustands jedes Datenbits und die Ausrichtung der Bits als vollständige Bytes oder Wörter auf die richtigen Rahmengrenzen.
Das Datenwidergewinnungssystem aus 10 schafft ein niedriges Überabtastungsverhältnis, eine niedrige Latenzzeit und eine Paralleldatenwiederge winnung. Es verwendet eine dreifache Überabtastung, die auf der Annahme beruht, dass die Frequenzdifferenz zwischen einem Takt der fernen Station und einem Takt der lokalen Station klein ist. Das niedrige Überabtastungsverhältnis und die parallele Datenverarbeitung erhöhen die Datenverarbeitungsrate. In einem Taktzyklus eines 100-MHz-Takts liefert die Datenabtasteinrichtung 30 Datenbits, die entsprechend 10 Bits tatsächlicher Daten abgetastet werden. Die digitale Phasenregelschleife ermittelt die Übergangsflanken in den Daten. In 30 Abtastdatenbits kann es so viel wie 10 Tief-Hoch- oder Hoch-Tief-Übergänge geben. Die Orte von Mehrfachübergängen werden digital gemittelt und mittels Tiefpass gefiltert. Die digitale Tiefpassfilterung entfernt schnelle Phasenänderungen, die durch Jitter verursacht werden, folgt aber der allmählichen Phasendrift, die durch Frequenzunterschiede zwischen der fernen Station und der lokalen Station verursacht wird.
11 zeigt ein typisches Datensignal auf der Übertragungsleitung zusammen mit den 30 Abtastpunkten. Der Taktgeber 60 liefert 30 Phasentakte an die an die serielle Verbindung angeschlossene Datenabtasteinrichtung. Zur Erläuterung ist der hypothetische Bitstrom 1001110101 in Eintaktform gezeigt. Falls eine Differenzübertragungsleitung verwendet wird, wird ein Spiegelbild der in 11 gezeigten Signalform hinzugefügt, wobei dieses Spiegelbild mit den gleichen Taktsignalen, aber einer zusätzlichen Schaltungsanordnung abgetastet wird. Effektiv arbeitet die Parallelabtasteinrichtung aber in der Weise, dass sie die Signalform abtastet und das resultierende binäre Ausgangssignal an eine Datenumstelleinrichtung 210 (10) liefert.
Die Datenumstelleinrichtung in 10 enthält Leseverstärker zum Abtasten der ankommenden Daten. 12 zeigt genauer die Leseverstärker, die den Zustand der Daten auf der in 10 gezeigten Dateneingangsleitung erfassen. Wie in 12 gezeigt ist, sind die Eingangsknoten 211 und 212 in der Weise angeschlossen, dass sie das Differenzsignal von dem Zweirichtungspuffer empfangen. Daraufhin wird das Signal über eine von den Invertern 213 und 214 gebildete Inverterstufe geleitet und an ein Paar in Serie geschalteter Transistoren geliefert, die an geeignete Taktphasen angeschlossen sind. Im Fall des in 12 gezeigten Leseverstärkers werden die Taktphasen ϕ₁ und ϕ₂ verwendet. Andere Leseverstärker, die an die serielle Verbindung angeschlossen sind, verwenden andere Taktphasen, die die Abtastung der Daten zu einem anderen Zeitpunkt ermöglichen. Der Leseverstärker arbeitet unter Verwendung einer Vorladungs-, Abtast-, Regenerierungs- und Haltefolge. Die im oberen Teil der Figur gezeigte erste Stufe arbeitet hauptsächlich für die Erfassung der Signale, während eine im unteren Teil der Figur gezeigte zweite Stufe die Hauptverstärkung der erfassten Signale schafft.
Wenn sich die Takte ϕ₁ und ϕ₂ überlappen, werden die Eingangssignale an die Knoten 215 und 216 geliefert. Die Schaltungsanordnung zwischen den Knoten 215 und 216 bildet einen kreuzgekoppelten Differenzleseverstärker mit einer wohl bekannten Konstruktion und verstärkt das Signal.
Die Transistoren allgemein bei 217 empfangen die Taktsignale und arbeiten in der Weise, dass sie die Knoten 215 und 216 vor der Abtastung angleichen. Mit anderen Worten, unmittelbar bevor sich die Taktsignale ϕ₁ und ϕ₂ überlappen, werden die Knoten 215 und 216 miteinander kurzgeschlossen, um sie anzugleichen. Daraufhin kann die Differenzspannung von den Eingangsknoten 211 und 212 genauer abgetastet werden. Die Transistoren bei 218 verbinden die erste Stufe des Leseverstärkers mit der zweiten Stufe. Wenn diese Transistoren eingeschaltet sind, wird das Ausgangssignal von der ersten Stufe des Leseverstärkers an den Eingangsknoten der zweiten Stufe des Leseverstärkers übertragen. Die zweite Stufe ist ähnlich der ersten Stufe und einem invertierenden, transparenten Zwischenspeicher logisch gleichwertig.
Wie in 10 gezeigt ist, ist an die Datenumstelleinrichtung eine Phasenauswerteschaltung 240 angeschlossen, die in der Weise arbeitet, dass sie die Flanken in den Daten erfasst. Beispielsweise kann die Phasenauswerteschaltung die Anwesenheit einer Flanke zwischen dem Taktsignal ck2 und ck3 (siehe 11) oder zwischen ck20 und ck21 oder zwischen zwei beliebigen Taktsignalen erfassen. Wenn der zuverlässige Ort einer Flanke bekannt ist, können die einzelnen Datenbits bestimmt werden. Mit anderen Worten, wenn die Flanke zwischen ck2 und ck3 bekannt ist, ist bekannt, dass die an den Taktsignalen ck0, ck1 und ck2 genommenen Abtastwerte ein Bit in dem Datenstrom darstellen, während ein anderes Bit in dem Datenstrom durch die Abtastwerte dargestellt wird, die zu den Taktzeiten ck3, ck4 und ck5 genommen werden usw. Die Datenabtasteinrichtung liefert diese Informationen an die Wähleinrichtung, um zu ermöglichen, dass sie bestimmt, welche Datenabtastwerte zur Darstellung der Bits verwendet werden sollten. Beispielsweise stellen die bei dem Taktsignal ck1, ck4, ..., ck19 abgetasteten Daten unter Verwendung der vorausgehenden Hypothese einen richtigen Abtastwert des Zustands des Bits auf der Datenleitung dar. (Diese sind die Abtastwerte, die in der Nähe der Mitte des Impulses genommen werden, der dieses Bit bildet.)
Natürlich reicht es nicht aus, diese Bits lediglich zu erfassen. Wie oben erläutert wurde, müssen die Rahmengrenzen um jedes Datenbyte oder -wort bestimmt werden, damit die Daten zuverlässig sind. Diese Funktion führt die Datenumstelleinrichtung 210, effektiv ein Barrel Shifter, aus. Diese Technik wird unten erläutert.
Zu dem Zeitpunkt, zu dem das System erstmals eingeschaltet wird, werden die Daten unter Verwendung des gewünschten Protokolls codiert. Wie oben erwähnt wurde, wird in der bevorzugten Ausführungsform ein 8-Bit- bis 10-Bit-Protokoll verwendet, um unabhängig vom Inhalt der Daten ausreichend Flanke zu liefern und um ein statistisches Gleichgewicht für die Daten zu liefern, um eine Vorspannung des Empfängers zu verhindern. Da 8 Bits zu 10 codiert werden, stellen bestimmte Bitkombinationen unzulässige Bedingungen dar. Diese Bedingungen können erfasst und verwendet werden, um eine Rahmensteuersynchronisation usw. zu schaffen. Wenn die Schnittstellen der seriellen Verbindung anfangs gemäß Software-Steuerung aktiviert werden, sendet jede Station der Schnittstelle ein bekanntes Muster an die andere Station der Schnittstelle. Das bekannte Muster wird wiederholt gesendet, bis sich der Sender an einem Ende der seriellen Verbindung und der Empfänger am anderen Ende der seriellen Verbindung miteinander synchronisieren. Wenn die zwei synchronisiert sind, wird durch die Schaltung 250 ein Flankenzeiger bestimmt. Der Flankenzeiger "zeigt" effektiv auf die Taktphase, die das erste Datenbit in jedem Byte darstellt. Somit könnte der Flankenzeiger für den in 11 gezeigten Abtastwert-Datenstrom auf die Bitabtastwerte bei ck20 in dem Datenstrom als dem ersten Datenbit in der Folge von 10 Bits zeigen. Auf diese Weise "weiß" das System, dass der Zustand der während des Signals ck20 abgetasteten Datenbits den Zustand des ersten Datenbits in dem Rahmen darstellt. (Das Datenfilter entfernt später die zusätzlichen 2 Datenbits von den 10 Bits, wobei es sie als "Gültig"-Bits behandelt und die verbleibenden 8 Bits als Ausgangssignal liefert.)
Wenn die Rahmengrenzen richtig ermittelt sind, bestimmt die Wähleinrichtung 220, im Wesentlichen ein 3 : 1-Multiplexer, die richtigen 10 Bits des Ausgangssignals, geeignet angeordnet, für die Datenauswahleinrichtung 230. Wie in 10 gezeigt ist, kann das System daraufhin die Differenzdaten-Ausgangssignale liefern.
Die Datenwiedergewinnung erfolgt dadurch, dass 1 Bit von den überabge tasteten 3 Bits übergeben wird. Es werden lediglich diejenigen Bits übergeben, die die Mitten der ankommenden Daten abtasten. In einem internen Taktzyklus werden zehn Bits verarbeitet. Da die anderen digitalen Schaltungen außerhalb der digitalen Phasenregelschleife (DPLL) mit der halben Frequenz der DPLL arbeiten, liefert die DPLL in 20 ns 20 Bits paralleler Daten.
Ein 30-zu-1-Multiplexer wählt durch zwei Zeiger einen Takt unter den 30 gleich beabstandeten Takten aus. Der ausgewählte Takt wird dazu verwendet, die DPLL nach der Pufferung selbst zu takten. Der ausgewählte Takt wird durch zwei dividiert, bevor er an andere digitale Schaltungen übergeben wird. Dieser geteilte Takt besitzt die gleiche Frequenz wie die ferne Station.
Außerdem führt die DPLL die Ausrichtung des höchstwertigen Bits (MSB) aus. Der Codierer außerhalb der DPLL prüft während der Präambelzeitdauer die Stellung des MSB in den 20 Bits paralleler Daten. Wenn die wiedergewonnenen Daten nicht wortausgerichtet sind, aktiviert der Codierer das SKIP-Signal. Wenn die DPLL sieht, dass das SKIP-Signal aktiviert wird, rotiert sie die Bitstellen um 1 Bit. Der Controller aktiviert das SKIP-Signal, bis die wiedergewonnenen Daten wortausgerichtet sind.
Es gibt zwei Zeiger, die die momentanen Phasen- und Wortinformationen halten. Der Phasenzeiger ist ein 3-Bit-Ringzähler und speichert die Phaseninformationen. Der Phasenzeiger P kann die drei Werte 0, 1, 2 annehmen. Gemäß dem Phasenzeiger werden lediglich 10 Bits aus den überabgetasteten 30 Bits paralleler Daten, OverData[0:29], ausgewählt. Wenn P = "0" ist, werden OverData[1], OverData[4], ..., OverData[28] als wiedergewonnene Daten ausgewählt. Die Beziehung zwischen dem Phasenzeiger und den wiedergewonnenen Daten RecData ist:
RecData[n] = OverData[3n + (P + 1) mod3]
n = 0, 1, 2, ..., 9
Falls der Zeiger der momentanen Phase 1 ist, bedeutet das, dass die Tief-Hoch-Datenübergänge in den überabgetasteten Daten zwischen OverData[3n] und OverData[3n + 1] stattfinden. Die Tief-Hoch- oder Hoch-Tief-Datenübergangsstellen werden für jeden Zyklus gezählt und mit dem Zeiger der momentanen Phase verglichen. Die Anzahl der Übergänge, die zwischen OverData[3n] und OverData[3n + 1] auftreten, wird zu einer 4-Bit-Zahl Tran01 codiert. Tran01, Tran12 und Tran20 sind gegeben durch:
Die digitale Flankenwähleinrichtung führt die Summierung und den Vergleich der Anzahl der 1-en durch. Tran01, Tran12, Tran20 werden mit dem Zeiger für die momentane Phase verglichen, um zu entscheiden, ob der Phasenzeiger zu verschieben ist. Die Phase, die die maximale Anzahl des Übergangs besitzt, wird mit der momentanen Phase verglichen. Falls die neue Phase der momentanen Phase vorauseilt, wird das UP-Signal erzeugt. Das UP-Signal wird tiefpassgefiltert. Drei aufeinander folgende UP-Signale aktualisieren den Phasenzeiger um 1 Punkt. Falls die Form der ankommenden Daten quadratisch und das Abtastverfahren ideal ist, wird jedes 1 Bit 3-mal abgetastet, wobei Übergänge an den Punkten auftreten, an denen der Phasenzeiger dies angibt. Allerdings gibt es in einer realen Systemumgebung mehrere Fehlerquellen, die dazu führen, dass das Datenmuster nicht drei aufeinander folgende 0-en oder 1-en besitzt. Aus diesem Grund ist die Tiefpassfilterung erforderlich.
Der Wortzeiger 240 wird für die 20-Bit-Ausrichtung und für die Taktauswahl verwendet. Er ist ein 10-Bit-Ringzähler und kann die zehn Werte 0, 1, 2, ..., 9 besitzen. Es gibt zwei Fälle, in denen sich der Wortzeiger ändert. Zunächst wird der Wortzeiger um 1 erhöht, wenn die DPLL das SKIP-Signal empfängt. Zweitens wird der Wortzeiger um 1 erhöht, wenn sich der Phasenzeiger von 1 auf 2 ändert. Wenn sich der Phasenzeiger von 2 auf 1 ändert, wird der Wortzeiger um 1 verringert. Wenn der HP-Codierer das RESET-Signal sendet, werden der Wortzeiger und der Phasenzeiger auf 0 zurückgesetzt.
Die Taktwiedergewinnung erfolgt durch die Auswahl eines der 30 Mehrphasentakte. Die Auswahl erfolgt durch den Wortzeiger und durch den Phasenzeiger. Der ausgewählte Takt wird gepuffert und von der DPLL selbst verwendet. Da der Codierer und die anderen digitalen Schaltungen mit 50 MHz arbeiten, wird der Takt geteilt und gepuffert. Die Beziehung zwischen den Zeigern und dem ausgewählten Takt kann durch die folgende Gleichung dargestellt werden.
INT_CLK = CK[3((W + 1) mod10) + (P + 1) mod3]
Die lokale Station verfolgt die Frequenz und die Phase der fernen Station dadurch, dass sie den Wort- und den Phasenzeiger ändert. Wenn die Frequenz der fernen Station höher als die der lokalen Station ist, wird der Takt ausgewählt, der dem momentanen Takt vorauseilt. Die Wortzeigeränderung durch das SKIP-Signal ändert auch die Taktauswahl. 13a zeigt das Taktauswahlverfahren, wenn die Frequenz der Sendestation höher als die der Empfangsstation ist. 13b zeigt das Verfahren, wenn die Empfangsstation schneller ist.
Die Datenabtasteinrichtung (10) überabtastet die ankommenden Daten mit den 30 Mehrphasentakten. SegOverData[0:29] sind überabgetastete Daten. Da die Abtastung aufeinander folgend geschieht, sind die Ausgangssignale der Abtasteinrichtung ebenfalls auf aufeinander folgende Weise verfügbar, wobei sie zu den 30 Phasentakten synchronisiert sind. Die Datenumstelleinrichtung führt die Bitausrichtung aus. Die INT_CLK-Synchronisiereinrichtung umfasst 15 Flipflops. Sie synchronisiert die 30-Bit-SegOverData mit dem internen Takt der DPLL. Die Flankenwähleinrichtung zählt und vergleicht die Anzahl der Übergänge.
14 zeigt den Phasenzeiger. Er ist ein Dreibit-Ringzähler, der ein einzelnes Bit gemäß den Signalen PDOWN und PUP umlaufen lässt. Der Wortzeiger verwendet die gleiche Konfiguration wie der Phasenzeiger, wobei der Wortzeiger aber ein 10-Bit-Ringzähler ist. Die Verbindung zwischen den zwei Zeigern ist in 15 gezeigt. Wenn sich die Phase von 2 auf 1 ändert, wird das Minussignal aktiviert, um den Wortzeiger zu verringern. Während durch den Codierer das SKIP-Signal erzeugt wird, wird es auf den 50-MHz-Takt synchronisiert. Wenn das SKIP-Signal direkt an die DPLL gegeben wird, wird es für zwei Zyklen aktiviert. Der SKIPsync-Generator synchronisiert das durch den Codierer erzeugte SKIP-Signal mit dem internen Takt der DPLL. Falls das SKIPsync-Signal und das MINUS-Signal gleichzeitig aktiviert werden, wird das SKIPsync-Signal ignoriert, um Nebenwirkungen zu vermeiden.
Für die Verwendung der Rücksetzsynchronisationseinrichtung gibt es zwei Gründe. Zunächst ist ein Rücksetzmechanismus erforderlich, da die Zustände der Zeiger beim Einschalten nicht voraussagbar sind. Zweitens macht das Rücksetzsignal den Betrieb der DPLL zuverlässiger, indem es das RESET-Signal synchron zu dem internen Takt der DPLL macht. 16 zeigt den Rücksetzzeitablaufplan.
Der Taktmultiplexer aus 17 ist ein Einstufen-30-zu-1-Multiplexer. Er wählt einen aus 30 Mehrphasentakten aus. Die erste Stufe des Multiplexers wird durch den Phasenzeiger gesteuert, während die zweite Stufe durch den Wortzeiger gesteuert wird. Wenn sich die Phase ändert, wird die interne Taktperiode vorübergehend auf 29/30 der Systemtaktperiode verringert.
Die Datenumstelleinrichtung richtet die aufeinander folgend verfügbaren Daten gemäß dem Wortzeigerwert aus. 18 ist ein Prinzipschaltplan der Datenumstelleinrichtung. Die Datenumstelleinrichtung ist im Wesentlichen ein Barrel Shifter.
Die Datenauswahleinrichtung aus 19 übergibt gemäß dem Wert des Phasenzeigers lediglich 10 Bits aus den 30 überabgetasteten Daten. Die Auswahleinrichtung ist eine Anordnung von zehn Drei-zu-Eins-Multiplexern. Da die Daten mit geänderter Phase 1 Zyklus, nachdem sich der Phasenzeiger geändert hat, an der Datenauswahleinrichtung ankommen, sind drei Flipflops eingefügt, die die Phasenzeigerwerte um einen Zyklus verzögern.
20 ist ein ausführlicher Stromlaufplan der in 10 in Blockform gezeigten Zähleinrichtung 220. Die Zähleinrichtung umfasst im Wesentlichen drei aufeinander folgende Abschnitte, von denen jeder die überabgetasteten Daten empfängt. Effektiv werden sämtliche Flankeninformationen zu drei Übergangsstellen gruppiert, die jeweils gegenüber der vorangehenden Stelle um eine Taktphase verschoben sind, wobei die Stelle mit den meisten Übergängen durch den Vergleich der drei Zahlen, die die Flanken zählen, die zu jeder Gruppe gehören, erfasst wird. Somit enthält der obere Abschnitt der Wähleinrichtung 232 eine Reihe von ODER-Gattern, von denen jedes in der Weise verbunden ist, dass es zwei angrenzende Bits der Abtastdaten empfängt. Beispielsweise empfängt das ODER-Gatter 253 die Abtastdaten vom Takt ck3 und vom Takt ck4. Das entsprechende ODER-Gatter 255 im Abschnitt 235 empfängt die Abtastdaten in der Taktphase ck4 und in der Taktphase ck5 und ein weiteres ODER-Gatter 257 im Abschnitt 238 empfängt die Abtastdaten im Takt ck5 und ck6. Somit wird im Abschnitt 235 eine Zählung von 1 erzeugt, falls zwischen ck4 und ck5 ein Flankenübergang auftritt, während in den Abschnitten 232 oder 238 keine Zählung erzeugt wird. Die ODER-Gatter sind an Zähler angeschlossen, wie sie durch die Schaltungsanordnung im Block 261 gezeigt sind, die ihrerseits durch die Komparatoren 265 verglichen werden. Schließlich erscheint an einem der Knoten V0, V1 oder V2 die Hochzählung. Diese Hochzählung kann daraufhin verwendet werden, um die Flankenauswerteschaltung 240 (10) zu steuern, die ihrerseits die Datenausrichteinrichtung 210 (10) steuert.
In der Wähleinrichtung sind die mit FA bezeichneten Blöcke Volladdierer, während die mit HA bezeichneten Halbaddierer sind. Es gibt drei Ausgangssignale von der Flankenwähleinrichtung. LTran12 ist hoch, wenn die Anzahl der Übergänge zwischen OverData[3n + 1] und OverData[3n + 2] größer als die Anzahl der Übergänge zwischen OverData[3n] und OverData[3n + 1] ist.
21 zeigt die Phasenverfolgungseinrichtung und die zugeordnete Schaltungsanordnung. Die Phasenverfolgungseinrichtung ist erforderlich, da die Drift zwischen dem Sender- und dem Empfängertakt dazu führen kann, dass sich die Empfängerphasen zeitlich langsam bis zu dem Punkt ändern, an dem ein Bit, das als in einem gegebenen Zyklus interpretiert werden sollte, als in dem vorausgehenden oder in dem nachfolgenden Zyklus interpretiert wird. Dies kann zu Fehlern in dem empfangenen Datenstrom führen. Vorzugsweise ist die Phasenverfolgung in der Weise angeschlossen, dass sie die drei Ausgangssignale LTran von den in 20 gezeigten Wählschaltungen empfängt. Die Ausgangssignale von der Wähleinrichtung können in jedem Zyklus von der Phasenvertolgungseinrichtung verwendet werden, um zu bestimmen, ob sich eine Flanke bewegt hat. Falls sich eine Flanke bewegt hat, empfängt der Flankenzähler in 10 ein Signal, um den Ort des Zählers einzustellen.
Das Verfolgungsfilter empfängt von der Flankenwähleinrichtung die Übergangszahlinformationen. Es vergleicht die Übergangsphase mit der momentanen Phase, um die Zeiger zu ändern. Lediglich drei aufeinander folgende UP (auf) oder DOWN (ab) können den momentanen Zeiger ändern. Die Signale UP und DOWN werden wie in Tabelle 1 erzeugt. E01, E12, E20 sind definiert als:
E01 = LTRAN01·LTRAN12
E12 = LTRAN12·LTRAN20
E20 = LTRAN20·LTRAN01
Die unten stehende Tabelle 1 veranschaulicht die von der Phasenverfolgungsschaltung ausgeführte Logik.
TABELLE 1
Die ersten drei Spalten stellen Kombinationen der drei Eingangssignale V0, V1 und V2 für die Phasenvertolgungseinrichtung dar. In den nächsten drei Spalten ist die momentane Phase des Systems veranschaulicht. In den letzten zwei Spalten sind die von der Phasenvertolgungseinrichtung gelieferten Ausgangssignale gezeigt. Wie gezeigt ist, wird kein Auf- oder Ab-Steuersignal geliefert, wenn die momentane Phase und die Phasenverfolgungs-Eingangssignale gleich sind. Allerdings können andere Eingangssignalzustände Ausgangssignale erzeugen, wie sie von der Tabelle gezeigt sind.
22 zeigt die Zeitgebung des Senders. 23 zeigt die Gesamtzeitgebung des Empfängers. Beide Figuren verwenden die gleichen Signalbezeichnungen wie in den vorangehenden Figuren.

Claims

Schaltung (15) zum Umsetzen einer Menge aus n Bits paralleler Daten in einen seriellen Datenstring aus n Bits, die umfaßt: eine Quelle für n Taktsignale (Φ₀–Φ₉), wobei jedes Taktsignal (Φ₀–Φ₉) eine andere Phase als jedes andere Taktsignal (Φ₀–Φ₉) hat; mehrere UND-Gatter (110), wovon jedes einen ersten Eingangsknoten, der so angeschlossen ist, daß er eines der n Bits paralleler Daten empfängt, einen zweiten Eingangsknoten sowie einen Ausgangsknoten besitzt; und ein ODER-Gatter (115), das n Eingangsknoten und einen Ausgangsknoten für serielle Daten besitzt, wobei die parallelen Daten aus den n Bits, die an die Schaltung (15) parallel geliefert werden, als ein serielles Ausgangssignal geliefert werden, wobei die Ausgangsknoten der mehreren UND-Gatter (110) an die mehreren Eingangsknoten des ODER-Gatters (115) angeschlossen sind; dadurch gekennzeichnet, daß der erste Eingangsknoten jedes UND-Gatters (110) an einen entsprechenden Ausgangsknoten eines ersten Registers (117) angeschlossen ist, das n Speicherplätze zum vorübergehenden Speichern der n Bits paralleler Daten besitzt; der zweite Eingangsknoten jedes UND-Gatters (110) so angeschlossen ist, daß er ein jeweils anderes Taktsignal (Φ₀–Φ₉) der n Taktsignale (Φ₀–Φ₉) em p-fängt; jedes UND-Gatter (110) einen dritten Eingangsknoten umfaßt, der so angeschlossen ist, daß er ein zu einem der n Taktsignale (Φ₀–Φ₉) komplementäres Signal empfängt; und daß ein zweites Register (118) an einen ersten Teil der Speicherplätze des ersten Registers (117) sowie an einen ersten Teil der mehreren UND-Gatter (110) angeschlossen und so konfiguriert ist, daß es einen ersten Teil der Menge paralleler Daten empfängt, während ein zweiter Teil der Menge paralleler Daten an die mehreren UND-Gatter (110) übertragen wird.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eines (Φ₀) der n Taktsignale (Φ₀–Φ₉) mit dem Taktsignal (Φ₁), das ihm in der Phase als nächstes folgt, überlappt.
Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes der n Taktsignale (Φ₀–Φ₉) mit dem Taktsignal (Φ₀–Φ₉), das ihm in der Phase als näch stes folgt, überlappt.
Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Register (117) so angeschlossen ist, daß es zwei zusätzliche Datenbits empfängt, um Übergangsflanken in dem seriellen Ausgangssignal zu schaffen.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das erste Register (117) zwei zusätzliche Speicherplätze besitzt, um die zwei zusätzlichen Bits vorübergehend zu speichern.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Register (118) den ersten Teil der Menge paralleler Daten speichert, während das erste Register (117) eine neue Menge paralleler Daten empfängt.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Register (118) weder an einen zweiten Teil der Speicherplätze des ersten Registers (117), noch an einen zweiten Teil der mehreren UND-Gatter (110) angeschlossen ist.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Register (117) so angeschlossen ist, daß es in Reaktion auf den Takt des ersten Registers (Takt 1) die parallelen Daten zwischenspeichert, und das zweite Register (118) so angeschlossen ist, daß es in Reaktion auf einen Takt (Takt 2) des zweiten Registers die Daten von einem Teil der n Speicherplätze des ersten Registers (117) zwischenspeichert.