JP2004153712A - 受信装置 - Google Patents
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- 238000005070 sampling Methods 0.000 claims abstract description 107
- 238000004364 calculation method Methods 0.000 claims abstract description 49
- 230000005540 biological transmission Effects 0.000 claims description 188
- 238000006073 displacement reaction Methods 0.000 claims description 52
- 230000001360 synchronised effect Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 40
- 238000001514 detection method Methods 0.000 claims description 4
- 238000005259 measurement Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101100204393 Arabidopsis thaliana SUMO2 gene Proteins 0.000 description 1
- 230000027311 M phase Effects 0.000 description 1
- 101150112492 SUM-1 gene Proteins 0.000 description 1
- 101150096255 SUMO1 gene Proteins 0.000 description 1
- 101100311460 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sum2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Abstract
【課題】回路の少なくとも１部を共用することで面積の増大が軽減された受信装置を提供する。
【解決手段】受信装置５０００は、共通回路２と３つの復調回路３Ａ，３Ｂ，３Ｃとを有する。復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。また、ＤＬＬ３０は位相検出器（ＰＤ）とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有する。他の復調回路３Ｂ，３Ｃには復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用する。これにより、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がなくなり、回路面積が縮小される。
【選択図】 図１２
【解決手段】受信装置５０００は、共通回路２と３つの復調回路３Ａ，３Ｂ，３Ｃとを有する。復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。また、ＤＬＬ３０は位相検出器（ＰＤ）とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有する。他の復調回路３Ｂ，３Ｃには復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用する。これにより、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がなくなり、回路面積が縮小される。
【選択図】 図１２
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルディジタル伝送信号の受信装置に係り、特にシリアル伝送データの復調に用いられる受信装置に関する。
【０００２】
【従来の技術】
近年の高速ディジタル伝送信号の受信回路装置には、データの復調に際して、シリアル化シンボルビット数と同じ数の伝送クロック信号に同期した等位相のシンボルサンプルクロック信号を用いてシリアルデータをサンプリングする方式が一般的に利用されている。
【０００３】
一方、このような単純なサンプリング方式の復調回路では、シンボルサンプルクロック信号を用いて正確に伝送データのサンプリングを行っても、伝送線路での信号の遅延の偏りによりシンボルサンプルクロック信号に対してデータの位相がずれた場合（スキュー）や、平衡伝送線路間の信号の遅延の偏りによる伝送信号自体の波形の劣化が生じた場合には、シンボルデータを完全に復調できないという問題がある。高速シリアルディジタル伝送信号の受信回路装置では、このような劣化した信号を受信した場合でも安定に復調できる回路技術が重要となっている。
【０００４】
近年におけるサンプリング方式の復調回路では、伝送線路での信号波形の劣化に対して受信データを安定に復調するために、サンプリング点をシンボルビット数よりも多くするオーバサンプリング方式を用いることが有効な手段として用いられている。
【０００５】
例えば以下に示す特許文献１には、高速シリアル伝送においてオーバサンプリング方式を用いて受信データを復調する全二重伝送装置の一例が開示されている。以下、これを従来技術１という。
【０００６】
図１は、従来技術１によるオーバサンプリング方式を用いた受信回路１０００の構成を示すブロック図である。尚、図１は、１つのデータブロックが８ビットで構成されおり、シリアル伝送データのビットレートに対して３倍のオーバサンプリングを行う場合の例を示している。
【０００７】
図１に示すように、受信回路１０００は、入力クロック信号１０１からシリアル伝送データ１１１のビットレートの３倍のサンプリングレートを与える多相クロック信号１０２を発生する同期回路（ＤＬＬ／ＰＬＬ）１００と、この多相クロック信号１０２を用いてシリアル伝送データ１１１をオーバサンプリングするサンプリングレジスタ１１０と、オーバサンプリングの結果に基づいて１つのデータブロックに含まれる８ビットのシンボル値１２２を決定する論理値決定回路１２０とを含んで構成されている。
【０００８】
この構成において、サンプリングレジスタ１１０に入力された１つのデータブロック（８ビット）のシリアル伝送データ１１１は、シンボルビット数の３倍である２４ビットのサンプリング点においてオーバサンプリングされることで、２４ビットのパラレルデータ１１２として出力される。
【０００９】
論理値決定回路１２０は、サンプリングレジスタ１１０から出力された２４ビットのパラレルデータ１１２を用いて確率計算を行うことにより、シリアル伝送データ１１１の遷移点を求める。更に、論理値決定回路１２０は、求めた遷移点に基づいてオーバサンプリングによって得られた２４ビットのパラレルデータ１１２のうちから適切な８ビットのシンボル値１２２を決定する。
【００１０】
また、図１に示す受信回路１０００の動作を図２に示す論理値を用いて説明する。図２において、受信回路１０００に入力されたシリアル伝送データ１１１の１つのデータブロック２００は、入力クロック信号１０１の３倍のビットレートに相当する周波数を有する多相クロック信号１０２でオーバサンプリングされた結果、シリアル伝送データ１１１の理論値を反映した２４ビットのパラレルデータ１１２として出力される。
【００１１】
従来技術１では、このようにして出力されたパラレルデータ１１２を用いて確率計算を行うことにより、遷移点２０１〜２０５が決定される。ここでは、例えばサンプリングされたパラレルデータ１１２において、同じ論理値が２回連続すれば遷移点が存在すると決定される。このようにして決定された遷移点に基づいて、２４ビットのパラレルデータ１１２のうちから８ビットのシンボル値１２２が決定される。
【００１２】
従って、３倍のオーバサンプリング方式を用いることで従来技術１では、データの位相に関し、シンボリピリオド（クロック周波数にシンボルビット数をかけた逆数）に対して最大±３０位相ずれを許容することが可能となる。
【００１３】
しかしながら、一般にオーバサンプリング方式では、サンプリングクロック信号とサンプリング回路数とが増大することにより、半導体集積回路において必要となる基板面積や消費電流が増大してしまうという問題が存在する。尚、３〜４倍以上のオーバサンプリング方式を用いることにより、この問題に対処することも可能であるが、これでは製造コストが増大してしまうという問題が発生する。
【００１４】
このような問題を解決する方法としては、例えば以下に示す特許文献２が開示するところの半導体集積回路が存在する。以下、これを従来技術２という。
【００１５】
この従来技術２は、伝送クロック周期に同期した出力クロック数の異なる２種類のクロック信号を用いることで、伝送線路における信号の遅延の偏りによってシリアル伝送データの位相がサンプリングクロック信号に対してずれた場合やシリアル伝送データの波形が劣化した場合においても、サンプリングクロック信号数やサンプリング回路数を増加することなく、受信したシリアル伝送データのシンボル値を安定して検出することを可能にしている。より詳細には、伝送クロック周期に同期した２種類のクロック信号のうち、第１群の多相クロック信号をシリアル伝送データの位相アライメントを測定するために用い、第２群の多相クロック信号をシリアル伝送データの位相アライメントを測定するためと、シリアル伝送データのシンボル値を求めるためとに用いる。また、求められた位相アライメントの測定結果を用いて第２群の多相クロック信号の位相を調整する。これにより、シリアル伝送データに対して常に最適なサンプリングクロック信号の位相を確保することが可能となり、結果として上記のような効果が得られる。
【００１６】
このような従来技術２による半導体集積回路を用いた高速シリアルディジタル伝送線路の受信回路２０００の構成を図３を用いて説明する。尚、図３は、受信回路２０００を３チャネルの高速ディジタル受信器に適用した場合の機能ブロックを示している。また、図３では、シンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００１７】
図３において、受信装置２０００は、第１の同期回路（ＰＬＬ）２０を有して構成された共通回路２と、複数（図３では３つ）の復調回路３ａ，３ｂ，３ｃとを有して構成されている。
【００１８】
ＰＬＬ２０は位相比較器（ＰＤＦ）２１とローパスフィルタ（ＬＰＦ）２２と電圧制御発振器（ＶＣＯ）２３とを有して構成されており、入力段に設けられたゲイン調整機能付きのアナログアンプ６０を介して入力された平衡クロック信号（以下、入力クロック信号という）１０に同期した９相の等位相のアライメント測定用クロック信号２４を生成する。
【００１９】
また、各復調回路３ａ，３ｂ，３ｃ（以下、３ａに着目して説明する）は、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリング回路（Ｓａｍｐｌｅｒ）２８と位相アライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）２０とを有して構成されている。ＤＬＬ３０は位相検出器（ＰＤ）３１とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有して構成されている。
【００２０】
このような構成において、ＤＬＬ３０は、位相アライメント計算回路４０で制御されたクロック選択回路２５を介して入力されたアライメント測定用クロック信号２４に基づいて入力クロック信号１０に同期した１０相の等位相のシンボルサンプルクロック信号３４を生成し、これをサンプリング回路２８へ出力する。また、サンプリング回路２８には、ローカルバッファ２６で波形整形された９相の等位相のアライメント測定用クロック信号２７と、アナログアンプ６１で増幅された平衡高速ディジタルシリアルデータ（以下、単にシリアル伝送データという）１１とも入力される。これら入力されたデータ及びクロック信号に基づいて、サンプリング回路２８は１８（＝１０＋９−１）ビットのサンプリングデータ２９を出力する。
【００２１】
位相アライメント計算回路４０は、サンプリング回路２８から入力されたサンプリングデータ２９を用いてアライメント変位量を計算し、この値をクロック選択回路２５にフィードバックする。一方、１８ビットのサンプリングデータ２９のうちシンボルサンプルクロック信号３４でサンプリングされた１０ビットのデータは、復号回路５０でビット位置合わせがなされた後にパラレルデータ５１として出力される。尚、他のチャネル回路ブロック（３ｂ，３ｃ）に関しても同様な構成及び動作が実現される。
【００２２】
このような構成を有することで、従来技術２による受信装置２０００は、入力クロック信号に対して位相遅延を生じたとしても安定にデータを復調することが可能となる。
【００２３】
【特許文献１】
米国特許第５８０２１０３号明細書
【特許文献２】
国際公開第０２／０６５６９０号パンフレット
【００２４】
【発明が解決しようとする課題】
しかしながら、上記した従来技術２のように、各チャネル回路ブロックが同様な構成を有するにも関わらず、これらを個々に構成することは、チャネル数の増加に略比例して回路面積が増大という問題を引き起こす。
【００２５】
そこで本発明は、上記問題に鑑みてなされたもので、回路の少なくとも１部を共用することで面積の増大が軽減された受信装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、伝送クロック周期に同期した出力クロック数の異なる第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングすることで、該シリアル伝送データをパラレルデータに復調する復調回路を少なくとも２つ有する受信装置であって、伝送クロック周期に同期した前記第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる前記第２のクロック信号を生成する第２の同期回路とを有し、前記第２の同期回路の少なくとも２つが、１つのローパスフィルタ回路を共用するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００２７】
また、請求項１記載の前記受信装置は、好ましくは請求項２記載のように、前記第２の同期回路の少なくとも２つが、１つの位相検出回路を共用するように構成される。このように位相検出回路も共有することが可能であり、これにより、更に面積の増大が軽減できる。
【００２８】
また、請求項１又は２記載の前記受信装置は、好ましくは請求項３記載のように、前記第１の同期回路が、少なくとも２つの前記復調回路に前記第１のクロック信号を入力するように構成される。このように第１の同期回路も複数の復調回路で共用することができる。
【００２９】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項４記載のように、前記第２の復調回路が前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御発振器を含んで構成されてもよい。
【００３０】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項５記載のように、前記第２の復調回路が前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御遅延器を含んで構成されてもよい。
【００３１】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項６記載のように、前記第２の同期回路が共有された前記ローパスフィルタを含んで構成されたフェーズロックドループ回路又はディレイロックドループ回路を有して構成されてもよい。
【００３２】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項７記載のように、前記第１の同期回路がフェーズロックドループ回路を含んで構成され、前記第２の同期回路が共有された前記ローパスフィルタを含んで構成されたディレイロックドループ回路を有して構成されてもよい。
【００３３】
また、請求項１から７の何れか１項に記載の前記受信装置は、好ましくは請求項８記載のように、前記第２の同期回路が、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式１を満足する相数ｍを有する前記第２のクロック信号を生成するように構成される。この式１を満足するように構成することで、３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｎ／ｍ―１＜１／３ …（式１）
【００３４】
また、請求項１から７の何れか１項に記載の前記受信装置は、好ましくは請求項９記載のように、前記第２の同期回路が、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式２を満足する相数ｍを有する前記第２のクロック信号を生成するように構成される。この式２を満足するように構成することで、３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｍ／ｎ―１＜１／３ …（式２）
【００３５】
また、請求項１から９の何れか１項に記載の前記受信装置は、例えば請求項１０記載のように、前記復調回路が、前記第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有して構成され、前記第２の同期回路が、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するように構成されてもよい。
【００３６】
また、請求項１０記載の前記受信装置は、例えば請求項１１記載のように、前記第２の同期回路が、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択するように構成されてもよい。これにより、入力クロック信号と第２のクロック信号との位相アライメントの修正方向を知ることができる。
【００３７】
また、請求項１０又は１１記載の前記受信装置は、例えば請求項１２記載のように、前記サンプリングデータに基づいて前記シリアル伝送データに関する品位値を算出する品位値算出回路を有するように構成されてもよい。これにより、伝送線路の品位を把握することが可能となる。
【００３８】
また、本発明は、請求項１３記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００３９】
また、本発明は、請求項１４記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路へ信号を入力し、且つ該ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００４０】
また、本発明は、請求項１５記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成するための制御電圧を出力する制御電圧出力回路と、前記制御電圧出力回路から出力された前記制御電圧に基づいて前記第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００４１】
【発明の実施の形態】
本発明を好適に実施した形態について説明するにあたり、本発明で使用する受信装置の基本構成の一例について図面を用いて詳細に説明する。
【００４２】
本発明の基本構成は、例えば、高速シリアルディジタル伝送信号を復調する受信装置に係り、伝送線路での信号の遅延の偏りによりシンボルサンプルクロックに対してデータの位相がずれた場合（スキュー）や、平衡伝送線路間の信号の遅延の偏りにより伝送信号の波形の劣化が生じた場合でも、受信データを安定に復調できる受信装置に関している。従来、このような受信装置においてオーバサンプリング方式を使用した場合、サンプリングクロックとサンプリング回路数とが増大するという問題が生じる。そこで本発明は、このような問題が回避された低消費電力の高速シリアルディジタル伝送信号の受信装置を実現する。
【００４３】
本発明における高速シリアルディジタル伝送信号の受信装置には、例えば伝送クロック周期に同期した出力クロック数の異なる２種類の等位相クロック発生器（第１及び第２の同期回路に相当）を使う。この２種類の等位相クロック発生器では、シンボルサンプルクロック信号と、同期アライメント検出用のクロック信号（以下、アライメント測定用クロック信号という）とが生成される。従って、本発明による受信装置では、生成された２種類のクロック信号を用いて、シリアル伝送データのシンボルサンプルクロック信号に対するアライメントを測定し、この測定結果を用いてシンボルサンプルクロック信号の位相を調整することで、シリアル伝送データに対して常に最適なシンボルサンプルクロック信号の位相を保持できる。
【００４４】
これにより本発明により使用される基本構成の一例では、上記のような要因により劣化したデータ信号を受信した場合でも、この受信データを安定して復調することが可能となる。更に、上記のような構成を有することで、シンボルサンプルクロック信号とサンプリング回路数とを削減することが可能となるため、通常のオーバサンプリング方式のサンプル数よりも少ないシンボルサンプルクロック信号でオーバサンプリング方式と同等以上の伝送データの復調が可能となる。
【００４５】
次に、以上で例示したような基本構成を有する受信装置を図面を用いて詳細に説明する。
【００４６】
図４は、例示した基本構成を有して成る高速シリアルディジタル伝送線路の受信装置３０００の概略構成を示す機能ブロック図である。尚、図４では、シンボルサンプルクロック信号のシンボルビット数を８ビットとすることで、３倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００４７】
図４に示すように、受信装置３０００は、第１の同期回路（ｎＤＬＬ／ｎＰＬＬ）３００と第２の同期回路（ｍＤＬＬ／ｍＰＬＬ）３１０とサンプリングレジスタ３２０とアライメント計算回路３３０とを有して構成される。
【００４８】
第１の同期回路であるｎＤＬＬ／ｎＰＬＬ３００は、遅延同期回路（ＤＬＬ）若しくは位相同期回路（ＰＬＬ）で構成されており、入力クロック信号１０１からアライメント測定用の７相（＝ｎ）の等位相クロック信号（アライメント測定用クロック信号）３０１を生成し、これをｍＤＬＬ／ｍＰＬＬ３１０及びサンプリングレジスタ３２０へ出力する。
【００４９】
第２の同期回路であるｍＤＬＬ／ｍＰＬＬ３１０は、７相のアライメント測定用クロック信号３０１のうち任意の１つのクロック信号と同期した８相（＝ｍ）の等位相クロックであるシンボルサンプルクロック信号３１１を生成し、これをサンプリングレジスタ３２０へ出力する。
【００５０】
サンプリングレジスタ３２０には、上記した７相のアライメント測定用クロック信号３０１及び８相のシンボルサンプルクロック信号３１１の他に、平衡高速ディジタルシリアル伝送データ（以下、単にシリアル伝送データという）１１１も入力される。サンプリングレジスタ３２０は、入力された２つのクロック信号（３０１，３１１）を重ね合わせた（論理和）相のクロック信号である１４相（＝ｎ＋ｍ−１：１つのクロック信号が重なる為）のクロック信号を用いてシリアル伝送データ１１１をサンプリングする。即ち、本説明においてシリアル伝送データ１１１は、サンプリングレジスタ３２０においてシンボルビット数の１．７５倍（１４相／８相）でパラレル化される。また、このサンプリングで得られた１４ビットのサンプリング信号３２１は、アライメント計算回路３３０に入力される。
【００５１】
アライメント計算回路３３０は、入力された１．７５倍のサンプリング信号３２１に対して確率計算を行うことで、最終的に８ビットのシンボル値３３１とアライメント変位量３４０とを決定する。尚、アライメント変位量３４０はｍＤＬＬ／ｍＰＬＬ３１０へ入力される。ｍＤＬＬ／ｍＰＬＬ３１０は入力されたアライメント変位量３４０に基づいてシンボルサンプルクロック信号３１１を生成する。
【００５２】
次に、図４に示す受信装置３０００の論理値レベルでのタイミング動作を図５を用いて詳細に説明する。
【００５３】
図５において、入力されたシリアル伝送データ５１１は、サンプリングレジスタ３２０において、８ビットのシンボルビット数のシンボル長（２００）のクロック周期を７等分するアライメント測定用クロック信号３０１である７相の等位相クロックのタイミングに相当する第１群のサンプリング点４０１〜４０７と、第１群のサンプリング点４０１〜４０７の任意のクロック信号に同期してクロック周期を８等分するシンボルサンプルクロック３１１である８相の等位相クロックに相当する第２群のサンプリング点４１１〜４１８とでサンプリングされる。この結果、１４ビットのサンプルデータ（４２１，４２２ａ，４２２ｂ，４２３ａ，４２３ｂ，４２４ａ，４２４ｂ，４２５，４２６ａ，４２６ｂ，４２７ａ，４２７ｂ，４２８ａ，４２８ｂ）が生成される。
【００５４】
アライメント計算回路３３０は、入力された１４ビットのサンプルデータ（４２１ａ，４２２ａ，４２２ｂ，４２３ａ，４２３ｂ，４２４ａ，４２４ｂ，４２５，４２６ａ，４２６ｂ，４２７ａ，４２７ｂ，４２８ａ，４２８ｂ）を用いて、適切な位相アライメント位置からの変位量（アライメント変位量３４０）を計算する。
【００５５】
以下に、シリアル伝送データ５１１の適切な位相アライメント位置からの変位量（３４０）を計算する方法の一例について説明する。
【００５６】
まず、アライメント計算回路３３０は、内部レジスタ４４１〜４４７における値を「０」にリセットする。次に、アライメント計算回路３３０は、サンプルデータ４２２ａの論理値がサンプルデータ４２２ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４２に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２３ａの論理値がサンプルデータ４２３ｂの倫理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４３に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２４ａの論理値がサンプルデータ４２４ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４４に格納する。
【００５７】
一方、アライメント計算回路３３０は、サンプルデータ４２６ａの論理値がサンプルデータ４２６ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４５に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２７ａの論理値がサンプルデータ４２７ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４６に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２８ａの論理値がサンプルデータ４２８ｂの理論値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４７に格納する。
【００５８】
ここで、位相アライメント変位量３４０は、内部レジスタ４４１〜４４７にそれぞれ格納されている値の総和を求めることにより算出される。即ち、シリアル伝送データ５１１が適切な位相アライメント位置に存在する場合には、アライメント変位量３４０が「０」となる。また、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和を求めることにより、伝送線路の品位を表す伝送品位値を計算することもできる。即ち、伝送線路の品位が良好である場合は、伝送品位値が「６」となる。
【００５９】
また、アライメント計算回路３３０では、シンボルサンプルクロック信号３１１に相当する第２群のサンプリング点４１１〜４１８においてシリアル伝送データ５１１をサンプリングすることで得られた８ビットのシンボル値４３１が出力信号として復調される。
【００６０】
また、上記したシリアル伝送データの適切な位相アライメント位置からの変位量（３４０）を計算する方法の他の例を以下に説明する。
【００６１】
先の例においては、内部レジスタ４４１〜４４７に「０」，「−１」，「＋１」の何れかを格納したが、本例では、内部レジスタ４４１〜４４７に「０」又は「１」を格納する。即ち、アライメント計算回路３３０は、比較すべき１つのサンプリングデータの論理値が等しければ「１」をそれぞれの内部レジスタ４４１〜４４７に格納する。その後、アライメント計算回路３３０は、内部レジスタ４４１〜４４４にそれぞれ格納されている値の和（これをＳＵＭ１する）と、内部レジスタ４４５〜４４７にそれぞれ格納されている値の和（これをＳＵＭ２とする）とを求め、これらの差（ＳＵＭ２−ＳＵＭ１）を求めることにより、シリアル伝送データ５１１の適切な位相アライメント位置からの変位量（３４０）を計算することができる。
【００６２】
次に、図５を用いて説明した動作において、入力されるシリアル伝送データ５１１の位相がシンボルサンプルクロック信号３１１に対して位相ずれを生じている場合についての論理値レベルでの動作を図６を用いて詳細に説明する。尚、このような状況は、伝送線路における信号遅延時間がシリアル伝送データ５１１と入力クロック信号１０１との間で異なることで生じる劣化の一例である。
【００６３】
図６において、入力されたシリアル伝送データ５１１は、１つのサンプリング点を共有する第１群のサンプリング点４０１〜４０７と第２群のサンプリング点４１１〜４１８とにおいてサンプリングされた結果、１４ビットのサンプルデータ（５２１，５２２ａ，５２２ｂ，５２３ａ，５２３ｂ，５２４ａ，５２４ｂ，５２５，５２６ａ，５２６ｂ，５２７ａ，５２７ｂ，５２８ａ，５２８ｂ）として出力される。この際、本説明における状況では、シリアル伝送データ５１１の位相アライメント位置がシンボルサンプルクロック信号３１１に対してずれているために、アライメント計算回路３３０において内部レジスタ４４１〜４４７にそれぞれ格納されている値の総和、即ちアライメント変位量３４０を求めると、これが「０」とならずに「＋２」となる。従って、ｍＤＬＬ／ｍＰＬＬ３１０は、このアライメント変位量「＋２」に基づいて、出力するシンボルサンプルクロック信号３１１のなかから基準位相として選択するクロック信号を変更することにより、位相アライメントの調整を行う。また、アライメント計算回路３３０において、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和、即ち伝送品位値を求めると、この品位値が「６」とならずに「４」となる。これは伝送線路等の影響により受信したシリアル伝送データ５１１の品位が劣化していることを表している。
【００６４】
更に、図６に示す位相ずれを調整した後の論理値レベルでの動作を図７を用いて詳細に説明する。
【００６５】
図７において、計算されたアライメント変位量３４０が「＋２」であったため、ｍＤＬＬ／ｍＰＬＬ３１０において基準位相として選択するシンボルサンプルクロック信号３１１を「−２」分ずらす。これにより、基準位相を与えるクロック信号がサンプリング点４０１を与えるアライメント測定用クロック信号３０１からサンプリング点４０６を与えるアライメント測定用クロック信号３０１に変更される。また、これと同時に、内部レジスタ４４１〜４４７に格納された値をリセットする。この際、ｍＤＬＬ／ｍＰＬＬ３１０へ入力するアライメント変位量３４０を、所定の時間に渡って積分して平均値化することで得られた値としてもよい。
【００６６】
従って、入力されたシリアル伝送データ５１１は、新たに配列された第１群及び第２群のサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ（６２３ａ，６２３ｂ，６２４ａ，６２４ｂ，６２５，６２６ａ，６２６ｂ，６２７ａ，６２７ｂ，６２８ａ，６２８ｂ，６２１，６２２ａ，６２２ｂ）として出力される。その後、アライメント計算回路３３０は、内部レジスタ４４１〜４４７にそれぞれ格納された値を用いてアライメント変位量３４０を再度計算する。この際、基準位相となるサンプリング点が「−２」分ずれたため、計算されるアライメント変位量３４０は「０」となる。また、伝送の品位値も「６」となる。
【００６７】
以上のように、アライメント計算回路３３０による計算結果を用いてシリアル伝送データ１１１とシンボルサンプルクロック信号３１１との位相関係を常に調整することにより、少ないサンプリング数によって伝送線路における信号波形の劣化（スキュー等）に対してシンボル値を安定に検出することが可能となる。
【００６８】
尚、以上で説明したアライメント計算回路３３０におけるアライメント変位量３４０の計算方法はある１つの例にすぎず、この例以外の方法でも、第１群及び第２群のサンプリング点によりサンプリングされるサンプルデータを用いて伝送の品位を評価する回路を構成することは可能である。
【００６９】
また、図８（ａ）に、上述したような受信装置３０００において用いられるｎ（ｎは正の整数）相のクロック信号（第１の同期回路で生成されるクロック信号）及びｍ（ｍは正の整数）相のクロック信号（第２の同期回路で生成されるクロック信号）を用いたサンプリング方式における、最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙する。また、比較のため、図８（ｂ）に従来技術１において用いられるＸ（Ｘは正の整数）倍のオーバサンプリング方式における、最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を示す。両者を比較すると、ｎ≦ｍの場合に以下の式１を満足することで、本発明において用いられる方式の方が、従来技術１で用いられている３倍のオーバサンプリング方式よりも細かい位相調整が可能であることが分かる。ｍ／ｎ―１＜１／３ …（式１）
【００７０】
また、ｎ＞ｍとしてもよく、その場合には以下の式２を満足することで、本発明において用いられる方式の方が、従来技術１で用いられる３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｎ／ｍ−１＜１／３ …（式２）
【００７１】
次に、図４に示す受信装置３０００において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の論理値レベルでの動作を図９を用いて詳細に説明する。このような状況は、平衡伝送線路において信号遅延時間がシリアル伝送データと入力クロック信号との間で異なることに加えて、平衡伝送線路に含まれる２つの伝送線路間においても信号遅延時間に違いが生じることにより生じる劣化の一例である。
【００７２】
図９において、入力されたシリアル伝送データ８１１は、１つのデータブロック２００の期間を７等分する等位相クロックであるアライメント測定用クロック信号３０１に相当する第１群のサンプリング点４０１〜４０７と、そのうちの１つのサンプリング点に同期して１つのデータブロック２００の期間を８等分する等位相クロックであるシンボルサンプルクロック信号３１１に相当する第２群のサンプリング点４１１〜４１８とにおいてサンプリングされた結果、１４ビットのサンプルデータ８２１，８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂとして出力される。
【００７３】
この際、図９では、入力されたシリアル伝送データ８１１の立ち下がりエッジがシンボルサンプルクロック信号３１１の位相に対してずれている。このため、アライメント計算回路３３０において、入力された１４ビットのサンプルデータ８２１，８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂに基づいてアライメント変位量３４０を計算した結果、アライメント変位量が「０」にならず「＋１」になる。このアライメント変位量３４０に基づいて、ｍＤＬＬ／ｍＰＬＬ３１０における基準位相を示すシンボルサンプルクロック信号３１１の選択を変更することにより、位相アライメントの調整を行うことができる。
【００７４】
更に、図９に示す位相ずれを調整した後の論理値レベルでの動作を図１０を用いて詳細に説明する。
【００７５】
図１０において、計算されたアライメント変位量３４０が「＋１」であったため、ｍＤＬＬ／ｍＰＬＬ３１０において基準位相として選択するクロック信号を「−１」分ずらす。これにより、基準位相を与えるクロック信号がサンプリング点４０１を与えるクロック信号からサンプリング点４０７を与えるクロック信号に変更される。この際、ｍＤＬＬ／ｍＰＬＬ３１０へ入力するアライメント変位量３４０を、所定の時間に渡って積分して平均値化することで得られた値としてもよい。
【００７６】
従って、入力されたシリアル伝送データ８１１は、新たに配列されたサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂ，８２１として出力される。この際、基準位相となるサンプリング点が「−１」分ずれたため、アライメント計算回路３３０において計算されるアライメント変位量３４０は「０」となる。
【００７７】
しかしながら、上記の動作の結果、アライメント変位量３４０は「０」となったが、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和である伝送品位値が、伝送の良好を示す「６」と異なり「４」となっている。これは、平衡伝送線路においてシリアル伝送データが単にシンボルサンプルクロック信号に対して遅延している場合（図６参照）と異なり、平衡伝送線路に含まれる２つの伝送線路間においても遅延時間に違いが生じているような劣悪な波形を有するシリアル伝送データを受信している場合には、位相アライメントが合った状態においても伝送の品位値が小さくなることを示している。
【００７８】
このように、上述のような基本構成を有する受信装置では、アライメント計算回路の内部レジスタに格納されている値の総和を求めることにより、位相アライメントの修正方向を知ることができるのに加えて、アライメント計算回路の内部レジスタに格納されている値の絶対値の総和を求めることにより、伝送線路の品位を把握することが可能となる。
【００７９】
尚、以上で説明したアライメント計算回路３３０を使って伝送の品位を評価する回路のアルゴリズム（計算方法）はある１つの例にすぎず、この例以外の方法でも、第１群及び第２群のサンプリング点によりサンプリングされるサンプルデータを用いて伝送の品位を評価する回路を構成することは可能である。
【００８０】
一般のシリアル伝送線路においては、その伝送線路の品位がダイナミックに変動することが容易に起こり得る。この場合に、簡易な方法で伝送線路の品位（劣化程度）を測定することができれば、伝送線路の品位に対応した送信方法を選択することも可能となる。例えば、劣化の激しい伝送線路においては、ビットレートを下げてシリアル伝送データを送信するように送信回路を制御することにより、シリアル伝送データを安定に送信することが可能になる。同様に、伝送線路の品位に対応した受信方法を選択することも可能である。例えば、劣化の激しい伝送線路においては、受信装置において増幅器の初段のゲインを増加させたり、波形等化を行うことにより、シリアル伝送データを安定に受信することが可能になる。
【００８１】
本発明で例示した基本構成によれば、従来技術１で示したオーバサンプリング方式と同等以上の位相調整能力を有する受信装置をオーバサンプリング方式に必要なクロック信号数よりも大幅に少ないクロック信号を用いて実現することが可能となる。これにより、オーバサンプリング方式と同等以上の性能を、より少ない消費電力で実現することができる。
【００８２】
更に、従来技術１で示したオーバサンプリング方式においては、シリアル伝送データの品位をダイナミックに測定することは困難であったが、本発明で例示した基本構成によれば、これが容易に可能となる。これにより、伝送線路の品位にダイナミックに適応することが可能となる。
【００８３】
また、以上の説明では、入力クロック信号に同期するｎ相のクロック信号を発生するためにＰＬＬ（フェーズロックドループ回路）又はＤＬＬ（ディレイロックドループ回路）を用いると共に、ｎ相の多相クロック信号のうちの選択された１つのクロック信号に同期するｍ相のクロック信号を発生するためにＰＬＬ又はＤＬＬ回路を用いた例を説明したが、等間隔の多相クロック信号を発生することができる他の回路を用いても、本発明は実施可能で且つ有効である。また、多相クロック信号の数については、ｎ≠ｍであれば、如何なるｎとｍとの値を用いても、本発明の基本構成の代替手段として適用することができる。
【００８４】
このような基本構成において、１チャネルのシリアル伝送データを受信するための受信装置４０００は、図１１のような機能ブロック構成を有する。尚、図１１では、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００８５】
図１１において、受信装置４０００は、第１の同期回路（ＰＬＬ）２０を有して構成された共通回路２と、１つの復調回路３とを有して構成されている。
【００８６】
ＰＬＬ２０は位相比較器（ＰＤＦ）２１とローパスフィルタ（ＬＰＦ）２２と電圧制御発振器（ＶＣＯ）２３とを有して構成されており、入力段に設けられたゲイン調整機能付きのアナログアンプ６０を介して入力された平衡クロック信号（入力クロック信号）１０に同期した９相の等位相のアライメント測定用クロック信号２４を生成する。
【００８７】
また、復調回路３は、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）２６とを有して構成されている。ＤＬＬ３０は位相検出器（ＰＤ）とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有して構成されている。尚、第２の同期回路（３０）はＤＬＬであってもＰＬＬであってもよい。但し、ＰＬＬとして構成した場合、ＶＣＤ（３３）の代りにＶＣＯが用いられる。
【００８８】
このような構成において、ＤＬＬ３０は、位相アライメント計算回路４０で制御されたクロック選択回路２５を介して入力されたアライメント測定用クロック信号２４に基づいて、より詳細には、ＤＬＬ３０におけるＬＰＦ３２から出力される制御電圧に基づいて、少なくとも１つの信号が入力クロック信号のうち何れか１つと位相同期した１０相の等位相のシンボルサンプルクロック信号３４をＶＣＤ３３において生成し、これをサンプリング回路２８へ出力する。また、サンプリング回路２８には、ローカルバッファ２６で波形整形された９相の等位相のアライメント測定用クロック信号２７と、アナログアンプ６１で増幅された平衡高速ディジタルシリアルデータ（以下、単にシリアル伝送データという）１１とも入力される。これら入力されたデータ及びクロック信号に基づいて、サンプリング回路２８は１８（＝１０＋９−１）ビットのサンプリングデータ２９を出力する。
【００８９】
位相アライメント計算回路４０は、サンプリング回路２８から入力されたサンプリングデータ２９を用いてアライメント変位量を計算し、この値をクロック選択回路２５にフィードバックする。一方、１８ビットのサンプリングデータ２９のうちシンボルサンプルクロック信号３４でサンプリングされた１０ビットのデータは、復号回路５０でビット位置合わせがなされた後にパラレルデータ５１として出力される。
【００９０】
このような機能ブロック構成を単純に複数チャネルのシリアル伝送データを受信するための受信装置に適用した場合、チャネル数と同等の数の復調回路３が必要となる。このため、チャネル数の増加に略比例して回路面積が増大してしまう。そこで本発明では、以下に挙げる各実施例のように、第２の同期回路（ＰＬＬ／ＤＬＬ）からの制御電圧をチャネル間で共用することで、回路面積の増大を抑えた構成とする。これにより、低消費電力で且つ高性能の高速シリアルディジタル伝送信号の受信装置が実現できる。以下、本発明による好適な実施例について図面を用いて詳細に説明する。
【００９１】
〔第１の実施例〕
まず、本発明の第１の実施例について図面を用いて詳細に説明する。図１２は、本実施例による受信装置５０００の構成を示す機能ブロック図である。尚、図１２では、３チャネルのシリアル伝送データを受信するための受信装置５０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９２】
図１２に示すように、本実施例による受信装置５０００は、共通回路２と、３つの復調回路３Ａ，３Ｂ，３Ｃとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様であり、復調回路３Ａ，３Ｂ，３Ｃそれぞれにアライメント測定用クロック信号２４を入力する。
【００９３】
また、各復調回路３Ａ，３Ｂ，３Ｃにおいて、何れか（ここでは復調回路３Ａとする）は、図１１で示す復調回路３と同様の構成を有している。また、この他の復調回路（ここでは復調回路３Ｂ，３Ｃとする）は、上記の復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用している。このため、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がない。
【００９４】
このように、比較的大きなシリコン面積を必要とする位相比較器（ＰＤ）３１とローパスフィルタ（ＬＰＦ）３２との構成を複数の復調回路において共用する構成とすることで、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することができるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【００９５】
〔第２の実施例〕
次に、本発明の第２の実施例について図面を用いて詳細に説明する。図１３は、本実施例による受信装置６０００の構成を示す機能ブロック図である。尚、図１３でも、３チャネルのシリアル伝送データを受信するための受信装置６０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９６】
図１３に示すように、本実施例による受信装置６０００は、共通回路２と、共通同期回路２Ａと、３つの復調回路３Ｄ，３Ｅ，３Ｆとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様である。
【００９７】
また、共通同期回路２Ａは、図１１に示す復調回路３に設けられていたＤＬＬ３０を複数の復調回路で共通化するために、各復調回路３Ｄ，３Ｅ，３Ｆとは別に設けられたＤＬＬ３０を含んでなる。また、共通同期回路２Ａには、このＤＬＬ３０に入力されるアライメント測定用クロック信号２４の波形を整形するためのローカルバッファ２６も含まれる。このような構成を有する共通同期回路２Ａを設けることで、各復調回路３Ｄ，３Ｅ，３Ｆにおいて比較的大きなシリコン面積を必要とするＰＤ３１とＬＰＦ３２とを省略することができ、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することが可能であるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【００９８】
〔第３の実施例〕
次に、本発明の第３の実施例について図面を用いて詳細に説明する。図１４は、本実施例による受信装置７０００の構成を示す機能ブロック図である。尚、図１４でも、３チャネルのシリアル伝送データを受信するための受信装置７０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９９】
図１４に示すように、本実施例による受信装置７０００は、共通回路２と、３つの復調回路３Ｇ，３Ｈ，３Ｊとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様である。
【０１００】
また、各復調回路３Ｇ，３Ｈ，３Ｊにおいて、何れか（ここでは復調回路３Ｇとする）は、図１１で示す復調回路３と同様の構成を有している。また、この他の復調回路（ここでは復調回路３Ｈ，３Ｊとする）は、上記の復調回路３ＧのＤＬＬ３０におけるＰＤ３１の構成を共用している。このため、復調回路３Ｈ，３ＪにおけるＤＬＬ３０ｂには、ＬＰＦ３２を設ける必要がない。
【０１０１】
このように、比較的大きなシリコン面積を必要とするローパスフィルタ（ＬＰＦ）３２の構成を複数のチャネル回路ブロックにおいて共用する構成とすることで、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することが可能であるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【０１０２】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、回路の少なくとも１部を共用することで面積の増大が軽減された受信装置が提供される。更に、このような効果を奏する受信装置を低消費電力特性を有する構成を用いて実現することができる。
【図面の簡単な説明】
【図１】従来技術１によるオーバサンプリング方式を用いた受信回路１０００の構成を示すブロック図である。
【図２】図１に示す受信回路１０００の動作を論理値を用いて説明するための図である。
【図３】従来技術２による半導体集積回路を用いた高速シリアルディジタル伝送線路の受信回路２０００の構成を示す機能ブロック図である。
【図４】本発明において例示する高速シリアルディジタル伝送線路の受信装置３０００の概略構成を示す機能ブロック図である。
【図５】図４に示す受信装置３０００の論理値レベルでのタイミング動作を示す図である。
【図６】図５を用いて説明した動作において入力されるシリアル伝送データ５１１の位相がシンボルサンプルクロック信号３１１に対して位相ずれを生じている場合についての論理値レベルでの動作を示す図である。
【図７】図６に示す位相ずれを調整した後の論理値レベルでの動作を示す図である。
【図８】図８（ａ）は受信装置３０００において用いられるｎ（ｎは正の整数）相のクロック信号及びｍ（ｍは正の整数）相のクロック信号を用いたサンプリング方式における最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙するテーブルであり、図８（ｂ）は従来技術１において用いられるＸ（Ｘは正の整数）倍のオーバサンプリング方式における最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙するテーブルである。
【図９】入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の論理値レベルでの動作を示す図である。
【図１０】図９に示す位相ずれを調整した後の論理値レベルでの動作を示す図である。
【図１１】本発明において例示する１チャネルのシリアル伝送データを受信するための受信装置４０００の構成を示す機能ブロック図である。
【図１２】本発明の第１の実施例による受信装置５０００の構成を示す機能ブロック図である。
【図１３】本発明の第２の実施例による受信装置６０００の構成を示す機能ブロック図である。
【図１４】本発明の第３の実施例による受信装置７０００の構成を示す機能ブロック図である。
【符号の説明】
２ 共通回路
２Ａ 共通同期回路
３Ａ，３Ｂ，３Ｃ、３Ｄ，３Ｅ，３Ｆ、３Ｇ，３Ｈ，３Ｊ 復調回路
１０ 平衡クロック信号
１１，１２，１３ シリアル伝送データ
２１ ＰＤＦ
２２ ＬＰＦ
２３ ＶＣＯ
２０ ＰＬＬ
２４，２７ アライメント測定用クロック信号
２９ サンプリングデータ
２５ クロック選択回路（ＳＥＬ）
２６ ローカルバッファ（ＢＵＦ）
２８ サンプリング回路（Ｓａｍｐｌｅｒ）
３０、３０ａ、３０ｂ ＤＬＬ
３１ ＰＤ
３２ ＬＰＦ
３３ ＶＣＤ
３４ シンボルサンプルクロック信号
４０ 位相アライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）
５０ 復号回路（Ｄｅｃｏｄｅｒ）
５１，５２，５３ パラレルデータ
６０，６１，６２，６３ ゲイン調整機能付きアナログアンプ
１０１ 入力クロック信号
１１１、５１１ シリアル伝送データ
２００ １つのデータブロック
３０００、４０００、５０００、６０００、７０００ 受信装置
３００ ｎＤＬＬ／ｎＰＬＬ（第１の同期回路）
３０１ アライメント測定用クロック信号
３１０ ｍＤＬＬ／ｍＰＬＬ（第２の同期回路）
３１１ シンボルサンプルクロック信号
３２０ サンプリングレジスタ
３２１ サンプリング信号
３３０ アライメント計算回路
３３１ シンボル値（８ビット）
３４０ アライメント変位量
４０１〜４０７ 第１群のサンプリング点
４１１〜４１８ 第２群のサンプリング点
４２１〜４２８ｂ、５２１〜５２８ｂ、６２１〜６２８ｂ、８２１〜８２８ｂ、９２１〜９２８ｂ サンプルデータ
４４１〜４４７ 内部レジスタ
４３１、５３１、６３１、８３１、９３１ シンボル値（８ビット）
【発明の属する技術分野】
本発明は、シリアルディジタル伝送信号の受信装置に係り、特にシリアル伝送データの復調に用いられる受信装置に関する。
【０００２】
【従来の技術】
近年の高速ディジタル伝送信号の受信回路装置には、データの復調に際して、シリアル化シンボルビット数と同じ数の伝送クロック信号に同期した等位相のシンボルサンプルクロック信号を用いてシリアルデータをサンプリングする方式が一般的に利用されている。
【０００３】
一方、このような単純なサンプリング方式の復調回路では、シンボルサンプルクロック信号を用いて正確に伝送データのサンプリングを行っても、伝送線路での信号の遅延の偏りによりシンボルサンプルクロック信号に対してデータの位相がずれた場合（スキュー）や、平衡伝送線路間の信号の遅延の偏りによる伝送信号自体の波形の劣化が生じた場合には、シンボルデータを完全に復調できないという問題がある。高速シリアルディジタル伝送信号の受信回路装置では、このような劣化した信号を受信した場合でも安定に復調できる回路技術が重要となっている。
【０００４】
近年におけるサンプリング方式の復調回路では、伝送線路での信号波形の劣化に対して受信データを安定に復調するために、サンプリング点をシンボルビット数よりも多くするオーバサンプリング方式を用いることが有効な手段として用いられている。
【０００５】
例えば以下に示す特許文献１には、高速シリアル伝送においてオーバサンプリング方式を用いて受信データを復調する全二重伝送装置の一例が開示されている。以下、これを従来技術１という。
【０００６】
図１は、従来技術１によるオーバサンプリング方式を用いた受信回路１０００の構成を示すブロック図である。尚、図１は、１つのデータブロックが８ビットで構成されおり、シリアル伝送データのビットレートに対して３倍のオーバサンプリングを行う場合の例を示している。
【０００７】
図１に示すように、受信回路１０００は、入力クロック信号１０１からシリアル伝送データ１１１のビットレートの３倍のサンプリングレートを与える多相クロック信号１０２を発生する同期回路（ＤＬＬ／ＰＬＬ）１００と、この多相クロック信号１０２を用いてシリアル伝送データ１１１をオーバサンプリングするサンプリングレジスタ１１０と、オーバサンプリングの結果に基づいて１つのデータブロックに含まれる８ビットのシンボル値１２２を決定する論理値決定回路１２０とを含んで構成されている。
【０００８】
この構成において、サンプリングレジスタ１１０に入力された１つのデータブロック（８ビット）のシリアル伝送データ１１１は、シンボルビット数の３倍である２４ビットのサンプリング点においてオーバサンプリングされることで、２４ビットのパラレルデータ１１２として出力される。
【０００９】
論理値決定回路１２０は、サンプリングレジスタ１１０から出力された２４ビットのパラレルデータ１１２を用いて確率計算を行うことにより、シリアル伝送データ１１１の遷移点を求める。更に、論理値決定回路１２０は、求めた遷移点に基づいてオーバサンプリングによって得られた２４ビットのパラレルデータ１１２のうちから適切な８ビットのシンボル値１２２を決定する。
【００１０】
また、図１に示す受信回路１０００の動作を図２に示す論理値を用いて説明する。図２において、受信回路１０００に入力されたシリアル伝送データ１１１の１つのデータブロック２００は、入力クロック信号１０１の３倍のビットレートに相当する周波数を有する多相クロック信号１０２でオーバサンプリングされた結果、シリアル伝送データ１１１の理論値を反映した２４ビットのパラレルデータ１１２として出力される。
【００１１】
従来技術１では、このようにして出力されたパラレルデータ１１２を用いて確率計算を行うことにより、遷移点２０１〜２０５が決定される。ここでは、例えばサンプリングされたパラレルデータ１１２において、同じ論理値が２回連続すれば遷移点が存在すると決定される。このようにして決定された遷移点に基づいて、２４ビットのパラレルデータ１１２のうちから８ビットのシンボル値１２２が決定される。
【００１２】
従って、３倍のオーバサンプリング方式を用いることで従来技術１では、データの位相に関し、シンボリピリオド（クロック周波数にシンボルビット数をかけた逆数）に対して最大±３０位相ずれを許容することが可能となる。
【００１３】
しかしながら、一般にオーバサンプリング方式では、サンプリングクロック信号とサンプリング回路数とが増大することにより、半導体集積回路において必要となる基板面積や消費電流が増大してしまうという問題が存在する。尚、３〜４倍以上のオーバサンプリング方式を用いることにより、この問題に対処することも可能であるが、これでは製造コストが増大してしまうという問題が発生する。
【００１４】
このような問題を解決する方法としては、例えば以下に示す特許文献２が開示するところの半導体集積回路が存在する。以下、これを従来技術２という。
【００１５】
この従来技術２は、伝送クロック周期に同期した出力クロック数の異なる２種類のクロック信号を用いることで、伝送線路における信号の遅延の偏りによってシリアル伝送データの位相がサンプリングクロック信号に対してずれた場合やシリアル伝送データの波形が劣化した場合においても、サンプリングクロック信号数やサンプリング回路数を増加することなく、受信したシリアル伝送データのシンボル値を安定して検出することを可能にしている。より詳細には、伝送クロック周期に同期した２種類のクロック信号のうち、第１群の多相クロック信号をシリアル伝送データの位相アライメントを測定するために用い、第２群の多相クロック信号をシリアル伝送データの位相アライメントを測定するためと、シリアル伝送データのシンボル値を求めるためとに用いる。また、求められた位相アライメントの測定結果を用いて第２群の多相クロック信号の位相を調整する。これにより、シリアル伝送データに対して常に最適なサンプリングクロック信号の位相を確保することが可能となり、結果として上記のような効果が得られる。
【００１６】
このような従来技術２による半導体集積回路を用いた高速シリアルディジタル伝送線路の受信回路２０００の構成を図３を用いて説明する。尚、図３は、受信回路２０００を３チャネルの高速ディジタル受信器に適用した場合の機能ブロックを示している。また、図３では、シンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００１７】
図３において、受信装置２０００は、第１の同期回路（ＰＬＬ）２０を有して構成された共通回路２と、複数（図３では３つ）の復調回路３ａ，３ｂ，３ｃとを有して構成されている。
【００１８】
ＰＬＬ２０は位相比較器（ＰＤＦ）２１とローパスフィルタ（ＬＰＦ）２２と電圧制御発振器（ＶＣＯ）２３とを有して構成されており、入力段に設けられたゲイン調整機能付きのアナログアンプ６０を介して入力された平衡クロック信号（以下、入力クロック信号という）１０に同期した９相の等位相のアライメント測定用クロック信号２４を生成する。
【００１９】
また、各復調回路３ａ，３ｂ，３ｃ（以下、３ａに着目して説明する）は、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリング回路（Ｓａｍｐｌｅｒ）２８と位相アライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）２０とを有して構成されている。ＤＬＬ３０は位相検出器（ＰＤ）３１とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有して構成されている。
【００２０】
このような構成において、ＤＬＬ３０は、位相アライメント計算回路４０で制御されたクロック選択回路２５を介して入力されたアライメント測定用クロック信号２４に基づいて入力クロック信号１０に同期した１０相の等位相のシンボルサンプルクロック信号３４を生成し、これをサンプリング回路２８へ出力する。また、サンプリング回路２８には、ローカルバッファ２６で波形整形された９相の等位相のアライメント測定用クロック信号２７と、アナログアンプ６１で増幅された平衡高速ディジタルシリアルデータ（以下、単にシリアル伝送データという）１１とも入力される。これら入力されたデータ及びクロック信号に基づいて、サンプリング回路２８は１８（＝１０＋９−１）ビットのサンプリングデータ２９を出力する。
【００２１】
位相アライメント計算回路４０は、サンプリング回路２８から入力されたサンプリングデータ２９を用いてアライメント変位量を計算し、この値をクロック選択回路２５にフィードバックする。一方、１８ビットのサンプリングデータ２９のうちシンボルサンプルクロック信号３４でサンプリングされた１０ビットのデータは、復号回路５０でビット位置合わせがなされた後にパラレルデータ５１として出力される。尚、他のチャネル回路ブロック（３ｂ，３ｃ）に関しても同様な構成及び動作が実現される。
【００２２】
このような構成を有することで、従来技術２による受信装置２０００は、入力クロック信号に対して位相遅延を生じたとしても安定にデータを復調することが可能となる。
【００２３】
【特許文献１】
米国特許第５８０２１０３号明細書
【特許文献２】
国際公開第０２／０６５６９０号パンフレット
【００２４】
【発明が解決しようとする課題】
しかしながら、上記した従来技術２のように、各チャネル回路ブロックが同様な構成を有するにも関わらず、これらを個々に構成することは、チャネル数の増加に略比例して回路面積が増大という問題を引き起こす。
【００２５】
そこで本発明は、上記問題に鑑みてなされたもので、回路の少なくとも１部を共用することで面積の増大が軽減された受信装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、伝送クロック周期に同期した出力クロック数の異なる第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングすることで、該シリアル伝送データをパラレルデータに復調する復調回路を少なくとも２つ有する受信装置であって、伝送クロック周期に同期した前記第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる前記第２のクロック信号を生成する第２の同期回路とを有し、前記第２の同期回路の少なくとも２つが、１つのローパスフィルタ回路を共用するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００２７】
また、請求項１記載の前記受信装置は、好ましくは請求項２記載のように、前記第２の同期回路の少なくとも２つが、１つの位相検出回路を共用するように構成される。このように位相検出回路も共有することが可能であり、これにより、更に面積の増大が軽減できる。
【００２８】
また、請求項１又は２記載の前記受信装置は、好ましくは請求項３記載のように、前記第１の同期回路が、少なくとも２つの前記復調回路に前記第１のクロック信号を入力するように構成される。このように第１の同期回路も複数の復調回路で共用することができる。
【００２９】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項４記載のように、前記第２の復調回路が前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御発振器を含んで構成されてもよい。
【００３０】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項５記載のように、前記第２の復調回路が前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御遅延器を含んで構成されてもよい。
【００３１】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項６記載のように、前記第２の同期回路が共有された前記ローパスフィルタを含んで構成されたフェーズロックドループ回路又はディレイロックドループ回路を有して構成されてもよい。
【００３２】
また、請求項１から３の何れか１項に記載の前記受信装置は、例えば請求項７記載のように、前記第１の同期回路がフェーズロックドループ回路を含んで構成され、前記第２の同期回路が共有された前記ローパスフィルタを含んで構成されたディレイロックドループ回路を有して構成されてもよい。
【００３３】
また、請求項１から７の何れか１項に記載の前記受信装置は、好ましくは請求項８記載のように、前記第２の同期回路が、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式１を満足する相数ｍを有する前記第２のクロック信号を生成するように構成される。この式１を満足するように構成することで、３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｎ／ｍ―１＜１／３ …（式１）
【００３４】
また、請求項１から７の何れか１項に記載の前記受信装置は、好ましくは請求項９記載のように、前記第２の同期回路が、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式２を満足する相数ｍを有する前記第２のクロック信号を生成するように構成される。この式２を満足するように構成することで、３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｍ／ｎ―１＜１／３ …（式２）
【００３５】
また、請求項１から９の何れか１項に記載の前記受信装置は、例えば請求項１０記載のように、前記復調回路が、前記第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有して構成され、前記第２の同期回路が、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するように構成されてもよい。
【００３６】
また、請求項１０記載の前記受信装置は、例えば請求項１１記載のように、前記第２の同期回路が、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択するように構成されてもよい。これにより、入力クロック信号と第２のクロック信号との位相アライメントの修正方向を知ることができる。
【００３７】
また、請求項１０又は１１記載の前記受信装置は、例えば請求項１２記載のように、前記サンプリングデータに基づいて前記シリアル伝送データに関する品位値を算出する品位値算出回路を有するように構成されてもよい。これにより、伝送線路の品位を把握することが可能となる。
【００３８】
また、本発明は、請求項１３記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００３９】
また、本発明は、請求項１４記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路へ信号を入力し、且つ該ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００４０】
また、本発明は、請求項１５記載のように、伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成するための制御電圧を出力する制御電圧出力回路と、前記制御電圧出力回路から出力された前記制御電圧に基づいて前記第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有するように構成される。このようにローパスフィルタのような比較的シリコン面積が大きい回路を共用するように構成することで、面積の増大が軽減された受信装置が実現される。
【００４１】
【発明の実施の形態】
本発明を好適に実施した形態について説明するにあたり、本発明で使用する受信装置の基本構成の一例について図面を用いて詳細に説明する。
【００４２】
本発明の基本構成は、例えば、高速シリアルディジタル伝送信号を復調する受信装置に係り、伝送線路での信号の遅延の偏りによりシンボルサンプルクロックに対してデータの位相がずれた場合（スキュー）や、平衡伝送線路間の信号の遅延の偏りにより伝送信号の波形の劣化が生じた場合でも、受信データを安定に復調できる受信装置に関している。従来、このような受信装置においてオーバサンプリング方式を使用した場合、サンプリングクロックとサンプリング回路数とが増大するという問題が生じる。そこで本発明は、このような問題が回避された低消費電力の高速シリアルディジタル伝送信号の受信装置を実現する。
【００４３】
本発明における高速シリアルディジタル伝送信号の受信装置には、例えば伝送クロック周期に同期した出力クロック数の異なる２種類の等位相クロック発生器（第１及び第２の同期回路に相当）を使う。この２種類の等位相クロック発生器では、シンボルサンプルクロック信号と、同期アライメント検出用のクロック信号（以下、アライメント測定用クロック信号という）とが生成される。従って、本発明による受信装置では、生成された２種類のクロック信号を用いて、シリアル伝送データのシンボルサンプルクロック信号に対するアライメントを測定し、この測定結果を用いてシンボルサンプルクロック信号の位相を調整することで、シリアル伝送データに対して常に最適なシンボルサンプルクロック信号の位相を保持できる。
【００４４】
これにより本発明により使用される基本構成の一例では、上記のような要因により劣化したデータ信号を受信した場合でも、この受信データを安定して復調することが可能となる。更に、上記のような構成を有することで、シンボルサンプルクロック信号とサンプリング回路数とを削減することが可能となるため、通常のオーバサンプリング方式のサンプル数よりも少ないシンボルサンプルクロック信号でオーバサンプリング方式と同等以上の伝送データの復調が可能となる。
【００４５】
次に、以上で例示したような基本構成を有する受信装置を図面を用いて詳細に説明する。
【００４６】
図４は、例示した基本構成を有して成る高速シリアルディジタル伝送線路の受信装置３０００の概略構成を示す機能ブロック図である。尚、図４では、シンボルサンプルクロック信号のシンボルビット数を８ビットとすることで、３倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００４７】
図４に示すように、受信装置３０００は、第１の同期回路（ｎＤＬＬ／ｎＰＬＬ）３００と第２の同期回路（ｍＤＬＬ／ｍＰＬＬ）３１０とサンプリングレジスタ３２０とアライメント計算回路３３０とを有して構成される。
【００４８】
第１の同期回路であるｎＤＬＬ／ｎＰＬＬ３００は、遅延同期回路（ＤＬＬ）若しくは位相同期回路（ＰＬＬ）で構成されており、入力クロック信号１０１からアライメント測定用の７相（＝ｎ）の等位相クロック信号（アライメント測定用クロック信号）３０１を生成し、これをｍＤＬＬ／ｍＰＬＬ３１０及びサンプリングレジスタ３２０へ出力する。
【００４９】
第２の同期回路であるｍＤＬＬ／ｍＰＬＬ３１０は、７相のアライメント測定用クロック信号３０１のうち任意の１つのクロック信号と同期した８相（＝ｍ）の等位相クロックであるシンボルサンプルクロック信号３１１を生成し、これをサンプリングレジスタ３２０へ出力する。
【００５０】
サンプリングレジスタ３２０には、上記した７相のアライメント測定用クロック信号３０１及び８相のシンボルサンプルクロック信号３１１の他に、平衡高速ディジタルシリアル伝送データ（以下、単にシリアル伝送データという）１１１も入力される。サンプリングレジスタ３２０は、入力された２つのクロック信号（３０１，３１１）を重ね合わせた（論理和）相のクロック信号である１４相（＝ｎ＋ｍ−１：１つのクロック信号が重なる為）のクロック信号を用いてシリアル伝送データ１１１をサンプリングする。即ち、本説明においてシリアル伝送データ１１１は、サンプリングレジスタ３２０においてシンボルビット数の１．７５倍（１４相／８相）でパラレル化される。また、このサンプリングで得られた１４ビットのサンプリング信号３２１は、アライメント計算回路３３０に入力される。
【００５１】
アライメント計算回路３３０は、入力された１．７５倍のサンプリング信号３２１に対して確率計算を行うことで、最終的に８ビットのシンボル値３３１とアライメント変位量３４０とを決定する。尚、アライメント変位量３４０はｍＤＬＬ／ｍＰＬＬ３１０へ入力される。ｍＤＬＬ／ｍＰＬＬ３１０は入力されたアライメント変位量３４０に基づいてシンボルサンプルクロック信号３１１を生成する。
【００５２】
次に、図４に示す受信装置３０００の論理値レベルでのタイミング動作を図５を用いて詳細に説明する。
【００５３】
図５において、入力されたシリアル伝送データ５１１は、サンプリングレジスタ３２０において、８ビットのシンボルビット数のシンボル長（２００）のクロック周期を７等分するアライメント測定用クロック信号３０１である７相の等位相クロックのタイミングに相当する第１群のサンプリング点４０１〜４０７と、第１群のサンプリング点４０１〜４０７の任意のクロック信号に同期してクロック周期を８等分するシンボルサンプルクロック３１１である８相の等位相クロックに相当する第２群のサンプリング点４１１〜４１８とでサンプリングされる。この結果、１４ビットのサンプルデータ（４２１，４２２ａ，４２２ｂ，４２３ａ，４２３ｂ，４２４ａ，４２４ｂ，４２５，４２６ａ，４２６ｂ，４２７ａ，４２７ｂ，４２８ａ，４２８ｂ）が生成される。
【００５４】
アライメント計算回路３３０は、入力された１４ビットのサンプルデータ（４２１ａ，４２２ａ，４２２ｂ，４２３ａ，４２３ｂ，４２４ａ，４２４ｂ，４２５，４２６ａ，４２６ｂ，４２７ａ，４２７ｂ，４２８ａ，４２８ｂ）を用いて、適切な位相アライメント位置からの変位量（アライメント変位量３４０）を計算する。
【００５５】
以下に、シリアル伝送データ５１１の適切な位相アライメント位置からの変位量（３４０）を計算する方法の一例について説明する。
【００５６】
まず、アライメント計算回路３３０は、内部レジスタ４４１〜４４７における値を「０」にリセットする。次に、アライメント計算回路３３０は、サンプルデータ４２２ａの論理値がサンプルデータ４２２ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４２に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２３ａの論理値がサンプルデータ４２３ｂの倫理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４３に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２４ａの論理値がサンプルデータ４２４ｂの論理値と等しいか否かを判定し、これらが等しければ「−１」を内部レジスタ４４４に格納する。
【００５７】
一方、アライメント計算回路３３０は、サンプルデータ４２６ａの論理値がサンプルデータ４２６ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４５に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２７ａの論理値がサンプルデータ４２７ｂの論理値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４６に格納する。同様にアライメント計算回路３３０は、サンプルデータ４２８ａの論理値がサンプルデータ４２８ｂの理論値と等しいか否かを判定し、これらが等しければ「＋１」を内部レジスタ４４７に格納する。
【００５８】
ここで、位相アライメント変位量３４０は、内部レジスタ４４１〜４４７にそれぞれ格納されている値の総和を求めることにより算出される。即ち、シリアル伝送データ５１１が適切な位相アライメント位置に存在する場合には、アライメント変位量３４０が「０」となる。また、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和を求めることにより、伝送線路の品位を表す伝送品位値を計算することもできる。即ち、伝送線路の品位が良好である場合は、伝送品位値が「６」となる。
【００５９】
また、アライメント計算回路３３０では、シンボルサンプルクロック信号３１１に相当する第２群のサンプリング点４１１〜４１８においてシリアル伝送データ５１１をサンプリングすることで得られた８ビットのシンボル値４３１が出力信号として復調される。
【００６０】
また、上記したシリアル伝送データの適切な位相アライメント位置からの変位量（３４０）を計算する方法の他の例を以下に説明する。
【００６１】
先の例においては、内部レジスタ４４１〜４４７に「０」，「−１」，「＋１」の何れかを格納したが、本例では、内部レジスタ４４１〜４４７に「０」又は「１」を格納する。即ち、アライメント計算回路３３０は、比較すべき１つのサンプリングデータの論理値が等しければ「１」をそれぞれの内部レジスタ４４１〜４４７に格納する。その後、アライメント計算回路３３０は、内部レジスタ４４１〜４４４にそれぞれ格納されている値の和（これをＳＵＭ１する）と、内部レジスタ４４５〜４４７にそれぞれ格納されている値の和（これをＳＵＭ２とする）とを求め、これらの差（ＳＵＭ２−ＳＵＭ１）を求めることにより、シリアル伝送データ５１１の適切な位相アライメント位置からの変位量（３４０）を計算することができる。
【００６２】
次に、図５を用いて説明した動作において、入力されるシリアル伝送データ５１１の位相がシンボルサンプルクロック信号３１１に対して位相ずれを生じている場合についての論理値レベルでの動作を図６を用いて詳細に説明する。尚、このような状況は、伝送線路における信号遅延時間がシリアル伝送データ５１１と入力クロック信号１０１との間で異なることで生じる劣化の一例である。
【００６３】
図６において、入力されたシリアル伝送データ５１１は、１つのサンプリング点を共有する第１群のサンプリング点４０１〜４０７と第２群のサンプリング点４１１〜４１８とにおいてサンプリングされた結果、１４ビットのサンプルデータ（５２１，５２２ａ，５２２ｂ，５２３ａ，５２３ｂ，５２４ａ，５２４ｂ，５２５，５２６ａ，５２６ｂ，５２７ａ，５２７ｂ，５２８ａ，５２８ｂ）として出力される。この際、本説明における状況では、シリアル伝送データ５１１の位相アライメント位置がシンボルサンプルクロック信号３１１に対してずれているために、アライメント計算回路３３０において内部レジスタ４４１〜４４７にそれぞれ格納されている値の総和、即ちアライメント変位量３４０を求めると、これが「０」とならずに「＋２」となる。従って、ｍＤＬＬ／ｍＰＬＬ３１０は、このアライメント変位量「＋２」に基づいて、出力するシンボルサンプルクロック信号３１１のなかから基準位相として選択するクロック信号を変更することにより、位相アライメントの調整を行う。また、アライメント計算回路３３０において、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和、即ち伝送品位値を求めると、この品位値が「６」とならずに「４」となる。これは伝送線路等の影響により受信したシリアル伝送データ５１１の品位が劣化していることを表している。
【００６４】
更に、図６に示す位相ずれを調整した後の論理値レベルでの動作を図７を用いて詳細に説明する。
【００６５】
図７において、計算されたアライメント変位量３４０が「＋２」であったため、ｍＤＬＬ／ｍＰＬＬ３１０において基準位相として選択するシンボルサンプルクロック信号３１１を「−２」分ずらす。これにより、基準位相を与えるクロック信号がサンプリング点４０１を与えるアライメント測定用クロック信号３０１からサンプリング点４０６を与えるアライメント測定用クロック信号３０１に変更される。また、これと同時に、内部レジスタ４４１〜４４７に格納された値をリセットする。この際、ｍＤＬＬ／ｍＰＬＬ３１０へ入力するアライメント変位量３４０を、所定の時間に渡って積分して平均値化することで得られた値としてもよい。
【００６６】
従って、入力されたシリアル伝送データ５１１は、新たに配列された第１群及び第２群のサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ（６２３ａ，６２３ｂ，６２４ａ，６２４ｂ，６２５，６２６ａ，６２６ｂ，６２７ａ，６２７ｂ，６２８ａ，６２８ｂ，６２１，６２２ａ，６２２ｂ）として出力される。その後、アライメント計算回路３３０は、内部レジスタ４４１〜４４７にそれぞれ格納された値を用いてアライメント変位量３４０を再度計算する。この際、基準位相となるサンプリング点が「−２」分ずれたため、計算されるアライメント変位量３４０は「０」となる。また、伝送の品位値も「６」となる。
【００６７】
以上のように、アライメント計算回路３３０による計算結果を用いてシリアル伝送データ１１１とシンボルサンプルクロック信号３１１との位相関係を常に調整することにより、少ないサンプリング数によって伝送線路における信号波形の劣化（スキュー等）に対してシンボル値を安定に検出することが可能となる。
【００６８】
尚、以上で説明したアライメント計算回路３３０におけるアライメント変位量３４０の計算方法はある１つの例にすぎず、この例以外の方法でも、第１群及び第２群のサンプリング点によりサンプリングされるサンプルデータを用いて伝送の品位を評価する回路を構成することは可能である。
【００６９】
また、図８（ａ）に、上述したような受信装置３０００において用いられるｎ（ｎは正の整数）相のクロック信号（第１の同期回路で生成されるクロック信号）及びｍ（ｍは正の整数）相のクロック信号（第２の同期回路で生成されるクロック信号）を用いたサンプリング方式における、最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙する。また、比較のため、図８（ｂ）に従来技術１において用いられるＸ（Ｘは正の整数）倍のオーバサンプリング方式における、最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を示す。両者を比較すると、ｎ≦ｍの場合に以下の式１を満足することで、本発明において用いられる方式の方が、従来技術１で用いられている３倍のオーバサンプリング方式よりも細かい位相調整が可能であることが分かる。ｍ／ｎ―１＜１／３ …（式１）
【００７０】
また、ｎ＞ｍとしてもよく、その場合には以下の式２を満足することで、本発明において用いられる方式の方が、従来技術１で用いられる３倍のオーバサンプリング方式よりも細かい位相調整が可能となる。
ｎ／ｍ−１＜１／３ …（式２）
【００７１】
次に、図４に示す受信装置３０００において、入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の論理値レベルでの動作を図９を用いて詳細に説明する。このような状況は、平衡伝送線路において信号遅延時間がシリアル伝送データと入力クロック信号との間で異なることに加えて、平衡伝送線路に含まれる２つの伝送線路間においても信号遅延時間に違いが生じることにより生じる劣化の一例である。
【００７２】
図９において、入力されたシリアル伝送データ８１１は、１つのデータブロック２００の期間を７等分する等位相クロックであるアライメント測定用クロック信号３０１に相当する第１群のサンプリング点４０１〜４０７と、そのうちの１つのサンプリング点に同期して１つのデータブロック２００の期間を８等分する等位相クロックであるシンボルサンプルクロック信号３１１に相当する第２群のサンプリング点４１１〜４１８とにおいてサンプリングされた結果、１４ビットのサンプルデータ８２１，８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂとして出力される。
【００７３】
この際、図９では、入力されたシリアル伝送データ８１１の立ち下がりエッジがシンボルサンプルクロック信号３１１の位相に対してずれている。このため、アライメント計算回路３３０において、入力された１４ビットのサンプルデータ８２１，８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂに基づいてアライメント変位量３４０を計算した結果、アライメント変位量が「０」にならず「＋１」になる。このアライメント変位量３４０に基づいて、ｍＤＬＬ／ｍＰＬＬ３１０における基準位相を示すシンボルサンプルクロック信号３１１の選択を変更することにより、位相アライメントの調整を行うことができる。
【００７４】
更に、図９に示す位相ずれを調整した後の論理値レベルでの動作を図１０を用いて詳細に説明する。
【００７５】
図１０において、計算されたアライメント変位量３４０が「＋１」であったため、ｍＤＬＬ／ｍＰＬＬ３１０において基準位相として選択するクロック信号を「−１」分ずらす。これにより、基準位相を与えるクロック信号がサンプリング点４０１を与えるクロック信号からサンプリング点４０７を与えるクロック信号に変更される。この際、ｍＤＬＬ／ｍＰＬＬ３１０へ入力するアライメント変位量３４０を、所定の時間に渡って積分して平均値化することで得られた値としてもよい。
【００７６】
従って、入力されたシリアル伝送データ８１１は、新たに配列されたサンプリング点においてサンプリングされた結果、１４ビットのサンプルデータ８２２ａ，８２２ｂ，８２３ａ，８２３ｂ，８２４ａ，８２４ｂ，８２５，８２６ａ，８２６ｂ，８２７ａ，８２７ｂ，８２８ａ，８２８ｂ，８２１として出力される。この際、基準位相となるサンプリング点が「−１」分ずれたため、アライメント計算回路３３０において計算されるアライメント変位量３４０は「０」となる。
【００７７】
しかしながら、上記の動作の結果、アライメント変位量３４０は「０」となったが、内部レジスタ４４１〜４４７にそれぞれ格納されている値の絶対値の総和である伝送品位値が、伝送の良好を示す「６」と異なり「４」となっている。これは、平衡伝送線路においてシリアル伝送データが単にシンボルサンプルクロック信号に対して遅延している場合（図６参照）と異なり、平衡伝送線路に含まれる２つの伝送線路間においても遅延時間に違いが生じているような劣悪な波形を有するシリアル伝送データを受信している場合には、位相アライメントが合った状態においても伝送の品位値が小さくなることを示している。
【００７８】
このように、上述のような基本構成を有する受信装置では、アライメント計算回路の内部レジスタに格納されている値の総和を求めることにより、位相アライメントの修正方向を知ることができるのに加えて、アライメント計算回路の内部レジスタに格納されている値の絶対値の総和を求めることにより、伝送線路の品位を把握することが可能となる。
【００７９】
尚、以上で説明したアライメント計算回路３３０を使って伝送の品位を評価する回路のアルゴリズム（計算方法）はある１つの例にすぎず、この例以外の方法でも、第１群及び第２群のサンプリング点によりサンプリングされるサンプルデータを用いて伝送の品位を評価する回路を構成することは可能である。
【００８０】
一般のシリアル伝送線路においては、その伝送線路の品位がダイナミックに変動することが容易に起こり得る。この場合に、簡易な方法で伝送線路の品位（劣化程度）を測定することができれば、伝送線路の品位に対応した送信方法を選択することも可能となる。例えば、劣化の激しい伝送線路においては、ビットレートを下げてシリアル伝送データを送信するように送信回路を制御することにより、シリアル伝送データを安定に送信することが可能になる。同様に、伝送線路の品位に対応した受信方法を選択することも可能である。例えば、劣化の激しい伝送線路においては、受信装置において増幅器の初段のゲインを増加させたり、波形等化を行うことにより、シリアル伝送データを安定に受信することが可能になる。
【００８１】
本発明で例示した基本構成によれば、従来技術１で示したオーバサンプリング方式と同等以上の位相調整能力を有する受信装置をオーバサンプリング方式に必要なクロック信号数よりも大幅に少ないクロック信号を用いて実現することが可能となる。これにより、オーバサンプリング方式と同等以上の性能を、より少ない消費電力で実現することができる。
【００８２】
更に、従来技術１で示したオーバサンプリング方式においては、シリアル伝送データの品位をダイナミックに測定することは困難であったが、本発明で例示した基本構成によれば、これが容易に可能となる。これにより、伝送線路の品位にダイナミックに適応することが可能となる。
【００８３】
また、以上の説明では、入力クロック信号に同期するｎ相のクロック信号を発生するためにＰＬＬ（フェーズロックドループ回路）又はＤＬＬ（ディレイロックドループ回路）を用いると共に、ｎ相の多相クロック信号のうちの選択された１つのクロック信号に同期するｍ相のクロック信号を発生するためにＰＬＬ又はＤＬＬ回路を用いた例を説明したが、等間隔の多相クロック信号を発生することができる他の回路を用いても、本発明は実施可能で且つ有効である。また、多相クロック信号の数については、ｎ≠ｍであれば、如何なるｎとｍとの値を用いても、本発明の基本構成の代替手段として適用することができる。
【００８４】
このような基本構成において、１チャネルのシリアル伝送データを受信するための受信装置４０００は、図１１のような機能ブロック構成を有する。尚、図１１では、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００８５】
図１１において、受信装置４０００は、第１の同期回路（ＰＬＬ）２０を有して構成された共通回路２と、１つの復調回路３とを有して構成されている。
【００８６】
ＰＬＬ２０は位相比較器（ＰＤＦ）２１とローパスフィルタ（ＬＰＦ）２２と電圧制御発振器（ＶＣＯ）２３とを有して構成されており、入力段に設けられたゲイン調整機能付きのアナログアンプ６０を介して入力された平衡クロック信号（入力クロック信号）１０に同期した９相の等位相のアライメント測定用クロック信号２４を生成する。
【００８７】
また、復調回路３は、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）２６とを有して構成されている。ＤＬＬ３０は位相検出器（ＰＤ）とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有して構成されている。尚、第２の同期回路（３０）はＤＬＬであってもＰＬＬであってもよい。但し、ＰＬＬとして構成した場合、ＶＣＤ（３３）の代りにＶＣＯが用いられる。
【００８８】
このような構成において、ＤＬＬ３０は、位相アライメント計算回路４０で制御されたクロック選択回路２５を介して入力されたアライメント測定用クロック信号２４に基づいて、より詳細には、ＤＬＬ３０におけるＬＰＦ３２から出力される制御電圧に基づいて、少なくとも１つの信号が入力クロック信号のうち何れか１つと位相同期した１０相の等位相のシンボルサンプルクロック信号３４をＶＣＤ３３において生成し、これをサンプリング回路２８へ出力する。また、サンプリング回路２８には、ローカルバッファ２６で波形整形された９相の等位相のアライメント測定用クロック信号２７と、アナログアンプ６１で増幅された平衡高速ディジタルシリアルデータ（以下、単にシリアル伝送データという）１１とも入力される。これら入力されたデータ及びクロック信号に基づいて、サンプリング回路２８は１８（＝１０＋９−１）ビットのサンプリングデータ２９を出力する。
【００８９】
位相アライメント計算回路４０は、サンプリング回路２８から入力されたサンプリングデータ２９を用いてアライメント変位量を計算し、この値をクロック選択回路２５にフィードバックする。一方、１８ビットのサンプリングデータ２９のうちシンボルサンプルクロック信号３４でサンプリングされた１０ビットのデータは、復号回路５０でビット位置合わせがなされた後にパラレルデータ５１として出力される。
【００９０】
このような機能ブロック構成を単純に複数チャネルのシリアル伝送データを受信するための受信装置に適用した場合、チャネル数と同等の数の復調回路３が必要となる。このため、チャネル数の増加に略比例して回路面積が増大してしまう。そこで本発明では、以下に挙げる各実施例のように、第２の同期回路（ＰＬＬ／ＤＬＬ）からの制御電圧をチャネル間で共用することで、回路面積の増大を抑えた構成とする。これにより、低消費電力で且つ高性能の高速シリアルディジタル伝送信号の受信装置が実現できる。以下、本発明による好適な実施例について図面を用いて詳細に説明する。
【００９１】
〔第１の実施例〕
まず、本発明の第１の実施例について図面を用いて詳細に説明する。図１２は、本実施例による受信装置５０００の構成を示す機能ブロック図である。尚、図１２では、３チャネルのシリアル伝送データを受信するための受信装置５０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９２】
図１２に示すように、本実施例による受信装置５０００は、共通回路２と、３つの復調回路３Ａ，３Ｂ，３Ｃとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様であり、復調回路３Ａ，３Ｂ，３Ｃそれぞれにアライメント測定用クロック信号２４を入力する。
【００９３】
また、各復調回路３Ａ，３Ｂ，３Ｃにおいて、何れか（ここでは復調回路３Ａとする）は、図１１で示す復調回路３と同様の構成を有している。また、この他の復調回路（ここでは復調回路３Ｂ，３Ｃとする）は、上記の復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用している。このため、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がない。
【００９４】
このように、比較的大きなシリコン面積を必要とする位相比較器（ＰＤ）３１とローパスフィルタ（ＬＰＦ）３２との構成を複数の復調回路において共用する構成とすることで、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することができるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【００９５】
〔第２の実施例〕
次に、本発明の第２の実施例について図面を用いて詳細に説明する。図１３は、本実施例による受信装置６０００の構成を示す機能ブロック図である。尚、図１３でも、３チャネルのシリアル伝送データを受信するための受信装置６０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９６】
図１３に示すように、本実施例による受信装置６０００は、共通回路２と、共通同期回路２Ａと、３つの復調回路３Ｄ，３Ｅ，３Ｆとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様である。
【００９７】
また、共通同期回路２Ａは、図１１に示す復調回路３に設けられていたＤＬＬ３０を複数の復調回路で共通化するために、各復調回路３Ｄ，３Ｅ，３Ｆとは別に設けられたＤＬＬ３０を含んでなる。また、共通同期回路２Ａには、このＤＬＬ３０に入力されるアライメント測定用クロック信号２４の波形を整形するためのローカルバッファ２６も含まれる。このような構成を有する共通同期回路２Ａを設けることで、各復調回路３Ｄ，３Ｅ，３Ｆにおいて比較的大きなシリコン面積を必要とするＰＤ３１とＬＰＦ３２とを省略することができ、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することが可能であるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【００９８】
〔第３の実施例〕
次に、本発明の第３の実施例について図面を用いて詳細に説明する。図１４は、本実施例による受信装置７０００の構成を示す機能ブロック図である。尚、図１４でも、３チャネルのシリアル伝送データを受信するための受信装置７０００において、シンボルサンプルクロック信号のシンボルビット数を１０ビットとすることで、４倍のオーバサンプリング方式と同等以上の位相調整能力を実現している。
【００９９】
図１４に示すように、本実施例による受信装置７０００は、共通回路２と、３つの復調回路３Ｇ，３Ｈ，３Ｊとを有して構成されている。この構成において、共通回路２の構成は、図１１で説明した構成と同様である。
【０１００】
また、各復調回路３Ｇ，３Ｈ，３Ｊにおいて、何れか（ここでは復調回路３Ｇとする）は、図１１で示す復調回路３と同様の構成を有している。また、この他の復調回路（ここでは復調回路３Ｈ，３Ｊとする）は、上記の復調回路３ＧのＤＬＬ３０におけるＰＤ３１の構成を共用している。このため、復調回路３Ｈ，３ＪにおけるＤＬＬ３０ｂには、ＬＰＦ３２を設ける必要がない。
【０１０１】
このように、比較的大きなシリコン面積を必要とするローパスフィルタ（ＬＰＦ）３２の構成を複数のチャネル回路ブロックにおいて共用する構成とすることで、回路面積を大幅に削減することが可能となる。尚、この他の構成は、図１１を用いて説明した構成と同様な構成を適用することが可能であるため、ここでは説明を省略する。但し、本発明では図１１を用いて説明した構成に限らず、比較的シリコン面積の大きいＬＰＦが各復調回路に用いられる構成であれば、如何なるものも適用することが可能である。
【０１０２】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、回路の少なくとも１部を共用することで面積の増大が軽減された受信装置が提供される。更に、このような効果を奏する受信装置を低消費電力特性を有する構成を用いて実現することができる。
【図面の簡単な説明】
【図１】従来技術１によるオーバサンプリング方式を用いた受信回路１０００の構成を示すブロック図である。
【図２】図１に示す受信回路１０００の動作を論理値を用いて説明するための図である。
【図３】従来技術２による半導体集積回路を用いた高速シリアルディジタル伝送線路の受信回路２０００の構成を示す機能ブロック図である。
【図４】本発明において例示する高速シリアルディジタル伝送線路の受信装置３０００の概略構成を示す機能ブロック図である。
【図５】図４に示す受信装置３０００の論理値レベルでのタイミング動作を示す図である。
【図６】図５を用いて説明した動作において入力されるシリアル伝送データ５１１の位相がシンボルサンプルクロック信号３１１に対して位相ずれを生じている場合についての論理値レベルでの動作を示す図である。
【図７】図６に示す位相ずれを調整した後の論理値レベルでの動作を示す図である。
【図８】図８（ａ）は受信装置３０００において用いられるｎ（ｎは正の整数）相のクロック信号及びｍ（ｍは正の整数）相のクロック信号を用いたサンプリング方式における最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙するテーブルであり、図８（ｂ）は従来技術１において用いられるＸ（Ｘは正の整数）倍のオーバサンプリング方式における最低限必要なサンプリング数とシリアル伝送データの位相調整範囲との例を列挙するテーブルである。
【図９】入力されるシリアル伝送データの位相がサンプリングクロック信号の位相に対して非平衡にずれている場合の論理値レベルでの動作を示す図である。
【図１０】図９に示す位相ずれを調整した後の論理値レベルでの動作を示す図である。
【図１１】本発明において例示する１チャネルのシリアル伝送データを受信するための受信装置４０００の構成を示す機能ブロック図である。
【図１２】本発明の第１の実施例による受信装置５０００の構成を示す機能ブロック図である。
【図１３】本発明の第２の実施例による受信装置６０００の構成を示す機能ブロック図である。
【図１４】本発明の第３の実施例による受信装置７０００の構成を示す機能ブロック図である。
【符号の説明】
２ 共通回路
２Ａ 共通同期回路
３Ａ，３Ｂ，３Ｃ、３Ｄ，３Ｅ，３Ｆ、３Ｇ，３Ｈ，３Ｊ 復調回路
１０ 平衡クロック信号
１１，１２，１３ シリアル伝送データ
２１ ＰＤＦ
２２ ＬＰＦ
２３ ＶＣＯ
２０ ＰＬＬ
２４，２７ アライメント測定用クロック信号
２９ サンプリングデータ
２５ クロック選択回路（ＳＥＬ）
２６ ローカルバッファ（ＢＵＦ）
２８ サンプリング回路（Ｓａｍｐｌｅｒ）
３０、３０ａ、３０ｂ ＤＬＬ
３１ ＰＤ
３２ ＬＰＦ
３３ ＶＣＤ
３４ シンボルサンプルクロック信号
４０ 位相アライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）
５０ 復号回路（Ｄｅｃｏｄｅｒ）
５１，５２，５３ パラレルデータ
６０，６１，６２，６３ ゲイン調整機能付きアナログアンプ
１０１ 入力クロック信号
１１１、５１１ シリアル伝送データ
２００ １つのデータブロック
３０００、４０００、５０００、６０００、７０００ 受信装置
３００ ｎＤＬＬ／ｎＰＬＬ（第１の同期回路）
３０１ アライメント測定用クロック信号
３１０ ｍＤＬＬ／ｍＰＬＬ（第２の同期回路）
３１１ シンボルサンプルクロック信号
３２０ サンプリングレジスタ
３２１ サンプリング信号
３３０ アライメント計算回路
３３１ シンボル値（８ビット）
３４０ アライメント変位量
４０１〜４０７ 第１群のサンプリング点
４１１〜４１８ 第２群のサンプリング点
４２１〜４２８ｂ、５２１〜５２８ｂ、６２１〜６２８ｂ、８２１〜８２８ｂ、９２１〜９２８ｂ サンプルデータ
４４１〜４４７ 内部レジスタ
４３１、５３１、６３１、８３１、９３１ シンボル値（８ビット）
Claims (15)
- 伝送クロック周期に同期した出力クロック数の異なる第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングすることで、該シリアル伝送データをパラレルデータに復調する復調回路を少なくとも２つ有する受信装置であって、
伝送クロック周期に同期した前記第１のクロック信号を生成する第１の同期回路と、
伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる前記第２のクロック信号を生成する第２の同期回路とを有し、
前記第２の同期回路の少なくとも２つが、１つのローパスフィルタ回路を共用することを特徴とする受信装置。 - 前記第２の同期回路の少なくとも２つが、１つの位相検出回路を共用することを特徴とする請求項１記載の受信装置。
- 前記第１の同期回路は、少なくとも２つの前記復調回路に前記第１のクロック信号を入力することを特徴とする請求項１又は２記載の受信装置。
- 前記第２の復調回路は前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御発振器を含んで構成されていることを特徴とする請求項１から３の何れか１項に記載の受信装置。
- 前記第２の復調回路は前記ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を発振する電圧制御遅延器を含んで構成されていることを特徴とする請求項１から３の何れか１項に記載の受信装置。
- 前記第２の同期回路は共有された前記ローパスフィルタを含んで構成されたフェーズロックドループ回路又はディレイロックドループ回路を有して構成されていることを特徴とする請求項１から３の何れか１項に記載の受信装置。
- 前記第１の同期回路はフェーズロックドループ回路を含んで構成され、
前記第２の同期回路は共有された前記ローパスフィルタを含んで構成されたディレイロックドループ回路を有して構成されていることを特徴とする請求項１から３の何れか１項に記載の受信装置。 - 前記第２の同期回路は、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式１を満足する相数ｍを有する前記第２のクロック信号を生成することを特徴とする請求項１から７の何れか１項に記載の受信装置。
ｎ／ｍ―１＜１／３ …（式１） - 前記第２の同期回路は、前記第１のクロック信号の相数をｎとし、前記第２のクロック信号の相数をｍとした場合、以下の式２を満足する相数ｍを有する前記第２のクロック信号を生成することを特徴とする請求項１から７の何れか１項に記載の受信装置。
ｍ／ｎ―１＜１／３ …（式２） - 前記復調回路は、前記第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有して構成され、
前記第２の同期回路は、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更することを特徴とする請求項１から９の何れか１項に記載の受信装置。 - 前記第２の同期回路は、前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択することを特徴とする請求項１０記載の受信装置。
- 前記サンプリングデータに基づいて前記シリアル伝送データに関する品位値を算出する品位値算出回路を有することを特徴とする請求項１０又は１１記載の受信装置。
- 伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、
伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成することを特徴とする受信装置。 - 伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、
伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有し、前記復調回路における前記第２の同期回路の少なくとも１つが、他の第２の同期回路を構成するローパスフィルタ回路へ信号を入力し、且つ該ローパスフィルタ回路から出力された制御電圧に基づいて前記第２のクロック信号を生成することを特徴とする受信装置。 - 伝送クロック周期に同期した第１のクロック信号を生成する第１の同期回路と、
伝送クロック周期に同期し且つ前記第１のクロック信号と出力クロック数の異なる第２のクロック信号を生成するための制御電圧を出力する制御電圧出力回路と、
前記制御電圧出力回路から出力された前記制御電圧に基づいて前記第２のクロック信号を生成する第２の同期回路と、前記第１及び第２のクロック信号に基づいてシリアル伝送データをサンプリングするサンプリングレジスタと、該サンプリングレジスタでサンプリングされたサンプルデータに基づいて前記シリアル伝送データの前記入力クロック信号に対する変位量を算出する変位量計算回路とを有し、前記第２の同期回路が前記伝送クロック周期に同期したままで前記伝送クロックの位相関係を変更するために、前記変位計算回路からの出力に基づいて、前記伝送クロックに同期し且つ位相がずれた複数のクロックが前記第２の同期回路の入力クロック信号となるように選択する復調回路とを有することを特徴とする受信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318806A JP2004153712A (ja) | 2002-10-31 | 2002-10-31 | 受信装置 |
| US10/533,056 US20060120496A1 (en) | 2002-10-31 | 2003-10-30 | Receiving apparatus |
| CNA2003801026282A CN1708939A (zh) | 2002-10-31 | 2003-10-30 | 接收装置 |
| PCT/JP2003/013941 WO2004040836A1 (ja) | 2002-10-31 | 2003-10-30 | 受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318806A JP2004153712A (ja) | 2002-10-31 | 2002-10-31 | 受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004153712A true JP2004153712A (ja) | 2004-05-27 |
Family
ID=32211786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002318806A Pending JP2004153712A (ja) | 2002-10-31 | 2002-10-31 | 受信装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060120496A1 (ja) |
| JP (1) | JP2004153712A (ja) |
| CN (1) | CN1708939A (ja) |
| WO (1) | WO2004040836A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2008126463A1 (ja) * | 2007-04-11 | 2008-10-23 | Thine Electronics, Inc. | 受信装置 |
| US9184904B2 (en) | 2013-11-21 | 2015-11-10 | Fujitsu Limited | Communication system, receiver, and eye-opening measuring method |
| JP5883101B1 (ja) * | 2014-09-29 | 2016-03-09 | ファナック株式会社 | データ再生回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7447971B2 (en) | 2004-05-14 | 2008-11-04 | Hewlett-Packard Development Company, L.P. | Data recovery systems and methods |
| GB2414149B (en) * | 2004-05-14 | 2007-06-06 | Hewlett Packard Development Co | Data recovery systems and methods |
| US20060176934A1 (en) * | 2005-02-07 | 2006-08-10 | Inova Semiconductors Gmbh | Serial transmission of data using spread-spectrum modulation for enhancing electromagnetic compatibility |
| US7512201B2 (en) * | 2005-06-14 | 2009-03-31 | International Business Machines Corporation | Multi-channel synchronization architecture |
| DE102006007200A1 (de) * | 2006-02-15 | 2007-08-16 | Sick Stegmann Gmbh | Verfahren zur Synchronisation der Übertragung einer Bitfolge |
| WO2008100843A2 (en) * | 2007-02-12 | 2008-08-21 | Rambus Inc. | Correction of voltage offset and clock offset for sampling near zero-crossing point |
| US8261160B1 (en) * | 2008-07-30 | 2012-09-04 | Lattice Semiconductor Corporation | Synchronization of serial data signals |
| CN103378848B (zh) * | 2012-04-26 | 2016-03-30 | 华为技术有限公司 | 一种采样时钟的选择方法及装置 |
| KR20170005330A (ko) * | 2015-07-03 | 2017-01-12 | 에스케이하이닉스 주식회사 | 클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템 |
| JP6107994B1 (ja) * | 2016-03-08 | 2017-04-05 | Ｎｔｔエレクトロニクス株式会社 | データ処理装置、データ処理方法及び通信装置 |
| JP6640696B2 (ja) * | 2016-10-20 | 2020-02-05 | キオクシア株式会社 | インターフェースシステム |
| CN108270446B (zh) * | 2016-12-30 | 2021-10-08 | 上海诺基亚贝尔股份有限公司 | 信号处理装置和方法以及包括所述装置的电子设备 |
| CN112422256B (zh) * | 2019-08-23 | 2023-12-05 | 微芯片技术股份有限公司 | 数字时钟和数据恢复的快速初始相位搜索的装置和方法 |
| JP2022107522A (ja) * | 2021-01-08 | 2022-07-21 | 三星ディスプレイ株式會社 | 位相調整方法およびシステム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3434301B2 (ja) * | 1992-02-28 | 2003-08-04 | カシオ計算機株式会社 | タイミング抽出方法及びタイミング抽出回路 |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
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| JP3731313B2 (ja) * | 1997-09-19 | 2006-01-05 | ソニー株式会社 | クロック再生回路およびデータ伝送装置 |
| JP2000031951A (ja) * | 1998-07-15 | 2000-01-28 | Fujitsu Ltd | バースト同期回路 |
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| DE10203596C1 (de) * | 2002-01-30 | 2003-08-14 | Infineon Technologies Ag | Verfahren zur Abtastphasenregelung |
-
2002
- 2002-10-31 JP JP2002318806A patent/JP2004153712A/ja active Pending
-
2003
- 2003-10-30 CN CNA2003801026282A patent/CN1708939A/zh active Pending
- 2003-10-30 US US10/533,056 patent/US20060120496A1/en not_active Abandoned
- 2003-10-30 WO PCT/JP2003/013941 patent/WO2004040836A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2004040836A1 (ja) | 2004-05-13 |
| US20060120496A1 (en) | 2006-06-08 |
| CN1708939A (zh) | 2005-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |