JP3731313B2 - クロック再生回路およびデータ伝送装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを高速に伝送するシリアルデータ伝送装置等に適用できるクロック再生回路およびデータ伝送装置に関するものである。
【０００２】
【従来の技術】
シリアルデータ伝送は、一本もしくは一対の伝送媒体で信号を伝送することができるので、省スペース性に優れ、また、多芯の信号伝送線で信号を伝送するときに生じるデータ間のスキュー（タイミングずれ）の問題がないので、長距離のデータ伝送に適している。
【０００３】
図５は、一般的なシリアルデータ伝送装置の構成を示している。図示のデータ伝送装置は、送信部１０、伝送線２０および受信部３０により構成されている。さらに、送信部１０は、並列／直列変換回路１１と送信クロック生成回路１２からなり、受信部３０は、直列／並列変換回路３１と、クロック再生回路３２からなる。
また、伝送線２０は、一対の信号線、たとえば遮蔽より線（ＳＴＰ: Shielded Twisted Pair ）または非遮蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などにより構成されている。
【０００４】
データ伝送時、送信部１０に入力された、たとえばｎビットの送信データが並列／直列変換回路１１により、送信クロック信号ＴＣＫに同期して、直列データに変換され、伝送線２０に出力される。
送信クロック生成回路１２は、たとえばＰＬＬ回路により構成され、同期クロック信号ＣＬＫを受けて、それに応じて、送信クロック信号ＴＣＫを生成して、並列／直列変換回路１１に出力する。
【０００５】
受信部３０において、伝送線２０により伝送されてきた直列データを受けて、直列／並列変換回路３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、たとえばＰＬＬ回路により構成され、伝送線２０の伝送データに基づき送信クロック信号ＴＣＫと同じ周波数を有する受信用クロック信号ＬＣＫを再生して、直列／並列変換回路に供給する。
【０００６】
上述したデータ伝送装置により、送信データを、たとえば一対の伝送線路により高速に伝送でき、伝送線の省スペース性が優れている。また、データの歪みが少なく、長距離のデータ伝送を実現できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のデータ伝送装置は、送信部１０から送信したデータを正確に受信するため、受信部３０に、送信データ自体からクロック信号を抽出する回路、すなわちクロック再生回路３２が必須であるという問題がある。
【０００８】
クロック再生回路３２は、高いＱ値を有するバンドパスフィルタあるいはＰＬＬ回路によって構成できる。
バンドパスフィルタによりクロック再生回路３２を構成する場合、受信信号の微分波形をＳＡＷ（Surface Acoustic Wave : 表面弾性波）フィルタなどで濾波して、クロック信号を抽出する方法が代表的である。この方法では、ＳＡＷフィルタの中心周波数以外の伝送レートには適用できないという制約を受ける。
ＰＬＬ回路によりクロック再生回路３２を構成する場合、受信信号の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等しくなるように制御して、クロック信号を抽出する。この方法では、ＶＣＯの発振周波数レンジを広くとれば多様なデータ伝送レートに対応できるという利点がある。
【０００９】
しかし、ＶＣＯの周波数が受信信号の周波数と大きくずれている場合に、ランダムなビット列のシリアルデータ信号を想定した位相比較手段は混乱し、ＶＣＯはドリフト状態となるか、伝送レートの整数倍の周波数にロックした状態となり、正しく伝送クロック信号ＴＣＫを抽出できないことがある。
【００１０】
上述の問題に対して、受信部３０の初期化状態において、伝送する信号のレートと特定の比の周波数を持った参照クロック信号を受信部３０に与えて、ＰＬＬ回路をロックさせておく方法が取られる。しかしながら、この方法でも、送信器の伝送するシリアルデータの伝送レートが不明である場合には、参照クロック信号の周波数の設定ができないので、送信レートに関する情報を伝送する別の手段が必要になる。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、簡単な回路構成で、的確にクロックを再生できるクロック再生回路、並びに広範囲な転送レートに対応でき、再生したクロック信号が素早く送信クロックに追従でき、伝送媒体を増加する必要がないデータ伝送装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明のクロック再生回路は、切替信号の非入力時には基本クロックに同期した入力データに基づいてクロック信号を生成し、切替信号の入力時には上記基本クロックに基づいて生成された参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路とを有する。
【００１３】
また、本発明では、上記クロック生成回路は、切替信号の非入力時に作動し、生成クロック信号と入力データとの位相を比較する位相比較回路と、切替信号の入力時に作動し、上記生成クロック信号と参照クロック信号との周波数を比較する周波数比較回路と、上記位相比較回路および周波数比較回路の比較結果に応じた発振周波数で発振してクロック信号を生成し、上記位相比較回路、上記周波数比較回路および上記エラー検出回路に出力する発振制御回路とを有する。
【００１４】
また、本発明では、上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路とを有する。
【００１５】
また、本発明では、上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合であっても上記切替信号の出力を抑止する第３の回路を有する。
【００１６】
また、本発明は、伝送線を介して、送信クロック信号により設定された伝送レートで送信部から受信部に送信データを伝送し、受信部において受信信号に基づき受信用クロック信号を再生し、上記送信データを受信するデータ伝送装置であって、上記伝送線は、一対の信号線からなり、上記送信部は、上記送信データを対をなす差動信号に変換して、上記伝送線に出力し、上記伝送線を伝送された受信部からの要求信号を受けたときには、上記送信データに代えて、参照クロック信号を上記伝送線に出力する出力回路を有し、上記受信部は、切替信号の非入力時には上記送信データに基づいてクロック信号を生成し、切替信号の入力時には上記参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路とを有する。
【００１７】
また、本発明では、上記送信部の出力回路は、上記伝送線に伝送された信号に応じて、選択制御信号を発生する検出回路と、上記選択制御信号に応じて、上記送信データと上記参照クロック信号の何れかを選択する選択回路とを有する。
【００１８】
また、本発明では、上記検出回路は、上記伝送線に同相信号が伝送されていないとき、上記選択回路に上記送信データを選択して出力させ、上記伝送線に同相信号が伝送されているとき、上記選択回路に上記参照クロック信号を選択して出力させる上記選択制御信号を出力する。
【００１９】
また、本発明では、上記選択回路の出力側に、選択した信号を差動信号に変換して上記伝送線に出力する差動駆動回路を有する。
【００２０】
また、本発明では、上記受信部に、上記伝送線を伝送された差動信号に応じて、受信信号を出力する差動受信回路を有する。
【００２１】
また、本発明では、上記差動受信回路の入力端子と上記伝送線との間に、直流成分を遮断し、上記送信データの差動信号に基づく交流信号を通過させるキャパシタを有する。
【００２２】
また、本発明では、上記差動受信回路の動作点を設定するバイアス回路を有する。
【００２３】
また、本発明では、上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路を有する。
【００２４】
本発明によれば、エラー検出回路において、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異がエラーとしてとらえられ、これが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかが検出される。
そして、周波数ずれエラーの場合に切替信号がクロック生成回路に出力される。
クロック生成回路においては、切替信号の非入力時には基本クロックに同期した入力データに基づいてクロック信号が生成される。
これに対して、クロック信号と入力データとの周波数のずれによるエラーが検出され、切替信号の入力されたときには、基本クロックに基づいて生成された参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号が生成される。
【００２５】
また、本発明によれば、送信部により、送信クロック信号によって設定された伝送レートで送信データが差動信号に変換して伝送線に出力され、受信部において、受信信号に応じて、受信用クロック信号が再生され、再生されたクロック信号に応じて、伝送線からの信号が受信される。
受信部において、クロック再生回路により、受信用クロックが再生される。再生されたクロック信号の周波数と送信データ用の送信クロック信号の周波数が異なるとき、エラー検出回路において切替信号が生成され、たとえば伝送線に参照クロック信号の送信を要求する同相の要求信号が出力され、これを受けて、送信部により、参照クロック信号が伝送線に出力される。
受信部では、参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号が生成される。
そして、クロック信号の周波数が参照クロック信号の周波数に引き込まれると、通常のデータ通信が行われ、クロック生成回路では、クロック信号の位相を受信データの位相に引き込むような制御が行われる。
【００２６】
【発明の実施の形態】
図１は、本発明に係るデータ伝送装置の一実施形態を示す回路図である。
図１のデータ伝送装置は、出力回路１００を有する送信部１０Ａ、一対の信号線からなる伝送線２０Ａ、およびクロック生成回路３００およびエラー検出回路３１０を有する受信部３０Ａにより構成されている。
【００２７】
送信部１０Ａの出力回路１００は、たとえばＮＲＺデータである送信データを対をなす差動信号に変換して伝送線２０Ａに出力し、伝送線２０Ａを伝送された受信部からの要求信号を受けたときには、送信データに代えて、参照クロック信号を伝送線２０Ａに出力する。
【００２８】
出力回路１００は、具体的には、Ｄ型フリップフロップ１０１、セレクタ１０２、分周器１０３、差動ドライバ１０４、コンパレータ１０５および同相電圧検出回路１０６により構成されている。
【００２９】
フリップフロップ１０１は、クロック信号入力端子に送信部１０Ａの図示しない送信クロック発生回路からの送信クロック信号ＴＣＫが入力され、データ入力端子に図示しない並列／直列変換回路からシリアルの送信データＳＤＡＴが入力され、送信データＳＤＡＴをクロック信号ＴＣＫのタイミングで出力端子Ｑからセレクタ１０２の入力端子０に順次出力する。
【００３０】
セレクタ１０２は、選択信号端子Ｓに入力される選択制御信号Ｓ１０５のレベルに応じて、入力端子０または入力端子１の何れかに入力された信号を選択して出力する。
たとえば選択信号端子Ｓにハイレベルの選択制御信号Ｓ１０５が入力されているとき、セレクタ１０２は入力端子１に入力された参照クロック信号ＲＣＫを選択して出力する。
これに対して、選択信号端子Ｓにローレベルの選択制御信号Ｓ１０５が入力されているとき、セレクタ１０２は入力端子０に入力された送信データを選択して出力する。
【００３１】
分周器１０３は、送信クロック信号ＴＣＫをＮ（Ｎは正整数である）分周し、この分周信号を参照クロック信号ＲＣＫとして、セレクタ１０２の入力端子１に出力する。
【００３２】
差動ドライバ１０４は、セレクタ１０２の出力信号を受けて、それに応じて対をなす差動信号を発生し、一対の信号線からなる伝送線２０Ａに出力する。
【００３３】
コンパレータ１０５は、同相電圧検出回路１０６からの検出信号Ｓ１０６が所定の基準電圧Ｖref を越えたとき、ハイレベルの選択制御信号Ｓ１０５をセレクタ１０２の選択信号入力端子Ｓに出力し、それ以外のとき、ローレベルの選択制御信号１０５をセレクタ１０２の選択信号入力端子Ｓに出力する。
【００３４】
同相電圧検出回路１０６は、伝送線２０Ａに印加された同相信号を検出して、検出信号Ｓ１０６をコンパレータ１０５に出力する。
【００３５】
上述したように構成された出力回路１００においては、通常動作時に、伝送線２０Ａに差動信号のみが出力される。したがって、同相電圧検出回路１０６からは、ローレベルの検出信号Ｓ１０６が出力される。
その結果、コンパレータ１０５からローレベルの選択制御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出力される。これに応じて、セレクタ１０２により、入力端子０に入力された信号が選択される。すなわち、フリップフロップ１０１から出力されたシリアルの送信データＴＤＴがセレクタ１０２により選択され、伝送線２０Ａに出力される。
【００３６】
一方、受信部３０Ａにおいて、何らかの原因でＰＬＬ回路の同期がずれたとき、後述するように、受信部３０Ａのクロック生成回路３００により、同相信号である参照クロック信号の要求信号が発生され、伝送線２０Ａに出力される。
送信部１０Ａの出力回路１００においては、この要求信号を受けて同相電圧検出回路１０６によりハイレベルの検出信号Ｓ１０６が発生され、コンパレータ１０５に出力される。
これにより、コンパレータ１０５からハイレベルの選択制御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出力される。これに応じて、セレクタ１０２により、入力端子１に入力された信号が選択される。すなわち、分周器１０３から出力された参照クロック信号ＲＣＫがセレクタ１０２により選択され、伝送線２０Ａに出力される。
【００３７】
受信部３０Ａのクロック生成回路３００は、エラー検出回路３１０から切替信号Ｓ３１０をローレベルで受けた場合には、伝送線２０Ａを伝送された送信データに基づいてクロック信号ＬＣＫを生成し、切替信号Ｓ３１０をハイレベルで受けた場合には、伝送線２０Ａを伝送された参照クロック信号ＲＣＫに基づき、この参照クロック信号ＲＣＫの周波数にロックしたクロック信号ＬＣＫを生成する。
【００３８】
クロック生成回路３００は、具体的には、電圧制御発振器（ＶＣＯ）３０１、ループフィルタ３０２、位相比較回路３０３、差動レシーバ３０４、周波数比較回路３０５、分周器３０６、差動ドライバ３０７、および同相ドライバ３０８により構成されている。
なお、分周器３０６の分周比は、送信部１０Ａにおける分周回路１０３の分周比と同様に設定されている。また、これらの分周回路の分周比はともに１に設定することができる。すなわち、これらの分周器は省略できる。送信部１０Ａおよび受信部３０Ａにそれぞれ分周器１０３および３０６を設けることにより、参照クロック信号ＲＣＫの周波数を低減でき、受信部３０Ａの周波数比較回路３０５の動作周波数範囲を低減させることができる。
【００３９】
ＶＣＯ３０１は、ループフィルタ３０２からの発振制御信号Ｓ３０２に応じてクロック信号ＬＣＫの周波数を制御する。
ループフィルタ３０２は、位相比較回路３０３からの発振制御信号Ｓ３０３もしくは周波数比較回路３０５からの発振制御信号Ｓ３０５の高域成分、ノイズなどを除去し、低域成分のみを発振制御信号Ｓ３０２としてＶＣＯ３０１に出力する。
【００４０】
位相比較回路３０３は、差動レシーバ３０４からの受信信号Ｓ３０４とＶＣＯ３０１からのクロック信号ＬＣＫとの位相を比較し、比較結果に応じて発振制御信号Ｓ３０３を発生し、ループフィルタ３０２に出力する。
【００４１】
差動レシーバ３０４は、伝送線２０Ａより伝送されてきた差動信号を受けて受信信号Ｓ３０４を生成し、位相比較回路３０３、周波数比較回路３０５およびエラー検出回路３１０にそれぞれ出力する。
【００４２】
周波数比較回路３０５は、分周器３０６からの分周信号の周波数と伝送線２０Ａから伝送された参照クロック信号ＲＣＫの周波数とを比較して、比較結果に応じて、発振制御信号Ｓ３０５を出力する。
【００４３】
なお、位相比較回路３０３、周波数比較回路３０５、ループフィルタ３０２およびＶＣＯ３０１により、ＰＬＬ回路が構成されている。
【００４４】
このように構成されたＰＬＬ回路において、ＶＣＯ３０１により、送信部１０に用いられた送信クロック信号ＴＣＫと同じ周波数を有するクロック信号ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロック信号ＴＣＫの再生信号として、送信データの受信あるいは受信部３０Ａの同期制御に用いられる。
【００４５】
位相比較回路３０３および周波数比較回路３０５は、イネーブル機能付きであり、入力されたイネーブル信号のレベルに応じて、動作／非動作状態が設定される。ここで、位相比較回路３０３および周波数比較回路３０５はともにローイネーブルとする。
すなわち、イネーブル信号入力端子にローレベルの信号が入力されているときのみ動作し、それ以外のとき動作しない。
【００４６】
差動ドライバ３０７は、エラー検出回路３１０による切替信号Ｓ３１０を受けて、この切替信号Ｓ３１０の入力レベルに応じた位相比較回路３０３および周波数比較回路３０５の動作状態を制御するイネーブル信号ＥＮＢ１およびＥＮＢ２を生成する。
【００４７】
具体的には、エラー検出回路３１０でエラーが検出されず切替信号Ｓ３１０がローレベルで入力されたときには、それぞれローレベルのイネーブル信号ＥＮＢ１およびハイレベルのイネーブル信号ＥＮＢ２を生成する。
これにより、エラーが検出されないときには、位相比較回路３０３のみが動作状態に設定され、周波数比較回路３０５は非動作状態に設定される。
【００４８】
これに対して、初期化状態または通常受信動作時に、何らかの原因でＶＣＯ３０１により生成されたクロック信号ＬＣＫの周波数が送信部１０Ａに用いられているクロック信号ＴＣＫの周波数と大きくずれ、エラー検出回路３１０でエラーとして検出され、切替信号Ｓ３１０がハイレベルで入力されると、それぞれハイレベルのイネーブル信号ＥＮＢ１およびローレベルのイネーブル信号ＥＮＢ２を生成する。
これにより、エラーが検出されたときには、位相比較回路３０３が非動作状態に設定され、周波数比較回路３０５が動作状態に設定される。
【００４９】
同相ドライバ３０８は、エラー検出回路３１０による切替信号Ｓ３１０を受けて同相信号を発生し伝送線２０Ａに出力する。
同相ドライバ３０８は、エラー検出回路３１０による切替信号Ｓ３１０がハイレベルに保持されている間に、参照クロック信号の要求信号としての同相信号をハイレベルで伝送線２０Ａに出力する。
このとき、伝送線２０Ａを構成する一対の信号線の平均電圧がハイレベル、たとえば１Ｖに保持される。
【００５０】
エラー検出回路３１０は、クロック生成回路３００で入力ＮＲＺデータ（または参照クロック信号ＲＣＫ）に基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データ（または参照クロック信号ＲＣＫ）の差異をエラー信号とし、このエラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に切替信号Ｓ３１０をクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力する。
【００５１】
エラー検出回路３１０のエラー検出原理は、送信データであるＮＲＺ信号とＶＣＯ３０１による生成クロック信号ＬＣＫのずれは、クロック信号ＬＣＫの僅かに位相の異なる２点でサンプリングしてその差異を調べると、間欠的にエラーパルス出力が得られることによる（図２参照）。これは、通信で偶発的に生じるロックはずれ等によるエラーに比してより密に発生する。なお、図２中、＊で示す領域がエラーが発生する可能性の高い領域である。
そこで、エラー検出回路３１０は、ＮＲＺデータに基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データの差異をエラーパルス信号として生成し、生成したエラーパルス信号のパルス幅を所定時間だけ拡張してエラー密度を調べ、さらにパルスを拡張し、それでもある密度でエラーパルスがあればエラーとして検出するように構成されている。
【００５２】
エラー検出回路３１０は、具体的には、Ｄ型フリップフロップ３１１，３１２，３１３、遅延回路３１４、排他的論理和（ＥＸＯＲ）ゲート３１５、パルスストレッチャ３１６（ＰＳ１），３１７（ＰＳ２），３１８（ＰＳ３）、インバータ３１９，３２０、２入力ＯＲゲート３２１、および２入力ＡＮＤゲート３２２により構成されている。
【００５３】
Ｄ型フリップフロップ３１１は、クロック生成回路３００で生成されたクロック信号ＬＣＫをクロック入力に入力し、入力端子Ｄに差動レシーバ３０４で受信された受信信号Ｓ３０４を入力し、クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリングして送信データを再生し、出力端子Ｑから再生データＳ３１１を出力端子ＴOUT およびＥＸＯＲゲート３１５に出力する。
【００５４】
Ｄ型フリップフロップ３１２は、クロック生成回路３００で生成されたクロック信号ＬＣＫを遅延回路３１４で所定時間だけ遅延された遅延クロック信号ＤＬＣＫをクロック入力に入力し、入力端子Ｄに差動レシーバ３０４で受信された受信信号Ｓ３０４を入力し、遅延クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリングして送信データを再生し、出力端子Ｑから再生データＳ３１２をＥＸＯＲゲート３１５に出力する。
【００５５】
Ｄ型フリップフロップ３１３は、クロック生成回路３００で生成されたクロック信号ＬＣＫを遅延回路３１４で所定時間だけ遅延された遅延クロック信号ＤＬＣＫをクロック入力に入力し、入力端子ＤにＥＸＯＲゲート３１５でクロック信号ＬＣＫの位相の異なる２点においてサンプリングした再生データＳ３１１とＳ３１２との排他的論理和の結果信号Ｓ３１５を入力し、遅延クロック信号ＬＣＫで信号Ｓ３１５をサンプリングして、その結果を図３（ａ）に示すようなエラーパルス信号Ｓ３１３として出力端子Ｑからパルスストレッチャ３１６に出力する。 図３（ａ）において、▲１▼で示す領域の波形は偶発的に生じるエラーパルス、▲２▼で示す領域の波形はＶＣＯ３０１の周波数ずれで生じるエラーパルスである。
【００５６】
これらＤ型フリップフロップ３１１〜３１３、遅延回路３１４、およびＥＸＯＲ３１５によりクロック生成回路３００で入力データに基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データの差異をエラーパルス信号を生成するエラーパルス信号生成回路が構成されている。
【００５７】
パルスストレッチャ３１６は、エラーパルス信号Ｓ３１３のパルス幅をさらに第１の時間Ｔ１だけ拡張し、図３（ｂ）に示すような信号Ｓ３１６としてインバータ３１９に出力する。
このパルスストレッチャ３１６のおけるパルス拡張時間Ｔ１は、上述したようにエラー密度を調べるための時間である。
【００５８】
インバータ３１９は、パルスストレッチャ３１６の出力信号Ｓ３１６のレベルを反転させ、図３（ｃ）に示すような信号Ｓ３１９をＯＲゲート３２１に出力する。
このインバータ３１９の反転出力信号Ｓ３１９は、エラーパルス信号Ｓ３１３がパルスストレッチャ３１６で時間Ｔ１だけ拡張されているので、図３（ｃ）に示すように、▲１▼で示す領域では、エラーがまばらな箇所でパルスが立ち、▲２▼で示す領域のようにエラーが密なところではパルスが出なくなる。
なお、パルスストレッチャ３１６、インバータ３１９により第２の回路が構成される。
【００５９】
パルスストレッチャ３１７は、ＯＲゲート３２１の出力信号Ｓ３２１、すなわちインバータ３１９の出力信号Ｓ３１９またはＡＮＤゲート３２２の出力信号Ｓ３２２のパルス幅をさらに第２の時間Ｔ２だけ拡張し、図３（ｅ）に示すような信号Ｓ３１７としてインバータ３２０およびＡＮＤゲート３２２に出力する。
このパルスストレッチャ３１７の出力信号Ｓ３１７は、インバータ３１９の反転出力信号Ｓ３１９のパルス幅をさらに時間Ｔ２だけ拡張したものであることから、図３（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上続いたときにだけローレベルになる。
【００６０】
インバータ３２０は、パルスストレッチャ３１７の出力信号Ｓ３１７のレベルを反転させて図３（ｆ）に示すような切替信号Ｓ３１０を生成し、パルスストレッチャ３１８、並びにクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力する。
この切替信号Ｓ３１０がハイレベルで出力されているときに、前述したように、クロック生成回路３００においては、クロック信号ＬＣＫと入力ＮＲＺデータとの周波数ずれが生じているものとして、周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が行われる。
なお、パルスストレッチャ３１７およびインバータ３２０により第２の回路が構成される。
【００６１】
パルスストレッチャ３１８は、切替信号Ｓ３１０のパルス幅をさらに第３の時間Ｔ３だけ拡張し、図３（ｇ）に示すような信号Ｓ３１８としてＡＮＤゲート３２２に出力する。
【００６２】
ＡＮＤゲート３２２は、パルスストレッチャ３１７の出力信号Ｓ３１７とパルスストレッチャ３１８の出力信号Ｓ３１８との論理積をとりマスク信号Ｓ３２２としてＯＲゲート３２１に出力する。
【００６３】
これらパルスストレチャ３１８およびＡＮＤゲート３２２は第３の回路として以下の機能を有する。
すなわち、切替信号Ｓ３１３０がハイレベルの期間にクロック生成回路３００において行われる周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が進み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣＫの周波数に近づいていくと、エラーパルス信号Ｓ３１３は再び疎になり、パルスストレッチャ３１６の出力信号はローレベルに落ち、パルスストレッチャ３１７の出力信号はハイレベルになる。
その結果、切替信号Ｓ３１０は、ローレベルになり、クロック生成回路３００においては位相比較回路３０３を用いたループで動作し、ＶＣＯ３０１の発振周波数を入力ＮＲＺ信号に引き込む動作が行われる。
そして、この引き込む過程において生じる図３中▲３▼で示す領域のエラーパルス信号Ｓ３１３を、パルスストレチャ３１８およびＡＮＤゲート３２２で生成したマスク信号Ｓ３２２を用いて、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３１０をローレベルに保持させて位相比較回路３０３を用いたループで動作させ、ＶＣＯ３０１で生成されるクロック信号に位相を入力ＮＲＺデータの位相に引き込む動作を続行させる。
【００６４】
次に、上記構成による動作を説明する。
たとえば、伝送線２０Ａを介して送信部１０Ａと受信部３０Ａを接続したときあるいは通常のデータ伝送中にノイズ等の原因で、受信部３０Ａで生成されるクロック信号ＬＣＫの周波数が、送信部１０Ａで用いられている送信クロック信号ＴＣＫの周波数とずれたときには、当初エラー信号生成回路で生成されるエラーパルス信号Ｓ３１３は図３の▲２▼で示す領域のように密状態にある。
このエラー信号Ｓ３１３は、パルスストレッチャ３１６でそのパルス幅が時間Ｔ１だけ拡張される。その結果、パルスストレッチャ３１６からパルスではなく直流（ＤＣ）的なレベルの信号Ｓ３１６が出力される。
この信号Ｓ３１６はインバータ３１９で反転され、ローレベルの信号Ｓ３１９としてＯＲゲート３２１を介してパルスストレッチャ３１７に入力される。
【００６５】
パルスストレッチャ３１７においては、ＯＲゲート３２１の出力信号Ｓ３２１、すなわちインバータ３１９の出力信号Ｓ３１９のパルス幅がさらに時間Ｔ２だけ拡張され、図３（ｅ）に示すような信号Ｓ３１７としてインバータ３２０およびＡＮＤゲート３２２に出力される。
このパルスストレッチャ３１７の出力信号Ｓ３１７は、インバータ３１９の反転出力信号Ｓ３１９のパルス幅をさらに時間Ｔ２だけ拡張したものであることから、図３（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上続いたときにだけローレベルに切り替わる。
【００６６】
そして、インバータ３２０において、パルスストレッチャ３１７の出力信号Ｓ３１７のレベルが反転されて、ハイレベルの切替信号Ｓ３１０が生成され、パルスストレッチャ３１８、並びにクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力される。
【００６７】
差動ドライバ３０７では、エラー検出回路３１０によるハイレベルの切替信号Ｓ３１０を受けて、ハイレベルのイネーブル信号ＥＮＢ１およびローレベルのイネーブル信号ＥＮＢ２が生成され、それぞれ位相比較回路３０３および周波数比較回路３０５に供給される。
これにより、位相比較回路３０３が非動作状態に設定され、周波数比較回路３０５が動作状態に設定される。
【００６８】
また、同相ドライバ３０８では、エラー検出回路３１０による切替信号Ｓ３１０を受けて同相信号が発生され、伝送線２０Ａに出力される。
このとき、伝送線２０Ａを構成する一対の信号線の平均電圧がハイレベル、たとえば１Ｖに保持される。
【００６９】
このように伝送線２０Ａにハイレベルの同相信号が出力されていることから、送信部１０Ａの出力回路１００において、同相電圧検出回路１０６により、ハイレベルの検出信号Ｓ１０６が出力され、コンパレータ１０５によりハイレベルの選択制御信号Ｓ１０５がセレクタ１０２に出力される。
これにより、セレクタ１０２では、分周器１０３からの参照クロックＲＣＫが選択され、参照クロックＲＣＫが差動ドライバ１０４を介して、伝送線２０Ａに出力される。
【００７０】
受信部３０Ａのクロック生成回路３００において、差動レシーバ３０４により伝送線２０Ａを伝送された参照クロックＲＣＫが受信され、これに同期した受信信号Ｓ３０４が出力される。
この受信信号Ｓ３０４は、ローレベルのイネーブル信号ＥＮＢ２により動作状態に設定されている周波数比較回路３０５に入力される。
また、周波数比較回路３０５には、ＶＣＯ３０１により出力されたクロック信号ＬＣＫが分周器３０６により、Ｎ分周された分周信号が入力される。
【００７１】
周波数比較回路３０５において、受信信号Ｓ３０４と分周器３０６の分周信号の周波数が比較され、比較結果に応じて、発振制御信号Ｓ３０５が発生され、ループフィルタ３０２に出力される。ループフィルタ３０２により、周波数比較回路３０５からの発振制御信号Ｓ３０５の高域成分、ノイズなどが除去され、低域成分のみがＶＣＯ３０１に出力される。
そして、ＶＣＯ３０１において、ループフィルタ３０２からの発振制御信号に応じて、クロック信号ＬＣＫの周波数が制御される。
すなわち、クロック信号ＬＣＫと入力ＮＲＺデータ、ひいては送信部１０Ａで用いられている送信クロック信号ＴＣＫとの周波数ずれが生じているものとして、周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が行われる。
【００７２】
このように、分周回路３０６からの分周信号と参照クロックＲＣＫの周波数が一致するようにＶＣＯ３０１の発振周波数が制御されて、ＶＣＯ３０１により発生されたクロック信号ＬＣＫの周波数が送信部１０Ａに用いられている送信クロック信号ＴＣＫの周波数と徐々に一致するようになる。
【００７３】
この周波数調整されているクロック信号ＬＣＫは、エラー検出回路３１０に入力されている。
この場合、上述したように切替信号Ｓ３１０がハイレベルの期間にクロック生成回路３００において行われる周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が進み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣＫの周波数に近づいていくと、、エラー検出回路３１０で生成されるエラーパルス信号Ｓ３１３は再び疎になり、パルスストレッチャ３１６の出力信号はローレベルに落ち、パルスストレッチャ３１７の出力信号はハイレベルに切り替わる。
その結果、切替信号Ｓ３１０はローレベルになる。
【００７４】
切替信号Ｓ３１０がローレベルになったことに伴い、クロック生成回路３００の差動ドライバ３０７では、エラー検出回路３１０によるローレベルの切替信号Ｓ３１０を受けて、イネーブル信号ＥＮＢ１がローレベルに切り替えられ、およびイネーブル信号ＥＮＢ２がハイレベルに切り替えられて、それぞれ位相比較回路３０３および周波数比較回路３０５に供給される。
これにより、位相比較回路３０３が動作状態に切り替わり、周波数比較回路３０５が非動作状態に切り替わる。
【００７５】
また、同相ドライバ３０８では、ローレベルの切替信号Ｓ３１０を受けて同相信号がローレベルに切り替えられて伝送線２０Ａに出力される。
【００７６】
このように伝送線２０Ａにローレベルの同相信号が出力されていることから、送信部１０Ａの出力回路１００において、同相電圧検出回路１０６により、ローレベルの検出信号Ｓ１０６が出力され、コンパレータ１０５によりローレベルの選択制御信号Ｓ１０５がセレクタ１０２に出力される。
これにより、セレクタ１０２では、フリップフロップ１０１からの送信データであるＮＲＺデータが選択され、この送信データは差動ドライバ１０４を介して、伝送線２０Ａに出力される。
【００７７】
受信部３０Ａのクロック生成回路３００において、差動レシーバ３０４により伝送線２０Ａを伝送されたＮＲＺデータが受信され、これに同期した受信信号Ｓ１０４が出力される。
この受信信号Ｓ１０４は、ローレベルのイネーブル信号ＥＮＢ１により動作状態に設定されている位相比較回路３０３およびエラー検出回路３１０に入力される。
【００７８】
クロック生成回路３００においては位相比較回路３０３を用いたループで動作し、ＶＣＯ３０１によるクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作が行われる。
【００７９】
そして、エラー検出回路３１０では、この引き込む過程において、図３中▲３▼で示す領域のエラーパルス信号Ｓ３１３が生じ、パルスストレチャ３１８およびＡＮＤゲート３２２でマスク信号Ｓ３２２が生成され、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３１０がローレベルに保持される。
すなわち、クロック生成回路３００を、位相比較回路３０３を用いたループで強制的に動作させ、ＶＣＯ３０１で生成されたクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作が続行される。
【００８０】
そして、マスク期間中に位相比較回路３０３を用いたループでＶＣＯ３０１生成されたクロック信号ＬＣＫの位相が差動ドライバ３０４から出力されたＮＲＺデータ（受信信号Ｓ３０４）の位相とが一致するように制御が行われる。
以後、送信部１０Ａと受信部３０Ａ間の伝送線２０Ａを介した差動信号であるデータ伝送が行われる。
また、フリップフロップ３１１により、ＶＣＯ３０１により生成されたクロック信号ＬＣＫのタイミングに応じて、伝送線２０Ａから伝送されてきたデータＳＤＡＴが順次出力される。フリップフロップ３１１の出力データＳＤＡＴが図示しない直列／並列変換回路により、たとえばｎビットのデータに変換され出力される。
【００８１】
なお、通常のデータ伝送期間中にノイズ等の原因で、クロック信号ＴＣＫの周波数が送信部１０Ａで用いられている送信クロック信号ＴＣＫの周波数とずれたときには、エラーパルス信号Ｓ３１３は図３中▲２▼で示す領域のように密状態になり、上述したと同様の周波数引き込み制御が行われる。
しかし、図３中▲１▼で示す領域のように、エラー密度が疎な、いわゆる偶発的なエラーしか検出できない場合には、パルスストレッチャ３１６，３１７でパルス幅を拡張した結果である信号Ｓ３１７がローレベル期間のないＤＣ的なハイレベルな信号となることから、切替信号Ｓ３１０はローレベルのままに保持される。すなわち、偶発的なエラーは、位相比較回路３０３を用いたループで、ＶＣＯ３０１で生成されたクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作を続行させることにより解消できるものとして扱われる。
【００８２】
以上説明したように、本第１の実施形態によれば、一対の信号線からなる伝送線２０Ａと、送信データを対をなす差動信号に変換して伝送線２０Ａに出力し、伝送線を伝送された受信部３０Ａからの要求信号を受けたときには、送信データに代えて、参照クロック信号を伝送線２０Ａに出力する出力回路１００を有する送信部１０Ａと、切替信号Ｓ３１０の非入力時には送信データに基づいてクロック信号を生成し、切替信号の入力時には参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路３００と、クロック生成回路３００で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に切替信号Ｓ３１０をクロック生成回路３００に出力するエラー検出回路３１０とを有する受信部３０Ａとを設けたので、広範囲な転送レートに対応でき、ＰＬＬ回路を素早く送信クロックにロックでき、伝送媒体を増加する必要がなく、簡単な回路構成で的確にクロックを再生できる有効なクロック再生回路を実現できる。
【００８３】
第２実施形態
図４は本発明に係るデータ伝送装置の第２の実施形態を示す回路図である。
本第２の実施形態が図１に示す本発明の第１の実施形態と異なる点は、受信部３０Ａのクロック生成回路３００Ａにおける差動レシーバ３０４の入力側にバイアス回路３０９を接続するとともに、キャパシタＣ１，Ｃ２をぞれぞれ接続したことにある。
その他の構成は、第１の実施形態と同様であり、図４においては図１の回路と同様な構成部分に同様な符号を付して表記している。
【００８４】
図４に示すように、差動レシーバ３０４の同相入力端子と伝送線２０Ａの一方の信号線との間に、キャパシタＣ１が接続され、反転入力端子と伝送線２０Ａの他方の信号線との間に、キャパシタＣ２が接続されている。さらに、差動レシーバ３０４の入力端子に、バイアス回路３０９が接続されている。
バイアス回路３０９は、差動レシーバ３０４にバイアス電圧を供給し、差動レシーバ３０４の動作点を設定する。
【００８５】
通常データ伝送時に、伝送線２０Ａに送信データに応じた差動信号が高速に伝送され、データ伝送レートは、たとえば１００Ｍｂ／ｓ〜２Ｇｂ／ｓである。受信部３０Ａにおいて、クロック生成回路３００Ａにより生成されたクロック信号ＬＣＫの周波数が送信クロック信号ＴＣＫの周波数からずれているとき、送信部１０Ａに参照クロック信号ＲＣＫの伝送線２０Ａへの送信を要求する同相信号が伝送され、この同相信号が一定時間に一定のレベルに保持されている信号であり、直流信号と見なせる。
キャパシタＣ１およびＣ２により、差動レシーバ３０４と伝送線２０Ａは直流分離され、伝送線２０Ａから伝送されてきた送信データに基づく交流成分のみがキャパシタＣ１，Ｃ２を介して、差動レシーバ３０４に結合される。また、伝送線２０Ａに、同相な参照クロック要求信号が入力されているとき、キャパシタＣ１，Ｃ２により、これが遮断され、差動レシーバ３０４に入力されない。
【００８６】
このように、キャパシタＣ１およびＣ２により伝送線２０Ａの送信データに応じた差動信号のみが差動レシーバ３０４に入力され、参照クロック要求信号などの直流成分が遮断される。たとえば長い伝送線２０Ａを用いてデータを伝送する場合、送信部１０Ａと受信部３０Ａは、それぞれ独立した電源により駆動されるが、受信部３０Ａの差動レシーバ３０４は、バイアス回路３０９により、差動レシーバ３０４に与えられた電源電圧に応じた最適な動作点にバイアスされる。
【００８７】
以上説明したように、本第２の実施形態によれば、受信部３０Ａにおいて、差動レシーバ３０４の入力端子と伝送線２０Ａとの間に、交流結合用キャパシタＣ１，Ｃ２を設けて、送信データに基づく高速な差動信号のみが差動レシーバ３０４に入力され、直流成分が遮断されるので、送信部１０Ａおよび受信部３０Ａは別々の電源により駆動され、差動レシーバ３０４はバイアス回路３０９により、最適な動作点を設定できる。
【００８８】
なお、以上説明した第１、第２の実施形態において、受信部のクロック生成回路３００，３００Ａにある周波数比較回路３０５に代えて、周波数位相比較回路を用いてもよい。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、簡単な回路構成で、的確にクロックを再生できるクロック再生回路を実現できる。
また、広範囲な転送レートに対応でき、再生したクロック信号が素早く送信クロックに追従でき、伝送媒体を増加する必要がないデータ伝送装置を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るデータ伝送装置の第１の実施形態を示す回路図である。
【図２】本発明に係るエラー検出回路のエラー検出原理を説明するための図である。
【図３】図１の受信部におけるエラー検出回路の各部の動作を説明するためのタイミングチャートである。
【図４】本発明に係るデータ伝送装置の第２の実施形態を示す回路図である。
【図５】一般的なシリアルデータ伝送装置の構成を示す回路図である。
【符号の説明】
１０Ａ…送信部、２０Ａ…伝送線、３０Ａ…受信部、１００…送信部の出力回路、１０１…フリップフロップ、１０２…セレクタ、１０３…分周器、１０４…差動ドライバ、１０５…コンパレータ、１０６…同相電圧検出回路、３００，３００Ａ…クロック生成回路、３０１…電圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３０３…位相比較回路、３０４…差動レシーバ、３０５…周波数比較回路、３０６…分周器、３０７…差動ドライバ、３０８…同相ドライバ、３０９…バイアス回路、３１０…エラー検出回路、３１１〜３１３…Ｄ型フリップフロップ、３１４…遅延回路、３１５…排他的論理和（ＥＸＯＲ）ゲート、３１６〜３１８…パルスストレッチャ、３１９，３２０…インバータ、３２１…２入力ＯＲゲート、３２２…２入力ＡＮＤゲート。
【発明の属する技術分野】
本発明は、シリアルデータを高速に伝送するシリアルデータ伝送装置等に適用できるクロック再生回路およびデータ伝送装置に関するものである。
【０００２】
【従来の技術】
シリアルデータ伝送は、一本もしくは一対の伝送媒体で信号を伝送することができるので、省スペース性に優れ、また、多芯の信号伝送線で信号を伝送するときに生じるデータ間のスキュー（タイミングずれ）の問題がないので、長距離のデータ伝送に適している。
【０００３】
図５は、一般的なシリアルデータ伝送装置の構成を示している。図示のデータ伝送装置は、送信部１０、伝送線２０および受信部３０により構成されている。さらに、送信部１０は、並列／直列変換回路１１と送信クロック生成回路１２からなり、受信部３０は、直列／並列変換回路３１と、クロック再生回路３２からなる。
また、伝送線２０は、一対の信号線、たとえば遮蔽より線（ＳＴＰ: Shielded Twisted Pair ）または非遮蔽より線( ＵＴＰ: Unshielded Twisted Pair ）などにより構成されている。
【０００４】
データ伝送時、送信部１０に入力された、たとえばｎビットの送信データが並列／直列変換回路１１により、送信クロック信号ＴＣＫに同期して、直列データに変換され、伝送線２０に出力される。
送信クロック生成回路１２は、たとえばＰＬＬ回路により構成され、同期クロック信号ＣＬＫを受けて、それに応じて、送信クロック信号ＴＣＫを生成して、並列／直列変換回路１１に出力する。
【０００５】
受信部３０において、伝送線２０により伝送されてきた直列データを受けて、直列／並列変換回路３１により、ｎビットのデータに変換して、出力する。
クロック再生回路３２は、たとえばＰＬＬ回路により構成され、伝送線２０の伝送データに基づき送信クロック信号ＴＣＫと同じ周波数を有する受信用クロック信号ＬＣＫを再生して、直列／並列変換回路に供給する。
【０００６】
上述したデータ伝送装置により、送信データを、たとえば一対の伝送線路により高速に伝送でき、伝送線の省スペース性が優れている。また、データの歪みが少なく、長距離のデータ伝送を実現できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のデータ伝送装置は、送信部１０から送信したデータを正確に受信するため、受信部３０に、送信データ自体からクロック信号を抽出する回路、すなわちクロック再生回路３２が必須であるという問題がある。
【０００８】
クロック再生回路３２は、高いＱ値を有するバンドパスフィルタあるいはＰＬＬ回路によって構成できる。
バンドパスフィルタによりクロック再生回路３２を構成する場合、受信信号の微分波形をＳＡＷ（Surface Acoustic Wave : 表面弾性波）フィルタなどで濾波して、クロック信号を抽出する方法が代表的である。この方法では、ＳＡＷフィルタの中心周波数以外の伝送レートには適用できないという制約を受ける。
ＰＬＬ回路によりクロック再生回路３２を構成する場合、受信信号の位相と電圧制御発振器（ＶＣＯ）の出力の位相とを等しくなるように制御して、クロック信号を抽出する。この方法では、ＶＣＯの発振周波数レンジを広くとれば多様なデータ伝送レートに対応できるという利点がある。
【０００９】
しかし、ＶＣＯの周波数が受信信号の周波数と大きくずれている場合に、ランダムなビット列のシリアルデータ信号を想定した位相比較手段は混乱し、ＶＣＯはドリフト状態となるか、伝送レートの整数倍の周波数にロックした状態となり、正しく伝送クロック信号ＴＣＫを抽出できないことがある。
【００１０】
上述の問題に対して、受信部３０の初期化状態において、伝送する信号のレートと特定の比の周波数を持った参照クロック信号を受信部３０に与えて、ＰＬＬ回路をロックさせておく方法が取られる。しかしながら、この方法でも、送信器の伝送するシリアルデータの伝送レートが不明である場合には、参照クロック信号の周波数の設定ができないので、送信レートに関する情報を伝送する別の手段が必要になる。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、簡単な回路構成で、的確にクロックを再生できるクロック再生回路、並びに広範囲な転送レートに対応でき、再生したクロック信号が素早く送信クロックに追従でき、伝送媒体を増加する必要がないデータ伝送装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明のクロック再生回路は、切替信号の非入力時には基本クロックに同期した入力データに基づいてクロック信号を生成し、切替信号の入力時には上記基本クロックに基づいて生成された参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路とを有する。
【００１３】
また、本発明では、上記クロック生成回路は、切替信号の非入力時に作動し、生成クロック信号と入力データとの位相を比較する位相比較回路と、切替信号の入力時に作動し、上記生成クロック信号と参照クロック信号との周波数を比較する周波数比較回路と、上記位相比較回路および周波数比較回路の比較結果に応じた発振周波数で発振してクロック信号を生成し、上記位相比較回路、上記周波数比較回路および上記エラー検出回路に出力する発振制御回路とを有する。
【００１４】
また、本発明では、上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路とを有する。
【００１５】
また、本発明では、上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合であっても上記切替信号の出力を抑止する第３の回路を有する。
【００１６】
また、本発明は、伝送線を介して、送信クロック信号により設定された伝送レートで送信部から受信部に送信データを伝送し、受信部において受信信号に基づき受信用クロック信号を再生し、上記送信データを受信するデータ伝送装置であって、上記伝送線は、一対の信号線からなり、上記送信部は、上記送信データを対をなす差動信号に変換して、上記伝送線に出力し、上記伝送線を伝送された受信部からの要求信号を受けたときには、上記送信データに代えて、参照クロック信号を上記伝送線に出力する出力回路を有し、上記受信部は、切替信号の非入力時には上記送信データに基づいてクロック信号を生成し、切替信号の入力時には上記参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路とを有する。
【００１７】
また、本発明では、上記送信部の出力回路は、上記伝送線に伝送された信号に応じて、選択制御信号を発生する検出回路と、上記選択制御信号に応じて、上記送信データと上記参照クロック信号の何れかを選択する選択回路とを有する。
【００１８】
また、本発明では、上記検出回路は、上記伝送線に同相信号が伝送されていないとき、上記選択回路に上記送信データを選択して出力させ、上記伝送線に同相信号が伝送されているとき、上記選択回路に上記参照クロック信号を選択して出力させる上記選択制御信号を出力する。
【００１９】
また、本発明では、上記選択回路の出力側に、選択した信号を差動信号に変換して上記伝送線に出力する差動駆動回路を有する。
【００２０】
また、本発明では、上記受信部に、上記伝送線を伝送された差動信号に応じて、受信信号を出力する差動受信回路を有する。
【００２１】
また、本発明では、上記差動受信回路の入力端子と上記伝送線との間に、直流成分を遮断し、上記送信データの差動信号に基づく交流信号を通過させるキャパシタを有する。
【００２２】
また、本発明では、上記差動受信回路の動作点を設定するバイアス回路を有する。
【００２３】
また、本発明では、上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路を有する。
【００２４】
本発明によれば、エラー検出回路において、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異がエラーとしてとらえられ、これが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかが検出される。
そして、周波数ずれエラーの場合に切替信号がクロック生成回路に出力される。
クロック生成回路においては、切替信号の非入力時には基本クロックに同期した入力データに基づいてクロック信号が生成される。
これに対して、クロック信号と入力データとの周波数のずれによるエラーが検出され、切替信号の入力されたときには、基本クロックに基づいて生成された参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号が生成される。
【００２５】
また、本発明によれば、送信部により、送信クロック信号によって設定された伝送レートで送信データが差動信号に変換して伝送線に出力され、受信部において、受信信号に応じて、受信用クロック信号が再生され、再生されたクロック信号に応じて、伝送線からの信号が受信される。
受信部において、クロック再生回路により、受信用クロックが再生される。再生されたクロック信号の周波数と送信データ用の送信クロック信号の周波数が異なるとき、エラー検出回路において切替信号が生成され、たとえば伝送線に参照クロック信号の送信を要求する同相の要求信号が出力され、これを受けて、送信部により、参照クロック信号が伝送線に出力される。
受信部では、参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号が生成される。
そして、クロック信号の周波数が参照クロック信号の周波数に引き込まれると、通常のデータ通信が行われ、クロック生成回路では、クロック信号の位相を受信データの位相に引き込むような制御が行われる。
【００２６】
【発明の実施の形態】
図１は、本発明に係るデータ伝送装置の一実施形態を示す回路図である。
図１のデータ伝送装置は、出力回路１００を有する送信部１０Ａ、一対の信号線からなる伝送線２０Ａ、およびクロック生成回路３００およびエラー検出回路３１０を有する受信部３０Ａにより構成されている。
【００２７】
送信部１０Ａの出力回路１００は、たとえばＮＲＺデータである送信データを対をなす差動信号に変換して伝送線２０Ａに出力し、伝送線２０Ａを伝送された受信部からの要求信号を受けたときには、送信データに代えて、参照クロック信号を伝送線２０Ａに出力する。
【００２８】
出力回路１００は、具体的には、Ｄ型フリップフロップ１０１、セレクタ１０２、分周器１０３、差動ドライバ１０４、コンパレータ１０５および同相電圧検出回路１０６により構成されている。
【００２９】
フリップフロップ１０１は、クロック信号入力端子に送信部１０Ａの図示しない送信クロック発生回路からの送信クロック信号ＴＣＫが入力され、データ入力端子に図示しない並列／直列変換回路からシリアルの送信データＳＤＡＴが入力され、送信データＳＤＡＴをクロック信号ＴＣＫのタイミングで出力端子Ｑからセレクタ１０２の入力端子０に順次出力する。
【００３０】
セレクタ１０２は、選択信号端子Ｓに入力される選択制御信号Ｓ１０５のレベルに応じて、入力端子０または入力端子１の何れかに入力された信号を選択して出力する。
たとえば選択信号端子Ｓにハイレベルの選択制御信号Ｓ１０５が入力されているとき、セレクタ１０２は入力端子１に入力された参照クロック信号ＲＣＫを選択して出力する。
これに対して、選択信号端子Ｓにローレベルの選択制御信号Ｓ１０５が入力されているとき、セレクタ１０２は入力端子０に入力された送信データを選択して出力する。
【００３１】
分周器１０３は、送信クロック信号ＴＣＫをＮ（Ｎは正整数である）分周し、この分周信号を参照クロック信号ＲＣＫとして、セレクタ１０２の入力端子１に出力する。
【００３２】
差動ドライバ１０４は、セレクタ１０２の出力信号を受けて、それに応じて対をなす差動信号を発生し、一対の信号線からなる伝送線２０Ａに出力する。
【００３３】
コンパレータ１０５は、同相電圧検出回路１０６からの検出信号Ｓ１０６が所定の基準電圧Ｖref を越えたとき、ハイレベルの選択制御信号Ｓ１０５をセレクタ１０２の選択信号入力端子Ｓに出力し、それ以外のとき、ローレベルの選択制御信号１０５をセレクタ１０２の選択信号入力端子Ｓに出力する。
【００３４】
同相電圧検出回路１０６は、伝送線２０Ａに印加された同相信号を検出して、検出信号Ｓ１０６をコンパレータ１０５に出力する。
【００３５】
上述したように構成された出力回路１００においては、通常動作時に、伝送線２０Ａに差動信号のみが出力される。したがって、同相電圧検出回路１０６からは、ローレベルの検出信号Ｓ１０６が出力される。
その結果、コンパレータ１０５からローレベルの選択制御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出力される。これに応じて、セレクタ１０２により、入力端子０に入力された信号が選択される。すなわち、フリップフロップ１０１から出力されたシリアルの送信データＴＤＴがセレクタ１０２により選択され、伝送線２０Ａに出力される。
【００３６】
一方、受信部３０Ａにおいて、何らかの原因でＰＬＬ回路の同期がずれたとき、後述するように、受信部３０Ａのクロック生成回路３００により、同相信号である参照クロック信号の要求信号が発生され、伝送線２０Ａに出力される。
送信部１０Ａの出力回路１００においては、この要求信号を受けて同相電圧検出回路１０６によりハイレベルの検出信号Ｓ１０６が発生され、コンパレータ１０５に出力される。
これにより、コンパレータ１０５からハイレベルの選択制御信号Ｓ１０５がセレクタ１０２の選択信号端子Ｓに出力される。これに応じて、セレクタ１０２により、入力端子１に入力された信号が選択される。すなわち、分周器１０３から出力された参照クロック信号ＲＣＫがセレクタ１０２により選択され、伝送線２０Ａに出力される。
【００３７】
受信部３０Ａのクロック生成回路３００は、エラー検出回路３１０から切替信号Ｓ３１０をローレベルで受けた場合には、伝送線２０Ａを伝送された送信データに基づいてクロック信号ＬＣＫを生成し、切替信号Ｓ３１０をハイレベルで受けた場合には、伝送線２０Ａを伝送された参照クロック信号ＲＣＫに基づき、この参照クロック信号ＲＣＫの周波数にロックしたクロック信号ＬＣＫを生成する。
【００３８】
クロック生成回路３００は、具体的には、電圧制御発振器（ＶＣＯ）３０１、ループフィルタ３０２、位相比較回路３０３、差動レシーバ３０４、周波数比較回路３０５、分周器３０６、差動ドライバ３０７、および同相ドライバ３０８により構成されている。
なお、分周器３０６の分周比は、送信部１０Ａにおける分周回路１０３の分周比と同様に設定されている。また、これらの分周回路の分周比はともに１に設定することができる。すなわち、これらの分周器は省略できる。送信部１０Ａおよび受信部３０Ａにそれぞれ分周器１０３および３０６を設けることにより、参照クロック信号ＲＣＫの周波数を低減でき、受信部３０Ａの周波数比較回路３０５の動作周波数範囲を低減させることができる。
【００３９】
ＶＣＯ３０１は、ループフィルタ３０２からの発振制御信号Ｓ３０２に応じてクロック信号ＬＣＫの周波数を制御する。
ループフィルタ３０２は、位相比較回路３０３からの発振制御信号Ｓ３０３もしくは周波数比較回路３０５からの発振制御信号Ｓ３０５の高域成分、ノイズなどを除去し、低域成分のみを発振制御信号Ｓ３０２としてＶＣＯ３０１に出力する。
【００４０】
位相比較回路３０３は、差動レシーバ３０４からの受信信号Ｓ３０４とＶＣＯ３０１からのクロック信号ＬＣＫとの位相を比較し、比較結果に応じて発振制御信号Ｓ３０３を発生し、ループフィルタ３０２に出力する。
【００４１】
差動レシーバ３０４は、伝送線２０Ａより伝送されてきた差動信号を受けて受信信号Ｓ３０４を生成し、位相比較回路３０３、周波数比較回路３０５およびエラー検出回路３１０にそれぞれ出力する。
【００４２】
周波数比較回路３０５は、分周器３０６からの分周信号の周波数と伝送線２０Ａから伝送された参照クロック信号ＲＣＫの周波数とを比較して、比較結果に応じて、発振制御信号Ｓ３０５を出力する。
【００４３】
なお、位相比較回路３０３、周波数比較回路３０５、ループフィルタ３０２およびＶＣＯ３０１により、ＰＬＬ回路が構成されている。
【００４４】
このように構成されたＰＬＬ回路において、ＶＣＯ３０１により、送信部１０に用いられた送信クロック信号ＴＣＫと同じ周波数を有するクロック信号ＬＣＫが得られる。クロック信号ＬＣＫは、送信クロック信号ＴＣＫの再生信号として、送信データの受信あるいは受信部３０Ａの同期制御に用いられる。
【００４５】
位相比較回路３０３および周波数比較回路３０５は、イネーブル機能付きであり、入力されたイネーブル信号のレベルに応じて、動作／非動作状態が設定される。ここで、位相比較回路３０３および周波数比較回路３０５はともにローイネーブルとする。
すなわち、イネーブル信号入力端子にローレベルの信号が入力されているときのみ動作し、それ以外のとき動作しない。
【００４６】
差動ドライバ３０７は、エラー検出回路３１０による切替信号Ｓ３１０を受けて、この切替信号Ｓ３１０の入力レベルに応じた位相比較回路３０３および周波数比較回路３０５の動作状態を制御するイネーブル信号ＥＮＢ１およびＥＮＢ２を生成する。
【００４７】
具体的には、エラー検出回路３１０でエラーが検出されず切替信号Ｓ３１０がローレベルで入力されたときには、それぞれローレベルのイネーブル信号ＥＮＢ１およびハイレベルのイネーブル信号ＥＮＢ２を生成する。
これにより、エラーが検出されないときには、位相比較回路３０３のみが動作状態に設定され、周波数比較回路３０５は非動作状態に設定される。
【００４８】
これに対して、初期化状態または通常受信動作時に、何らかの原因でＶＣＯ３０１により生成されたクロック信号ＬＣＫの周波数が送信部１０Ａに用いられているクロック信号ＴＣＫの周波数と大きくずれ、エラー検出回路３１０でエラーとして検出され、切替信号Ｓ３１０がハイレベルで入力されると、それぞれハイレベルのイネーブル信号ＥＮＢ１およびローレベルのイネーブル信号ＥＮＢ２を生成する。
これにより、エラーが検出されたときには、位相比較回路３０３が非動作状態に設定され、周波数比較回路３０５が動作状態に設定される。
【００４９】
同相ドライバ３０８は、エラー検出回路３１０による切替信号Ｓ３１０を受けて同相信号を発生し伝送線２０Ａに出力する。
同相ドライバ３０８は、エラー検出回路３１０による切替信号Ｓ３１０がハイレベルに保持されている間に、参照クロック信号の要求信号としての同相信号をハイレベルで伝送線２０Ａに出力する。
このとき、伝送線２０Ａを構成する一対の信号線の平均電圧がハイレベル、たとえば１Ｖに保持される。
【００５０】
エラー検出回路３１０は、クロック生成回路３００で入力ＮＲＺデータ（または参照クロック信号ＲＣＫ）に基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データ（または参照クロック信号ＲＣＫ）の差異をエラー信号とし、このエラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に切替信号Ｓ３１０をクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力する。
【００５１】
エラー検出回路３１０のエラー検出原理は、送信データであるＮＲＺ信号とＶＣＯ３０１による生成クロック信号ＬＣＫのずれは、クロック信号ＬＣＫの僅かに位相の異なる２点でサンプリングしてその差異を調べると、間欠的にエラーパルス出力が得られることによる（図２参照）。これは、通信で偶発的に生じるロックはずれ等によるエラーに比してより密に発生する。なお、図２中、＊で示す領域がエラーが発生する可能性の高い領域である。
そこで、エラー検出回路３１０は、ＮＲＺデータに基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データの差異をエラーパルス信号として生成し、生成したエラーパルス信号のパルス幅を所定時間だけ拡張してエラー密度を調べ、さらにパルスを拡張し、それでもある密度でエラーパルスがあればエラーとして検出するように構成されている。
【００５２】
エラー検出回路３１０は、具体的には、Ｄ型フリップフロップ３１１，３１２，３１３、遅延回路３１４、排他的論理和（ＥＸＯＲ）ゲート３１５、パルスストレッチャ３１６（ＰＳ１），３１７（ＰＳ２），３１８（ＰＳ３）、インバータ３１９，３２０、２入力ＯＲゲート３２１、および２入力ＡＮＤゲート３２２により構成されている。
【００５３】
Ｄ型フリップフロップ３１１は、クロック生成回路３００で生成されたクロック信号ＬＣＫをクロック入力に入力し、入力端子Ｄに差動レシーバ３０４で受信された受信信号Ｓ３０４を入力し、クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリングして送信データを再生し、出力端子Ｑから再生データＳ３１１を出力端子ＴOUT およびＥＸＯＲゲート３１５に出力する。
【００５４】
Ｄ型フリップフロップ３１２は、クロック生成回路３００で生成されたクロック信号ＬＣＫを遅延回路３１４で所定時間だけ遅延された遅延クロック信号ＤＬＣＫをクロック入力に入力し、入力端子Ｄに差動レシーバ３０４で受信された受信信号Ｓ３０４を入力し、遅延クロック信号ＬＣＫで受信信号Ｓ３０４をサンプリングして送信データを再生し、出力端子Ｑから再生データＳ３１２をＥＸＯＲゲート３１５に出力する。
【００５５】
Ｄ型フリップフロップ３１３は、クロック生成回路３００で生成されたクロック信号ＬＣＫを遅延回路３１４で所定時間だけ遅延された遅延クロック信号ＤＬＣＫをクロック入力に入力し、入力端子ＤにＥＸＯＲゲート３１５でクロック信号ＬＣＫの位相の異なる２点においてサンプリングした再生データＳ３１１とＳ３１２との排他的論理和の結果信号Ｓ３１５を入力し、遅延クロック信号ＬＣＫで信号Ｓ３１５をサンプリングして、その結果を図３（ａ）に示すようなエラーパルス信号Ｓ３１３として出力端子Ｑからパルスストレッチャ３１６に出力する。 図３（ａ）において、▲１▼で示す領域の波形は偶発的に生じるエラーパルス、▲２▼で示す領域の波形はＶＣＯ３０１の周波数ずれで生じるエラーパルスである。
【００５６】
これらＤ型フリップフロップ３１１〜３１３、遅延回路３１４、およびＥＸＯＲ３１５によりクロック生成回路３００で入力データに基づいて生成されたクロック信号ＬＣＫの位相の異なる２点においてサンプリングした入力データの差異をエラーパルス信号を生成するエラーパルス信号生成回路が構成されている。
【００５７】
パルスストレッチャ３１６は、エラーパルス信号Ｓ３１３のパルス幅をさらに第１の時間Ｔ１だけ拡張し、図３（ｂ）に示すような信号Ｓ３１６としてインバータ３１９に出力する。
このパルスストレッチャ３１６のおけるパルス拡張時間Ｔ１は、上述したようにエラー密度を調べるための時間である。
【００５８】
インバータ３１９は、パルスストレッチャ３１６の出力信号Ｓ３１６のレベルを反転させ、図３（ｃ）に示すような信号Ｓ３１９をＯＲゲート３２１に出力する。
このインバータ３１９の反転出力信号Ｓ３１９は、エラーパルス信号Ｓ３１３がパルスストレッチャ３１６で時間Ｔ１だけ拡張されているので、図３（ｃ）に示すように、▲１▼で示す領域では、エラーがまばらな箇所でパルスが立ち、▲２▼で示す領域のようにエラーが密なところではパルスが出なくなる。
なお、パルスストレッチャ３１６、インバータ３１９により第２の回路が構成される。
【００５９】
パルスストレッチャ３１７は、ＯＲゲート３２１の出力信号Ｓ３２１、すなわちインバータ３１９の出力信号Ｓ３１９またはＡＮＤゲート３２２の出力信号Ｓ３２２のパルス幅をさらに第２の時間Ｔ２だけ拡張し、図３（ｅ）に示すような信号Ｓ３１７としてインバータ３２０およびＡＮＤゲート３２２に出力する。
このパルスストレッチャ３１７の出力信号Ｓ３１７は、インバータ３１９の反転出力信号Ｓ３１９のパルス幅をさらに時間Ｔ２だけ拡張したものであることから、図３（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上続いたときにだけローレベルになる。
【００６０】
インバータ３２０は、パルスストレッチャ３１７の出力信号Ｓ３１７のレベルを反転させて図３（ｆ）に示すような切替信号Ｓ３１０を生成し、パルスストレッチャ３１８、並びにクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力する。
この切替信号Ｓ３１０がハイレベルで出力されているときに、前述したように、クロック生成回路３００においては、クロック信号ＬＣＫと入力ＮＲＺデータとの周波数ずれが生じているものとして、周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が行われる。
なお、パルスストレッチャ３１７およびインバータ３２０により第２の回路が構成される。
【００６１】
パルスストレッチャ３１８は、切替信号Ｓ３１０のパルス幅をさらに第３の時間Ｔ３だけ拡張し、図３（ｇ）に示すような信号Ｓ３１８としてＡＮＤゲート３２２に出力する。
【００６２】
ＡＮＤゲート３２２は、パルスストレッチャ３１７の出力信号Ｓ３１７とパルスストレッチャ３１８の出力信号Ｓ３１８との論理積をとりマスク信号Ｓ３２２としてＯＲゲート３２１に出力する。
【００６３】
これらパルスストレチャ３１８およびＡＮＤゲート３２２は第３の回路として以下の機能を有する。
すなわち、切替信号Ｓ３１３０がハイレベルの期間にクロック生成回路３００において行われる周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が進み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣＫの周波数に近づいていくと、エラーパルス信号Ｓ３１３は再び疎になり、パルスストレッチャ３１６の出力信号はローレベルに落ち、パルスストレッチャ３１７の出力信号はハイレベルになる。
その結果、切替信号Ｓ３１０は、ローレベルになり、クロック生成回路３００においては位相比較回路３０３を用いたループで動作し、ＶＣＯ３０１の発振周波数を入力ＮＲＺ信号に引き込む動作が行われる。
そして、この引き込む過程において生じる図３中▲３▼で示す領域のエラーパルス信号Ｓ３１３を、パルスストレチャ３１８およびＡＮＤゲート３２２で生成したマスク信号Ｓ３２２を用いて、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３１０をローレベルに保持させて位相比較回路３０３を用いたループで動作させ、ＶＣＯ３０１で生成されるクロック信号に位相を入力ＮＲＺデータの位相に引き込む動作を続行させる。
【００６４】
次に、上記構成による動作を説明する。
たとえば、伝送線２０Ａを介して送信部１０Ａと受信部３０Ａを接続したときあるいは通常のデータ伝送中にノイズ等の原因で、受信部３０Ａで生成されるクロック信号ＬＣＫの周波数が、送信部１０Ａで用いられている送信クロック信号ＴＣＫの周波数とずれたときには、当初エラー信号生成回路で生成されるエラーパルス信号Ｓ３１３は図３の▲２▼で示す領域のように密状態にある。
このエラー信号Ｓ３１３は、パルスストレッチャ３１６でそのパルス幅が時間Ｔ１だけ拡張される。その結果、パルスストレッチャ３１６からパルスではなく直流（ＤＣ）的なレベルの信号Ｓ３１６が出力される。
この信号Ｓ３１６はインバータ３１９で反転され、ローレベルの信号Ｓ３１９としてＯＲゲート３２１を介してパルスストレッチャ３１７に入力される。
【００６５】
パルスストレッチャ３１７においては、ＯＲゲート３２１の出力信号Ｓ３２１、すなわちインバータ３１９の出力信号Ｓ３１９のパルス幅がさらに時間Ｔ２だけ拡張され、図３（ｅ）に示すような信号Ｓ３１７としてインバータ３２０およびＡＮＤゲート３２２に出力される。
このパルスストレッチャ３１７の出力信号Ｓ３１７は、インバータ３１９の反転出力信号Ｓ３１９のパルス幅をさらに時間Ｔ２だけ拡張したものであることから、図３（ｅ）に示すように、エラーが密な部分が時間Ｔ２以上続いたときにだけローレベルに切り替わる。
【００６６】
そして、インバータ３２０において、パルスストレッチャ３１７の出力信号Ｓ３１７のレベルが反転されて、ハイレベルの切替信号Ｓ３１０が生成され、パルスストレッチャ３１８、並びにクロック生成回路３００の差動ドライバ３０７および同相ドライバ３０８に出力される。
【００６７】
差動ドライバ３０７では、エラー検出回路３１０によるハイレベルの切替信号Ｓ３１０を受けて、ハイレベルのイネーブル信号ＥＮＢ１およびローレベルのイネーブル信号ＥＮＢ２が生成され、それぞれ位相比較回路３０３および周波数比較回路３０５に供給される。
これにより、位相比較回路３０３が非動作状態に設定され、周波数比較回路３０５が動作状態に設定される。
【００６８】
また、同相ドライバ３０８では、エラー検出回路３１０による切替信号Ｓ３１０を受けて同相信号が発生され、伝送線２０Ａに出力される。
このとき、伝送線２０Ａを構成する一対の信号線の平均電圧がハイレベル、たとえば１Ｖに保持される。
【００６９】
このように伝送線２０Ａにハイレベルの同相信号が出力されていることから、送信部１０Ａの出力回路１００において、同相電圧検出回路１０６により、ハイレベルの検出信号Ｓ１０６が出力され、コンパレータ１０５によりハイレベルの選択制御信号Ｓ１０５がセレクタ１０２に出力される。
これにより、セレクタ１０２では、分周器１０３からの参照クロックＲＣＫが選択され、参照クロックＲＣＫが差動ドライバ１０４を介して、伝送線２０Ａに出力される。
【００７０】
受信部３０Ａのクロック生成回路３００において、差動レシーバ３０４により伝送線２０Ａを伝送された参照クロックＲＣＫが受信され、これに同期した受信信号Ｓ３０４が出力される。
この受信信号Ｓ３０４は、ローレベルのイネーブル信号ＥＮＢ２により動作状態に設定されている周波数比較回路３０５に入力される。
また、周波数比較回路３０５には、ＶＣＯ３０１により出力されたクロック信号ＬＣＫが分周器３０６により、Ｎ分周された分周信号が入力される。
【００７１】
周波数比較回路３０５において、受信信号Ｓ３０４と分周器３０６の分周信号の周波数が比較され、比較結果に応じて、発振制御信号Ｓ３０５が発生され、ループフィルタ３０２に出力される。ループフィルタ３０２により、周波数比較回路３０５からの発振制御信号Ｓ３０５の高域成分、ノイズなどが除去され、低域成分のみがＶＣＯ３０１に出力される。
そして、ＶＣＯ３０１において、ループフィルタ３０２からの発振制御信号に応じて、クロック信号ＬＣＫの周波数が制御される。
すなわち、クロック信号ＬＣＫと入力ＮＲＺデータ、ひいては送信部１０Ａで用いられている送信クロック信号ＴＣＫとの周波数ずれが生じているものとして、周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が行われる。
【００７２】
このように、分周回路３０６からの分周信号と参照クロックＲＣＫの周波数が一致するようにＶＣＯ３０１の発振周波数が制御されて、ＶＣＯ３０１により発生されたクロック信号ＬＣＫの周波数が送信部１０Ａに用いられている送信クロック信号ＴＣＫの周波数と徐々に一致するようになる。
【００７３】
この周波数調整されているクロック信号ＬＣＫは、エラー検出回路３１０に入力されている。
この場合、上述したように切替信号Ｓ３１０がハイレベルの期間にクロック生成回路３００において行われる周波数比較回路３０５を用いたループでＶＣＯ３０１の発振周波数を参照クロック信号ＲＣＫの周波数に引き込む動作が進み、ＶＣＯ３０１の発振周波数が参照クロック信号ＲＣＫの周波数に近づいていくと、、エラー検出回路３１０で生成されるエラーパルス信号Ｓ３１３は再び疎になり、パルスストレッチャ３１６の出力信号はローレベルに落ち、パルスストレッチャ３１７の出力信号はハイレベルに切り替わる。
その結果、切替信号Ｓ３１０はローレベルになる。
【００７４】
切替信号Ｓ３１０がローレベルになったことに伴い、クロック生成回路３００の差動ドライバ３０７では、エラー検出回路３１０によるローレベルの切替信号Ｓ３１０を受けて、イネーブル信号ＥＮＢ１がローレベルに切り替えられ、およびイネーブル信号ＥＮＢ２がハイレベルに切り替えられて、それぞれ位相比較回路３０３および周波数比較回路３０５に供給される。
これにより、位相比較回路３０３が動作状態に切り替わり、周波数比較回路３０５が非動作状態に切り替わる。
【００７５】
また、同相ドライバ３０８では、ローレベルの切替信号Ｓ３１０を受けて同相信号がローレベルに切り替えられて伝送線２０Ａに出力される。
【００７６】
このように伝送線２０Ａにローレベルの同相信号が出力されていることから、送信部１０Ａの出力回路１００において、同相電圧検出回路１０６により、ローレベルの検出信号Ｓ１０６が出力され、コンパレータ１０５によりローレベルの選択制御信号Ｓ１０５がセレクタ１０２に出力される。
これにより、セレクタ１０２では、フリップフロップ１０１からの送信データであるＮＲＺデータが選択され、この送信データは差動ドライバ１０４を介して、伝送線２０Ａに出力される。
【００７７】
受信部３０Ａのクロック生成回路３００において、差動レシーバ３０４により伝送線２０Ａを伝送されたＮＲＺデータが受信され、これに同期した受信信号Ｓ１０４が出力される。
この受信信号Ｓ１０４は、ローレベルのイネーブル信号ＥＮＢ１により動作状態に設定されている位相比較回路３０３およびエラー検出回路３１０に入力される。
【００７８】
クロック生成回路３００においては位相比較回路３０３を用いたループで動作し、ＶＣＯ３０１によるクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作が行われる。
【００７９】
そして、エラー検出回路３１０では、この引き込む過程において、図３中▲３▼で示す領域のエラーパルス信号Ｓ３１３が生じ、パルスストレチャ３１８およびＡＮＤゲート３２２でマスク信号Ｓ３２２が生成され、時間Ｔ３の間はエラーをマスクして、切替信号Ｓ３１０がローレベルに保持される。
すなわち、クロック生成回路３００を、位相比較回路３０３を用いたループで強制的に動作させ、ＶＣＯ３０１で生成されたクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作が続行される。
【００８０】
そして、マスク期間中に位相比較回路３０３を用いたループでＶＣＯ３０１生成されたクロック信号ＬＣＫの位相が差動ドライバ３０４から出力されたＮＲＺデータ（受信信号Ｓ３０４）の位相とが一致するように制御が行われる。
以後、送信部１０Ａと受信部３０Ａ間の伝送線２０Ａを介した差動信号であるデータ伝送が行われる。
また、フリップフロップ３１１により、ＶＣＯ３０１により生成されたクロック信号ＬＣＫのタイミングに応じて、伝送線２０Ａから伝送されてきたデータＳＤＡＴが順次出力される。フリップフロップ３１１の出力データＳＤＡＴが図示しない直列／並列変換回路により、たとえばｎビットのデータに変換され出力される。
【００８１】
なお、通常のデータ伝送期間中にノイズ等の原因で、クロック信号ＴＣＫの周波数が送信部１０Ａで用いられている送信クロック信号ＴＣＫの周波数とずれたときには、エラーパルス信号Ｓ３１３は図３中▲２▼で示す領域のように密状態になり、上述したと同様の周波数引き込み制御が行われる。
しかし、図３中▲１▼で示す領域のように、エラー密度が疎な、いわゆる偶発的なエラーしか検出できない場合には、パルスストレッチャ３１６，３１７でパルス幅を拡張した結果である信号Ｓ３１７がローレベル期間のないＤＣ的なハイレベルな信号となることから、切替信号Ｓ３１０はローレベルのままに保持される。すなわち、偶発的なエラーは、位相比較回路３０３を用いたループで、ＶＣＯ３０１で生成されたクロック信号ＬＣＫの位相を入力ＮＲＺデータの位相に引き込む動作を続行させることにより解消できるものとして扱われる。
【００８２】
以上説明したように、本第１の実施形態によれば、一対の信号線からなる伝送線２０Ａと、送信データを対をなす差動信号に変換して伝送線２０Ａに出力し、伝送線を伝送された受信部３０Ａからの要求信号を受けたときには、送信データに代えて、参照クロック信号を伝送線２０Ａに出力する出力回路１００を有する送信部１０Ａと、切替信号Ｓ３１０の非入力時には送信データに基づいてクロック信号を生成し、切替信号の入力時には参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路３００と、クロック生成回路３００で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に切替信号Ｓ３１０をクロック生成回路３００に出力するエラー検出回路３１０とを有する受信部３０Ａとを設けたので、広範囲な転送レートに対応でき、ＰＬＬ回路を素早く送信クロックにロックでき、伝送媒体を増加する必要がなく、簡単な回路構成で的確にクロックを再生できる有効なクロック再生回路を実現できる。
【００８３】
第２実施形態
図４は本発明に係るデータ伝送装置の第２の実施形態を示す回路図である。
本第２の実施形態が図１に示す本発明の第１の実施形態と異なる点は、受信部３０Ａのクロック生成回路３００Ａにおける差動レシーバ３０４の入力側にバイアス回路３０９を接続するとともに、キャパシタＣ１，Ｃ２をぞれぞれ接続したことにある。
その他の構成は、第１の実施形態と同様であり、図４においては図１の回路と同様な構成部分に同様な符号を付して表記している。
【００８４】
図４に示すように、差動レシーバ３０４の同相入力端子と伝送線２０Ａの一方の信号線との間に、キャパシタＣ１が接続され、反転入力端子と伝送線２０Ａの他方の信号線との間に、キャパシタＣ２が接続されている。さらに、差動レシーバ３０４の入力端子に、バイアス回路３０９が接続されている。
バイアス回路３０９は、差動レシーバ３０４にバイアス電圧を供給し、差動レシーバ３０４の動作点を設定する。
【００８５】
通常データ伝送時に、伝送線２０Ａに送信データに応じた差動信号が高速に伝送され、データ伝送レートは、たとえば１００Ｍｂ／ｓ〜２Ｇｂ／ｓである。受信部３０Ａにおいて、クロック生成回路３００Ａにより生成されたクロック信号ＬＣＫの周波数が送信クロック信号ＴＣＫの周波数からずれているとき、送信部１０Ａに参照クロック信号ＲＣＫの伝送線２０Ａへの送信を要求する同相信号が伝送され、この同相信号が一定時間に一定のレベルに保持されている信号であり、直流信号と見なせる。
キャパシタＣ１およびＣ２により、差動レシーバ３０４と伝送線２０Ａは直流分離され、伝送線２０Ａから伝送されてきた送信データに基づく交流成分のみがキャパシタＣ１，Ｃ２を介して、差動レシーバ３０４に結合される。また、伝送線２０Ａに、同相な参照クロック要求信号が入力されているとき、キャパシタＣ１，Ｃ２により、これが遮断され、差動レシーバ３０４に入力されない。
【００８６】
このように、キャパシタＣ１およびＣ２により伝送線２０Ａの送信データに応じた差動信号のみが差動レシーバ３０４に入力され、参照クロック要求信号などの直流成分が遮断される。たとえば長い伝送線２０Ａを用いてデータを伝送する場合、送信部１０Ａと受信部３０Ａは、それぞれ独立した電源により駆動されるが、受信部３０Ａの差動レシーバ３０４は、バイアス回路３０９により、差動レシーバ３０４に与えられた電源電圧に応じた最適な動作点にバイアスされる。
【００８７】
以上説明したように、本第２の実施形態によれば、受信部３０Ａにおいて、差動レシーバ３０４の入力端子と伝送線２０Ａとの間に、交流結合用キャパシタＣ１，Ｃ２を設けて、送信データに基づく高速な差動信号のみが差動レシーバ３０４に入力され、直流成分が遮断されるので、送信部１０Ａおよび受信部３０Ａは別々の電源により駆動され、差動レシーバ３０４はバイアス回路３０９により、最適な動作点を設定できる。
【００８８】
なお、以上説明した第１、第２の実施形態において、受信部のクロック生成回路３００，３００Ａにある周波数比較回路３０５に代えて、周波数位相比較回路を用いてもよい。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、簡単な回路構成で、的確にクロックを再生できるクロック再生回路を実現できる。
また、広範囲な転送レートに対応でき、再生したクロック信号が素早く送信クロックに追従でき、伝送媒体を増加する必要がないデータ伝送装置を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るデータ伝送装置の第１の実施形態を示す回路図である。
【図２】本発明に係るエラー検出回路のエラー検出原理を説明するための図である。
【図３】図１の受信部におけるエラー検出回路の各部の動作を説明するためのタイミングチャートである。
【図４】本発明に係るデータ伝送装置の第２の実施形態を示す回路図である。
【図５】一般的なシリアルデータ伝送装置の構成を示す回路図である。
【符号の説明】
１０Ａ…送信部、２０Ａ…伝送線、３０Ａ…受信部、１００…送信部の出力回路、１０１…フリップフロップ、１０２…セレクタ、１０３…分周器、１０４…差動ドライバ、１０５…コンパレータ、１０６…同相電圧検出回路、３００，３００Ａ…クロック生成回路、３０１…電圧制御発振器（ＶＣＯ）、３０２…ループフィルタ、３０３…位相比較回路、３０４…差動レシーバ、３０５…周波数比較回路、３０６…分周器、３０７…差動ドライバ、３０８…同相ドライバ、３０９…バイアス回路、３１０…エラー検出回路、３１１〜３１３…Ｄ型フリップフロップ、３１４…遅延回路、３１５…排他的論理和（ＥＸＯＲ）ゲート、３１６〜３１８…パルスストレッチャ、３１９，３２０…インバータ、３２１…２入力ＯＲゲート、３２２…２入力ＡＮＤゲート。
Claims (22)
- 切替信号の非入力時には基本クロックに同期した入力データに基づいてクロック信号を生成し、切替信号の入力時には上記基本クロックに基づいて生成された参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、
上記クロック生成回路でクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路と
を有するクロック再生回路。 - 上記クロック生成回路は、切替信号の非入力時に作動し、生成クロック信号と入力データとの位相を比較する位相比較回路と、
切替信号の入力時に作動し、上記生成クロック信号と参照クロック信号との周波数を比較する周波数比較回路と、
上記位相比較回路および周波数比較回路の比較結果に応じた発振周波数で発振してクロック信号を生成し、上記位相比較回路、上記周波数比較回路および上記エラー検出回路に出力する発振制御回路と
を有する請求項１記載のクロック再生回路。 - 上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、
上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、
上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路と
を有する請求項１記載のクロック再生回路。 - 上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、
上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、
上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路と
を有する請求項２記載のクロック再生回路。 - 上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合でっても上記切替信号の出力を抑止する第３の回路
を有する請求項３記載のクロック再生回路。 - 上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合であっても上記切替信号の出力を抑止する第３の回路
を有する請求項４記載のクロック再生回路。 - 伝送線を介して、送信クロック信号により設定された伝送レートで送信部から受信部に送信データを伝送し、受信部において受信信号に基づき受信用クロック信号を再生し、上記送信データを受信するデータ伝送装置であって、
上記伝送線は、一対の信号線からなり、
上記送信部は、上記送信データを対をなす差動信号に変換して、上記伝送線に出力し、上記伝送線を伝送された受信部からの要求信号を受けたときには、上記送信データに代えて、参照クロック信号を上記伝送線に出力する出力回路を有し、
上記受信部は、切替信号の非入力時には上記送信データに基づいてクロック信号を生成し、切替信号の入力時には上記参照クロック信号に基づき、当該参照クロック信号の周波数にロックしたクロック信号を生成するクロック生成回路と、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーとし、当該エラーが偶発的なエラーか生成したクロック信号と入力データとの周波数のずれによるエラーかを検出し、周波数ずれエラーの場合に上記切替信号を上記クロック生成回路に出力するエラー検出回路と
を有するデータ伝送装置。 - 上記送信部の出力回路は、上記伝送線に伝送された信号に応じて、選択制御信号を発生する検出回路と、
上記選択制御信号に応じて、上記送信データと上記参照クロック信号の何れかを選択する選択回路と
を有する請求項７記載のデータ伝送装置。 - 上記検出回路は、上記伝送線に同相信号が伝送されていないとき、上記選択回路に上記送信データを選択して出力させ、上記伝送線に同相信号が伝送されているとき、上記選択回路に上記参照クロック信号を選択して出力させる上記選択制御信号を出力する
請求項８記載のデータ伝送装置。 - 上記選択回路の出力側に、選択した信号を差動信号に変換して上記伝送線に出力する差動駆動回路
を有する請求項８記載のデータ伝送装置。 - 上記受信部に、上記伝送線を伝送された差動信号に応じて、受信信号を出力する差動受信回路
を有する請求項７記載のデータ伝送装置。 - 上記差動受信回路の入力端子と上記伝送線との間に、直流成分を遮断し、上記送信データの差動信号に基づく交流信号を通過させるキャパシタ
を有する請求項１１記載のデータ伝送装置。 - 上記差動受信回路の動作点を設定するバイアス回路
を有する請求項１１記載のデータ伝送装置。 - 上記クロック生成回路は、切替信号の非入力時に作動し、生成クロック信号と入力データとの位相を比較する位相比較回路と、
切替信号の入力時に作動し、上記生成クロック信号と参照クロック信号との周波数を比較する周波数比較回路と、
上記位相比較回路および周波数比較回路の比較結果に応じた発振周波数で発振してクロック信号を生成し、上記位相比較回路、上記周波数比較回路および上記エラー検出回路に出力する発振制御回路と
を有する請求項７記載のデータ伝送装置。 - 上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、
上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、
上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路と
を有する請求項７記載のデータ伝送装置。 - 上記エラー検出回路は、上記クロック生成回路で生成されたクロック信号の位相の異なる複数点においてサンプリングした入力データの差異をエラーパルス信号として出力するエラーパルス信号生成回路と、
上記エラーパルス信号のパルス幅を第１の時間だけ拡張してエラーの密度を調べる第１の回路と、
上記第１の回路の出力信号のパルス幅をさらに第２の時間だけ拡張し、当該第２の時間拡張後に未だエラー密度の高い部分がある場合に上記切替信号を出力する第２の回路と
を有する請求項１４記載のデータ伝送装置。 - 上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合であっても上記切替信号の出力を抑止する第３の回路
を有する請求項１５記載のデータ伝送装置。 - 上記エラー検出回路は、上記切替信号を出力し、クロック信号の周波数を上記参照クロック信号の周波数に引き込んで当該切替信号の出力を停止し位相比較回路を作動させた後に、入力データに基づいて生成されたクロック信号でエラー検出を行う場合、上記クロック信号の位相が上記入力データの位相に引き込まれるまで、上記第２の時間のパルス拡張を行っても未だエラー密度の高い部分がある場合でも上記切替信号の出力を抑止する第３の回路
を有する請求項１６記載のデータ伝送装置。 - 上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路
を有する請求項７記載のデータ伝送装置。 - 上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路
を有する請求項９記載のデータ伝送装置。 - 上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路
を有する請求項１４記載のデータ伝送装置。 - 上記クロック生成回路は、上記切替信号を受けて上記伝送線に同相信号を出力する同相駆動回路
を有する請求項１５記載のデータ伝送装置。
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