JPH09275396A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH09275396A JPH09275396A JP8082248A JP8224896A JPH09275396A JP H09275396 A JPH09275396 A JP H09275396A JP 8082248 A JP8082248 A JP 8082248A JP 8224896 A JP8224896 A JP 8224896A JP H09275396 A JPH09275396 A JP H09275396A
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- signal
- pulse
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 クロック検波出力に部分的な欠落が生じるよ
うなＳ／Ｎ比が悪い入力状態においても位相比較器の動
作を損なうことなく、クロック再生回路を安定に動作さ
せる。 【解決手段】 クロック同期検出器９は位相比較器８の
比較結果を基にクロック位相同期ループの同期状態を識
別し、識別信号ｃを合成器６に出力する。パルス発生回
路７は電圧制御発振器１１の出力信号を基に再生クロッ
ク信号よりもパルス幅が狭いパルス信号ｂ，ｄを生成
し、パルス信号ｂ，ｄを合成器６に出力する。合成器６
はコンパレータ５からのクロック検波出力ａにパルス発
生回路７からのパルス信号ｂ，ｄとクロック同期検出器
９からの識別信号ｃとを合成し、クロックパルスの欠落
部分に補間パルスを追加して出力する。
うなＳ／Ｎ比が悪い入力状態においても位相比較器の動
作を損なうことなく、クロック再生回路を安定に動作さ
せる。 【解決手段】 クロック同期検出器９は位相比較器８の
比較結果を基にクロック位相同期ループの同期状態を識
別し、識別信号ｃを合成器６に出力する。パルス発生回
路７は電圧制御発振器１１の出力信号を基に再生クロッ
ク信号よりもパルス幅が狭いパルス信号ｂ，ｄを生成
し、パルス信号ｂ，ｄを合成器６に出力する。合成器６
はコンパレータ５からのクロック検波出力ａにパルス発
生回路７からのパルス信号ｂ，ｄとクロック同期検出器
９からの識別信号ｃとを合成し、クロックパルスの欠落
部分に補間パルスを追加して出力する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック再生回路に
関し、特に無線または有線を用いたディジタル信号搬送
波変復調方式の通信機で使用されるクロック再生回路に
関する。
関し、特に無線または有線を用いたディジタル信号搬送
波変復調方式の通信機で使用されるクロック再生回路に
関する。
【０００２】
【従来の技術】従来、無線を用いた搬送波変調伝送方式
においては、帯域幅の有効利用の点から搬送波の入力信
号がＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
信号によって変調されている。
においては、帯域幅の有効利用の点から搬送波の入力信
号がＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
信号によって変調されている。
【０００３】この搬送波変調伝送方式で使用されるクロ
ック再生回路は、図５に示すように、位相同期検波回路
（ＤＥＴ：Ｄｅｔｅｃｔｏｒ）１と、低域ろ波器（ＬＰ
Ｆ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）２，１０と、ク
ロック検波器（ＣＬＫ ＤＥＴ：Ｃｌｏｃｋ Ｄｅｔｅ
ｃｔｏｒ）３と、帯域ろ波器（ＢＰＦ：Ｂａｎｄ Ｐａ
ｓｓ Ｆｉｌｔｅｒ）４と、コンパレータ（ＣＯＭＰ：
Ｃｏｍｐａｒａｔｏｒ）５と、位相比較器（ＰＨＡＳＥ
ＤＥＴ：Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）８と、電圧
制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１１とから構成されて
いる。
ック再生回路は、図５に示すように、位相同期検波回路
（ＤＥＴ：Ｄｅｔｅｃｔｏｒ）１と、低域ろ波器（ＬＰ
Ｆ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）２，１０と、ク
ロック検波器（ＣＬＫ ＤＥＴ：Ｃｌｏｃｋ Ｄｅｔｅ
ｃｔｏｒ）３と、帯域ろ波器（ＢＰＦ：Ｂａｎｄ Ｐａ
ｓｓ Ｆｉｌｔｅｒ）４と、コンパレータ（ＣＯＭＰ：
Ｃｏｍｐａｒａｔｏｒ）５と、位相比較器（ＰＨＡＳＥ
ＤＥＴ：Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）８と、電圧
制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１１とから構成されて
いる。
【０００４】このクロック再生回路の場合、位相同期検
波回路１は搬送波のインタフェース（ＩＦ）入力信号を
自回路に位相同期したローカル信号で検波し、この入力
信号をベースバンド信号に変換する。
波回路１は搬送波のインタフェース（ＩＦ）入力信号を
自回路に位相同期したローカル信号で検波し、この入力
信号をベースバンド信号に変換する。
【０００５】低域ろ波器２は位相同期検波回路１で変換
されたベースバンド信号を帯域制限し、クロック検波器
３は帯域制限された信号を検波する。帯域ろ波器４及び
コンパレータ５はクロック検波器３の出力からクロック
成分を抽出する。
されたベースバンド信号を帯域制限し、クロック検波器
３は帯域制限された信号を検波する。帯域ろ波器４及び
コンパレータ５はクロック検波器３の出力からクロック
成分を抽出する。
【０００６】位相比較器８は抽出されたクロック成分ｆ
と電圧制御発振器１１からの信号ｅとを位相比較する。
低域ろ波器１０は位相比較器８の比較結果をフィルタリ
ングして電圧信号ｇを生成し、電圧制御発振器１１は低
域ろ波器１０からの電圧信号ｇで制御され、再生クロッ
ク信号（ＣＬＯＣＫ ＯＵＴＰＵＴ）を生成して出力す
る。すなわち、上記のクロック再生回路ではクロック位
相同期を行って搬送波のクロック信号を再生する。
と電圧制御発振器１１からの信号ｅとを位相比較する。
低域ろ波器１０は位相比較器８の比較結果をフィルタリ
ングして電圧信号ｇを生成し、電圧制御発振器１１は低
域ろ波器１０からの電圧信号ｇで制御され、再生クロッ
ク信号（ＣＬＯＣＫ ＯＵＴＰＵＴ）を生成して出力す
る。すなわち、上記のクロック再生回路ではクロック位
相同期を行って搬送波のクロック信号を再生する。
【０００７】
【発明が解決しようとする課題】上述した従来のクロッ
ク再生回路では、搬送波の入力信号からクロック成分を
抽出し、このクロック成分と電圧制御発振器からの信号
とを位相比較してクロック位相同期を行っているので、
抽出されたクロック成分に欠落部分がなければ、図６に
示すように、静かな応答が行われる。
ク再生回路では、搬送波の入力信号からクロック成分を
抽出し、このクロック成分と電圧制御発振器からの信号
とを位相比較してクロック位相同期を行っているので、
抽出されたクロック成分に欠落部分がなければ、図６に
示すように、静かな応答が行われる。
【０００８】搬送波のインタフェース入力信号のＳ／Ｎ
比が劣化した場合には、抽出されたクロック成分に欠落
部分が生ずることがある。この場合には、図７に示すよ
うに、電圧制御発振器への電圧信号ｇに大きな誤差信号
が生じ、電圧制御発振器に大きな外乱を与え、位相スリ
ップや同期外れが起きることがある。
比が劣化した場合には、抽出されたクロック成分に欠落
部分が生ずることがある。この場合には、図７に示すよ
うに、電圧制御発振器への電圧信号ｇに大きな誤差信号
が生じ、電圧制御発振器に大きな外乱を与え、位相スリ
ップや同期外れが起きることがある。
【０００９】特開平２−２０９０３５号公報には、入力
パルス列を２分してその一方に遅延回路を挿入し、２分
した他方の信号と遅延回路で遅延した一方の信号とを合
成することで、入力パルス列の欠落部分を補間する技術
が開示されている。
パルス列を２分してその一方に遅延回路を挿入し、２分
した他方の信号と遅延回路で遅延した一方の信号とを合
成することで、入力パルス列の欠落部分を補間する技術
が開示されている。
【００１０】しかしながら、この技術では遅延回路の遅
延量に相当して周期的に現れるパルスが入力された場
合、遅延したパルス列と原パルス列とがほとんど重なっ
てしまい、合成したパルス列においてクロック情報が増
加せずに、有効に機能しないことがある。
延量に相当して周期的に現れるパルスが入力された場
合、遅延したパルス列と原パルス列とがほとんど重なっ
てしまい、合成したパルス列においてクロック情報が増
加せずに、有効に機能しないことがある。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、クロック検波出力に部分的な欠落が生じるような
Ｓ／Ｎ比が悪い入力状態においても位相比較器の動作を
損なうことなく、安定に動作することができるクロック
再生回路を提供することにある。
消し、クロック検波出力に部分的な欠落が生じるような
Ｓ／Ｎ比が悪い入力状態においても位相比較器の動作を
損なうことなく、安定に動作することができるクロック
再生回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によるクロック再
生回路は、入力信号からクロック成分を抽出する手段
と、前記クロック成分と比較するための信号を生成しか
つ当該信号を再生クロック信号として出力する電圧制御
発振器と、前記クロック成分と前記電圧制御発振器から
の信号とを位相比較する位相比較器と、前記位相比較器
の出力を基に前記電圧制御発振器を制御するための電圧
信号を生成する手段とを有するクロック再生回路であっ
て、前記位相比較器の比較状態を基に前記再生クロック
信号の同期状態を識別するクロック同期検出手段と、前
記電圧制御発振器からの信号を基に前記再生クロック信
号よりもパルス幅が狭いパルス信号を生成する生成手段
と、前記クロック成分と前記クロック同期検出手段の出
力と前記生成手段からのパルス信号とを合成する合成手
段とを備えている。
生回路は、入力信号からクロック成分を抽出する手段
と、前記クロック成分と比較するための信号を生成しか
つ当該信号を再生クロック信号として出力する電圧制御
発振器と、前記クロック成分と前記電圧制御発振器から
の信号とを位相比較する位相比較器と、前記位相比較器
の出力を基に前記電圧制御発振器を制御するための電圧
信号を生成する手段とを有するクロック再生回路であっ
て、前記位相比較器の比較状態を基に前記再生クロック
信号の同期状態を識別するクロック同期検出手段と、前
記電圧制御発振器からの信号を基に前記再生クロック信
号よりもパルス幅が狭いパルス信号を生成する生成手段
と、前記クロック成分と前記クロック同期検出手段の出
力と前記生成手段からのパルス信号とを合成する合成手
段とを備えている。
【００１３】本発明による他のクロック再生回路は、上
記の構成において、前記生成手段を、前記電圧制御発振
器からの信号を基に前記再生クロック信号のハイレベル
側のパルス幅よりも狭いハイレベル側のパルス幅の第１
のパルス信号と、前記電圧制御発振器からの信号を基に
前記再生クロック信号のロウレベル側のパルス幅よりも
狭いロウレベル側のパルス幅の第２のパルス信号とを生
成するよう構成している。
記の構成において、前記生成手段を、前記電圧制御発振
器からの信号を基に前記再生クロック信号のハイレベル
側のパルス幅よりも狭いハイレベル側のパルス幅の第１
のパルス信号と、前記電圧制御発振器からの信号を基に
前記再生クロック信号のロウレベル側のパルス幅よりも
狭いロウレベル側のパルス幅の第２のパルス信号とを生
成するよう構成している。
【００１４】本発明の別のクロック再生回路は、上記の
構成において、前記合成手段を、前記クロック同期検出
手段で前記再生クロック信号が非同期状態であることが
識別された時に前記クロック成分をそのまま前記位相比
較器に出力しかつ前記クロック同期検出手段で前記再生
クロック信号が同期状態であることが識別された時に前
記クロック成分と前記生成手段からのパルス信号とを合
成するよう構成している。
構成において、前記合成手段を、前記クロック同期検出
手段で前記再生クロック信号が非同期状態であることが
識別された時に前記クロック成分をそのまま前記位相比
較器に出力しかつ前記クロック同期検出手段で前記再生
クロック信号が同期状態であることが識別された時に前
記クロック成分と前記生成手段からのパルス信号とを合
成するよう構成している。
【００１５】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【００１６】クロック同期検出器からの識別信号が再生
クロック信号の同期状態の検出を示している時、コンパ
レータからのクロック検波出力にパルス発生回路からの
再生クロック信号のパルス幅よりも狭いパルス幅の２系
列のパルス信号を合成器で合成して位相比較器に出力す
る。
クロック信号の同期状態の検出を示している時、コンパ
レータからのクロック検波出力にパルス発生回路からの
再生クロック信号のパルス幅よりも狭いパルス幅の２系
列のパルス信号を合成器で合成して位相比較器に出力す
る。
【００１７】これによって、クロック検波出力に部分的
な欠落が生じるようなＳ／Ｎ比が悪い入力状態において
も位相比較器の動作を損なうことなく、クロック再生回
路を安定に動作させることが可能となる。
な欠落が生じるようなＳ／Ｎ比が悪い入力状態において
も位相比較器の動作を損なうことなく、クロック再生回
路を安定に動作させることが可能となる。
【００１８】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
るクロック再生回路は合成器（ＳＵＭ ＬＯＧＩＣ）６
と、パルス発生回路（ＰＵＬＳＥ ＧＥＮＥＲＡＴＯ
Ｒ）７と、クロック同期検出器（ＬＯＣＫ ＤＥＴ：Ｌ
ｏｃｋ Ｄｅｔｅｃｔｏｒ）９とを付加した以外は図５
に示す従来のクロック再生回路と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作も従来のクロック再生回路の動作と同
様である。
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
るクロック再生回路は合成器（ＳＵＭ ＬＯＧＩＣ）６
と、パルス発生回路（ＰＵＬＳＥ ＧＥＮＥＲＡＴＯ
Ｒ）７と、クロック同期検出器（ＬＯＣＫ ＤＥＴ：Ｌ
ｏｃｋ Ｄｅｔｅｃｔｏｒ）９とを付加した以外は図５
に示す従来のクロック再生回路と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作も従来のクロック再生回路の動作と同
様である。
【００１９】合成器６はコンパレータ５からのクロック
検波出力（クロック成分）ａにパルス発生回路７からの
２系列のパルス信号ｂ，ｄとクロック同期検出器９から
の識別信号ｃとを合成し、クロックパルスの欠落部分に
補間パルスを追加して出力する。
検波出力（クロック成分）ａにパルス発生回路７からの
２系列のパルス信号ｂ，ｄとクロック同期検出器９から
の識別信号ｃとを合成し、クロックパルスの欠落部分に
補間パルスを追加して出力する。
【００２０】パルス発生回路７は電圧制御発振器１１の
出力信号を入力し、その信号を基に再生クロック信号
（ＣＬＯＣＫ ＯＵＴＰＵＴ）よりもパルス幅が狭いパ
ルス信号、すなわち再生クロック信号のハイレベル側の
パルス幅よりもやや狭いハイレベル側のパルス幅のパル
ス信号ｂと再生クロック信号のロウレベル側のパルス幅
よりもやや狭いロウレベル側のパルス幅のパルス信号ｄ
とを夫々生成して合成器６に出力する。
出力信号を入力し、その信号を基に再生クロック信号
（ＣＬＯＣＫ ＯＵＴＰＵＴ）よりもパルス幅が狭いパ
ルス信号、すなわち再生クロック信号のハイレベル側の
パルス幅よりもやや狭いハイレベル側のパルス幅のパル
ス信号ｂと再生クロック信号のロウレベル側のパルス幅
よりもやや狭いロウレベル側のパルス幅のパルス信号ｄ
とを夫々生成して合成器６に出力する。
【００２１】クロック同期検出器９は位相比較器８の比
較結果、つまり再生クロック信号の同期状態の検出結果
を基にクロック位相同期ループの同期状態を識別し、そ
の識別結果を識別信号ｃとして合成器６に出力する。
較結果、つまり再生クロック信号の同期状態の検出結果
を基にクロック位相同期ループの同期状態を識別し、そ
の識別結果を識別信号ｃとして合成器６に出力する。
【００２２】図２は図１の合成器６の構成例を示す図で
ある。図において、合成器６はインバータ６１と、アン
ドゲート６２，６５と、オアゲート６３，６４とから構
成されている。
ある。図において、合成器６はインバータ６１と、アン
ドゲート６２，６５と、オアゲート６３，６４とから構
成されている。
【００２３】インバータ６１はクロック同期検出器９か
らの識別信号ｃを反転してオアゲート６３に出力する。
アンドゲート６２はパルス発生回路７からのパルス信号
ｂとクロック同期検出器９からの識別信号ｃとの論理積
をとり、その演算結果をオアゲート６４に出力する。
らの識別信号ｃを反転してオアゲート６３に出力する。
アンドゲート６２はパルス発生回路７からのパルス信号
ｂとクロック同期検出器９からの識別信号ｃとの論理積
をとり、その演算結果をオアゲート６４に出力する。
【００２４】オアゲート６３はパルス発生回路７からの
パルス信号ｄとインバータ６１からの識別信号ｃの反転
値との論理和をとり、その演算結果をアンドゲート６５
に出力する。
パルス信号ｄとインバータ６１からの識別信号ｃの反転
値との論理和をとり、その演算結果をアンドゲート６５
に出力する。
【００２５】オアゲート６４はコンパレータ５からのク
ロック検波出力ａとアンドゲート６２の演算結果との論
理和をとり、その演算結果をアンドゲート６５に出力す
る。アンドゲート６５はオアゲート６３，６４各々の演
算結果の論理積をとり、その演算結果をクロック成分ｆ
として位相比較器８に出力する。
ロック検波出力ａとアンドゲート６２の演算結果との論
理和をとり、その演算結果をアンドゲート６５に出力す
る。アンドゲート６５はオアゲート６３，６４各々の演
算結果の論理積をとり、その演算結果をクロック成分ｆ
として位相比較器８に出力する。
【００２６】ここで、クロック同期検出器９からの識別
信号ｃが“０”の場合、つまり再生クロック信号が非同
期状態にあると識別された場合にはアンドゲート６２が
閉じた状態となるので、オアゲート６４はコンパレータ
５からのクロック検波出力ａをそのままアントゲート６
５に出力する。
信号ｃが“０”の場合、つまり再生クロック信号が非同
期状態にあると識別された場合にはアンドゲート６２が
閉じた状態となるので、オアゲート６４はコンパレータ
５からのクロック検波出力ａをそのままアントゲート６
５に出力する。
【００２７】また、再生クロック信号が非同期状態にあ
ると識別された場合にはインバータ６１から“１”が出
力され続ける状態となるので、オアゲート６３からは
“１”が出力され続けることとなる。
ると識別された場合にはインバータ６１から“１”が出
力され続ける状態となるので、オアゲート６３からは
“１”が出力され続けることとなる。
【００２８】よって、アンドゲート６５はオアゲート６
４を介して入力されるコンパレータ５からのクロック検
波出力ａをそのままクロック成分ｆとして位相比較器８
に出力する。
４を介して入力されるコンパレータ５からのクロック検
波出力ａをそのままクロック成分ｆとして位相比較器８
に出力する。
【００２９】これに対し、クロック同期検出器９からの
識別信号ｃが“１”の場合、つまり再生クロック信号が
同期状態にあると識別された場合にはアンドゲート６２
が開いた状態となるので、オアゲート６４はコンパレー
タ５からのクロック検波出力ａにアンドゲート６２を介
して入力されるパルス発生回路７からのパルス信号ｂを
合成してアンドゲート６５に出力する。
識別信号ｃが“１”の場合、つまり再生クロック信号が
同期状態にあると識別された場合にはアンドゲート６２
が開いた状態となるので、オアゲート６４はコンパレー
タ５からのクロック検波出力ａにアンドゲート６２を介
して入力されるパルス発生回路７からのパルス信号ｂを
合成してアンドゲート６５に出力する。
【００３０】また、再生クロック信号が同期状態にある
と識別された場合にはインバータ６１から“０”が出力
され続ける状態となるので、オアゲート６３は開いた状
態となり、パルス発生回路７からのパルス信号ｄをその
ままアンドゲート６５に出力する。
と識別された場合にはインバータ６１から“０”が出力
され続ける状態となるので、オアゲート６３は開いた状
態となり、パルス発生回路７からのパルス信号ｄをその
ままアンドゲート６５に出力する。
【００３１】よって、アンドゲート６５はオアゲート６
４でパルス発生回路７からのパルス信号ｂが合成された
コンパレータ５からのクロック検波出力ａに、オアゲー
ト６３を介して入力されるパルス発生回路７からのパル
ス信号ｄを合成し、その合成した信号をクロック成分ｆ
として位相比較器８に出力する。
４でパルス発生回路７からのパルス信号ｂが合成された
コンパレータ５からのクロック検波出力ａに、オアゲー
ト６３を介して入力されるパルス発生回路７からのパル
ス信号ｄを合成し、その合成した信号をクロック成分ｆ
として位相比較器８に出力する。
【００３２】したがって、合成器６からはコンパレータ
５からのクロック検波出力ａのクロックパルスの欠落部
分に補間パルス、つまりパルス発生回路７からのパルス
信号ｂ，ｄが追加された信号が出力される。
５からのクロック検波出力ａのクロックパルスの欠落部
分に補間パルス、つまりパルス発生回路７からのパルス
信号ｂ，ｄが追加された信号が出力される。
【００３３】図３は本発明の一実施例によるクロックパ
ルスのハイレベル側に欠落が生じた場合の動作を示すタ
イミングチャートであり、図４は本発明の一実施例によ
るクロックパルスのロウレベル側に欠落が生じた場合の
動作を示すタイミングチャートである。これら図１〜図
４を用いて本発明の一実施例によるクロックパルスのハ
イレベル側またはロウレベル側に欠落が生じた場合の動
作について説明する。
ルスのハイレベル側に欠落が生じた場合の動作を示すタ
イミングチャートであり、図４は本発明の一実施例によ
るクロックパルスのロウレベル側に欠落が生じた場合の
動作を示すタイミングチャートである。これら図１〜図
４を用いて本発明の一実施例によるクロックパルスのハ
イレベル側またはロウレベル側に欠落が生じた場合の動
作について説明する。
【００３４】まず、コンパレータ５からのクロック検波
出力ａのハイレベル側に欠落（図３の点線で示す部分）
が生じた場合、合成器６はオアゲート６４でその欠落部
分にパルス発生回路７からのパルス信号ｂを合成し、そ
の合成した信号をクロック成分ｆとして位相比較器８に
出力する。
出力ａのハイレベル側に欠落（図３の点線で示す部分）
が生じた場合、合成器６はオアゲート６４でその欠落部
分にパルス発生回路７からのパルス信号ｂを合成し、そ
の合成した信号をクロック成分ｆとして位相比較器８に
出力する。
【００３５】つまり、合成器６はクロック検波出力ａの
正常時のハイレベル側のパルス幅よりも少し狭いパルス
幅のパルス信号ｂでクロック検波出力ａのハイレベル側
の欠落部分を補間することとなる。
正常時のハイレベル側のパルス幅よりも少し狭いパルス
幅のパルス信号ｂでクロック検波出力ａのハイレベル側
の欠落部分を補間することとなる。
【００３６】このパルス信号ｂが補間されたクロック成
分ｆは位相比較器８で電圧制御発振器１１からの信号ｅ
と位相比較され、その位相差に比例した信号を低域ろ波
器１０に出力する。この場合、位相比較器８はパルス信
号ｂが補間されたクロック成分ｆと電圧制御発振器１１
からの信号ｅとの立上がりの位相を比較し、その位相差
に比例した信号を出力する。
分ｆは位相比較器８で電圧制御発振器１１からの信号ｅ
と位相比較され、その位相差に比例した信号を低域ろ波
器１０に出力する。この場合、位相比較器８はパルス信
号ｂが補間されたクロック成分ｆと電圧制御発振器１１
からの信号ｅとの立上がりの位相を比較し、その位相差
に比例した信号を出力する。
【００３７】低域ろ波器１０は位相比較器８の出力信号
をフィルタリングし、電圧信号ｇを電圧制御発振器１１
に出力してその位相を制御して位相同期を行い、位相同
期した再生クロック信号を出力する。
をフィルタリングし、電圧信号ｇを電圧制御発振器１１
に出力してその位相を制御して位相同期を行い、位相同
期した再生クロック信号を出力する。
【００３８】このとき、電圧信号ｇはクロック検波出力
ａのハイレベル側に欠落部分があるにもかかわらず、図
７に示すクロックパルスが欠落した時の従来例の電圧信
号ｇに比して誤差電圧の低い状態となるので、位相比較
器８の動作を損なうことなく、クロック再生回路を安定
に動作させることができる。尚、上記の動作はクロック
同期検出器９からの識別信号ｃが再生クロック信号の同
期状態の検出を示している時のものである。
ａのハイレベル側に欠落部分があるにもかかわらず、図
７に示すクロックパルスが欠落した時の従来例の電圧信
号ｇに比して誤差電圧の低い状態となるので、位相比較
器８の動作を損なうことなく、クロック再生回路を安定
に動作させることができる。尚、上記の動作はクロック
同期検出器９からの識別信号ｃが再生クロック信号の同
期状態の検出を示している時のものである。
【００３９】一方、コンパレータ５からのクロック検波
出力ａのロウレベル側に欠落（図４の点線で示す部分）
が生じた場合、合成器６はアンドゲート６５でその欠落
部分にパルス発生回路７からのパルス信号ｄを合成し、
その合成した信号をクロック成分ｆとして位相比較器８
に出力する。
出力ａのロウレベル側に欠落（図４の点線で示す部分）
が生じた場合、合成器６はアンドゲート６５でその欠落
部分にパルス発生回路７からのパルス信号ｄを合成し、
その合成した信号をクロック成分ｆとして位相比較器８
に出力する。
【００４０】つまり、合成器６はクロック検波出力ａの
正常時のロウレベル側のパルス幅よりも少し狭いパルス
幅のパルス信号ｄでクロック検波出力ａのロウレベル側
の欠落部分を補間することとなる。
正常時のロウレベル側のパルス幅よりも少し狭いパルス
幅のパルス信号ｄでクロック検波出力ａのロウレベル側
の欠落部分を補間することとなる。
【００４１】このパルス信号ｄが補間されたクロック成
分ｆは位相比較器８で電圧制御発振器１１からの信号ｅ
と位相比較され、その位相差に比例した信号を低域ろ波
器１０に出力する。この場合、位相比較器８はパルス信
号ｂが補間されたクロック成分ｆと電圧制御発振器１１
からの信号ｅとの立上がりの位相を比較し、その位相差
に比例した信号を出力する。
分ｆは位相比較器８で電圧制御発振器１１からの信号ｅ
と位相比較され、その位相差に比例した信号を低域ろ波
器１０に出力する。この場合、位相比較器８はパルス信
号ｂが補間されたクロック成分ｆと電圧制御発振器１１
からの信号ｅとの立上がりの位相を比較し、その位相差
に比例した信号を出力する。
【００４２】低域ろ波器１０は位相比較器８の出力信号
をフィルタリングし、電圧信号ｇを電圧制御発振器１１
に出力してその位相を制御して位相同期を行い、位相同
期した再生クロック信号を出力する。
をフィルタリングし、電圧信号ｇを電圧制御発振器１１
に出力してその位相を制御して位相同期を行い、位相同
期した再生クロック信号を出力する。
【００４３】このとき、電圧信号ｇはクロック検波出力
ａのロウレベル側に欠落部分があるにもかかわらず、図
７に示すクロックパルスが欠落した時の従来例の電圧信
号ｇに比して誤差電圧の低い状態となるので、位相比較
器８の動作を損なうことなく、クロック再生回路を安定
に動作させることができる。尚、上記の動作はクロック
同期検出器９からの識別信号ｃが再生クロック信号の同
期状態の検出を示している時のものである。
ａのロウレベル側に欠落部分があるにもかかわらず、図
７に示すクロックパルスが欠落した時の従来例の電圧信
号ｇに比して誤差電圧の低い状態となるので、位相比較
器８の動作を損なうことなく、クロック再生回路を安定
に動作させることができる。尚、上記の動作はクロック
同期検出器９からの識別信号ｃが再生クロック信号の同
期状態の検出を示している時のものである。
【００４４】このように、クロック同期検出器９からの
識別信号ｃが再生クロック信号の同期状態の検出を示し
ている時、コンパレータ５からのクロック検波出力ａに
パルス発生回路７からの再生クロック信号のパルス幅よ
りも狭いパルス幅のパルス信号ｂ，ｄを合成器６で合成
して位相比較器８に出力することによって、クロック検
波出力ａに部分的な欠落が生じるようなＳ／Ｎ比が悪い
入力状態においても位相比較器８の動作を損なうことな
く、クロック再生回路を安定に動作させることができ
る。
識別信号ｃが再生クロック信号の同期状態の検出を示し
ている時、コンパレータ５からのクロック検波出力ａに
パルス発生回路７からの再生クロック信号のパルス幅よ
りも狭いパルス幅のパルス信号ｂ，ｄを合成器６で合成
して位相比較器８に出力することによって、クロック検
波出力ａに部分的な欠落が生じるようなＳ／Ｎ比が悪い
入力状態においても位相比較器８の動作を損なうことな
く、クロック再生回路を安定に動作させることができ
る。
【００４５】
【発明の効果】以上説明したように本発明によれば、入
力信号から抽出されたクロック成分と、位相比較器の比
較状態を基に再生クロック信号の同期状態を識別するク
ロック同期検出手段の出力と、電圧制御発振器からの信
号を基に再生クロック信号よりもパルス幅が狭いパルス
信号を生成する生成手段からのパルス信号とを合成して
クロック成分として出力することによって、クロック成
分に部分的な欠落が生じるようなＳ／Ｎ比が悪い入力状
態においても位相比較器の動作を損なうことなく、クロ
ック再生回路を安定に動作させることができるという効
果がある。
力信号から抽出されたクロック成分と、位相比較器の比
較状態を基に再生クロック信号の同期状態を識別するク
ロック同期検出手段の出力と、電圧制御発振器からの信
号を基に再生クロック信号よりもパルス幅が狭いパルス
信号を生成する生成手段からのパルス信号とを合成して
クロック成分として出力することによって、クロック成
分に部分的な欠落が生じるようなＳ／Ｎ比が悪い入力状
態においても位相比較器の動作を損なうことなく、クロ
ック再生回路を安定に動作させることができるという効
果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の合成器の構成例を示す図である。
【図３】本発明の一実施例によるクロックパルスのハイ
レベル側に欠落が生じた場合の動作を示すタイミングチ
ャートである。
レベル側に欠落が生じた場合の動作を示すタイミングチ
ャートである。
【図４】本発明の一実施例によるクロックパルスのロウ
レベル側に欠落が生じた場合の動作を示すタイミングチ
ャートである。
レベル側に欠落が生じた場合の動作を示すタイミングチ
ャートである。
【図５】従来例の構成を示すブロック図である。
【図６】従来例のクロックパルスに欠落が生じない場合
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図７】従来例のクロックパルスのハイレベル側に欠落
が生じた場合の動作を示すタイミングチャートである。
が生じた場合の動作を示すタイミングチャートである。
１ 位相同期検波回路 ２，１０ 低域ろ波 ３ クロック検波器 ４ 帯域ろ波器 ５ コンパレータ ６ 合成器 ７ パルス発生回路 ８ 位相比較器 ９ クロック同期検出器 １１ 電圧制御発振器
Claims (3)
- 【請求項１】 入力信号からクロック成分を抽出する手
段と、前記クロック成分と比較するための信号を生成し
かつ当該信号を再生クロック信号として出力する電圧制
御発振器と、前記クロック成分と前記電圧制御発振器か
らの信号とを位相比較する位相比較器と、前記位相比較
器の出力を基に前記電圧制御発振器を制御するための電
圧信号を生成する手段とを有するクロック再生回路であ
って、前記位相比較器の比較結果を基に前記再生クロッ
ク信号の同期状態を識別するクロック同期検出手段と、
前記電圧制御発振器からの信号を基に前記再生クロック
信号よりもパルス幅が狭いパルス信号を生成する生成手
段と、前記クロック成分と前記クロック同期検出手段の
出力と前記生成手段からのパルス信号とを合成する合成
手段とを有することを特徴とするクロック再生回路。 - 【請求項２】 前記生成手段は、前記電圧制御発振器か
らの信号を基に前記再生クロック信号のハイレベル側の
パルス幅よりも狭いハイレベル側のパルス幅の第１のパ
ルス信号と、前記電圧制御発振器からの信号を基に前記
再生クロック信号のロウレベル側のパルス幅よりも狭い
ロウレベル側のパルス幅の第２のパルス信号とを生成す
るよう構成したことを特徴とする請求項１記載のクロッ
ク再生回路。 - 【請求項３】 前記合成手段は、前記クロック同期検出
手段で前記再生クロック信号が非同期状態であることが
識別された時に前記クロック成分をそのまま前記位相比
較器に出力しかつ前記クロック同期検出手段で前記再生
クロック信号が同期状態であることが識別された時に前
記クロック成分と前記生成手段からのパルス信号とを合
成するよう構成したことを特徴とする請求項１または請
求項２記載のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082248A JPH09275396A (ja) | 1996-04-04 | 1996-04-04 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082248A JPH09275396A (ja) | 1996-04-04 | 1996-04-04 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275396A true JPH09275396A (ja) | 1997-10-21 |
Family
ID=13769139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8082248A Withdrawn JPH09275396A (ja) | 1996-04-04 | 1996-04-04 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
| KR100679261B1 (ko) * | 2005-05-10 | 2007-02-05 | 삼성전자주식회사 | 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 |
| US7733987B2 (en) | 2005-11-30 | 2010-06-08 | Icom Incorporated | Clock signal reproduction device and clock signal reproduction method |
-
1996
- 1996-04-04 JP JP8082248A patent/JPH09275396A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
| KR100679261B1 (ko) * | 2005-05-10 | 2007-02-05 | 삼성전자주식회사 | 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 |
| US7733987B2 (en) | 2005-11-30 | 2010-06-08 | Icom Incorporated | Clock signal reproduction device and clock signal reproduction method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |