JPS61196618A

JPS61196618A - 位相同期ル−プ回路

Info

Publication number: JPS61196618A
Application number: JP60036329A
Authority: JP
Inventors: Nobutaka Amada; 信孝尼田; Tsutomu Noda; 勉野田; Hiromichi Tanaka; 田中　弘道; Keizo Nishimura; 西村　恵造
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-27
Filing date: 1985-02-27
Publication date: 1986-08-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は位相同期ループ（ＰＬＬ　：　Ｐｈａｓｅ　　
　。

Ｌｏｏ＆ｇｔＬ　Ｌｏ　ｏ　ｐ　）回路の同期引き込み
回路に係り、。

特にディジタル位相変調波の同期検波に好適生。

搬送波再生ＰＬＬ回路に関する。

〔発明の背景〕

一般にディジタル位相変調波の同期検波にお。

ける搬送波再生ＰＬＬ回格では、再生搬送波のジ。

ツタ成分を抑えるために２次ループが用いられ。

る。しかし２次ループはロックレンジに比べて。

キャプチャーレンジが狭いため、同期ｆ’ｓはずれ。

た場合、何らかの方法でチャブチャーレンジ内。

に引き込まなければならない。

従来の装置はき関昭５９−７４７５６号に記載のシ。

うに、同期がはずれたときにそのビート周波数。

で発振するサーチ発振器なるものを用いて引飢込むよう
にしていた。しかし、この発唱固波数。

は入力信号周波数と環圧制句発喘器（ＶＣＯ：　　。

Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｅｄ　０ｓｃｉｌｌａ
ｔｏｒ）の自走周波数の差のビート周波数であり、必然
的に高周波数となる。すなわちループ帯域に比べてかｔ
【り高い周波数となる。従って、ループ自身Ｏｉこの周
波数に十分応答できず、大きな効果は期待でき。

ない。

〔発明の目的〕

本発明の目的は、同期引き込み範囲を拡大し。

た位相同期ループ回路を提供することＫある。。

〔発明の概要〕

上記目的を達成するため、本発明はループ帯。

域に比べて十分低い周波数の三角波又はのこぎ。

り波発振器を設け、非同期時にはこの低周披見。

振出力信号を位相誤差信号に加算してＶＣＯを制。

御するようにしたことにある。

〔発明の実施例〕　　　　　　　　　　　　　、。

以下、本発明の実施例を図面を用いて説明す。

る。

第１図は本発明の一実施例を示すブロック構。

成因である。同図において、１は位相検波器、。

２はループフィルタ、５はＶＣｏ、４は同期検出。５回
路、５は低周波発振回路、６は加算器である。。

同期検出回路４はＰＬＬが位相同期したか否かを検出す
る回路であり、低周波発掘回路５は同期。

検出回路４からの制御信号を受け、非同期時の。

みループ帯域に比べて十分低い周波数の三角波、。

あるいはのこぎり波信号を出力する。加算器６゜はその
低周波信号とループフィルタ２を通っｔζ位相誤差信号
を加算し、その加算出力信号で。

Ｖ（、’０５を制御する。従って、非同期時にはＶ（、
’０５　情低周波発振回路５の出力信号で制御され、強
制。

的にキャプチャーレンジ内に引き込まれる。そ。

してループが同期すると、低周波発振は停止し、。

通常のＰＬＬループのみとなり同期状態が保持さ。

れる。

このように本発明は、ループ帯域に比べて十、。

分低い周波数の信号をループ外から抽入するこ。

とにより同期引き込みさせることに特徴があり、。

これによってループ帯域や応答特性に関係なく、。

任意にキャプチャーレンジを拡大できる利点が。

ある。　　　　　　　　　　　　　　　　　　　　　１
っ尚、同期検出をするのに種々の方法が考えられるが、
本発明は、この検出した結果を用いて低周波発振回路５
を制御するものであり、この。

検出方法によって制限されるものではない。　。

第２図は本発明の他の実施例を示すブロック、。

°　５　。

構成図であり、具体的には４相ＰＳＫ　（Ｐｈａｓｅ　
　。

５ｈｉｆｔ　Ｋ＊ｙｉｒＬｙ）復調回路の搬送波再生Ｐ
ＬＬへの。

適用例である。同図において、Ｎ、１２は位相。

検波器、１５．１４は低域フィルタ、１５．１６は符号
。

判別器、１７は９０度移相器、１８は搬送波位相誤差検
出回路である。搬送波位相誤差検出回路１８゜は入力さ
れた４相ＰＳＫ信号ＳｉとＶＣｏ５の出力信号。

Ｓｒ及びそれを９０度移相した信号ＳＱの位相誤差を。

検出する回路であり、従来はこの誤差信号Ｖ−をループ
フィルタ２を介してＶＣｏ５に帰還させて位（。

相同期させていた。すなわちこの搬送波位相誤。

差検出回路１８は第１図の一般的なＰＬＬ回路の位。

相検波器１に相当するものである。またこの位。

相誤差を検出する方法としては４てい倍力式、。

逆変調方式、ベースバンド処理（コスタスループ）方式
等が知られている。本実施例ではその一例として、４て
い倍回路１９，２０．９０度移相器２１位相検波器２２
で構成される４てい倍力式を示したが、本発明はこれに
限定されるものではな（、。

他のいかなる方式に対しても同様の効果がある°　４　
。

ことは言うまでもない。すなわち、ループフィ。

ルタ２を通した位相誤差信号Ｖ−に低周波発振回。

路５の出力信号ＶＺ、を加算器６で加算し、その加。

算出力ＶＣでＶＣｏ５を制御することにより、強制的圧
キャプチャーレンジ内に引き込み同期させる。

そして同期すると同期検出回路４からの信号に。

より低周波発振回路５の発振が停止し、通常の。

ループとなって同期状態がそのまま保持される。。

第５図は本発明のさらに他の実施例を示すプ。

ロック構成図であり、第２図の実施例と同様、１゜４相
ＰＳＫ復調回路への適用例である。第５図べおいて、３
１は復調した２系統のパラレルデージＤＱ　、　ＤＢを
もとのシリアルデータＤＳに変換する並。

列−直列変換回路、５２はそのシリアルデータＤａ。

の符号誤りを検出、訂正し、その他各種の信号１゜処理
を行ない最終的な復調データＤＯを出力するディジタル
信号処理回路である。５５はディジタル信号処理回路５
２の中で用いられる任意のクロック信号ＰＣＫを受けて
、それを搬送波再生ＰＬＬのループ帯域に比べて十分低
い適当な周波数ま２゜で分周する分周回路である。５４
は分周回路５５の出力信号をＯＮ　１０ＦＦするスイッ
チ回路であり、。

その制御はディジタル信号処理回路５２からの符。

号誤り検出信号ｐＬに行なっている。そしてスイ。

ッチ回路５４を通った分局器５３の出力信号は波形。

整形回路５５で三角波あるいはのこぎり波に整形。

され、加算回路６で搬送波位相誤差信号Ｖｇと加。

算される。

ここで、搬送波再生ＰＬＬが非同期状態である。

場合を考えると、復調されたシリアルデータ”ｔ。

は正規のフォーマットとは全く異なったデータ。

どなるため、ディジタル信号処理回路では符号。

誤りが検出され、スイッチ回路５４の制御パルス。

ｐＬを出力する。スイッチ回路３４ではこの制御ノく。

ルスＰＬを受けるとスイッチを閉じて分局器５５雪。

適当に周波数に分周したクロックパルスＰＭヲ波。

形整形回路５５に伝える。波形整形回路３５はこの。

パルスを三角波あるいはのこぎり波に変換し、。

加算器６を通してＶＣＯ５を制御し、強制的に同期。

させる。

次に搬送波再生ＰＬＬが同期すると復調データ。

ＤＳは正規のデータとなり符号誤りは検出されな。

くなる。すると制御パルスＰＬもなくなり、クロ。

ツクパルスＰＮはスイッチ回路５４でし中断される。。

従って波形整形回路５５からの出力信号■Ｌも無く。

なり、通常のループのみとなって同期状態が保。

持される。

このように本実施例では特別な同期検出回路。

や低周波発振回路を用いなくても良いため、回。

路構成が簡略化できる効果がある。　　　　　１゜尚、
復調データの符号誤りは変調信号の伝送。

過程で混入する雑音によっても発生するが、そ。

の頻度、すなわち符号誤り率は非同期時に発生。

するそれに比べると十分小さく、これらを判別。

することは容易にできる。従って、ある値以上１゜の符
号誤り率となれば同期がはずれたと見なし。

て制御パルスＰＬを出力するようにすれば良い。。

第４図は第５図の実施例における分周回路３５゜スイッ
チ回路５４．波形整形回路５５及び加算器６゜の−具体
例を示す回路図である。同図において。。

・　７　・分周回路５５は２／ｙ分周回路ａｔ　、　１／２分周回
路４２゜インバータ回路４５．ＡＮＤ回路４４　、４５
で構成し、。

スイッチ回路３４はＡＮＤ回路４６　、４７で構成して
い。

る。波形整形回路５５は演算増幅器４８．抵抗４９．。

５０．５１．５２、コンデンサ５５．５４で構成し、加
算器。

６は演算増幅器５５．抵抗５６，５７．５８で構成して
い。

る。これらの各部動作波形を示したのが第５図。

である。同図に示すように、非同期時には三角。

波状の信号ＶＬが加算器６に入力され、この信号。

がＶｅｘ５を制御して同期させる。そして同期する、。

と信号■Ｌは無くなり、そのまま同期状態が保持。

される。

〔発明の効果〕

以上述べたように、本発明によれば、ＰＬＬル。

−プの緒特性に関係な（、キャプチャーレンジ１５を任
意に拡大できる効果がある。また逆の見方。

をすれば、キャプチャーレンジの制約を受けず。

にＰＬＬループの最適設計ができる効果がある。、。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック塊。 °　８　。成因、第２図は本発明の他の実施例を示すプロ。ツク構成図、第５図は本発明のさらに他の実施。例を示すブロック構成図、第４図は第５図の−。部の一具体例を示す回路図、第５図は第４図の。各部動作波形図である。　　　　　　　　　　　５４・
・・同期検出回路５・・・低周波発振回路６・・・加算器３５・・・分局回路５４・・・スイッチ回路　　　　　　　　　　　１，１
５５・・・波形整形回路

Claims

【特許請求の範囲】

１、入力信号と電圧制御発振器の出力位相を比較する位
相検波手段を備え、前記位相検波出段の出力信号を前記
電圧制御発振器に帰還して成る位相同期ループ回路にお
いて、前記入力信号と前記電圧制御発振器の出力位相が
同期したか否かを検出する手段と、前記同期検出手段の
出力信号を受け、非同期時のみ三角波又はのこぎり波状
の低周波信号を発振する手段と、前記位相検波手段と前
記低周波発振手段の出力信号を加算する手段とを設け、
前記加算手段の出力信号を前記電圧制御発振器に帰還さ
せることを特徴とする位相同期ループ回路。