JPH07177194A

JPH07177194A - 復調回路

Info

Publication number: JPH07177194A
Application number: JP5319384A
Authority: JP
Inventors: Yoshihiko Taki; 慶彦滝; Koji Takahashi; 耕治高橋; Toshiyuki Takizawa; 俊之滝沢; Takashi Okada; 岡田　　隆
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1993-12-20
Filing date: 1993-12-20
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】準同期検波方式の復調回路に関し、比較的簡
単な構成により位相雑音を低減し、且つ位相同期保持範
囲を拡大する。【構成】発振周波数が一定の発振器１と、この発振器
１の出力信号を用いて受信変調波信号を復調する復調部
２と、復調信号の位相回転を補正する複素演算部３と、
同期判定部４と、位相比較部５と、ループフィルタ６
と、ディジタル電圧制御発振器７と、スイープ回路８と
を備えた準同期検波方式の復調回路に於いて、スイープ
回路８を、スイープデータを出力するアキュムレータ９
と、第１，第２のセレクタ１０，１２と、レジスタ１１
と、検出制御部１３とにより構成し、同期外れ時は、高
速クロック信号ＣＬＫ１に従って加算用の設定データＤ
Ａをアキュムレータ９により累算し、同期引込みによ
り、低速クロック信号ＣＬＫ２に従って減算用の設定デ
ータＤＢを累算させて、スイープデータを零とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期引込み範囲を拡大
できる準同期検波方式の復調回路に関する。ＱＡＭ（直
交振幅変調）方式やＰＳＫ（位相変調）方式等の受信変
調波信号を復調する復調回路は、電圧制御発振器を含む
搬送波再生回路により受信変調波信号の搬送波に位相同
期した搬送波を再生し、この再生搬送波を用いて受信変
調波信号を同期検波して復調する構成が一般的である。
このような同期検波方式の復調回路に対して、発振周波
数が一定の発振器の出力信号を用いて受信変調波信号の
復調を行う準同期検波方式の復調回路が知られている。
この準同期検波方式の復調回路に於ける同期引込み範囲
の拡大と動作の安定化とが要望されている。

【０００２】

【従来の技術】図４は従来例の復調回路の説明図であ
り、同期検波方式による一般的な構成を示し、５１はハ
イブリッド回路（Ｈ）、５２，５３は位相検波器、５４
は９０°ハイブリッド回路（Ｈ）、５５は電圧制御発振
器（ＶＣＯ）、５６，５７はＡＤ変換器（Ａ／Ｄ）、５
８は同期判定部、５９は排他的オア回路、６０はループ
フィルタ、６１はスイープ回路、６２はコンデンサ、６
３はトランスバーサル等化器（ＴＲＶ）である。このト
ランスバーサル等化器６３は、ディジタル多重無線装置
等に於いては設けられるが、その他の場合は省略される
場合があるから、点線で示している。

【０００３】ＱＡＭやＰＳＫ等の受信変調波信号はハイ
ブリッド回路５１により分岐され、それぞれ位相検波器
５２，５３に入力されて、９０°ハイブリッド回路５４
によりπ／２の位相差となった電圧制御発振器５５の出
力信号により同期検波され、Ｉ，Ｑの直交信号に復調さ
れ、ＡＤ変換器５６，５７によりディジタル信号に変換
される。又必要に応じてトランスバーサル等化器６３に
より等化され、図示を省略した次段の回路へ転送され
る。

【０００４】又排他的オア回路５９により再生搬送波と
受信変調波の搬送波との位相差を求め、ループフィルタ
６０を介して電圧制御発振器５５の制御電圧とし、電圧
制御発振器５５の出力信号の再生搬送波位相を受信変調
波信号の搬送波位相に同期化させる。即ち、電圧制御発
振器５５を含む位相同期ループ（ＰＬＬ）が構成されて
いる。

【０００５】このような位相同期ループの同期状態を、
復調されたＩ，Ｑ信号を基に同期判定部５８により監視
し、同期外れと判定するとスイープ回路６１を起動す
る。スイープ回路６１は、正弦波，三角波，鋸歯状波等
の波形のスイープ電圧を発生して、コンデンサ６２を介
して電圧制御発振器５５の制御電圧として加える。それ
により、電圧制御発振器５５は出力周波数をスイープす
ることになり、同期引込み動作が開始される。同期判定
部５８は同期引込みと判定すると、スイープ回路６１の
動作を停止させる。

【０００６】図５は従来例の復調回路の説明図であり、
スイープ回路をディジタル回路により構成した場合を示
し、図４と同一符号は同一部分を示す。又６４は１ビッ
トの遅延回路（Ｔ）、６５は加算器、６６はセレクタ、
６７はデータ設定部、６８はＤＡ変換器（Ｄ／Ａ）であ
る。

【０００７】電圧制御発振器５５の発振周波数がずれて
同期外れとなると、同期判定部５８は前述の場合と同様
にスイープ回路６１を起動する。即ち、セレクタ６６を
介してデータ設定部６７のデータを加算器６５に加える
ことにより、この加算器６５と遅延回路６４とにより累
算器を構成しているから、順次データが加算されて増加
し、最大値に達すると、最小値に戻ることになる。この
累算されたデータはＤＡ変換器６８によりアナログ信号
に変換され、コンデンサ６２を介して電圧制御発振器５
５の制御電圧となる。

【０００８】例えば、データ設定部６７に２０ビット構
成のデータが設定され、加算器６５と遅延回路６４とに
よる累算器により順次累算され、その上位１０ビットを
ＤＡ変換器６８によりアナログ信号に変換する構成とす
ることができるものであり、その場合のスイープ電圧
は、最大値となった後に最小値となる変化の鋸歯状波形
となる。

【０００９】前述の同期検波方式の復調回路は、受信変
調波信号の搬送波位相の変動に対して位相同期ループ
（ＰＬＬ）内の電圧制御発振器５５の出力信号位相を追
従するように制御するもので、その為には位相同期ルー
プ（ＰＬＬ）の応答特性を高くする必要がある。これに
対して、電圧制御発振器５５に相当する発振器の発振周
波数を一定として復調する準同期検波方式の復調回路が
知られている。

【００１０】図６は先に提案した準同期検波方式の復調
回路を示し、７０は復調部、７１はハイブリッド回路
（Ｈ）、７２，７３は位相検波器、７４は９０°ハイブ
リッド回路（Ｈ）、７５は発振器、７６，７７はＡＤ変
換器（Ａ／Ｄ）、７８は同期判定部、７９は排他的オア
回路等による乗算器、８０はループフィルタ、８１はデ
ィジタル処理によるスイープ回路、８２は加算器、８３
は遅延回路（Ｔ）、８４は加算器、８５はデータ設定
部、８６はディジタル電圧制御発振器（ＶＣＯ）、８７
は複素演算部、８８はトランスバーサル等化器（ＴＲ
Ｖ）である。

【００１１】発振器７５は、受信変調波信号の搬送波周
波数と同一又は近似した一定の周波数で発振するもので
あり、その出力信号を９０°ハイブリッド回路７４を介
して位相検波器７２，７３に加えて、ハイブリッド回路
７１により分岐された受信変調波信号を復調する。この
復調信号は、受信変調波信号の搬送波周波数と、発振器
７５の発振周波数との差に対応して位相回転する信号と
なる。

【００１２】そこで、この位相回転する復調信号に対し
て、ディジタル電圧制御発振器８６からのｓｉｎ，ｃｏ
ｓの信号を基に、複素演算部８７に於いて補正演算を施
すものであり、この複素演算部８７は無限移相器に相当
するものである。又ディジタル電圧制御発振器８６は、
ループフィルタ８０を介した制御データによってｓｉ
ｎ，ｃｏｓの信号をリードオンリメモリから読出す構成
とすることができる。

【００１３】この複素演算部８７により位相補正された
復調信号は、そのまま或いはトランスバーサル等化器８
８により等化されたＩ，Ｑの直交復調信号となる。又乗
算器７９により周波数及び位相の誤差成分が求められ、
ループフィルタ８０を介してディジタル電圧制御発振器
８６の制御データとなる。従って、複素演算部８７とデ
ィジタル電圧制御発振器８６とループフィルタ８０とを
含む位相同期ループが形成されており、周波数及び位相
の誤差成分が零となるように、ディジタル電圧制御発振
器８６の出力信号が制御される。

【００１４】このような準同期検波方式の復調回路に於
いても、同期検波方式の復調回路と同様に、同期判定回
路７８の同期外れの判定信号によって起動されるスイー
プ回路８１を設けることが考えられる。このスイープ回
路８１は、図５に示すスイープ回路６１と同様にデータ
設定部８５の設定データを、加算器８４と１ビット分の
遅延回路８３とにより累算してスイープデータを出力
し、加算器８２を介してディジタル電圧制御発振器８６
の制御データとして加えるものである。

【００１５】

【発明が解決しようとする課題】図６に示す準同期検波
方式の復調回路は、スイープ回路８１を含めてディジタ
ル処理による構成であるから、集積回路化することも容
易となる。しかし、同期判定部７８の同期外れの判定信
号によりスイープ回路８１が起動されてスイープデータ
を出力し、ディジタル電圧制御発振器８６のスイープ動
作により、位相同期ループ（ＰＬＬ）が同期状態となる
と、同期判定部７８の同期引込みの判定信号によりスイ
ープ回路８１の動作が停止される。その時、加算器８４
と遅延回路８３とによる累算器の出力データがホールド
された状態となる。

【００１６】このホールドされたスイープデータが、そ
の後に、ループフィルタ８０を介した制御データに加算
されることになるから、位相雑音が大きくなる問題があ
り、又ホールドされたスイープデータが最大値近傍の場
合には、周波数及び位相の誤差成分が僅かに大きくなっ
た場合に位相同期外れを生じる欠点がある。即ち、位相
同期保持範囲が狭くなる問題があった。本発明は、比較
的簡単な構成により位相雑音を低減し、且つ位相同期保
持範囲を拡大することを目的とする。

【００１７】

【課題を解決するための手段】本発明の復調回路は、図
１を参照して説明すると、受信変調波信号を、発振周波
数が一定の発振器１の出力信号を用いて復調する復調部
２と、この復調部２の出力信号の位相補正を行う複素演
算部３と、この複素演算部３の出力信号を基に同期外れ
か否かを判定する同期判定部４と、複素演算部３の出力
信号を基に周波数及び位相の誤差成分を求める位相比較
部５と、この位相比較部５の出力信号をループフィルタ
６を介して制御データとして加え、出力信号を複素演算
部３に加えるディジタル電圧制御発振器７（ＶＣＯ）
と、このディジタル電圧制御発振器７の出力信号をスイ
ープさせるスイープ回路８とを備えた準同期検波方式の
復調回路に於いて、スイープ回路８は、同期判定部４の
同期外れの判定信号による加算用の設定データを累算し
て制御データに加算するスイープデータを出力し、同期
判定部４の同期引込みの判定信号による減算用の設定デ
ータを累算してスイープデータを零又は零近傍の値とす
るアキュムレータ９（ＡＣＣ）を備えている。

【００１８】又スイープ回路８は、スイープデータを出
力するアキュムレータ９と、加算用の設定データＤＡと
減算用の設定データＤＢとを選択する第１のセレクタ１
０と、この第１のセレクタ１０により選択された設定デ
ータを加えるレジスタ１１と、高速クロック信号ＣＬＫ
１と低速クロック信号ＣＬＫ２とを選択する第２のセレ
クタ１２と、同期判定部４の判定信号とスイープデータ
とが入力されて、同期外れ時に加算用の設定データＤＡ
をレジスタ１１に設定し、この設定データＤＡを高速ク
ロック信号ＣＬＫ１に従ってアキュムレータ９により累
算させてスイープデータを出力させ、同期引込み時には
減算用の設定データＤＢをレジスタ１１に設定し、この
設定データＤＢを低速クロック信号ＣＬＫ２に従ってア
キュムレータ９により累算させてスイープデータを零又
は零近傍の値とする検出制御部１３とを備えることがで
きる。

【００１９】又スイープ回路８の検出制御部１３は、同
期判定部４の同期引込みの判定信号が加えられた時点、
及びこの同期引込みの判定信号が加えられている期間に
於けるアキュムレータ９から出力されるスイープデータ
が零又は零近傍の値の時に、レジスタ１１をクリアする
構成とすることができる。

【００２０】

【作用】発振器１と復調部２と複素演算部３と同期判定
部４と位相比較部５とループフィルタ６とディジタル電
圧制御発振器７とは、先に提案した準同期検波方式の復
調回路と同様に動作するものである。又スイープ回路８
は、同期判定部４の同期外れの判定信号により起動さ
れ、加算用のデータＤＡを高速クロック信号ＣＬＫ１に
従ってアキュムレータ９に於いて累算することにより、
スイープデータを出力し、加算器１４を介してディジタ
ル電圧制御発振器７の制御データとするものである。又
同期判定部４の同期引込みの判定信号により、加算用の
データＤＡの累算を停止させる。その時に、アキュムレ
ータ９の出力のスイープデータがホールドされた状態と
なる。そこで、減算用の設定データＤＢを低速クロック
信号ＣＬＫ２に従ってアキュムレータ９に於いて累算す
る。即ち、ホールドされたスイープデータは、減算用の
設定データＤＢに従って順次減少して零又は零近傍の値
となる。従って、同期引込みの正常状態に於ける位相雑
音を低減し、且つ位相同期の維持範囲を拡大することが
できる。

【００２１】又スイープ回路８は、同期判定部４の同期
外れの判定信号が検出制御部１３に加えられると、第１
のセレクタ１０により加算用の設定データＤＡを選択さ
せ、第２のセレクタ１２により高速クロック信号ＣＬＫ
１を選択させ、加算用の設定データＤＡはレジスタ１１
に設定されるから、アキュムレータ９は、高速クロック
信号ＣＬＫ１に従って加算用の設定データＤＡを累算
し、その累算結果をスイープデータとして、加算器１４
を介してディジタル電圧制御発振器７の制御データとし
て加える。又同期判定部４の同期引込みの判定信号によ
り、検出制御部１３は、レジスタ１１をクリアする。従
って、その時点ではスイープデータはホールドされる。
そして、第１のセレクタ１０により減算用の設定データ
ＤＢを選択させ、第２のセレクタ１２により低速クロッ
ク信号ＣＬＫ２を選択させる。アキュムレータ９は、低
速クロック信号ＣＬＫ２に従ってレジスタ１１に設定さ
れた減算用の設定データＤＢを累算するから、スイープ
データは位相同期ループが充分に追従できるように、ゆ
っくりと減少することになる。そして、零又は零近傍の
値となると、検出制御部１３はレジスタ１１をクリアす
る。

【００２２】又検出制御部１３は、同期判定部４の同期
引込みの判定信号が加えられると、レジスタ１１をクリ
アする。それによって、アキュムレータ９の入力は零と
なるから、その時点のスイープデータをホールドするこ
とになる。そして、前述のように、レジスタ１１に減算
用の設定データＤＢが設定されるから、スイープデータ
は徐々に減少する。そして、検出制御部１３は、同期引
込みの判定信号が加えられている期間に於いて、スイー
プデータが零又は零近傍の値となったことを検出する
と、レジスタ１１をクリアする。従って、スイープデー
タは零を維持するから、位相同期ループ（ＰＬＬ）から
スイープ回路８を切離した場合に相当することになる。

【００２３】

【実施例】図２は本発明の実施例の説明図であり、２１
は発振器、２２は復調部、２３は複素演算部、２４は同
期判定部、２５は乗算器、２６はループフィルタ、２７
はディジタル電圧制御発振器、２８はスイープ回路であ
る。

【００２４】又２９はアキュムレータ、３０は第１のセ
レクタ、３１はレジスタ、３２は第２のセレクタ、３３
は検出制御部、３４は加算器、３５は複素演算部２３に
加えるｓｉｎ，ｃｏｓのデータを格納したリードオンリ
メモリ（ＲＯＭ）、３６は遅延回路（Ｔ）、３７は加算
器、３８，３９は乗算器、４０，４２は加算器、４１は
遅延回路（Ｔ）、ＤＡは加算用の設定データ、ＤＢは減
算用の設定データ、ＣＬＫ１は高速クロック信号、ＣＬ
Ｋ２は低速クロック信号、α，βはフィルタ係数を示
す。

【００２５】復調部２２は、図６に示す復調部７０と同
様な構成を有するものであり、又トランスバーサル等化
器は図示を省略しているが、図６に示す構成と同様に複
素演算部２３の後段にトランスバーサル等化器を設ける
ことも可能であり、又復調部２２と複素演算部２３との
間に設けることも可能である。又ループフィルタ２６
は、乗算器３８と加算器４０と遅延回路４１との経路に
よりローパスフィルタを構成し、又乗算器３９の経路に
よりハイパスフィルタを構成している。この場合のロー
パスフィルタは、位相同期ループを周波数変動に追従さ
せる為のものであり、又ハイパスフィルタは、位相同期
ループを位相変動に追従させる為のものである。

【００２６】又ディジタル電圧制御発振器２７は、リー
ドオンリメモリ３５と遅延回路３６と加算器３７とによ
り構成され、制御データが加算器３７と遅延回路３６と
による累算器により累算されてリードオンリメモリ３５
のアドレスとなり、それによって、複素演算部２３に加
える為のｓｉｎ，ｃｏｓの信号が読出される。

【００２７】又スイープ回路２８は、図１に示す構成と
同様に、アキュムレータ２９と、第１，第２のセレクタ
３０，３２と、レジスタ３１と、検出制御部３３とから
構成され、第１のセレクタ３０により加算用の設定デー
タＤＡと減算用の設定データＤＢとを選択してレジスタ
３１に設定し、又第２のセレクタ３２により高速クロッ
ク信号ＣＬＫ１と低速クロック信号ＣＬＫ２とを選択す
るものである。そして、アキュムレータ２９は、選択さ
れたクロック信号に従ってレジスタ３１に設定された設
定データを累算するものである。

【００２８】ディジタル電圧制御発振器２７を含む位相
同期ループ（ＰＬＬ）が位相同期引込み状態の場合は、
ループフィルタ２６を介した制御データが、加算器３４
を介してディジタル電圧制御発振器２７に加えられ、周
波数及び位相の誤差成分が零となるようなｓｉｎ，ｃｏ
ｓの信号がリードオンリメモリ３５から読出されて、複
素演算部２３に加えられる。

【００２９】同期判定部２４に於いて同期外れと判定す
ると、同期外れの判定信号をスイープ回路２８に加え
る。それによって、検出制御部３３は、第１のセレクタ
３０により加算用の設定データＤＡを選択させてレジス
タ３１に加え、第２のセレクタ３２により高速クロック
信号ＣＬＫ１を選択させてアキュムレータ２９に加え、
アキュムレータ２９はレジスタ３１に設定された加算用
の設定データＤＡを高速クロック信号ＣＬＫ１に従って
累算して、スイープデータを加算器３４を介してディジ
タル電圧制御発振器２７の制御データとして加える。

【００３０】そして、同期判定部２４が同期引込みと判
定すると、同期引込みの判定信号をスイープ回路２８に
加える。それによって、検出制御部３３は、レジスタ３
１をクリアする。それにより、アキュムレータ２９の出
力のスイープデータはその時点の値にホールドされる。
そして、検出制御部３３は、第１のセレクタ３０により
減算用の設定データＤＢを選択させてレジスタ３１に加
え、又第２のセレクタ３２により低速クロック信号ＣＬ
Ｋ２を選択させてアキュムレータ２９に加え、アキュム
レータ２９は、レジスタ３１に設定された減算用の設定
データＤＢを低速クロック信号ＣＬＫ２に従って累算す
る。即ち、スイープデータは、減算用の設定データＤＢ
により低速クロック信号ＣＬＫ２の速度で徐々に減少す
る。

【００３１】検出制御部３３は、アキュムレータ２９の
出力のスイープデータを監視し、同期判定部２４の同期
引込みの判定信号が加えられている期間に於いて零又は
予め定めた零近傍の値となると、レジスタ３１をクリア
する。それにより、スイープデータの値は零又は零近傍
の値を継続することになる。即ち、位相同期ループ（Ｐ
ＬＬ）からスイープ回路２８を切離した場合と等価とな
り、位相雑音を低減し、且つ位相同期引込み状態を安定
に維持することができる。

【００３２】図３は本発明の実施例のスイープ回路の説
明図であり、図２と同一符号は同一部分を示し、４３は
最小値検出部、４４〜４６はアンド回路、４７はインバ
ータ、４８はオア回路、４９はモノマルチバイブレー
タ、ＳＷＤはスイープデータ、ＤＳは同期判定部の判定
信号を示す。又加算用の設定データＤＡを＋１（２の補
数表現で“０００・・・００１”）、減算用の設定デー
タＤＢを−１（２の補数表現で“１１１・・・１１
０”）とし、低速クロック信号ＣＬＫ２を、高速クロッ
ク信号ＣＬＫ１に対して数１０００分の１或いはそれ以
下の低速とすることができる。

【００３３】最小値検出部４３は、スイープデータＳＷ
Ｄが例えば零を検出する為の複数ビット入力のオア回路
により構成することができる。或いは２の補数演算を行
う場合の符号ビットを含む上位複数ビットを加えるゲー
ト回路により構成し、零近傍の値を検出する構成とする
ことができる。即ち、零又は零近傍の値のスイープデー
タＳＷＤの最小値を検出した時に“０”の出力信号とな
り、その他の値のスイープデータＳＷＤの時は、“１”
の出力信号となる。又同期判定部の判定信号ＤＳは、同
期外れの判定信号の時に“１”となり、同期引込みの判
定信号の時に“０”となる。

【００３４】又レジスタ３１は、クリア端子ＣＬに
“０”の信号が加えられるとクリアされる構成を有し、
又アキュムレータ２９は、データ端子Ｄに加えられる設
定データをクロック端子ＣＫに加えられるクロック信号
に従って累算する構成を有するものであり、既に知られ
ている各種の構成を採用することができる。又第１のセ
レクタ３０は、アンド回路４５の出力信号が“０”の時
に加算用の設定データＤＡを選択し、“１”の時に減算
用の設定データＤＢを選択する。又第２のセレクタ３２
は、アンド回路４６の出力信号が“０”の時に高速クロ
ック信号ＣＬＫ１を選択し、“１”の時に低速クロック
信号ＣＬＫ２を選択する。

【００３５】又モノマルチバイブレータ４９は、同期判
定部の“１”の同期外れの判定信号から“０”の同期引
込みの判定信号に変化した時にトリガされて、設定時間
幅の“０”の信号を出力し、それ以外は“１”の信号を
出力して、アンド回路４４に入力する。又判定信号ＤＳ
はオア回路４８を介してアンド回路４４に、又インバー
タ４７を介してアンド回路４６にそれぞれ加えられる。

【００３６】同期判定部から“１”の同期外れの判定信
号ＤＳが検出制御部３３に加えられると、アンド回路４
５，４６の出力信号は“０”となり、第１のセレクタ３
０により加算用の設定データＤＡが選択されてレジスタ
３１に加えられ、第２のセレクタ３２により高速クロッ
ク信号ＣＬＫ１が選択されてアキュムレータ２９のクロ
ック端子ＣＫに加えられる。従って、アキュムレータ２
９は、レジスタ３１に設定された加算用の設定データが
データ端子Ｄに加えられ、高速クロック信号に従って累
算し、スイープデータＳＷＤを出力する。

【００３７】ディジタル電圧制御発振器２７（図２参
照）は、スイープデータＳＷＤに従って出力信号をスイ
ープすることになり、位相同期ループ（ＰＬＬ）の位相
同期引込み動作を行い、同期判定部２４により同期引込
みを判定すると、“０”の同期引込みの判定信号ＤＳが
検出制御部３３に加えられる。この“１”から“０”へ
変化する判定信号ＤＳによりモノマルチバイブレータ４
９から“０”の信号が出力され、最小値検出部４３の出
力信号が“１”の場合でも、アンド回路４４の出力信号
は、モノマルチバイブレータ４９の設定時間幅に於いて
“０”となり、レジスタ３１はクリアされる。それによ
り、アキュムレータ２９のデータ端子Ｄには零が入力さ
れるから、その時点のスイープデータの値にホールドさ
れる。

【００３８】又アンド回路４６は、最小値検出部４３の
出力信号が“０”でなければ、出力信号が“１”とな
り、同様に、アンド回路４５の出力信号も“１”とな
る。従って、第１のセレクタ３０により減算用の設定デ
ータＤＢが選択されてレジスタ３１に加えられ、第２の
セレクタ３２により低速クロック信号ＣＬＫ２が選択さ
れてアキュムレータ２９のクロック端子ＣＫに加えられ
る。

【００３９】従って、アキュムレータ２９は、レジスタ
３１に設定された減算用の設定データＤＢによりスイー
プデータＳＷＤの減算を、低速クロック信号ＣＬＫ２に
従って行うことになり、スイープデータＳＷＤは、位相
同期ループ（ＰＬＬ）の応答特性に比較して充分に遅い
速度で減少し、例えば、数１０ミリ秒〜数秒後に零又は
零近傍の値となる。このような最小値となると、最小値
検出部４３の出力信号が“０”となり、それによって、
アンド回路４４〜４６の出力信号は“０”となるから、
レジスタ３１はクリアされる。レジスタ３１がクリアさ
れることにより、アキュムレータ２９のデータ端子Ｄに
零が入力されるから、スイープデータＳＷＤは零又は零
近傍の値にホールドされる。

【００４０】そして、最小値検出部４３の出力信号は
“０”を継続するから、レジスタ３１はクリアされたま
まとなる。即ち、加算器３４を介してディジタル電圧制
御発振器に加えられるスイープデータＳＷＤは零又は零
近傍の値となり、スイープ回路を位相同期ループから切
離した場合に相当し、位相雑音を低減すると共に、安定
な位相同期状態を保持することができる。

【００４１】このような同期引込み状態から、受信変調
波信号の搬送波周波数又は位相の大きな変動の為に位相
同期ループ（ＰＬＬ）の同期が外れて、“１”の同期外
れの判定信号ＤＳが加えられると、アンド回路４４の出
力信号が“１”となり、第１のセレクタ３０により選択
された加算用の設定データＤＡがレジスタ３１に設定さ
れて、アキュムレータ２９のデータ端子Ｄに加えられ、
第２のセレクタ３２により選択された高速クロック信号
ＣＬＫ１がアキュムレータ２９のクロック端子ＣＫに加
えられ、加算用のデータＤＡの累算が開始され、スイー
プデータＳＷＤがディジタル電圧制御発振器に加えられ
て位相同期引込み動作が開始される。又最小値検出部４
３の出力信号は、スイープデータＳＷＤが零又は零近傍
の値以外は“１”となり、又モノマルチバイブレータ４
９の出力信号は“１”を継続するから、レジスタ３１は
クリアされないから、“０”の同期引込みの判定信号Ｄ
Ｓが加えられるまで、スイープ動作が継続される。

【００４２】本発明は前述の実施例にのみ限定されるも
のではなく、例えば、スイープ回路２８は実施例以外の
各種の論理構成とすることが可能であり、又アキュムレ
ータ２９の前段に３−１セレクタを設け、加算用の設定
データＤＡと零と減算用の設定データＤＢとを選択する
構成とし、同期外れの判定信号により加算用の設定デー
タをアキュムレータ２９に入力して、高速のクロック信
号ＣＬＫ１により累算を開始し、又同期引込みの判定信
号により減算用の設定データＤＢをアキュムレータ２９
に入力して、低速のクロック信号ＣＬＫ２により累算を
開始し、スイープデータＳＷＤが零又は零の近傍の値を
検出した時に、零を選択してアキュムレータ２９に入力
する構成とすることができる。又各部の機能をマイクロ
プロセッサ等の演算処理機能によって実現することも可
能である。

【００４３】

【発明の効果】以上説明したように、本発明は、準同期
検波方式の復調回路に於いて、同期判定部４の同期外れ
の判定信号によりスイープ回路８を起動し、加算用の設
定データＤＡをアキュムレータ９により累算してスイー
プデータを出力し、それにより、ディジタル電圧制御発
振器７から複素演算部３に加える信号をスイープして同
期引込み動作を開始し、同期判定部４の同期引込みの判
定信号によりスイープ回路８の動作を停止させるもので
あるが、その時点のスイープデータを減算用の設定デー
タＤＢに従って徐々に減少させて、零又は零近傍の値と
するものである。従って、正常時に於いては、スイープ
回路８は位相同期ループ（ＰＬＬ）から切離された状態
となり、位相雑音の低減並びに動作の安定化を図ること
ができる利点がある。

【００４４】又スイープ回路８を、アキュムレータ９
と、第１，第２のセレクタ１０，１２と、レジスタ１１
と、検出制御部１３とにより構成したことにより、第１
のセレクタ１０は、加算用の設定データＤＡと減算用の
設定データＤＢとを選択し、第２のセレクタ１２は、高
速クロック信号ＣＬＫ１と低速クロック信号ＣＬＫ２と
を選択し、同期引込み動作時は、加算用の設定データＤ
Ａを高速クロック信号ＣＬＫ１に従ってアキュムレータ
９により累算してスイープデータを形成し、同期引込み
の判定信号が加えられた時は、減算用の設定データＤＢ
を低速クロック信号ＣＬＫ２に従ってアキュムレータ９
により累算して、スイープデータを徐々に減少させるこ
とができる。そして、検出制御部１３によりスイープデ
ータが零又は零近傍の値となったことを検出した時に、
レジスタ１１をクリアして、スイープ回路８の動作を停
止させる。従って、比較的簡単な構成により準同期検波
方式の復調回路に於けるスイープ動作が可能となる利点
がある。

【００４５】又検出制御部１３は、同期引込み動作を開
始した後に、同期引込みの判定信号が加えられた時に、
レジスタ１１をクリアし、それによって、次の減算用の
設定データをレジスタ１１に設定でき、スイープデータ
を徐々に減少させることができる。又スイープデータが
零又は零近傍の値を検出した時に、レジスタ１１をクリ
アして、スイープデータを零又は零近傍の値にホールド
することができ、位相雑音を低減すると共に、位相同期
ループ（ＰＬＬ）の同期引込み状態を安定に維持できる
利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例の説明図である。

【図３】本発明の実施例のスイープ回路の説明図であ
る。

【図４】従来例の復調回路の説明図である。

【図５】従来例の復調回路の説明図である。

【図６】先に提案した準同期検波方式の復調回路の説明
図である。

【符号の説明】

１発振器２復調部３複素演算部４同期判定部５位相比較部６ループフィルタ７ディジタル電圧制御発振器（ＶＣＯ）８スイープ回路９アキュムレータ（ＡＣＣ）１０第１のセレクタ１１レジスタ１２第２のセレクタ１３検出制御部１４加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者滝沢俊之神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者岡田隆東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】受信変調波信号を、発振周波数が一定の
発振器（１）の出力信号を用いて復調する復調部（２）
と、該復調部（２）の出力信号の位相補正を行う複素演
算部（３）と、該複素演算部（３）の出力信号を基に同
期外れか否かを判定する同期判定部（４）と、前記複素
演算部（３）の出力信号を基に周波数及び位相の誤差成
分を求める位相比較部（５）と、該位相比較部（５）の
出力信号をループフィルタ（６）を介して制御データと
して加え、出力信号を前記複素演算部（３）に加えるデ
ィジタル電圧制御発振器（７）と、該ディジタル電圧制
御発振器（７）の出力信号をスイープさせるスイープ回
路（８）とを備えた準同期検波方式の復調回路に於い
て、前記スイープ回路（８）は、前記同期判定部（４）の同
期外れの判定信号による加算用の設定データを累算して
前記制御データに加算するスイープデータを出力し、前
記同期判定部（４）の同期引込みの判定信号による減算
用の設定データを累算して前記スイープデータを零又は
零近傍の値とするアキュムレータ（９）を備えたことを
特徴とする復調回路。
【請求項２】前記スイープ回路（８）は、前記スイー
プデータを出力するアキュムレータ（９）と、加算用の
設定データと減算用の設定データとを選択する第１のセ
レクタ（１０）と、該第１のセレクタ（１０）により選
択された設定データを加えるレジスタ（１１）と、高速
クロック信号と低速クロック信号とを選択する第２のセ
レクタ（１２）と、前記同期判定部（４）の判定信号と
前記スイープデータとが入力されて、同期外れ時には前
記加算用の設定データを前記レジスタ（１０）に設定
し、該設定データを前記高速クロック信号に従って前記
アキュムレータ（９）により累算させて前記スイープデ
ータを出力させ、同期引込み時には前記減算用の設定デ
ータを前記レジスタ（１０）に設定し、該設定データを
前記低速クロック信号に従って前記アキュムレータ
（９）により累算させて前記スイープデータを零又は零
近傍の値とする検出制御部（１３）とを備えたことを特
徴とする請求項１記載の復調回路。
【請求項３】前記スイープ回路（８）の前記検出制御
部（１３）は、前記同期判定部（４）の同期引込みの判
定信号が加えられた時点、及び該同期引込みの判定信号
が加えられている期間に於ける前記アキュムレータ
（９）から出力されるスイープデータが零又は零近傍の
値の時に、前記レジスタ（１１）をクリアする構成を有
することを特徴とする請求項２記載の復調回路。