JPH0770995B2

JPH0770995B2 - 位相同期ループ

Info

Publication number: JPH0770995B2
Application number: JP1299794A
Authority: JP
Inventors: 秀人古川; 義春戸澤; 哲喜竹中; 貞夫竹中; 宏吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-14
Filing date: 1989-11-20
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH0316318A

Description

【発明の詳細な説明】〔概要〕位相同期ループに関し、帯域幅を切り替えたとき積分器
を制御する必要がなく、乗算器のビット数が少なく、ま
た乗算器の数を少なくすることができる位相同期ループ
を提供することを目的とし、基準入力と電圧制御発振器からの再生搬送波とを位相比
較器に加えて得られた位相誤差信号をループフィルタを
通して得られた制御信号を前記電圧制御発振器に帰還す
ることによって基準入力と位相同期した前記再生搬送波
を得る位相同期ループにおいて、前記ループフィルタ
が、第１および第２のフィルタ係数を切り替えて出力す
る第１のセレクタと、前記位相誤差信号と乗算器の出力
とを切り替えて出力する第２のセレクタと、第１の演算
期間において該第２のセレクタから入力された前記位相
誤差信号に第１のセレクタから入力された一方のフィル
タ係数を乗算して出力するとともに、第２の演算期間に
おいて第２のセレクタを経て入力された該乗算結果に第
１のセレクタから入力された他方のフィルタ係数を乗算
して出力する乗算器と、該乗算器の出力における前記第
１の演算期間の乗算結果を保持して出力する記憶部と、
該乗算器の出力における前記第２の演算期間の乗算結果
を積分して出力する積分器と、該記憶部の出力と積分器
の出力とを加算して演算周期ごとに前記制御信号を発生
する加算器とを備えて構成される。

〔産業上の利用分野〕

本発明は位相同期ループに係り、特に帯域幅を切り替え
可能にした位相同期ループに関するものである。

位相同期ループは、ディジタル変調波を復調するディジ
タル形復調器のディジタル搬送波再生回路等として用い
られるものである。

ディジタル無線衛星通信システムの受信側におけるディ
ジタル形復調器においては、ディジタル搬送波再生回路
を備え、受信信号から再生されたキャリアによってディ
ジタル変調波を復調する。

このようなディジタル搬送波再生回路等として用いられ
るディジタル位相同期ループにおいては、バースト波か
らなる受信信号を復調するため、バースト信号の先頭に
ある短いプリアンブル信号の期間にキャリアに対して同
期引き込みするために帯域幅を広くし、以後のデータ信
号の部分では再生キャリアのジッタを抑圧するために帯
域幅を狭くすることが必要であり、そのためフィルタ係
数を切り替えて帯域幅を変化させるようにした帯域幅可
変形の位相同期ループが用いられる。

このような帯域幅切り替え形の位相同期ループにおいて
は、フィルタ係数の切り替えに際して位相同期ループ内
において用いられている積分器の制御を必要とせず、ま
た乗算器において必要とするビット数が少ないものであ
り、かつ乗算器の数が少ないものであることが要望され
る。

〔従来の技術〕

第８図は従来の位相同期ループの構成例を示したもので
あって、位相比較器1,ループフィルタ2,電圧制御発振器
（ディジタルVCO）３が閉ループ接続されたディジタル
位相同期ループが示されている。

位相比較器１は基準入力Diと再生搬送波Doとの位相を比
較して、位相誤差の信号Ｃを発生する。

ループフィルタ２な位相比較器１の出力からノイズを除
去して、電圧制御発振器３に対する制御信号Ａを発生す
る。

電圧制御発振器３には制御信号Ａに応じて発振動作を行
うことによって、基準入力Diに追従して周波数が変化す
る再生搬送波Doを発生する。

ループフィルタ２は、積分器4,乗算器5,6および加算器
７から構成されている。積分器４は加算器8,遅延部
（Ｔ）９からなる周知の構成を有している。

ループフィルタ２において、位相誤差の信号Ｃは積分器
４に加えられ、加算器８においてその出力信号を遅延部
９によって遅延した信号と加算されることによって積分
される。積分器４の出力信号に対して、乗算器５におい
て係数αを乗算することによって図示の信号Ｂを生じ
る。

加算器７はこの信号Ｂと位相誤差の信号Ｃとを加算し、
さらに乗算器６において加算器６の出力信号に係数βを
乗算することによって、電圧制御発振器３に対する制御
信号Ａを発生する。

ここで係数α，βは、ループフィルタ２が２種類の時定
数τ₁,τ_２を有する場合、α＝T/τ₁,β＝T/τ_２（Ｔは
位相同期ループにおける演算周期）によって定められる
ものである。

定常状態、すなわち基準入力Diと再生搬送波Doとの位相
同期が確立した状態では、ループフィルタ２の帯域幅B_L
は係数α，βによって定まり、位相同期ループの固有周
波数ωn,減衰率ζと帯域幅B_Lとの間には、次の関係があ
ることが知られている。

ここでk₁,k₂は定数第８図の位相同期ループは、電圧制御発振器３内にも積
分要素を含んでおり、ループフィルタ２内の積分器４と
によって、二次遅れ特性を示す。

ディジタル無線衛星通信においては、受信信号がバース
ト状になっている部分があり、このようなバースト波か
らなる受信信号を復調するためには、バースト信号の先
頭にある数シンボルからなり短いプリアンブル信号の期
間に、キャリアに対して同期引き込みをしなければなら
ない。そのため、この期間においては位相同期ループの
帯域幅を広くしなければならない。一方、それ以後のデ
ータ信号の期間においては、再生キャリアのジッタを抑
圧するために帯域幅を狭くすることが必要である。

このように同期引き込み時と、同期引き込み後の定常状
態とにおいて位相同期ループの帯域幅を切り替えるため
には、ループフィルタ２を２モードフィルタとして，係
数α，βを切り替えるようにすればよい。

すなわち上記（１）〜（３）式の関係から、減衰率ζを
一定とすれば、帯域幅B_Lを広くするためには係数α，β
を大きくし、帯域幅B_Lを狭くするためには係数α，βを
小さくすればよい。

一方、第８図に示された位相同期ループにおける定常状
態の制御信号Ａの電圧値Voは、積分器４における蓄積電
荷ｑで定まり、次の関係があることが知られている。

Vo＝α・β・ｑ ……（４）（４）式から、帯域幅を変えるために係数α・βを切り
替えても、電圧制御発振器３に対する制御信号の大きさ
を変化させないようにして、切り替えの前後における位
相同期状態を維持するためには、係数α・βの切り替え
に応じて積分器の蓄積電荷を変化させるようにして、制
御電圧Voが変化しないように、制御しなければならな
い。もしも２モードフィルタにおいて、単に係数α・β
のみを切り替えて帯域幅を制御しようとすると、切り替
えによって制御電圧Voが急変するため同期はずれを生
じ、切り替え後に再び位相同期が確立されるまでにある
時間を必要とし、短時間で帯域幅の切り替えを行うこと
ができないことになる。

第９図は従来の位相同期ループの他の構成例を示したも
のであって、第８図におけると同じものを同じ番号で示
し、10,18,19は切り替え器、11は倍率部である。

第９図において、切り替え器18,19によってフィルタ係
数α₁,α_２およびβ₁,β_２の切り替えを行うことによっ
て、ループフィルタ２の帯域幅を切り替えることができ
る。切り替え器10はフィルタ係数の切り替えに応じて、
遅延部９の出力を直接加算器８の入力に接続し、または
遅延部９の出力を倍率部11を経て加算器８の入力に接続
する。倍率部10は、遅延部９の蓄積電荷をｘ倍して出力
するように作用する。

第10図は第９図の位相同期ループにおける動作を示すタ
イムチャートであって、動作クロックCLKに対して、フ
ィルタ係数βの制御信号とこれに対応する係数βの値の
変化、および倍率部11を挿入するタイミングを定める制
御信号とこれに対応する信号Ｂの値の変化とが示されて
いる。

従って、第９図に示された位相同期ループを用いたディ
ジタル復調器では、バースト信号の先頭にある短いプリ
アンブル信号の期間にキャリアに対して同期引き込みす
るために帯域幅を広くし、以後のデータ信号の部分では
再生キャリアのジッタを抑圧するために帯域幅を広くす
る制御を、位相同期ループの同期はずれを生じることな
く安定に短時間に行うことができる。

なおこのような位相同期ループについては、特願昭63−
222432号に詳細に記載されている。

〔発明が解決しようとする課題〕

上述の従来の位相同期ループでは、帯域幅を切り替える
ためにフィルタ係数を切り替えるごとにこれに対応して
積分器を制御して、その電荷蓄積特性を切り替えるよう
にしており、そのため制御が複雑化するという問題があ
る。

また上述の従来の位相同期ループにおいては、積分器の
後に乗算器が置かれており、そのため乗算器において必
要とする演算ビット数が多くなるという問題がある。

さらに乗算器を２個必要とするため回路規模が大きくな
るという問題がある。

本発明はこのような従来技術の課題を解決しようとする
ものであって、乗算器を積分器の後に置くことによっ
て、帯域幅を切り替えたときこれに対応して積分器を制
御する必要がなく、乗算器において必要とするビット数
が少なく、また乗算器の数を少なくして回路規模を縮小
することができる位相同期ループを提供することを目的
としている。

〔課題を解決するための手段〕

本発明は、第１図（ａ）にその動作原理を示すように、
基準入力と電圧制御発振器３からの再生搬送波とを位相
比較器１に加えて得られた位相誤差信号をループフィル
タ２を通して得られた制御信号を電圧制御発振器３に帰
還することによって基準入力と位相同期した前記再生搬
送波を得る位相同期ループにおいて、ループフィルタ２
が、第１の乗算器６と、第２の乗算器５と、積分器４
と、加算器７とからなるものである。

ここで第１の乗算器６は、位相誤差信号に第１のフィル
タ係数を乗算するものであり、第２の乗算器５は、第１
の乗算器６の出力に第２のフィルタ係数を乗算するもの
である。また積分器４は、この第２の乗算器５の出力を
積分するものであり、加算器７は第１の乗算器６の出力
と積分器４の出力とを加算して電圧制御発振器３に対す
る制御信号を得るものである。

またこのような位相同期ループにおいて、第１および第
２のフィルタ係数としてそれぞれ複数の値を有し、それ
ぞれ切り替えて第１の乗算器６および第２の乗算器５に
印加できるように構成したものである。

さらに、本発明は第１図（ｂ）にその基本的構成を示す
ように、基準入力と電圧制御発振器３からの再生搬送波
とを位相比較器１に加えて得られた位相誤差信号をルー
プフィルタ２を通して得られた制御信号を電圧制御発振
器３に帰還することによって基準入力と位相同期した前
記再生搬送波を得る位相同期ループにおいて、ループフ
ィルタ２が、第１のセレクタ51と、第２のセレクタ52
と、乗算器53と、記憶部54と、積分器４と、加算器７と
からなるものである。

ここで第１のセレクタ51は、第１および第２のフィルタ
係数を切り替えて出力するものであり、第２のセレクタ
52は、位相誤差信号と乗算器53の出力とを切り替えて出
力するものである。また乗算器53は、第１のセレクタ51
の出力と第２のセレクタ52の出力とを乗算するものであ
り、記憶部54は、乗算器53の出力における位相誤差信号
と何れか一方のフィルタ係数との乗算結果を保持して出
力するものである。さらに積分器４は、乗算器53の出力
における前記位相誤差信号と第１のフィルタ係数と第２
のフィルタ係数との乗算結果を積分して出力するもので
あり、加算器７は記憶部54の出力と積分器４の出力とを
加算して上述の制御信号を発生するものである。

〔作用〕

位相同期ループにおいては、基準入力と電圧制御発振器
３からの再生搬送波とを位相比較器１に加えて位相比較
することによって得られた位相誤差信号を、ループフィ
ルタ２を通すことによって電圧制御発振器３に対する制
御信号を得、この制御信号を電圧制御発振器３に帰還し
て制御することによって基準入力と位相同期した再生搬
送波を電圧制御発振器３から得る。このような位相同期
ループに対して、ループフィルタ２において、第１の乗
算器６によって位相誤差信号に第１のフィルタ係数を乗
算し、第２の乗算器５によって、第１の乗算器６の出力
に第２のフィルタ係数を乗算し、積分器４によって第２
の乗算器５の出力を積分し、加算器７によって第１の乗
算器６の出力と積分器４の出力とを加算して電圧制御発
振器３に対する制御信号を得るようにする。

また、このような位相同期ループにおいて、第１および
第２のフィルタ係数としてそれぞれ複数の値を有し、そ
れぞれ切り替えて第１および第２の乗算器5,6に印加で
きるようにする。

従って本発明の位相同期ループでは、フィルタ係数を切
り替えて帯域幅を切り替えた場合でも、電圧制御発振器
に対する制御信号の大きさが変化しないようにするため
に、フィルタ係数の切り替えに対応して積分器を制御す
る必要がなく、構成が簡単になる。また本発明の位相同
期ループでは乗算器が積分器の前に置かれるので、乗算
器において必要とする演算ビット数が少なくなり、回路
規模を小さくすることができる。

さらに本発明の位相同期ループの基本的構成において
は、基準入力と電圧制御発振器３からの再生搬送波とを
位相比較器１に加えて得られた位相誤差信号をループフ
ィルタ２を通して得られた制御信号を電圧制御発振器３
に帰還することによって基準入力と位相同期した前記再
生搬送波を得る位相同期ループに対して、ループフィル
タ２において、第１のセレクタ51によって第１および第
２のフィルタ係数を切り替えて出力し、第２のセレクタ
52によって前記位相誤差信号と乗算器53の出力とを切り
替えて出力し、乗算器53によって第１のセレクタ51の出
力と第２のセレクタ52の出力とを乗算し、記憶部54によ
って乗算器53の出力における前記位相誤差信号と何れか
一方のフィルタ係数との乗算結果を保持して出力し、積
分器４によって乗算器53の出力における前記位相誤差信
号と第１のフィルタ係数と第２のフィルタ係数との乗算
結果を積分して出力し、加算器７によって記憶部54の出
力と積分器４の出力とを加算して電圧制御発振器３に対
する制御信号を発生するようにする。

従ってこの発明によれば、帯域幅を切り替えるためにフ
ィルタ係数を切り替えた場合でもこれに対応して積分器
を制御する必要がなく、構成が簡単になり、また乗算器
が積分器の前に置かれるので、乗算器において必要とす
る演算ビット数が少なくなり、回路規模を小さくするこ
とができるとともに、必要とする乗算器の数を少なくす
ることができる。

〔実施例〕

第２図は本発明の原理的構成例を示したものであって、
第８図におけると同じものでを同じ番号で示している
が、第８図の場合と比較して、乗算器5,6の位置が異な
っている。

第２図において、位相比較器１は基準入力Diと再生搬送
波Doとの位相を比較して、位相誤差の信号Ｃを発生す
る。

ループフィルタ２は位相比較器１の出力からノイズを除
去して、電圧制御発振器３に対する制御信号Ａを発生す
る。

電圧制御発振器３はディジタルVCOからなり、制御信号
Ａに応じて発振動作を行って、基準入力Diに追従して周
波数が変化する再生搬送波Doを発生する。

ループフィルタ２において、乗算器６は位相誤差の信号
Ｃに係数βを乗算して出力βＣを生じる。さらに乗算器
５において、この信号に係数αを乗算して出力αβＣを
生じる。積分器４はこの信号を積分して図示の信号Ｂ′
を生じる。

加算器７はこの信号Ｂ′と位相誤差の信号Ｃとを加算し
て、電圧制御発振器３に対する制御信号Ａを発生する。

本発明の位相同期ループにおいて、バースト信号に対応
して帯域幅の制御を行う場合には、従来と同様にループ
フィルタ２を２モードフィルタとして，係数α，βを切
り替えるようにすればよい。

第２図に示された位相同期ループでは、積分器４は乗算
器6,5の後に置かれており、乗算結果の信号αβＣに対
して積分を行って制御信号Ａを発生する。

この場合、ループフィルタ２の帯域幅を変化させるため
に係数α，βを切り替えても、積分器４においてその積
分作用によって保持されている出力電圧値Voには変化を
生じることなく以前の値を出力するため、電圧制御発振
器３における発振周波数の急激な変化によって、位相同
期ループの同期はずれを生じる恐れがない。

従って本発明によれば、位相同期ループにおいて、フィ
ルタ係数の切り替えに伴って積分器の制御を行う必要が
なく、従って構成が複雑化することがないとともに、位
相同期はずれを生じることなしに安定にかつ短時間に帯
域幅切り替えを行うことができる。

さらに本発明の場合は、乗算器が積分器の前に置かれる
結果、乗算器において必要とする演算ビット数が少なく
なる。

第３図（ａ），（ｂ）は、本発明と従来技術とにおける
乗算器のビット数の比較の一例を示したものであって、
（ａ）は第８図に示された従来の場合を示し、（ｂ）は
第２図に示された本発明の原理的構成例の場合を示して
いる。

第３図（ａ）において、位相比較器からの８ビットの位
相誤差信号Ｃに対して、積分器４において積分を行っ
て、例えば16ビットの出力信号を生じるものとする。乗
算器５において８ビットのフィルタ係数αを乗算して24
ビットの乗算結果の信号Ｂを発生する。加算器７におい
て両出力信号を加算して、例えば桁上がりを無視して24
ビットの出力信号を生じる。乗算器６においては、この
信号に８ビットのフィルタ係数βを乗算して32ビットの
出力信号Ａを発生する。

第３図（ｂ）において、位相比較器からの８ビットの位
相誤差信号Ｃに対して、乗算器６において８ビットのフ
ィルタ係数βを乗算して16ビットの出力信号βＣを発生
する。さらに乗算器５において８ビットのフィルタ係数
αを乗算して24ビットの乗算結果の信号αβＣを発生す
る。積分器４においては、この信号に対して積分を行っ
て、例えば32ビットの出力信号Ｂ′を生じるものとす
る。加算器７においては、両出力信号を加算して例えば
桁上がりを無視して32ビットの出力信号Ａを発生する。

第３図（ａ）に示す従来技術の場合、乗算器５は８×16
ビットの演算を行い、乗算器６は８×24ビットの演算を
行う。これに対して第３図（ｂ）に示す本発明の場合
は、乗算器６は８×８ビットの演算を行い、乗算器５は
８×16ビットの演算を行う。このように本発明の場合、
乗算器に必要な演算ビット数を従来の場合と比較して少
なくすることができる。

第４図は本発明の原理的構成例の一応用例を示し、第２
図に示された原理的構成例を適用した、ディジタル復調
器の搬送波再生（Carrier Recovery）回路を例示してい
る。

第４図においては、第２図におけると同じ部分を同じ番
号で示している。位相比較器１は位相回転部15と，コス
タス形の位相誤差検出部16とからなり、位相回転部15は
乗算器21,22,23,24,25と、−１発生器26と、加算器27,2
8とを有している。また位相誤差検出部16は、リミッタ3
1,32と、乗算器33,34と、加算器35と、３−１セレクタ3
6とを有している。ループフィルタ２は第２図に示され
たものと同様の構成からなっている。なおループフィル
タ２においては、乗算器６と加算器７に×2⁹倍部12が挿
入されている。電圧制御発振器（ディジタルVCO）３
は、積分器を構成する加算器41,遅延部42と、正弦波（S
IN）を発生するリードオンリーメモリ（ROM）43と、余
弦波（COS）を発生するリードオンリーメモリ（ROM）44
とを有している。

第４図において、基準入力は８ビットからなる４φPSK
信号の直交成分Ｉ＝Acos（（2k−１）π/4＋θｉ）と、
Ｑ＝Asin（（2k−１）π/4＋θｉ）とからなっている。
これらの信号は、それぞれ遅延部（Ｔ）13,14において
位相を調整されたのち、位相回転部15に入力される。

位相回転部15においては、乗算器21,22において両入力
に電圧制御発振器３からの８ビットからなる再生搬送波
の余弦波成分cosθｏを乗算し、乗算器23,24において両
入力に、電圧制御発振器３からの８ビットからなる再生
搬送波の正弦波成分sinθｏを一方はそのまま、他方は
乗算器25において−１発生器26の−１の信号を乗算して
反転して乗算する。そして乗算器21,23の出力信号を加
算器27において加算し、乗算器22,24の出力信号を加算
器28において加算することによって、位相を回転させた
直交成分からなる８ビットの信号Ｉ′＝Acos（（2k−
１）π/4＋θｉ−θｏ）と、Ｑ′＝Asin（（2k−１）π
/4＋θｉ−θｏ）とを生じる。

位相誤差検出部16においては、信号Ｉ′,Q′に対してリ
ミッタ31,32によって振幅制限し、乗算器33において入
力信号Ｉ′とリミッタ32の出力とを乗算し、乗算器34に
おいて入力信号Ｑ′とリミッタ31の出力とを乗算し、加
算器35において両乗算器33,34の出力を加算することに
よって４φPSK信号に対する位相誤差の出力を発生す
る。また乗算器34を出力から２φPSK信号に対する位相
誤差の出力を発生する。さらに入力信号Ｑ′は、１φPS
K信号に対する位相誤差の出力を形成している。

３−１セレクタ36は、ディジタル復調器が４φPSK信号
に対するものであるか、２φPSK信号に対するものであ
るか、１φPSK信号に対するものであるかに応じて、対
応するいずれかの位相誤差の信号を選択して８ビットか
らなる出力信号ｆ（θｃ）（前述の信号Ｃ）を発生す
る。

ループフィルタ２において、位相誤差の信号ｆ（θｃ）
は乗算器６において８ビットからなる係数βを乗算され
て、16ビットからなる出力βｆ（θｃ）を生じる。この
信号は乗算器５において８ビットからなる係数αを乗算
されて、24ビットからなる出力αβｆ（θｃ）を生じ
る。積分器４はこの信号を積分して28ビットからなる図
示の信号Ｂ′を生じる。加算器７はこの信号Ｂ′と乗算
器６からの信号βｆ（θｃ）とを加算して、電圧制御発
振器３に対する制御信号Vc（ｔ）（前述の信号Ａ）を発
生する。この際×2⁹倍部12は、乗算器６の出力信号βｆ
（θｃ）に2⁹を乗算して27ビットの信号を生成して、積
分器４の出力信号Ｂ′との間における少数点合わせを行
う。

電圧制御発振器３は、加算器41,遅延部42からなる積分
器を有し、ループフィルタ２からの信号Vc（ｔ）を積分
したのち、この積分信号の上位10ビットをアドレスとし
て、ROM43,44に予め記憶されているデータを読み出すこ
とによって、８ビットからなる前述の再生搬送波の余弦
波成分cosθｏと、正弦波成分sinθｏとを発生する。

第２図に示された原理的構成例における位相同期ループ
は、構成要素として２個の乗算器を含んでいる。乗算器
は一般に構成が複雑であって使用ゲート数も多いので、
その数を少なくすることが望ましい。そこで１個の乗算
器を時分割的に使用して、第２図に示された実施例の位
相同期ループと同じ動作をさせることが考えられる。

第５図は本発明の原理的構成例の変形例を示したもので
あって、第２図におけると同じものを同じ番号で示し、
18,19は切り替え器である。

第５図の変形例においては、フィルタ係数の切り替えを
行う場合の構成例を示し、切り替え器18によってフィル
タ係数α₁,α_２を切り替え、切り替え器19によってフィ
ルタ係数β₁,β_２を切り替えることができる。従って第
５図に示された位相同期ループでは、切り替え器18,19
を制御することによって、ループフィルタ２を２モード
フィルタとして、その帯域幅を切り替えることができる
ので、前述のようなバースト波に対応する搬送波再生を
行うことができる。

第６図は本発明の一実施例を示したものであって、第２
図におけると同じ部分を同じ番号で示し、17はバッファ
（FF）である。またループフィルタ２において、51は２
−１セレクタからなる第１のセレクタ、52は２−１セレ
クタからなる第２のセレクタ、53は乗算器、54は記憶部
である。

また第７図は第６図の実施例における各部信号を示すタ
イムチャートである。

第１のセレクタ51は、第７図のタイムチャートに示す
ように、演算周期Ｔの前半のT/2期間にフィルタ係数β
を出力し、後半のT/2期間にフィルタ係数αを出力す
る。第２のセレクタ52は、同じくタイムチャートに示
すように、演算周期Ｔの前半のT/2期間に位相比較器１
からの信号Ｃを出力し、後半のT/2期間に乗算器53から
の第２のセレクタ52の出力と第１のセレクタ51の出力と
の乗算結果βＣを出力する。乗算器53は、演算周期Ｔの
後半のT/2期間に第１のセレクタ51からのフィルタ係数
αと第２のセレクタ52からの演算結果βＣとの乗算を行
うので、乗算器53からは、第７図のタイムチャートに
示すように、演算周期Ｔの前半のT/2期間に乗算結果β
Ｃが出力され、後半のT/2期間に乗算結果αβＣが出力
される。

記憶部54は、第７図のタイムチャートに示すように、
演算周期Ｔの前半のT/2期間における乗算器53の出力β
Ｃを、その周期の後半のT/2期間と次の周期の前半のT/2
期間からなるの期間保持する。また積分器４は、第７
図のタイムチャートに示すように、演算周期Ｔの後半
のT/2期間における乗算器53の出力αβＣを、次の演算
周期Ｔの期間蓄積する。

加算器７は、記憶部54の出力βＣと、積分器４の出力α
βＣとを加算する。FF17は、加算器７の加算結果を演算
周期Ｔごとに保持して、これを制御信号Ａとして電圧制
御発振器３に与える。これによって位相同期ループとし
ての動作が行われて、電圧制御発振器３から基準入力Di
に追従して周波数を制御される再生搬送波Doが出力され
る。

第６図に示された実施例によれば、位相同期ループにお
けるループフィルタに２種類の時定数を持たせるため
の、フィルタ係数α，βと位相誤差信号との２回の乗算
を１個の乗算器によって行うことができるので、回路規
模を縮小することが可能になる。

〔発明の効果〕

以上説明したように本発明によれば、ループフィルタに
おけるフィルタ係数の切り替えによって帯域幅を切り替
え可能にした位相同期ループにおいて、フィルタ係数の
切り替えに応じてループフィルタ内の積分器の制御を行
う必要がなく、またループフィルタ内の乗算器の演算ビ
ット数を少なくできるので、回路規模を縮小することが
でき、低消費電力化，低コスト化することが可能とな
り、LSI化する場合特に有利である。

さらに、ループフィルタにおける２回の乗算を１個の乗
算器の時分割使用によって実行することもできるので、
回路規模をさらに縮小することができるようになる。

【図面の簡単な説明】

第１図は本発明の動作原理と基本的構成を示す図、第２
図は本発明の原理的構成例を示す図、第３図は本発明と
従来技術とにおける乗算器のビット数の比較の例を示す
図、第４図は本発明の原理的構成の一応用例を示す図、
第５図は本発明の原理的構成例の変形例を示す図、第６
図は本発明の一実施例を示す図、第７図は第６図の実施
例における各部信号を示すタイムチャート、第８図は従
来の位相同期ループの構成例を示す図、第９図は従来の
位相同期ループの他の構成例を示す図、第10図は第９図
の位相同期ループにおける動作を示すタイムチャートで
ある。１は位相比較器、２はループフィルタ、３は電圧制御発
振器、４は積分器、５は第１の乗算器、６は第２の乗算
器、７は加算器、51は第１のセレクタ、52は第２のセレ
クタ、53は乗算器、54は記憶部である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9297−5ＫＨ０４Ｌ 27/22 Ｂ (72)発明者竹中貞夫神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者吉田宏栃木県小山市城東３丁目28番１号富士通ディジタル・テクノロジ株式会社内 (56)参考文献特開昭62−253224（ＪＰ，Ａ) 特開昭62−73818（ＪＰ，Ａ) 特開昭52−127735（ＪＰ，Ａ) 特開平２−128521（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】基準入力と電圧制御発振器（３）からの再
生搬送波とを位相比較器（１）に加えて得られた位相誤
差信号をループフィルタ（２）を通して得られた制御信
号を前記電圧制御発振器（３）に帰還することによって
基準入力と位相同期した前記再生搬送波を得る位相同期
ループにおいて、前記ループフィルタ（２）が、第１および第２のフィルタ係数を切り替えて出力する第
１のセレクタ（51）と、前記位相誤差信号と乗算器（53）の出力とを切り替えて
出力する第２のセレクタ（52）と、第１の演算期間において該第２のセレクタ（52）から入
力された前記位相誤差信号に第１のセレクタ（51）から
入力された一方のフィルタ係数を乗算して出力するとと
もに、第２の演算期間において第２のセレクタ（52）を
経て入力された該乗算結果に第１のセレクタ（51）から
入力された他方のフィルタ係数を乗算して出力する乗算
器（53）と、該乗算器（53）の出力における前記第１の演算期間の乗
算結果を保持して出力する記憶部（54）と、該乗算器（53）の出力における前記第２の演算期間の乗
算結果を積分して出力する積分器（４）と、該記憶部（54）の出力と積分器（４）の出力とを加算し
て前記制御信号を発生する加算器（７）とを備えたこと
を特徴とする位相同期ループ。