JP3335512B2 - Ｐｌｌ回路及びビット位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
ロックドループ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）回路及びビット位相同期回路に関し、例えば、伝送
システムや交換システムなどの高速データ伝送における
ビット位相同期に好適なものである。

【０００２】

【従来の技術】一般にビット位相同期回路の技術とし
て、例えば、多相クロックからデータとのタイミングが
適正と判定される位相のクロックを選択する方式があ
る。この方式の技術の概要を図２の説明図を用いて説明
する。この図２において、多相クロックはセレクタ回路
Ａに入力され、このセレクタ回路Ａではセレクタ制御信
号に従って入力されている多相クロックの内の一つのク
ロックを出力し、そのクロックはタイミング判定回路Ｂ
に入力され、受信データはタイミング判定回路Ｂに入力
される。このタイミング判定回路Ｂでは入力クロックと
入力データのタイミングが適正か否かを判定し、その判
定結果信号を出力し、その判定結果信号はクロック選択
制御回路Ｃに入力される。このクロック選択制御回路Ｃ
では判定結果信号からセレクタ制御信号を生成してセレ
クタ回路Ａに出力する。このような動作を繰り返すこと
によって、ビット位相同期を確立するものである。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
従来の回路構成では、セレクタ回路Ａによってクロック
の切り替えを行っているため、一般的なセレクタ制御で
はクロックにノイズが重畳してしまい、これを防ぐため
には、セレクタ制御を複雑にすることと、クロック選択
制御回路及びセレクタ回路をタイミング調整のために精
巧に作り込むことが必要となり、このような技術は非常
に難易度の高い技術であり、実現が非常に困難であると
いう問題がある。

【０００４】以上のようなことから、どのような位相で
受信データが取り込まれても、非常に安定的に、しかも
簡単な構成で迅速にビット位相同期がとれたデータとク
ロックを出力し、ノイズに対する誤動作を改善すること
ができるビット位相同期回路と、このようなビット位相
同期回路を実現するための機能的なＰＬＬ回路の提供が
要請されている。

【０００５】

【課題を解決するための手段】そこで、請求項１の発明
は、リセットＶＣＯ回路と、位相比較制御回路とを備
え、入力位相制御信号を上記位相比較制御回路に与えて
ＰＬＬ動作を行うＰＬＬ回路において、以下のような特
徴的な構成で上述の課題を解決するものである。

【０００６】即ち、請求項１の発明は、位相切り替え信
号を印加する『位相切り替え信号入力端子』と、上記位
相切り替え信号入力端子に印加された位相切り替え信号
が所定の状態のときには、上記位相制御信号を上記リセ
ットＶＣＯ回路に与えてこのリセットＶＣＯ回路だけを
発振制御し、位相シフトモードで発振動作させる制御を
行い、上記位相切り替え信号入力端子に印加された上記
位相切り替え信号が上記所定状態以外の状態のときに
は、上記位相制御信号を上記位相比較制御回路に与え
て、ＰＬＬ動作を行なわせる制御を行う『位相制御手
段』とを備えたものである。

【０００７】このような構成を採ることで、従来のよう
に位相制御信号だけでＰＬＬ動作を行うだけでなく、新
たに備えた位相制御手段によって、新たに備えた位相切
り替え信号の状態（例えば、１／０信号）によって、位
相シフトモードで発振動作させたり、通常のＰＬＬ動作
を行なわせることもできるようになるのである。従っ
て、従来に無い機能的なＰＬＬ回路を実現することがで
きる。更に、このようなＰＬＬ回路をビット位相同期回
路に適用した場合の性能向上の効果を期待することがで
きる。尚、上記位相比較制御回路には、チャージポンプ
回路や、ロウパスフィルタ回路などが含まれている。

【０００８】また、請求項２の発明は、受信データと、
この受信データのビット速度のａ倍（ａは自然数）又は
１／ａのクロック周波数の第１のクロックとのビット位
相同期をとって同期状態にするビット位相同期回路であ
って、上記第１のクロックのクロック周波数のｍ倍（ｍ
＞０）の周波数の基準クロックから上記受信データのビ
ット速度のａ倍又は１／ａのクロック周波数で、しかも
上記受信データの１ビット幅をｎ（ｎは２以上の整数）
相に移相したｎ相のクロックをＰＬＬ回路で生成するｎ
相クロック生成手段と、上記ｎ相のクロックのそれぞれ
の位相のクロックに対して歯抜け処理を行ったｎ相の歯
抜け状クロックを生成すると共に、歯抜け状クロックの
パルスとパルスとの間に切り替えタイミング信号を生成
するｎ相歯抜け状クロック生成手段と、上記ｎ相の歯抜
け状クロックのいずれかの位相のクロックを選択制御信
号によって選択出力する選択手段と、上記第１のクロッ
クと上記受信データとの位相差を検出し、この位相差信
号と切り替えタイミング信号とを基にして上記選択制御
信号を生成して上記選択手段に与えると共に、上記第１
のクロックで上記受信データをラッチ出力してビット位
相同期データを出力するタイミング判定出力手段とを備
えたビット位相同期回路において、以下のような特徴的
な構成で上述の課題を解決するものである。

【０００９】即ち、請求項２の発明は、請求項１記載の
ＰＬＬ回路を備えるものであって、上記選択手段で選択
出力されたクロックを、位相制御信号として取り込むと
共に、位相切り替え信号を取り込んで上記第１のクロッ
クを生成する『クロック生成手段』と、上記ｎ相クロッ
ク生成手段で生成されたクロックと、上記第１のクロッ
クとから上記クロック生成手段のＰＬＬ回路がロック状
態であるか否かを判定し、ロック判定結果信号を出力す
る『ロック判定手段』とを備え、上記タイミング判定出
力手段は、上記切り替えタイミング信号と上記ロック判
定結果信号と位相差信号とから位相切り替え信号を生成
して上記クロック生成手段のＰＬＬ回路に与えるもので
ある。

【００１０】このような構成を採ることで、ｎ相クロッ
ク生成手段の通常のＰＬＬ回路と、クロック生成手段の
請求項１記載のＰＬＬ回路とがアンロック状態である場
合には、請求項１記載のＰＬＬ回路を安定にロックイン
させることができる。更に、両方のＰＬＬ回路のクロッ
クからクロック生成手段の請求項１記載のＰＬＬ回路の
ロック動作状態を監視しているので、ロック状態と他の
上記切り替えタイミング信号と上記位相差信号とから位
相切り替え信号を生成し、クロック生成手段の請求項１
記載のＰＬＬ回路を位相シフトモードで発振動作させた
り、通常のＰＬＬ動作を行なわせることもできるように
なるのである。

【００１１】従って、どのような位相で受信データが取
り込まれても、非常に安定的に、しかも簡単な構成で迅
速にビット位相同期がとれたデータとクロックを出力
し、ノイズに対する誤動作を改善することができるよう
になるのである。

【００１２】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。 『位相即時シフトＰＬＬ回路４の実施の形態』：そこ
で、ＰＬＬ回路を次のようように構成する。つまり、所
望の周波数の１／ｍ（ｍ＞０）で、パルス幅が所望の周
波数のクロックの１周期幅の半分、或いは、それ以下で
ある位相制御信号と、位相切り替え信号が入力されるＰ
ＬＬ回路において、リセットＶＣＯと、位相周波数検出
回路と、チャージポンプ回路と、ロウパスフィルタ回路
と、ｍ分周回路と、２入力ＡＮＤ回路と、第１、第２の
片反転２入力ＡＮＤ回路とから構成される。

【００１３】そして、位相制御信号と位相切り替え信号
を、２入力ＡＮＤ回路に入力し、その出力をリセットＶ
ＣＯに入力し、位相制御信号を、第１の片反転２入力Ａ
ＮＤ回路の正転端子に入力し、位相切り替え信号を反転
端子に入力し、ｍ分周回路の分周パルス出力を、第２の
片反転２入力ＡＮＤ回路の正転端子に入力し、位相切り
替え信号を反転端子に入力し、リセットＶＣＯと位相周
波数検出回路と、チャージポンプ回路とロウパスフィル
タ回路とｍ分周回路で、逓倍ＰＬＬ回路を構成する。

【００１４】更に、位相周波数検出回路の基準クロック
入力端子には、第１の片反転２入力ＡＮＤ回路の出力を
入力し、比較対象クロック入力端子には、第２の片反転
２入力ＡＮＤ回路の出力を入力し、位相切り替え信号
が、アクティブ状態（ハイレベル）の場合は、位相制御
信号をリセットＶＣＯに取り込み、発振位相をシフトさ
せ、その間は位相周波数比較を行わず、位相切り替え信
号が、非アクティブ状態（ロウレベル）の場合は、位相
制御信号を基準クロックとした逓倍ＰＬＬとして動作す
るように構成する。このＰＬＬ回路を『位相即時シフト
ＰＬＬ回路』と呼ぶ。

【００１５】図１は位相即時シフトＰＬＬ回路４の機能
構成図である。この図１において、位相即時シフトＰＬ
Ｌ回路４は、リセットＶＣＯ回路４ａと、位相制御回路
４ｂと、位相周波数検出回路４２と、チャージポンプ回
路４３と、ロウパスフィルタ回路４４と、ｍ分周回路４
５とから構成されている。リセットＶＣＯ回路４ａは、
電圧制御遅延２入力ＮＯＲ回路４１１と、電圧制御遅延
反転回路４１２〜４１ｎと、電圧制御遅延２入力ＮＯＲ
回路４１１を制御する電界効果型トランジスタＦＥＴ４
９１と、電圧制御遅延反転回路４１２〜４１ｎを制御す
るＦＥＴ４９２〜４９ｎとから構成されている。

【００１６】リセットＶＣＯ回路４ａの原理を図３を用
いて説明する。リセットＶＣＯ回路４ａは、図３に示す
ようにタイミング情報（位相制御信号）を入力し、その
位相制御信号によって直接的にＶＣＯの発振位相を進め
たり、遅らせたりする制御ができ、その制御応答時間
は、発振クロックの１〜５周期幅という短い時間で、入
力されたパルス信号に対応した位相の出力クロックを生
成することができるＶＣＯである。

【００１７】このようなリセットＶＣＯの具体的な構成
については、文献：特開平５−２２７１４５号公報『ク
ロック発振回路及びクロック抽出回路』、特開平７−７
４７３７号公報『クロック抽出回路及び発振回路』、特
願平６−３８５８０号『クロック発振回路及びクロック
発振回路に用いるゲート回路』の明細書及び図面、特願
平７−３５６６９号『クロック発振回路とそれを用いた
電圧制御発振回路』の明細書及び図面などに示されてい
るものを適用することができるが、本実施の形態におい
ては、図１に示すような回路構成を採るものとする。
尚、このリセットＶＣＯ回路については、特願平７−２
３８６３７号明細書及び図面でも示したものである。

【００１８】そこで、図１のリセットＶＣＯ回路４ａ
は、リングオシレータ回路で構成されており、ロウパス
フィルタ回路４４からの低域通過信号が、ＦＥＴ４９１
〜４９ｎのゲート端子に与えられることによって、ＦＥ
Ｔ４９１〜４９ｎのドレイン電流を制御して電圧制御遅
延２入力ＮＯＲ回路４９１と、電圧制御遅延反転回路４
９２〜４９ｎの伝搬遅延を制御するのである。

【００１９】電圧制御遅延２入力ＮＯＲ回路４１１の一
方の入力端子には電圧制御遅延反転回路４１ｎからのク
ロックが与えられ、他方の入力には位相制御回路４ｂか
らの位相制御信号が与えられ、この位相制御信号によっ
てリセットＶＣＯ回路４ａは、位相シフトモードで発振
動作を行なう。このリセットＶＣＯ回路４ａは、発振ク
ロックを３相出力する。

【００２０】即ち、電圧制御遅延反転回路４１２から第
１相のクロックを３相クロック出力端子−１に印加し、
第２相のクロック（ある基準位相クロック）を電圧制御
遅延反転回路４１４から３相クロック出力端子０に印加
し、第３相のクロックを電圧制御遅延反転回路４１６か
ら３相クロック出力端子＋１に印加する。電圧制御遅延
反転回路４１２からの第１相のクロックは、基準位相の
クロックに対し隣り合っていて、しかも位相が進んでい
る。また、電圧制御遅延反転回路４１６からの第３相の
クロックは、基準位相のクロックに対し隣り合ってい
て、しかも位相が遅れているものである。

【００２１】ｍ分周回路４５は、リセットＶＣＯ回路４
ａからの出力クロックを所定分周比で分周して、分周ク
ロックを位相制御回路４ｂの片反転２入力ＡＮＤ回路４
８に与える。位相周波数検出回路４２は、逓倍ＰＬＬ動
作モード（位相切り替え信号が非アクティブ）のとき
に、ｍ分周回路２５からのｍ分周クロックを片反転２入
力ＡＮＤ回路４８からＶ端子に取り込むと共に、位相制
御信号を片反転２入力ＡＮＤ回路４７からＲ端子（リフ
ァレンス端子）に取り込み、位相・周波数の比較を行っ
て得られる位相・周波数比較結果信号Ｕ（アップ信
号）、Ｄ（ダウン信号）をチャージポンプ回路４３に与
える。

【００２２】チャージポンプ回路４３は、簡単なトラン
ジスタ回路で構成することができ、位相差信号に比例し
た電流を流入／流出するものである。即ち、チャージポ
ンプ回路２３は、位相周波数検出回路４２からの位相・
周波数比較結果信号Ｕ、Ｄを与えられると、Ｕ信号によ
って充電し、Ｄ信号に放電させるように動作して得られ
るチャージポンプ信号をロウパスフィルタ回路４４に与
える。ロウパスフィルタ回路４４は、このチャージポン
プ信号を抵抗器とコンデンサからなる簡単な回路で低域
通過信号を生成して、リセットＶＣＯ回路４ａのＦＥＴ
４９１〜４９ｎに与える。

【００２３】位相制御回路４ｂは、２入力ＡＮＤ回路４
６と、片反転２入力ＡＮＤ回路４７、４８とから構成さ
れている。この位相制御回路４ｂは、リセットＶＣＯ回
路４ａの電圧制御遅延反転回路４９ｎからの出力クロッ
クをｍ分周した分周クロックを片反転２入力ＡＮＤ回路
４８に取り込むと共に、位相制御信号と位相切り替え信
号とを取り込み、位相切り替え信号がアクティブ（ハイ
レベル）で与えられる場合には、位相制御信号によって
リセットＶＣＯ回路４ａを位相シフトモードで発振動作
制御する。また、位相切り替え信号が非アクティブ（ロ
ウレベル）で与えられる場合には、位相制御信号によっ
て位相周波数検出回路４２を制御し、逓倍ＰＬＬ動作を
行なわせる。

【００２４】このような動作を実現するため、位相制御
信号は入力端子から２入力ＡＮＤ回路４６の一方の入力
端子に与えられ、他方の入力端子には位相切り替え信号
入力端子からの信号が与えられる。即ち、２入力ＡＮＤ
回路４６は、位相切り替え信号がアクティブ（ハイレベ
ル）で与えられる場合には、位相制御信号をリセットＶ
ＣＯ回路４ａの電圧制御遅延２入力ＮＯＲ回路４１１に
与え、位相切り替え信号が非アクティブ（ロウレベル）
で与えられる場合には、位相制御信号を通過させず、ロ
ウレベル信号を電圧制御遅延２入力ＮＯＲ回路４１１に
与える。

【００２５】また、位相切り替え信号は入力端子から、
２入力ＡＮＤ回路４６に与えられる他に、更に、片反転
２入力ＡＮＤ回路４７、４８にも与えられる。この片反
転２入力ＡＮＤ回路４７は、位相切り替え信号がアクテ
ィブ（ハイレベル）のときには、位相制御信号を通過さ
せず、非アクティブ（ロウレベル）のときには、位相制
御信号を通過させて位相周波数検出回路２２に与えるこ
とで、逓倍ＰＬＬ動作モードの発振動作制御を行なう。

【００２６】更に、片反転２入力ＡＮＤ回路４８は、位
相切り替え信号とｍ分周回路４５からのｍ分周クロック
とを与えられ、位相切り替え信号がアクティブ（ハイレ
ベル）のときには、ｍ分周クロックを通過させず、非ア
クティブ（ロウレベル）のときには、ｍ分周クロックを
通過させて、位相周波数検出回路２２に与えることで、
『逓倍ＰＬＬモード』の発振動作制御を行なう。

【００２７】（動作）： 次に図４の動作タイミング
チャートを用いて、図１の位相即時シフトＰＬＬ回路４
の動作を説明する。図４（ａ）は位相制御信号の動作タ
イミングであり、図４（ｂ）は位相切り替え信号の動作
タイミングであり、図４（ｃ）は電圧制御遅延反転回路
４１ｎの動作タイミングであり、図４（ｄ）は片反転２
入力ＡＮＤ回路４７の動作タイミングであり、図４
（ｅ）は、片反転２入力ＡＮＤ回路４８の動作タイミン
グである。

【００２８】図４において、位相即時シフトＰＬＬ回路
４は、位相切り替え信号（図４（ｂ））が非アクティブ
（ロウレベル）で与えられているときには、位相制御信
号のパルス立ち上がりタイミングに同期してリセットＶ
ＣＯ回路４ａが『逓倍ＰＬＬモード』で発振動作を行な
う（図４（ｃ））。このときに位相制御信号はリセット
ＶＣＯ回路４ａには与えられないので、『位相シフトモ
ード』には制御されない。そして、位相切り替え信号
（図４（ｂ））がアクティブ（ハイレベル）で与えられ
ると、今度は位相制御信号がリセットＶＣＯ回路４ａの
電圧制御遅延２入力ＮＯＲ回路４１１に与えられて、
『位相シフトモード』で発振位相が２入力ＡＮＤ回路４
６の出力信号（位相制御信号）（図４（ｃ））によって
強制的に制御され、発振クロックを出力するのである
（図４（ｃ））。

【００２９】従って、位相切り替え信号のレベル状態に
よって、位相即時シフトＰＬＬ回路４を位相制御信号を
用いて、発振位相を即時に強制制御する『位相シフトモ
ード』と、位相制御信号による『逓倍ＰＬＬモード』と
に切り替えることができるのである。

【００３０】（位相即時シフトＰＬＬ回路４の実施の形
態の効果）： 以上のような位相即時シフトＰＬＬ回
路４によれば、新たに備えた位相切り替え信号によっ
て、『位相シフトモード』と『逓倍ＰＬＬモード』とを
切り替えることができる。しかも、このような切り替え
のときにおいても、無瞬断でノイズの重積無しに、クロ
ックを安定に出力することができるという効果を奏す
る。

【００３１】しかも、新規に追加した位相制御回路４ｂ
は非常に簡単な回路であるので、小型化を実現すること
もできる。このような効果を得ることができるので、ビ
ット位相同期回路に適用した場合に、ビット位相同期性
能の改善を期待することができる。

【００３２】『本発明のビット位相同期回路の第１の実
施の形態』：本発明のビット位相同期回路の第１の実施
の形態では、ビット位相同期回路を以下のように構成す
る。即ち、ビット位相同期回路は、基本的には、位相が
未知の受信データと、受信データのビットレートと同
じ、或いは近接した周波数の１／ｍ（ｍ＞０）の周波数
の基準クロックが入力される系において、ｎ位相の多相
クロックを生成する逓倍ＰＬＬ回路と、歯抜け状クロッ
ク生成回路と、ｎ：１選択のセレクタ回路と、位相制御
信号によって、出力クロックの位相制御ができるリセッ
トＶＣＯを用いて構成された位相即時シフトＰＬＬ回路
と、入力データを入力クロックでラッチし、入力データ
と入力クロックのタイミングを判定するタイミング判定
回路と、判定信号から選択制御信号を生成し、切り替え
タイミング信号がアクティブであるとき、入力クロック
のタイミングで選択制御信号を出力するセレクタ制御回
路と、逓倍ＰＬＬ回路のクロックに位相即時シフトＰＬ
Ｌ回路がロックしているか否かを判定するロック判定回
路とから構成される。

【００３３】このようなビット位相同期回路の基本的な
構成において、更に、基準クロックを逓倍ＰＬＬ回路に
入力し、逓倍ＰＬＬ回路で受信データのビットレートと
同じ、或いは近接した周波数に逓倍し、且つ、多相クロ
ックを生成する手段と、その多相クロックから、歯抜け
状クロック生成回路で、各クロックに対して、ｋ（ｋは
３以上の整数）サイクルのクロックパルスの内の１個だ
け立たせるといった、いわゆる歯抜け状クロックを生成
し、且つ、各位相に対して生成されたパルスは、多相ク
ロックの、２クロック周期幅に収まるように生成し、ま
た、歯抜け状クロックの、パルスとパルスの中間位置
で、アクティブパルスが立つような切り替えタイミング
信号を生成する手段とを備える。

【００３４】更に、その多相歯抜け状クロックから、セ
レクタ回路で任意の位相を選択する手段と、セレクタ回
路で選択出力されたクロックを、位相即時シフトＰＬＬ
回路の位相制御信号として入力し、位相即時シフトＰＬ
Ｌ回路では、位相切り替え信号がアクティブ状態である
場合には、位相制御信号をリセットＶＣＯ回路に取り込
み、位相をシフトさせ、位相切り替え信号が非アクティ
ブ状態である場合には、位相制御信号を基準クロックと
して『逓倍ＰＬＬモード』の動作を行う手段と、逓倍Ｐ
ＬＬ回路と位相即時シフトＰＬＬ回路とが、ロック状態
であるか否かを判定する手段とを備える。

【００３５】更にまた、タイミング判定回路において、
位相即時シフトＰＬＬ回路との出力クロックで受信デー
タをラッチし、その際に、ラッチタイミングを判定し、
クロックの位相を進ませるか、遅らせるか、そのままに
するかを表す判定信号を出力し、ラッチしたデータと、
ラッチに用いたクロックは、それぞれ再生データと再生
データ用クロックとして出力する手段と、ラッチタイミ
ングの判定結果はセレクタ制御回路において、前回セレ
クタ回路を制御し、その結果のフィードバックがかかる
までの保護時間の後であれば、有効な判定信号として、
セレクタ制御回路では、それに従った位相のクロックを
選択するように選択制御信号を生成し、その選択制御信
号は、歯抜け状クロック生成回路から入力される切り替
えタイミング信号がアクティブであるときに、逓倍ＰＬ
Ｌの多相クロックの内の任意の１つのクロックのタイミ
ングで出力し、また、ロック判定結果がアンロック状態
であると判定されている場合には、選択制御信号を固定
にし、セレクタ回路を制御し、選択制御信号が変化する
場合には、位相切り替え信号に、切り替えタイミング信
号のタイミングで、固定幅のアクティブパルスを出力す
る手段とを備える。

【００３６】図５はビット位相同期回路の機能構成図で
ある。この図５において、ビット位相同期回路は、逓倍
ＰＬＬ回路２と、セレクタ回路３と、位相即時シフトＰ
ＬＬ回路４と、タイミング判定回路５と、セレクタ制御
回路６と、歯抜け状クロック生成回路１１と、ロック判
定回路１６とから構成されている。

【００３７】逓倍ＰＬＬ回路２は、基準クロック入力端
子１からのクロックを基準クロック入力端子に取り込
む。この基準クロックは受信データのビットレートと同
じ周波数の１／ｍ（ｍ＞０）である。この逓倍ＰＬＬ回
路２は、受信データのビットレートと同じ周波数のクロ
ックを生成する。しかも、この逓倍ＰＬＬ回路２は、リ
ングオシレータやマルチバイブレータ等の多相クロック
を生成できるＶＣＯを用いて逓倍クロックの１クロック
幅をｎ等分（ｎは３以上の整数）した位相差の多相クロ
ックを、多相クロック出力端子（１〜ｎ）から出力す
る。この多相クロックの位相関係は、多相クロック１を
位相の先頭とし、引数が大きくなるほど位相は遅れたも
のとする。

【００３８】歯抜け状クロック生成回路１１は、逓倍Ｐ
ＬＬ回路２からの多相クロック１〜ｎを与えられると、
各クロックに対して、ｋ（ｋは３以上の整数）サイクル
のクロックパルスの内の１個だけ立たせるといった、い
わゆる、歯抜け状クロックを生成し、且つ、各位相に対
して生成されたパルスは、多相クロックの２クロック周
期幅に収まるように生成する。また、切り替えタイミン
グ信号を、歯抜け状クロックのパルスとパルスとの中間
位置でアクティブパルスが立つように生成する。そし
て、多相歯抜け状クロック１〜ｎをそれぞれセレクタ回
路３の被選択信号入力端子１〜ｎに与えると共に、切り
替えタイミング信号をセレクタ制御回路６の切り替えタ
イミング信号入力端子に与える。

【００３９】セレクタ制御回路６は、歯抜け状クロック
生成回路１１からの切り替えタイミング信号を切り替え
タイミング信号入力端子に取り込み、逓倍ＰＬＬ回路２
の多相クロック出力端子１からのクロックをクロック入
力端子に取り込み、ロック判定回路１６からのロック判
定結果信号をロック判定結果信号入力端子に取り込み、
タイミング判定回路５からタイミング判定結果信号をタ
イミング判定結果信号入力端子に取り込んで、選択制御
信号を生成して選択制御信号出力端子から出力してセレ
クタ回路３に与えると共に、位相切り替えタイミング信
号を生成して位相切り替え信号出力端子から出力して位
相即時シフトＰＬＬ回路４に与え、タイミングエラーが
起きた場合は、タイミングエラー出力端子から受信デー
タ識別エラー出力端子１０に受信データ識別エラー信号
を出力する。

【００４０】セレクタ回路３は、歯抜け状クロック生成
回路１１からの多相歯抜け状クロック１〜ｎを被選択信
号入力端子１〜ｎに取り込み、これらの多相歯抜け状ク
ロック１〜ｎのいずれかの多相歯抜け状クロックをセレ
クタ制御回路６から与えられる選択制御信号に基づき選
択出力して、位相即時シフトＰＬＬ回路４の位相制御信
号入力端子に与える。

【００４１】位相即時シフトＰＬＬ回路４は、上述した
ように、セレクタ回路３から選択出力された歯抜け状ク
ロックを位相制御信号入力端子に取り込むと共に、セレ
クタ制御回路６から与えられる位相切り替え信号を位相
切り替え信号入力端子に取り込み、この位相制御信号が
アクティブ（ハイレベル）状態の間は、位相制御信号の
パルスの位相によって内部のリセットＶＣＯの発振位相
を強制的に制御する『位相シフトモード』で動作する。

【００４２】また、位相切り替え信号が非アクティブ
（ロウレベル）状態の間は、位相制御信号を入力クロッ
クとして『逓倍ＰＬＬモード』で動作する。このような
いずれかのモードで動作して、得られる発振クロックを
３相クロックで出力する。即ち、ある基準の位相のクロ
ック０と、この基準位相のクロックに対して隣り合い、
しかも位相が進んでいるクロック−１と、基準位相のク
ロックに対して隣り合い、しかも位相が遅れているクロ
ック＋１とを出力してタイミング判定回路５の３相クロ
ック入力端子−１、０、＋１に与える。

【００４３】ロック判定回路１６は、逓倍ＰＬＬ回路２
の発振クロック（マスタクロック）と、位相即時シフト
ＰＬＬ回路４の発振クロック（スレーブクロック）とか
ら位相即時シフトＰＬＬ回路４がロック状態であるか否
かを判定する。この判定でロック状態であると判定され
ると、ロック判定結果信号としてアクティブ（ハイレベ
ル）信号を出力し、ロック状態でないと判定されると、
ロック判定結果信号として非アクティブ（ロウレベル）
信号を出力してセレクタ制御回路６のロック判定結果信
号入力端子に与える。

【００４４】タイミング判定回路５は、位相即時シフト
ＰＬＬ回路４からの３相クロックを３相クロック入力端
子−１、０、＋１に取り込むと共に、受信データ入力端
子７からの受信データをデータ入力端子に取り込み、入
力された３相クロック０と、受信データの位相関係に対
して適当であれば、そのまま、不適当であれば、クロッ
クの位相を進めるべきか、遅らすべきかを判定して、そ
の結果をタイミング判定結果信号出力端子から出力して
セレクタ制御回路６のタイミング判定結果信号入力端子
に与える。更に、タイミング判定回路５は、受信データ
を３相クロック０にてラッチし、そのラッチ出力を、デ
ータ出力端子から出力し再生データ出力端子８に印加す
ると共に、このラッチに用いた３相クロック０ビットを
再生データ用クロック出力端子９に印加するものであ
る。

【００４５】（動作）： 次に図６、図７の動作タイ
ミングチャートを用いて、上述の図５のビット位相同期
回路の動作を説明する。図６、図７において、（ａ）は
基準クロックの動作タイミングであり、（ｂ１）〜（ｂ
５）は逓倍ＰＬＬ回路２の多相クロックの動作タイミン
グであり、（ｃ１）〜（ｃ５）は歯抜け状クロック生成
回路１１の多相歯抜け状クロックの動作タイミングであ
り、（ｄ）は歯抜け状クロック生成回路１１の切り替え
タイミング信号の動作タイミングであり、（ｅ）はセレ
クタ回路３の選択制御信号の動作タイミングであり、
（ｆ）はセレクタ回路３の出力信号の動作タイミングで
あり、（ｇ）は位相即時シフトＰＬＬ回路４の３相クロ
ック−１の動作タイミングであり、（ｈ）は位相即時シ
フトＰＬＬ回路４の３相クロック０の動作タイミングで
あり、（ｉ）は位相即時シフトＰＬＬ回路４の３相クロ
ック＋１の動作タイミングであり、（ｊ）は受信データ
の動作タイミングであり、（ｋ）は再生データの動作タ
イミングであり、（ｌ）はタイミング判定回路５の第１
の判定結果信号の動作タイミングであり、（ｍ）はタイ
ミング判定回路５の第２の判定結果信号の動作タイミン
グであり、（ｎ）はセレクタ制御回路６の位相切り替え
信号の動作タイミングである。

【００４６】尚、図６、図７の動作においては、分周比
ｍ＝４、多相クロックの相数をｎ＝５とし、歯抜け状ク
ロックの歯抜けサイクルｋ＝４とする。

【００４７】先ず、基準クロック入力端子１に、例え
ば、受信データのビットレートと同じ周波数の１／ｍ
（ｍ＞０）の基準クロック（ａ）が印加されると、逓倍
ＰＬＬ回路２の基準クロック入力端子に与えられる。こ
の逓倍ＰＬＬ回路２では、受信データのビットレートと
同じ周波数のクロックが生成される。この逓倍ＰＬＬ回
路２では、リングオシレータやマルチバイブレータ等の
多相クロックを生成できるＶＣＯを用いて、逓倍クロッ
クの１クロック幅をｎ等分（ｎは３以上の整数）した位
相差の多相クロック（ｂ１）〜（ｂ５）を、逓倍ＰＬＬ
回路２の多相クロック出力端子１〜ｎからそれぞれ出力
する。

【００４８】逓倍ＰＬＬ回路２の多相クロック１〜ｎ
は、歯抜け状クロック生成回路１１の多相クロック入力
端子１〜ｎに入力され、また、逓倍ＰＬＬ回路２の多相
クロック１はセレクタ制御回路６のクロック入力端子に
入力される。歯抜け状クロック生成回路１１では、入力
された多相クロック１〜ｎの各クロックに対してｋ（ｋ
は３以上の整数）サイクルのクロックパルスの内の１個
だけ立たせるといった、いわゆる、歯抜け状クロック
（ｃ１）〜（ｃ５）を生成し、且つ、各位相に対して生
成されたパルスは、多相クロックの２クロック周期幅に
収まるように生成される。また、切り替えタイミング信
号は、歯抜け状クロックの、パルスとパルスの中間位置
でアクティブパルスが立つように生成される。

【００４９】歯抜け状クロック生成回路１１の多相歯抜
け状クロック１〜ｎは、それぞれセレクタ回路３の被選
択信号入力端子１〜ｎに入力される。セレクタ回路３で
は、選択制御信号（ｅ）に従って、被選択信号入力端子
１〜ｎに入力される信号の内の１つの信号を信号出力端
子から出力された信号は、位相即時シフトＰＬＬ回路４
の位相制御信号入力端子に入力される。

【００５０】位相即時シフトＰＬＬ回路４では、位相切
り替え信号（ｎ）によって２つのモードをもっており、
位相切り替え信号がアクティブ状態の場合は『位相シフ
トモード』、非アクティブの場合は『逓倍ＰＬＬモー
ド』で動作する。『位相シフトモード』では、位相切り
替え信号（ｎ）がアクティブ状態の間、位相制御信号入
力端子から入力される信号のパルスの位相によって、位
相即時シフトＰＬＬ回路４を構成しているリセットＶＣ
Ｏの発振位相が強制的に制御され、ｎ相の位相を持つパ
ルス信号を選択入力することによって、それぞれに対応
したｎ相の発振位相のクロックが生成される。

【００５１】また、『逓倍ＰＬＬモード』では、位相切
り替え信号が非アクティブ状態の間は、位相制御信号入
力端子から入力される信号のパルスを基準クロックとし
て、逓倍ＰＬＬ動作を行う。この位相即時シフトＰＬＬ
回路４では、ある基準の位相のクロックと、基準クロッ
クと隣り合い、位相の進んでいるクロックと、基準クロ
ックと隣り合い、位相の遅れているクロックとの３つの
位相のクロックを、それぞれ３相クロック０（ｈ）、−
１（ｇ）、＋１（ｉ）として出力する。位相即時シフト
ＰＬＬ回路４の３相クロック−１、０、＋１は、それぞ
れタイミング判定回路５の３相クロック入力端子−１、
０、＋１に入力される。

【００５２】受信データ入力端子７には、対向する装置
から伝送されてきた、位相が未知なデータが入力され、
そのデータ（ｊ）はタイミング判定回路５のデータ入力
端子に入力される。タイミング判定回路５では、入力さ
れた３相クロック０（ｈ）とデータとの位相関係に対し
て、適当であれば、そのまま、不適当であれば、クロッ
クの位相を進めるべきか、遅らせるできかを判定し、そ
の結果（ｌ）、（ｍ）をタイミング判定結果信号出力端
子から出力する。

【００５３】また、タイミング判定回路５は、入力され
たデータ（ｊ）を、３相クロック０（ｈ）においてラッ
チし、そのラッチ出力を、データ出力端子（ｋ）から出
力し、その出力は再生データ出力端子８から出力され、
入力データをラッチするために用いたクロックを、クロ
ック出力端子から出力し、その出力は再生データ用クロ
ック出力端子９から出力される。

【００５４】タイミング判定回路５のタイミング判定結
果信号（ｌ）、（ｍ）は、セレクタ制御回路６のタイミ
ング判定結果信号入力端子に入力される。セレクタ制御
回路６では、前回、セレクタ回路３の選択制御信号
（ｅ）を変化させたときから、タイミング判定回路５の
判定結果信号（ｌ）、（ｍ）に、正確に反映されるため
の保護時間をとり、その後に入力された判定結果信号に
対応して、セレクタ制御回路６の選択制御信号出力端子
から制御信号（ｅ）を出力する。

【００５５】ここで、セレクタ制御回路６での保護時間
は、セレクタ制御回路６→セレクタ回路３→位相即時シ
フトＰＬＬ回路４→タイミング判定回路５→セレクタ制
御回路６の経路のフィードバック時間以上が必要とな
る。選択制御信号（ｅ）は、選択制御信号出力端子から
出力される前段において、多相クロック１でラッチされ
ており、そのラッチは切り替えタイミング信号がアクテ
ィブな場合に、新しい選択制御信号（ｅ）を取り込み、
切り替えタイミング信号が非アクティブな場合は、ラッ
チの値を保持する。

【００５６】つまり、セレクタ回路３の制御は、切り替
えタイミング信号（ｄ）がアクティブな領域で行われ、
そのタイミングにおいて、セレクタ回路３の被選択信号
１〜ｎの入力は、位相即時シフトＰＬＬ回路４の位相制
御信号として非アクティブ信号である値で安定してい
る。よって、切り替え時に、位相即時シフトＰＬＬ回路
４の位相制御信号入力端子にノイズが入力されることは
ないのである。

【００５７】位相切り替え信号（ｎ）は、選択制御信号
（ｅ）が変化することと同時に、切り替えを行う状態を
示すアクティブ信号を出力し、その後に来る切り替えタ
イミング信号（ｄ）によって非アクティブ信号を出力す
る。ここでは位相即時シフトＰＬＬ回路４が、位相制御
信号（ｆ）の単発パルスによって位相制御が終了するの
で、直後の切り替えタイミング信号によって位相切り替
え信号（ｎ）を非アクティブにしているが、位相制御が
複数発のパルスを必要とする位相即時シフトＰＬＬ回路
４の場合には、その数だけ後に切り替えタイミング信号
（ｄ）によって位相切り替え信号を非アクティブにす
る。

【００５８】また、セレクタ制御回路６では、保護時間
内の判定結果信号に、位相即時シフトＰＬＬ回路４の位
相を進ませる情報と、遅らせる情報とが両方含まれてい
た場合、受信データにノイズが重積されていたか、入力
線路断等によって入力値が不定値になっているか、或い
は位相即時シフトＰＬＬ回路４の出力クロックが、受信
データに対してトラッキングエラーを起こしたと判断
し、タイミングエラー出力端子からタイミングエラー信
号を出力し、受信データ識別エラー出力端子１０から出
力される。

【００５９】更に、セレクタ制御回路６では、ロック判
定回路１６のロック判定結果信号がアンロック状態を示
す非アクティブである場合には、位相即時シフトＰＬＬ
回路４のロックイン動作を妨げないようにするため、タ
イミング判定結果信号の値によらず選択制御信号の値を
変化させることを行わない。

【００６０】ロック判定回路１６では、逓倍ＰＬＬ回路
２の多相クロック１をマスタクロックとし、位相即時シ
フトＰＬＬ回路４の３相クロック０をスレーブクロック
として、位相即時シフトＰＬＬ回路４がロック状態であ
るか否かを判定し、ロック状態であると判定された場合
にはアクティブ信号を出力し、アンロック状態であると
判定された場合には非アクティブ信号を出力するのであ
る。

【００６１】（逓倍ＰＬＬ回路２の詳細構成）： 図
８は上述の図５で使用している逓倍ＰＬＬ回路２の一例
の詳細な機能構成図である。この図８において、逓倍Ｐ
ＬＬ回路２は、リングオシレータを構成している電圧制
御遅延反転回路２１１〜２１ｎと電界効果型トランジス
タＦＥＴ２５１〜２５ｎと、位相周波数検出回路２２
と、チャージポンプ回路２３と、ロウパスフィルタ２４
と、ｍ分周回路２５とから構成されている。

【００６２】位相周波数検出回路２２は、基準クロック
を与えられるとｍ分周回路２５からのｍ分周クロックと
の位相周波数比較を行って得られる位相周波数比較結果
信号Ｕ、Ｄをチャージポンプ回路２３に与える。チャー
ジポンプ回路２３は、簡単なトランジスタ回路で構成す
ることができ、位相差信号に比例した電流を流入／流出
するものである。即ち、チャージポンプ回路２３は、位
相周波数検出回路４２からの位相・周波数比較結果信号
Ｕ、Ｄを与えられると、Ｕ信号によって充電し、Ｄ信号
によって放電させるように動作して得られるチャージポ
ンプ信号をロウパスフィルタ回路２４に与える。ロウパ
スフィルタ回路２４は、このチャージポンプ信号を抵抗
器とコンデンサからなる簡単な回路で低域通過信号を生
成して、ＶＣＯ回路のＦＥＴ２５１〜２５ｎに与える。

【００６３】図８の点線で示しているＶＣＯ回路の電圧
制御遅延反転回路２１１〜２１ｎとＦＥＴ２５１〜２５
ｎとは、ロウパスフィルタ２４からの低域通過後の信号
を受けると、ｎ相のクロックを発振形成して多相クロッ
ク出力端子に出力すると共に、一部の発振出力信号をｍ
分周回路２５に戻す。即ち、電圧制御遅延反転回路２１
１〜２１ｎの出力信号を多相クロック出力端子１〜ｎへ
出力し、電圧制御遅延反転回路２１ｎの出力信号をｍ分
周回路２５に与える。ｍ分周回路２５は、電圧制御遅延
反転回路２１ｎの出力信号をｍ（ｍは１以上の実数）分
周して位相周波数検出回路２２に与える。このような構
成によって、基準クロックを入力信号として、多相クロ
ックを生成することができる。

【００６４】（歯抜け状クロック生成回路１１の詳細構
成）： 図９は歯抜け状クロック生成回路１１の詳細
な機能構成図である。この図９において、歯抜け状クロ
ック生成回路１１は、入力の多相クロック信号のそれぞ
れに対して歯抜け状クロック生成部１１１〜１１ｎから
構成され、それぞれ同じ回路構成で実現されている。代
表して内部の構成を説明すると、歯抜け状クロック生成
部１１１は、バイナリカウンタ１１１１と、片反転２入
力ＡＮＤ回路１１１２と、２入力ＮＯＲ回路１１１３
と、２入力ＡＮＤ回路１１１４と、Ｄフリップフロップ
回路１１１５とから構成されている。

【００６５】バイナリカウンタ１１１１は多相クロック
１の逆相のクロックで動作し、カウンタ値から４クロッ
クに一回だけハイレベル信号が立つ信号を２入力ＮＯＲ
回路１１１３で生成し、その信号と多相クロック１の論
理積演算を２入力ＡＮＤ回路１１１４で行うことで歯抜
け状クロックを生成する。また、カウンタ値から４クロ
ックに一回だけハイレベル信号が立つ歯抜け状クロック
の中間にハイレベルが立つような信号を片反転２入力Ａ
ＮＤ回路１１１２で出力し、切り替えタイミング信号と
して生成する。この切り替えタイミング信号は歯抜け状
クロック生成部１１１の出力だけを使用する。

【００６６】歯抜け状クロック生成部１１１の連鎖リセ
ット入力信号は、バイナリカウンタ１１１１のロード信
号として入力され、このバイナリカウンタ１１１１で
は、その歯抜け状クロック生成部の配置とｋ（２以上の
整数で、歯抜けサイクル数）の数から決まる値をロード
する。また、連鎖リセット入力信号は、多相クロック１
の逆相で動作するＤフリップフロップ回路１１１５にお
いてラッチ出力され、連鎖リセット出力信号として出力
される。この連鎖リセット出力信号は、歯抜け状クロッ
ク生成部１１ｎから始まり、歯抜け状クロック生成部か
ら出力された後、隣り合った位相の進んだ多相クロック
を処理している歯抜け状クロック生成部の連鎖リセット
入力信号として入力され、歯抜け状クロック生成部１１
１で連鎖を閉じるものである。

【００６７】ここで、バイナリカウンタ１１１１へのロ
ード値の決め方を説明する。歯抜け状クロック生成部１
１ｎをリセット連鎖の開始の歯抜け状クロック生成部と
して、歯抜け状クロック生成部１１ｎのバイナリカウン
タ１１１１の値が０の場合、コード０信号を出力し、そ
の信号は歯抜け状クロック生成部１１（ｎ−１）の連鎖
リセット入力信号ｎ−１として入力され、歯抜け状クロ
ック生成部１１（ｎ−１）のバイナリカウンタ１１１１
では、前の歯抜け状クロック生成部である歯抜け状クロ
ック生成部１１ｎのバイナリカウンタ１１１１の値の１
をインクリメントした値である１をロード値とし、連鎖
リセット入力信号ｎ−１によってロードされる。

【００６８】以下同様にして前の歯抜け状クロック生成
部でロードされた値に１をインクリメントした値をロー
ド値とし、そのロード値がｋ−１と等しくなったとき
に、次の歯抜け状クロック生成部ではロード値を０に戻
して再び１づつロード値を増加させていくのである。こ
のように構成することで、全ての歯抜け状クロックのパ
ルスの位置を２クロック周期幅以内に収めることができ
るのである。

【００６９】（タイミング判定回路５の詳細構成）：
図１０はタイミング判定回路５の詳細構成図である。
この図１０において、タイミング判定回路５は、Ｄフリ
ップフロップ回路５１１〜５１３、５１６、５１７と、
排他的論理和回路５１４、５１５とから構成されてい
る。

【００７０】Ｄフリップフロップ回路５１１〜５１３の
データ入力端子Ｄには受信データが与えられ、Ｄフリッ
プフロップ回路５１１のクロック入力端子Ｃには３相ク
ロック−１が与えられ、Ｄフリップフロップ回路５１２
のクロック入力端子Ｃには３相クロック０が与えられ、
Ｄフリップフロップ回路５１３のクロック入力端子Ｃに
は３相クロック＋１が与えられる。Ｄフリップフロップ
回路５１１はデータ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１５に与
える。

【００７１】Ｄフリップフロップ回路５１２は、データ
出力端子Ｑから受信データに対するラッチ出力信号を出
力して排他的論理和回路５１５、５１４とに与えると共
に、データ出力端子に出力する。Ｄフリップフロップ回
路５１３は、データ出力端子Ｑから受信データに対する
ラッチ出力信号を出力して排他的論理和回路５１４に与
える。排他的論理和回路５１４は、Ｄフリップフロップ
回路５１２からのラッチ出力信号と、Ｄフリップフロッ
プ回路５１３からのラッチ出力信号とから排他的論理和
演算を行って、この演算結果をＤフリップフロップ回路
５１６のデータ入力端子Ｄに与える。

【００７２】このＤフリップフロップ回路５１６のクロ
ック入力端子Ｃには３相クロック−１が与えられてお
り、このクロックで排他的論理和演算結果をラッチ出力
し、このラッチ出力信号（位相を進ませる信号）を判定
結果信号出力端子１へ出力する。

【００７３】一方、排他的論理和回路５１５は、Ｄフリ
ップフロップ回路５１１のラッチ出力信号と、Ｄフリッ
プフロップ回路５１２からのラッチ出力信号との排他的
論理和演算を行って、この演算結果をＤフリップフロッ
プ回路５１７のデータ入力端子Ｄに与える。このＤフリ
ップフロップ回路５１７のクロック入力端子Ｃには、３
相クロック−１が与えられており、このクロックで排他
的論理和演算結果をラッチ出力し、このラッチ出力信号
（位相を遅らせる信号）を判定結果信号出力端子２へ出
力するものである。

【００７４】このような構成によって、タイミング判定
回路５は、位相が未知の受信データを取り込むと共に、
リセットＶＣＯ４からの３相クロック−１、０、＋１と
を取り込み、入力された３相クロック０と、データの位
相関係に対して適当であれば、そのまま、また不適当で
あればクロックの位相を進めるべきか、それとも遅らせ
るべきであるかを判断し、その結果を判定結果信号とし
て出力するものである。また、タイミング判定回路５
は、入力された受信データを３相クロック０にてラッチ
し、そのラッチ出力をデータ出力端子から出力し、同時
に入力受信データをラッチするために使用した３相クロ
ック０を出力するものである。

【００７５】（ロック判定回路１６の詳細構成）：
図１１はロック判定回路１６の詳細な機能構成図であ
る。この図１１において、ロック判定回路１６はバイナ
リカウンタ１６１〜１６３と、Ｄフリップフロップ回路
１６４と、ＪＫフリップフロップ回路１６５と、２入力
ＮＡＮＤ回路１６６と、片反転２入力ＡＮＤ回路１６７
と、ＯＲ回路１６８、１６９と、ＮＯＴ回路１７０とか
ら構成されている。

【００７６】ロック判定回路１６において、バイナリカ
ウンタ１６１、１６３と、Ｄフリップフロップ回路１６
４と、ＪＫフリップフロップ回路１６５とは、マスタク
ロックによって動作し、バイナリカウンタ１６２はスレ
ーブクロックによって動作する。バイナリカウンタ１６
１では、カウンタ値がＮ（Ｎは任意の自然数）とＮ＋
２、Ｎ＋４になるとアクティブパルスが出力されるよう
になっており、それらのパルスより、ＪＫフリップフロ
ップ回路１６５を用いて、４クロック幅のパルスを生成
し、それによってバイナリカウンタ１６２をディゼーブ
ルする。

【００７７】バイナリカウンタ１６１のカウンタ値がＮ
＋２の場合に、バイナリカウンタ１６２のカウンタ値を
モニタし、その値がＮ或いはＮ＋１であればバイナリカ
ウンタ１６３をカウントアップし、違っていたらカウン
タ値を０にリセットする。また、誤ってロック状態であ
ると判断することの無いようにＭ段（Ｍは２以上の整
数）の保護を持たせるため、バイナリカウンタ１６３
は、カウンタ値がＭになったところで自己ディゼーブル
をかけ、ロック判定結果信号として、ロック状態を示す
ロウレベル信号を出力するのである。

【００７８】（セレクタ制御回路６の詳細構成）：
図１２はセレクタ制御回路６の詳細構成図である。この
図１２において、セレクタ制御回路６は、Ｄフリップフ
ロップ回路６１、６２、６６〜６９、６１０と、セレク
タ付きＤフリップフロップ回路６２１〜６２ｎと、２入
力ＡＮＤ回路６３〜６５、６１８と、片反転２入力ＡＮ
Ｄ回路６１１、６１２と、ＯＲ回路６１３と、アップダ
ウンカウンタ６１４と、バイナリカウンタ６１５と、Ｊ
Ｋフリップフロップ６１６と、２入力ＮＯＲ回路６１７
と、ＯＲ回路６３１、６３６と、Ｄフリップフロップ６
３２と、ＡＮＤ回路６３３、６３４と、片反転ＡＮＤ回
路６３５と、ＪＫフリップフロップ６３７とから構成さ
れている。

【００７９】特にＯＲ回路６３１、６３６と、Ｄフリッ
プフロップ６３２と、ＡＮＤ回路６３３、６３４と、片
反転ＡＮＤ回路６３５と、ＪＫフリップフロップ６３７
とからなる回路は、位相即時シフトＰＬＬ回路４に対す
る位相切り替え信号を生成するための回路である。

【００８０】先ず判定結果信号として位相を進ませる信
号及び位相を遅らせる信号は、それぞれＤフリップフロ
ップ回路６１、６２のクロックとして入力される。Ｄフ
リップフロップ回路６１、６２は、クロックの立ち上が
りエッジが入力されると、ハイレベル出力でラッチ出力
し、これらのラッチ出力信号は、バイナリカウンタ６１
５で決められる保護時間以外であれば、それぞれＤフリ
ップフロップ回路６７、６８でラッチされる。

【００８１】Ｄフリップフロップ回路６７〜６９、６１
０、片反転２入力ＡＮＤ回路６１１、６１２で構成され
る回路は、判定結果信号の立ち上がりを検出して、１ク
ロック幅のパルスを出力する。位相を進ませる信号の立
ち上がりを検出回路において検出して生成されたパルス
はアンプダウンカウンタ６１４のダウン入力に与えられ
る。位相を遅らせる信号の立ち上がりを検出回路におい
て検出して生成されるパルスは、アップダウンカウンタ
６１４のアップ入力に与えられる。アンプダウンカウン
タ６１４では、ダウン信号が入力されると、現在選択さ
れているクロックより位相が進んだクロックを選択する
べく、３→２→１→ｎ→（ｎ−１）のようにカウントダ
ウンする。

【００８２】逆にアップ信号が入力されると、現在選択
されているクロックより位相が遅れたクロックを選択す
るべく、（ｎ−１）→ｎ→１→２→３のようにカウント
アップする。アップダウンカウンタ６１４の出力は、デ
コードされ、多相クロックの相数と同じ数だけ用意さ
れ、各出力は切り替えタイミング信号がハイレベルの場
合、セレクタ付きＤフリップフロップ回路６２１〜６２
ｎで、入力クロックによってラッチ出力される。切り替
えタイミング信号がロウレベルの場合、セレクタ付きＤ
フリップフロップ回路６２１〜６２ｎは、自データを保
持する。

【００８３】一方、いずれかの判定結果信号の立ち上が
りを検出したパルスによって。バイナリカウンタ６１５
はクリアされ、数カウント後にキャリー信号を出力し、
先ほどの判定結果信号の立ち上がり検出パルスからキャ
リー信号までを保護時間として、Ｄフリップフロップ回
路６７、６８の入力をロウレベルに固定し、キャリー信
号と保護パルスの論理積演算結果出力信号によってＤフ
リップフロップ回路６１、６２をクリアする。

【００８４】バイナリカウンタ６１５は、キャリー信号
で自己ディゼーブルされる。また、保護時間内に位相を
進ませる信号及び位相を遅らせる信号が両方入力された
場合には、Ｄフリップフロップ回路６６でラッチされた
後にタイミングエラー信号として出力されるのである。

【００８５】また、いずれかの判定結果信号の立ち上が
りを検出したパルスによって、Ｄフリップフロップ６３
２には、ハイレベル信号がセットされる。その状態後に
入力される切り替えタイミング信号によって、ＪＫフリ
ップフロップ６３７にハイレベル信号がセットされ、位
相切り替え信号にアクティブ状態であるハイレベル信号
が出力される。

【００８６】次に来る切り替えタイミング信号によっ
て、ＪＫフリップフロップ６３７には、ロウレベル信号
がセットされ、位相切り替え信号に非アクティブ状態で
あるロウレベル信号が出力される。また、ロック判定結
果信号に、アンロック状態を示すハイレベル信号が入力
されている場合には、位相即時シフトＰＬＬ回路４のロ
ックイン・プロセスを妨げないように、アンプダウンカ
ウンタ６１４をディゼーブルし、よってセレクタ回路３
を固定し、位相切り替え信号としてロウレベル信号を出
力するのである。

【００８７】（本発明の第１の実施の形態の効果）：
以上の本発明の実施の形態によれば、リセットＶＣＯ
を用いて位相即時シフトＰＬＬ回路４を構成し、逓倍Ｐ
ＬＬ回路２の多相クロックを、多相歯抜け状クロックに
変換し、多相歯抜け状クロックを、位相即時シフトＰＬ
Ｌ回路４に選択入力し、位相即時シフトＰＬＬ回路４で
は、位相をシフトする場合には、位相制御信号をリセッ
トＶＣＯ回路に取り込み、位相シフトを行い、位相をシ
フトしない場合には、位相制御信号をリセットＶＣＯ回
路に取り込まず、位相制御信号を基準クロックとした逓
倍ＰＬＬモードで動作することで、位相即時シフトＰＬ
Ｌ回路４のクロック出力を常に安定にすることができ
る。

【００８８】この安定な位相即時シフトＰＬＬ回路４の
クロック出力の内の隣り合った３相クロックを用いて、
受信データとのタイミング判定を行い、タイミングが不
適当である場合は、適当と判定される位相方向に位相即
時シフトＰＬＬ回路４の出力クロックが変移するよう
に、多相クロックの内の適当と考えられる一つの位相の
歯抜け状クロックをセレクタ回路３にて選択入力し、こ
こで歯抜け状クロックにしていることで、ノイズ無しで
の切り替えが可能であり、位相即時シフトＰＬＬ回路４
は、１〜５クロック周期幅程度の非常に速い応答速度
で、その新しい位相のクロックを無瞬断でノイズの重積
無しに出力できるため、受信データがバーストデータで
あっても、素早くビット位相同期を確立することができ
る。

【００８９】また、受信データにジッタ・ワンダが含ま
れている場合にも、同様に素早く追従することができ
る。且つ、安定な受信データに関しては、一度、ビット
位相同期を完了すれば、位相即時シフトＰＬＬ回路４
は、逓倍ＰＬＬ回路２と同等の安定したクロックを出力
するので、データの同符号連続耐量を、ほぼ無限大にす
ることができる。また、受信データの障害、或いは、位
相即時シフトＰＬＬ回路４の障害検出を行うことを容易
にすることができる。

【００９０】以上のようなことから、受信データからデ
ジタルデータの再生を行う装置において適用すること
で、非常に高い性能を有する装置を容易に、しかも安価
に実現することができる。

【００９１】『ビット位相同期回路の第２の実施の形
態』：第２の実施の形態のビット位相同期回路は、同じ
ビット速度の複数の受信データからなるパラレル受信デ
ータに対するビット位相同期をとるためのものである。

【００９２】図１３は第２の実施の形態のビット位相同
期回路の機能構成図である。この図１３において、ビッ
ト位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ回路
３と、位相即時シフトＰＬＬ回路４と、セレクタ制御回
路６と、データラッチ回路１４−２〜１４−ｉと、タイ
ミング判定回路５と、歯抜け状クロック生成回路１１
と、ロック判定回路１６とから構成されている。尚、上
述の第１の実施の形態の構成部と同じ機能構成部には同
じ符号を付与しているので、同じ構成部の説明は省略す
る。このビット位相同期回路は、パラレルデータ７ｉ〜
７２〜７１を取り込み、これらのパラレルデータの内の
データ７１に対するタイミング判定をタイミング判定回
路５で行いながら、ビット位相同期のとれた再生データ
８ｉ〜８２〜８１を出力するものである。

【００９３】データラッチ回路１４−ｉは、受信データ
７ｉを取り込み、リセットＶＣＯ回路４からの３相クロ
ックによってビット位相同期をとって再生データ８ｉを
出力する。データラッチ回路１４−２も同様に受信デー
タ７２を取り込み、位相即時シフトＰＬＬ回路４からの
３相クロックによってビット位相同期をとって再生デー
タ８２を出力する。タイミング判定回路５は、受信デー
タ７１を取り込み、位相即時シフトＰＬＬ回路４からの
３相クロックによってビット位相同期をとって再生デー
タ８１と、再生データ用クロックと、判定結果信号とを
出力し、この判定結果信号をセレクタ制御回路６の判定
結果信号入力端子へ与える。

【００９４】（動作）： 次に図１３のビット位相同
期回路の動作を説明する。パラレルデータ７１〜７ｉに
は、位相が未知なｉ並列のパラレルデータが入力され
（但し、パラレルデータ内の相互の位相関係は同期し
て、位相も揃っているものとする。）、そのパラレルデ
ータの内、パラレルデータ入力信号７１は、パラレルデ
ータ入力のタイミング情報の代表としてマスタデータと
し、それ以外のデータをスレーブデータとして、パラレ
ルデータ入力信号７１は、タイミング判定回路５のデー
タ入力端子に入力され、パラレルデータ入力信号７２〜
７ｉは、それぞれデータラッチ回路１４−２〜１４−ｉ
のデータ入力端子に入力される。

【００９５】タイミング判定回路５では、入力された３
相クロック０と、データの位相関係に対して、適当であ
れば、そのまま、不適当であればクロックの位相を進め
るべきであるか、遅らせるべきであるかを判定し、その
結果を判定結果信号出力端子から出力する。

【００９６】また、タイミング判定回路５とデータラッ
チ回路１４−２〜１４−ｉは、それぞれ入力されたデー
タを、入力された３相クロック０によってラッチして、
そのラッチ出力信号をそれぞれのデータ出力端子から再
生パラレルデータ出力信号８１〜８ｉとして出力する。

【００９７】タイミング判定回路５では、入力データを
ラッチするために用いたクロックを、クロック出力端子
から出力し、その出力は再生並列データ用クロック９と
して出力される。タイミング判定回路５の判定結果信号
は、セレクタ制御回路６の判定結果信号入力端子に入力
される。

【００９８】（ビット位相同期回路の第２の実施の形態
の効果）： 以上の第２の実施の形態のビット位相同
期回路によれば、パラレルデータ入力の内の１本をタイ
ミング情報の代表として、マスタデータとし、それ以外
のデータをスレーブデータとし、マスタデータに対して
タイミング判定回路５でタイミング判定して、マスタデ
ータからタイミングリカバリを行い、位相即時シフトＰ
ＬＬ回路４の出力をマスタデータと同様にスレーブデー
タをラッチするために用いることによって、シリアルデ
ータに対するビット位相同期の効果を大きなハードウエ
アを追加せずにパラレルデータに適用することができ
る。

【００９９】『ビット位相同期回路の第３の実施の形
態』：第３の実施の形態のビット位相同期回路は、パラ
レル受信データに対するビット位相同期をとるためのも
のであるが、しかも全ての受信データのそれぞれに対し
てタイミング判定によるビット位相同期を行うものであ
る。

【０１００】図１４は第３の実施の形態のビット位相同
期回路の機能構成図である。この図１４において、ビッ
ト位相同期回路は、逓倍ＰＬＬ回路２と、セレクタ回路
３と、位相即時シフトＰＬＬ回路４と、セレクタ制御回
路６と、タイミング判定回路５１〜５ｉと、歯抜け状ク
ロック生成回路１１と、判定結果ＯＲ回路１５と、ロッ
ク判定回路１６とから構成されている。

【０１０１】タイミング判定回路５１は、受信データ７
１を取り込み、位相即時シフトＰＬＬ回路４からの３相
クロックを用いてビット位相同期をとって再生パラレル
データと再生パラレルデータ用クロックと、判定結果信
号とを出力し、この判定結果信号は判定結果ＯＲ回路１
５に与えられる。タイミング判定回路５ｉは、受信デー
タ７ｉを取り込み、位相即時シフトＰＬＬ回路４からの
３相クロックを用いてビット位相同期をとって再生パラ
レルデータと、判定結果信号とを出力し、この判定結果
信号は判定結果ＯＲ回路１５に与えられる。判定結果Ｏ
Ｒ回路１５は、タイミング判定回路５１〜５ｉからの判
定結果信号の論理和演算を行って、演算結果信号をセレ
クタ制御回路６の判定結果信号入力端子に与えるもので
ある。

【０１０２】（動作）： 次に図１４のビット位相同
期回路の動作を説明する。受信パラレルデータ入力端子
７１〜７ｉには、位相が未知なｉ並列の受信パラレルデ
ータが入力され（但し、受信パラレルデータ内の相互の
位相関係は同期して、位相もほぼ揃っているものとす
る。）、そのパラレルデータは、それぞれタイミング判
定回路５１〜５ｉのデータ入力端子に入力される。

【０１０３】各タイミング判定回路５１〜５ｉでは、個
別に入力されたクロックとデータの位相関係に対して、
適当であれば、そのまま、不適当であればクロックの位
相を進めるべきであるか、遅らせるべきかを判定し、そ
の結果を判定結果信号出力端子から出力する。

【０１０４】また、タイミング判定回路５１〜５ｉで
は、それぞれ入力されたデータを、入力された３相クロ
ック０によってラッチし、そのラッチ出力をデータ出力
端子から出力し、その出力は再生パラレルデータ出力信
号８１〜８ｉとして出力され、タイミング判定回路５１
は入力データをラッチするために用いたクロックを、ク
ロック出力端子から出力し、その出力は再生パラレルデ
ータ用クロックとして出力される。

【０１０５】タイミング判定回路５１〜５ｉの判定結果
信号は、それぞれ判定結果ＯＲ回路１５の判定結果信号
入力に入力される。判定結果ＯＲ回路１５では、入力さ
れた全ての判定結果信号の論理和演算を行って、その結
果を判定結果信号出力端子から出力して、この信号はセ
レクタ制御回路６の判定結果信号入力端子に与えられ
る。

【０１０６】（第３の実施の形態の効果）： 以上の
第３の実施の形態のビット位相同期回路によれば、受信
パラレルデータの全てのビット線に対してビット位相同
期を行うことができるので、位相スキュー（位相のず
れ）が生じている受信パラレルデータに対しても、上述
の第１の実施の形態から第２の実施の形態におけるシリ
アルデータに対する効果を得て、大きなハードウエアを
追加することなく適用することができる。

【０１０７】（他の実施の形態）： （１）尚、基準
クロック入力端子には、受信データのビットレートと同
じクロック周波数の１／ｍ（ｍ＞０）の周波数のクロッ
クが入力されているが、近接した（近傍の）周波数でも
よいことは明白である。

【０１０８】（２）また、逓倍ＰＬＬ回路のＶＣＯと、
リセットＶＣＯ回路のＶＣＯとを同じ回路構成のＶＣＯ
を使用したが、異なる回路構成でもよい。

【０１０９】（３）更に、動作を説明する上で、アクテ
ィブハイレベルで動作を説明したが、信号の極性は論理
的に矛盾なければ、どのような極性でも適用することが
できる。

【０１１０】

【発明の効果】以上述べた様に請求項１の発明は、リセ
ットＶＣＯ回路と、位相比較制御回路とを備え、入力位
相制御信号を上記位相比較制御回路に与えてＰＬＬ動作
を行うＰＬＬ回路において、位相切り替え信号を印加す
る位相切り替え信号入力端子と、上記位相切り替え信号
入力端子に印加された位相切り替え信号が所定の状態の
ときには、上記位相制御信号を上記リセットＶＣＯ回路
に与えて上記リセットＶＣＯ回路だけを発振制御し、位
相シフトモードで発振動作させる制御を行い、上記位相
切り替え信号入力端子に印加された上記位相切り替え信
号が上記所定状態以外の状態のときには、上記位相制御
信号を上記位相比較制御回路に与えて、ＰＬＬ動作を行
なわせる制御を行う位相制御手段とを備えたことで、従
来に無い機能的で、しかもビット位相同期回路に適用し
た場合の性能向上の効果を期待することができるＰＬＬ
回路を実現することができる。

【０１１１】また、請求項２の発明は、請求項１記載の
ＰＬＬ回路を備えるものであって、選択手段で選択出力
されたクロックを、位相制御信号として取り込むと共
に、位相切り替え信号を取り込んで第１のクロックを生
成するクロック生成手段と、ｎ相クロック生成手段で生
成されたクロックと、上記第１のクロックとから上記ク
ロック生成手段のＰＬＬ回路がロック状態であるか否か
を判定し、ロック判定結果信号を出力するロック判定手
段とを備え、タイミング判定出力手段は、切り替えタイ
ミング信号と上記ロック判定結果信号と位相差信号とか
ら上記位相切り替え信号を生成して上記クロック生成手
段のＰＬＬ回路に与えることで、どのような位相で受信
データが取り込まれても、非常に安定的に、しかも簡単
な構成で迅速にビット位相同期がとれたデータとクロッ
クを出力し、ノイズに対する誤動作を改善するビット位
相同期回路を実現することができるのである。

【図面の簡単な説明】

【図１】本発明の位相即時シフトＰＬＬ回路の実施の形
態の機能構成図である。

【図２】従来例のビット位相同期回路の構成図である。

【図３】位相即時シフトＰＬＬ回路の実施の形態のリセ
ットＶＣＯの説明図である。

【図４】位相即時シフトＰＬＬ回路の実施の形態の動作
タイミングチャートである。

【図５】ビット位相同期回路の第１の実施の形態の機能
構成図である。

【図６】ビット位相同期回路の第１の実施の形態の動作
タイミングチャート（１／２）である。

【図７】ビット位相同期回路の第１の実施の形態の動作
タイミングチャート（２／２）である。

【図８】ビット位相同期回路の第１の実施の形態の逓倍
ＰＬＬ回路の機能構成図である。

【図９】ビット位相同期回路の第１の実施の形態の歯抜
け状クロック生成回路の機能構成図である。

【図１０】ビット位相同期回路の第１の実施の形態のタ
イミング判定回路の機能構成図である。

【図１１】ビット位相同期回路の第１の実施の形態のロ
ック判定回路の機能構成図である。

【図１２】ビット位相同期回路の第１の実施の形態のセ
レクタ制御回路の機能構成図である。

【図１３】ビット位相同期回路の第２の実施の形態の機
能構成図である。

【図１４】ビット位相同期回路の第３の実施の形態の機
能構成図である。

【符号の説明】

１…基準クロック入力端子、２…逓倍ＰＬＬ回路、３…
セレクタ制御回路、４…位相即時シフトＰＬＬ回路、４
ａ…リセットＶＣＯ回路、５…タイミング判定回路、６
…セレクタ制御回路、７…受信データ入力端子、８…再
生データ出力端子、９…再生データ用クロック出力端
子、１０…受信データ識別エラー出力端子、１１…歯抜
け状クロック生成回路、４２…位相周波数検出回路、４
３…チャージポンプ回路、４４…ロウパスフィルタ回
路、４５…ｍ分周回路、４６…位相制御回路。

フロントページの続き (72)発明者 松本 修一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平８−163114（ＪＰ，Ａ) 特開 平３−236630（ＪＰ，Ａ) 特開 昭58−19055（ＪＰ，Ａ) 特開 平９−149018（ＪＰ，Ａ) 特開 平11−317732（ＪＰ，Ａ) 特開 平７−221800（ＪＰ，Ａ) 特開 平８−163117（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/083

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 リセットＶＣＯ回路と、位相比較制御回
   路とを備え、入力位相制御信号を上記位相比較制御回路
   に与えてＰＬＬ動作を行うＰＬＬ回路において、 位相切り替え信号を印加する位相切り替え信号入力端子
   と、 上記位相切り替え信号入力端子に印加された位相切り替
   え信号が所定の状態のときには、上記位相制御信号を上
   記リセットＶＣＯ回路に与えてこのリセットＶＣＯ回路
   だけを発振制御し、位相シフトモードで発振動作させる
   制御を行い、上記位相切り替え信号入力端子に印加され
   た上記位相切り替え信号が上記所定状態以外の状態のと
   きには、上記位相制御信号を上記位相比較制御回路に与
   えて、ＰＬＬ動作を行なわせる制御を行う位相制御手段
   とを備えたことを特徴とするＰＬＬ回路。
2. 【請求項２】 受信データと、この受信データのビット
   速度のａ倍（ａは自然数）又は１／ａのクロック周波数
   の第１のクロックとのビット位相同期をとって同期状態
   にするビット位相同期回路であって、上記第１のクロッ
   クのクロック周波数のｍ倍（ｍ＞０）の周波数の基準ク
   ロックから上記受信データのビット速度のａ倍又は１／
   ａの１のクロック周波数で、しかも上記受信データの１
   ビット幅をｎ（ｎは２以上の整数）相に移相したｎ相の
   クロックをＰＬＬ回路で生成するｎ相クロック生成手段
   と、上記ｎ相のクロックのそれぞれの位相のクロックに
   対して歯抜け処理を行ったｎ相の歯抜け状クロックを生
   成すると共に、歯抜け状クロックのパルスとパルスとの
   間に切り替えタイミング信号を生成するｎ相歯抜け状ク
   ロック生成手段と、上記ｎ相の歯抜け状クロックのいず
   れかの位相のクロックを選択制御信号によって選択出力
   する選択手段と、上記第１のクロックと上記受信データ
   との位相差を検出し、この位相差信号と切り替えタイミ
   ング信号とを基にして上記選択制御信号を生成して上記
   選択手段に与えると共に、上記第１のクロックで上記受
   信データをラッチ出力してビット位相同期データを出力
   するタイミング判定出力手段とを備えたビット位相同期
   回路において、 請求項１記載のＰＬＬ回路を備えるものであって、上記
   選択手段で選択出力されたクロックを、位相制御信号と
   して取り込むと共に、位相切り替え信号を取り込んで上
   記第１のクロックを生成するクロック生成手段と、 上記ｎ相クロック生成手段で生成されたクロックと、上
   記第１のクロックとから上記クロック生成手段のＰＬＬ
   回路がロック状態であるか否かを判定し、ロック判定結
   果信号を出力するロック判定手段とを備え、 上記タイミング判定出力手段は、上記切り替えタイミン
   グ信号と上記ロック判定結果信号と上記位相差信号とか
   ら上記位相切り替え信号を生成して上記クロック生成手
   段のＰＬＬ回路に与えることを特徴とするビット位相同
   期回路。
3. 【請求項３】 上記選択手段は、選択切り替え出力を行
   ってから、上記タイミング判定出力手段で上記位相差信
   号が求められるまでの時間を所定保護時間として、選択
   切り替えを行ってから上記所定保護時間内は有意なクロ
   ックとして上記クロック生成手段に与えないようにマス
   ク処理する構成であることを特徴とする請求項２記載の
   ビット位相同期回路。
4. 【請求項４】 同じビット速度の複数の受信データから
   なるパラレル受信データに対するビット位相同期を行う
   回路であって、上記パラレル受信データと、各受信デー
   タのビット速度のａ倍（ａは自然数）又は１／ａのクロ
   ック周波数の第１のクロックとのビット位相同期をとっ
   て同期状態にするビット位相同期回路であって、 請求項２又は３記載のビット位相同期回路で上記パラレ
   ル受信データの内のいずれか一つの受信データに対する
   ビット位相同期をとり、 その他の残りの受信データに対して、上記第１のクロッ
   クを用いてラッチ出力して、それぞれの受信データに対
   するビット位相同期データを出力する構成であることを
   特徴とするビット位相同期回路。
5. 【請求項５】 同じビット速度の複数の受信データから
   なるパラレル受信データに対するビット位相同期を行う
   回路であって、上記パラレル受信データと、各受信デー
   タのビット速度のａ倍（ａは自然数）又は１／ａのクロ
   ック周波数の第１のクロックとのビット位相同期をとっ
   て同期状態にするビット位相同期回路であって、 上記第１のクロックのクロック周波数のｍ倍（ｍ＞０）
   の周波数の基準クロックからＰＬＬ回路と歯抜け状クロ
   ック生成回路とセレクタ回路とセレクタ制御回路とロッ
   ク判定回路と、請求項１記載のＰＬＬ回路と選択制御信
   号と位相制御信号と位相切り替え信号とによって位相制
   御と周波数制御とを行いながら上記第１のクロックを生
   成するクロック生成手段と、 上記第１のクロックと上記各受信データとの位相差を検
   出し、それぞれの位相差信号を基にして上記選択制御信
   号を生成して上記クロック生成手段に与えると共に、上
   記第１のクロックで上記各受信データをラッチ出力して
   ビット位相同期データを出力するタイミング判定出力手
   段とを備えることを特徴とするビット位相同期回路。