JPH07221800A - データ識別再生回路 - Google Patents

データ識別再生回路

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JPH07221800A
JPH07221800A JP6030894A JP3089494A JPH07221800A JP H07221800 A JPH07221800 A JP H07221800A JP 6030894 A JP6030894 A JP 6030894A JP 3089494 A JP3089494 A JP 3089494A JP H07221800 A JPH07221800 A JP H07221800A
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JP6030894A
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Akira Okamoto
明 岡本
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation

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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 本発明はアイパターンからデータを識別再生
するデータ識別再生回路に関し、データを取り込むクロ
ック信号のエッジの位相を、入力信号のアイパターンの
データが最も確定している位相に自動的に調整するデー
タ識別再生回路を提供することを目的とする。 【構成】 位相同期ループ３はクランプ回路２よりのデ
ィジタル入力信号のクロックを再生する。自動位相調整
器４はディジタル入力信号のデータ確定期間の半分の期
間より小なる期間、再生クロックに対しそれぞれ進んだ
位相と遅れた位相におけるディジタル入力信号のデータ
値と、再生クロックの位相におけるディジタル入力信号
のデータ値とをそれぞれ弁別し、これらのデータ値が等
しくなるように、位相同期ループ３の出力再生クロック
の位相を自動的に調整してＤ型フリップフロップ５のク
ロック入力端子へ出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ識別再生回路に係
り、特にアイパターンからデータを識別再生するデータ
識別再生回路に関する。
【０００２】
【従来の技術】データを正確に識別再生するために、従
来より入力信号のアイパターンの中心点で入力信号のラ
ッチを行うことが知られている（例えば、特開昭６３−
１７７３７０号公報）。この従来のデータ識別再生回路
は、Ｄ型フリップフロップのクロック入力端子に入力さ
れる位相同期ループの出力信号のエッジが、Ｄ型フリッ
プフロップのデータ入力端子に入力される入力信号のア
イパターンの中心点になるように、２タップ以上の遅延
手段と論理回路を有するパルス発生回路により位相同期
ループの入力信号とＤ型フリップフロップのデータ入力
端子に入力される入力信号とを相対的に所定時間遅延す
る構成である。
【０００３】また、従来のデータ識別再生回路として図
４のブロック図に示す構成の回路も知られている。同図
において、入力端子３１を介して入力された入力信号
は、クランプ回路３２によりクランプされた後位相同期
ループ３３とＤ型フリップフロップ３５のデータ入力端
子にそれぞれ入力される。位相同期ループ３３は入力信
号に同期した信号を生成出力し、これを移相器３４に供
給する。
【０００４】移相器３４は位相同期ループ３３の出力信
号の立ち上がりエッジが、クランプ回路３２の出力信号
のアイパターンの中心点に位置するように、位相同期ル
ープ３３の出力信号の位相調整をしてＤ型フリップフロ
ップ３５のクロック入力端子に供給する。これにより、
Ｄ型フリップフロップ３５のＱ出力端子からは移相器３
４の出力信号の立ち上がりエッジで、クランプ回路３２
の出力信号のアイパターンのデータが最も確定している
部分をラッチして得た信号が取り出され、出力端子３６
へ出力される。
【０００５】
【発明が解決しようとする課題】しかるに、上記の従来
のデータ識別再生回路はいずれも位相同期ループの構成
要素である位相比較器の特性のずれや分周器の遅延によ
り、位相同期時の出力波形の位相を正確に予測できない
ので、実際には前記パルス発生回路や移相器３４により
Ｄ型フリップフロップのクロック信号の立ち上がりエッ
ジを入力信号のアイパターンのデータが最も確定してい
るタイミングに揃えることが困難である。
【０００６】本発明は上記の点に鑑みなされたもので、
データを取り込むクロック信号のエッジの位相を、入力
信号のアイパターンのデータが最も確定している位相に
自動的に調整するデータ識別再生回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ディジタル入力信号のクロックを再生す
る位相同期ループと、ディジタル入力信号と位相同期ル
ープの出力再生クロックとを入力信号として受け、ディ
ジタル入力信号のデータ確定期間の半分の期間より小な
る期間、再生クロックに対しそれぞれ進んだ位相と遅れ
た位相におけるディジタル入力信号のデータ値と、再生
クロックの位相におけるディジタル入力信号のデータ値
とをそれぞれ弁別し、これらのデータ値が等しくなるよ
うに、位相同期ループの出力再生クロックの位相を自動
的に調整して出力する自動位相調整器と、自動位相調整
器の出力クロックのエッジで前記ディジタル入力信号の
データを取り込み、データ識別信号を出力するラッチ回
路とより構成したものである。
【０００８】また、前記自動位相調整器は、前記位相同
期ループの出力再生クロックの前縁によりトリガされ、
電源電圧に応じた幅のパルスを出力するパルス発生器
と、パルス発生器の出力パルスの位相を前記ディジタル
入力信号のデータ確定期間の半分の期間より小なる期間
遅らせる第１の移相器と、パルス発生器の出力パルスの
位相を前記ディジタル入力信号のデータ確定期間の半分
の期間より大なる期間で、かつ、データ確定期間よりも
小なる期間相対的に遅らせる第２の移相器と、第１及び
第２の移相器の出力パルスの後縁と、パルス発生器の出
力パルスの後縁のタイミングでディジタル入力信号のデ
ータを取り込む第１乃至第３のフリップフロップと、第
１乃至第３のフリップフロップの出力データに基づき、
ディジタル入力信号に対するパルス発生器の出力パルス
の位相の進み遅れを検出する論理回路と、論理回路の出
力検出結果に基づいて第１乃至第３のフリップフロップ
の出力データがそれぞれ等しくなるようにパルス発生器
の電源電圧を可変する電源電圧可変回路とより構成する
ことが、自動位相調整器を１個の集積回路で構成するこ
とができるので望ましい。
【０００９】また、前記電源電圧可変回路は、前記論理
回路の出力により前記ディジタル入力信号に対する前記
パルス発生器の出力パルスの位相の進み遅れに応じて計
数方向が制御される、パルス発生器の出力パルス計数用
のアップダウンカウンタと、アップダウンカウンタの出
力計数値に応じた値の電圧を発生して前記パルス発生器
に電源電圧として供給するＤ／Ａコンバータとより構成
することが、パルス発生器の出力パルスの幅を簡単な構
成で可変することができ好ましい。
【００１０】更に、前記位相同期ループに入力されるデ
ィジタル入力信号は、ディジタル信号をビットに同期さ
せて時間軸上で掃引し重畳して得られるアイパターンを
所定論理レベルに変換するクランプ回路より取り出すこ
とが、回路構成上望ましい。
【００１１】
【作用】本発明では、ラッチ回路によりディジタル入力
信号をクロック信号のエッジ（これは予め定められてい
る方のエッジで、立ち上がりエッジ又は立ち下がりエッ
ジ）でラッチすることにより、ディジタル入力信号のデ
ータを識別再生するにあたり、上記クロック信号を自動
位相調整器により、ディジタル入力信号のクロックを再
生する位相同期ループからの再生クロックに対し、ディ
ジタル入力信号のデータ確定期間の半分の期間より小な
る期間、それぞれ進んだ位相と遅れた位相におけるディ
ジタル入力信号のデータ値と、再生クロックの位相にお
けるディジタル入力信号のデータ値とをそれぞれ弁別
し、これらのデータ値が等しくなるように位相調整して
得るようにしている。
【００１２】ここで、上記の自動位相調整器において弁
別される３つの位相におけるディジタル入力信号のデー
タ値は、位相同期ループからの再生クロックの位相がデ
ィジタル入力信号のデータ確定期間の中央位置にあると
きにそれぞれ等しい値となり、再生クロックの位相が上
記中央位置よりある位相以上ずれると上記の３つの位相
におけるディジタル入力信号のデータ値のうちの少なく
とも一つは他と異なる値となる。
【００１３】従って、上記の自動位相調整器により３つ
の位相におけるディジタル入力信号のデータ値がそれぞ
れ等しくなるようにクロック信号の位相を自動調整する
ことにより、位相同期ループの構成要素が経年変化更に
は温度変化などにより特性変化が生じても、クロック信
号を入力信号のアイパターンの最もデータが確定してい
るタイミング位置に調整することができる。
【００１４】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例の回路系統図を示す。同図に示す
ように本実施例は、入力端子１よりの入力信号をＴＴＬ
レベルに変換するクランプ回路２と、ディジタル入力信
号のクロックを再生する位相同期ループ３と、ディジタ
ル入力信号と位相同期ループ３の出力再生クロックとを
入力信号として受け、位相同期ループ３の出力再生クロ
ックの位相を自動的に調整して出力する自動位相調整器
４と、自動位相調整器４の出力クロックのエッジでディ
ジタル入力信号のデータを取り込み、データ識別信号を
出力端子１８へ出力する、ラッチ回路の一例としてのＤ
型フリップフロップ５とより構成されている。
【００１５】自動位相調整器４は位相同期ループ３の出
力再生クロックの立ち上がりによりトリガされる、パル
ス発生器の一例としての単安定マルチバイブレータ６
と、単安定マルチバイブレータ６の出力パルスの位相を
所定量シフトする第１及び第２の移相器７及び８と、そ
れぞれ位相同期ループ３の入力信号がデータ入力端子Ｄ
に入力される３つのＤ型フリップフロップ９、１０及び
１１と、それぞれＤ型フリップフロップ９、１０及び１
１のうちの二つのＤ型フリップフロップの出力パルスが
入力される２入力排他的論理和回路（ＥＸ−ＯＲ回路）
１２及び１３と、アップダウンカウンタ１４と、Ｄ／Ａ
コンバータ１５と、抵抗１６及びコンデンサ１７とより
構成されている。
【００１６】アップダウンカウンタ１４はＥＸ−ＯＲ回
路１２、１３の出力信号が減算計数制御入力端子ＤＯＷ
Ｎと加算計数制御入力端子ＵＰとに入力される。Ｄ／Ａ
コンバータ１５はこのアップダウンカウンタ１４の出力
計数値をアナログ信号電圧に変換する。抵抗１６及びコ
ンデンサ１７は、このＤ／Ａコンバータ１５の出力電圧
が、単安定マルチバイブレータ６の電源電圧として供給
され、単安定マルチバイブレータ６の時定数を決定す
る。このような構成とすることにより、自動位相調整器
４を１個の集積回路で構成することができるため、回路
を小型化できる。
【００１７】次に、本実施例の動作について、図２及び
図３の波形図を併せ参照して説明する。入力端子１を介
して入力されたディジタル信号はクランプ回路２に供給
されて所定レベルにクランプされる。このクランプ回路
２は、この入力ディジタル信号をビットに同期させて時
間軸上で掃引し重畳して得られる図２に２０で示す如き
アイパターンを、例えばトランジスタ・トランジスタ・
ロジック（ＴＴＬ）レベルに変換する。なお、図２にお
いて、２１はアイパターン２０の最もデータが確定して
いるタイミング位置（中心位置）を示す。
【００１８】クランプ回路２から取り出されたディジタ
ル入力信号は、ビットに同期させて時間軸上で掃引し重
畳させて示すと図３に模式的に示される。図３におい
て、ディジタル入力信号２３のうち２４で示す部分はデ
ータが確定していない信号遷移部分で、２５はデータが
確定している信号部分を示す。このディジタル入力信号
２３は、位相同期ループ３に供給されてそのクロックが
再生される一方、Ｄ型フリップフロップ９、１０及び１
１の各データ入力端子にそれぞれ入力される。
【００１９】位相同期ループ３より取り出された再生ク
ロックは単安定マルチバイブレータ６に入力され、その
前縁（ここでは立ち上がりエッジ）でトリガする。単安
定マルチバイブレータ６はこのトリガ時点で立ち下が
り、抵抗１６及びコンデンサ１７の各値と電源電圧とに
より定まる時定数に応じた期間後に立ち上がる負極性パ
ルスを発生する。
【００２０】ここで、抵抗１６及びコンデンサ１７の各
値は一定であるのに対し、単安定マルチバイブレータ６
の電源電圧は後述する如く可変されるため、電源電圧に
応じて単安定マルチバイブレータ６の出力パルスの幅
（立ち下がりから立ち上がりまでの期間）が可変される
こととなる。換言すると、Ｄ／Ａコンバータ１５の出力
電圧に応じた時間、位相同期ループ３より取り出された
再生クロックの立ち上がりエッジが単安定マルチバイブ
レータ６より遅延調整されて取り出される。
【００２１】単安定マルチバイブレータ６の出力パルス
はＤ型フリップフロップ９のクロック入力端子と、移相
器７及び８とアップダウンカウンタ１４のクロック入力
端子とにそれぞれ供給される。
【００２２】移相器７及び８は入力パルスの位相を所定
量シフトする回路で、ここでは前記クランプ回路２の出
力ディジタル信号２３のデータ確定期間を図３に示すよ
うにｔ１とすると、移相器７の移相量は入力パルスの立
ち上がりエッジの位相が図３に２６で示す位相であると
きに、２７で示す如く（ｔ１／２）より僅かに短い期間
φ２だけ立ち上がりエッジの位相が遅れるような値に設
定され、また移相器８の移相量は２８で示す如く、立ち
上がりエッジの位相２７（これは図２の２１の位置に相
当）に対して（ｔ１／２）よりも僅かに短い期間φ１だ
け立ち上がりエッジの位相が更に遅れるような値に設定
されている。なお、上記の移相量φ１及びφ２はある程
度の回路のばらつきや経年変化を勘案して余裕を持って
設定されている。
【００２３】Ｄ型フリップフロップ９はクランプ回路２
の出力ディジタル信号を、単安定マルチバイブレータ６
の出力パルスの後縁（ここでは立ち上がりエッジ）でラ
ッチして得たデータを出力してＥＸ−ＯＲ回路１２の一
方の入力端子に入力する。Ｄ型フリップフロップ１０は
クランプ回路２の出力ディジタル信号を、移相器７の出
力パルスの後縁（ここでは立ち上がりエッジ）でラッチ
して得たデータを出力してＥＸ−ＯＲ回路１２の他方の
入力端子とＥＸ−ＯＲ回路１３の一方の入力端子とに入
力する。Ｄ型フリップフロップ１１はクランプ回路２の
出力ディジタル信号を、移相器８の出力パルスの後縁
（ここでは立ち上がりエッジ）でラッチして得たデータ
を出力してＥＸ−ＯＲ回路１３の他方の入力端子に入力
する。
【００２４】アップダウンカウンタ１４はその減算計数
制御入力端子に供給されるＥＸ−ＯＲ回路１２の出力信
号が”Ｈ”レベルのときはクロック入力端子に入力され
る、単安定マルチバイブレータ６の出力パルスを減算計
数し、その加算計数制御入力端子に供給されるＥＸ−Ｏ
Ｒ回路１３の出力信号が”Ｈ”レベルのときはクロック
入力端子に入力される、単安定マルチバイブレータ６の
出力パルスを加算計数し、減算計数制御入力端子及び加
算計数制御入力端子の両方に”Ｌ”レベルの信号が入力
されるときには計数動作を行わず計数値を保持する。
【００２５】ここで、移相器７の出力パルスの立上りエ
ッジが図３に２７で示す如く、ディジタル入力信号２３
のデータ確定期間の中央に位置するときには、単安定マ
ルチバイブレータ６の出力パルスの立ち上がりエッジ及
び移相器８の出力パルスの立ち上がりエッジはそれぞれ
図３の２６及び２８で示す如く２７と同じデータ確定期
間ｔ１内の位置にあるから、Ｄ型フリップフロップ９〜
１１の各出力データ値は同一値を示す。従って、このと
きはＥＸ−ＯＲ回路１２及び１３の両出力信号はいずれ
も”Ｌ”レベルとなり、アップダウンカウンタ１４は計
数動作を停止する。
【００２６】一方、移相器７の出力パルスの立上りエッ
ジが図３に２７で示す位置から位相ずれが生じると、単
安定マルチバイブレータ６及び移相器８の出力パルスの
うち一方のパルスの立ち上がりエッジの位相が図３の２
４で示すデータ不確定期間内に位置するため、位相ずれ
方向に応じてＥＸ−ＯＲ回路１２又は１３の出力信号
が”Ｈ”レベルとなり、アップダウンカウンタ１４は減
算計数又は加算計数を行う。
【００２７】アップダウンカウンタ１４の出力計数値は
Ｄ／Ａコンバータ１５に供給され、ここでディジタル−
アナログ変換により前記位相ずれに応じたアナログ誤差
電圧に変換され、抵抗１６及びコンデンサ１７を介して
電源電圧として単安定マルチバイブレータ６に印加され
る。この電源電圧（誤差電圧）はアップダウンカウンタ
１４の出力計数値に応じて、すなわち、単安定マルチバ
イブレータ６の出力パルスの立ち上がりエッジの位置ず
れ方向に応じて増減する。
【００２８】これにより、単安定マルチバイブレータ６
の時定数も上記の位置ずれ方向を減少させる方向に変化
するため、単安定マルチバイブレータ６の出力パルスの
立ち上がりエッジは、図３の２６で示す位置に収斂する
ように（換言すると、移相器７の出力パルスの立上りエ
ッジが図３に２７で示す位置に収斂するように）制御さ
れる。
【００２９】Ｄ型フリップフロップ５はクランプ回路２
の出力ディジタル信号を、この移相器７の出力パルスの
後縁（すなわち、立ち上がりエッジ）でラッチして得た
データをそのＱ出力端子から出力端子１８へ出力する。
上記したように、移相器７の出力パルスの立上りエッジ
は自動位相調整器４により図３の２７で示す位置に収斂
するように制御されるため、入力信号の図２に示したア
イパターン２０における最もデータが確定しているタイ
ミング２１で取り込んだデータを出力端子１８へ出力す
ることができる。
【００３０】なお、本発明は上記の実施例に限定される
ものではなく、例えば単安定マルチバイブレータ６の時
定数を制御する手段としては、実施例のように抵抗１６
及びコンデンサ１７よりなる単安定マルチバイブレータ
６の時定数回路の電源電圧を変えることが回路構成上最
も簡単ではあるが、電源電圧は一定とし、コンデンサ１
７を可変容量素子としてＤ／Ａコンバータ１５の出力信
号に応じてその容量値を可変するか、あるいは抵抗１６
を可変抵抗素子としてＤ／Ａコンバータ１５の出力信号
に応じてその抵抗値を可変するように構成してもよいこ
とは勿論である。
【００３１】また、単安定マルチバイブレータ以外のパ
ルス発生器（例えば位相同期ループ３の出力が入力され
る毎にクロックをカウント開始するカウンタのカウント
値を、位相ずれ情報に応じた比較値が入力される一致回
路で比較値と比較する構成など）を用いてクロックパル
スを生成してもよい。また、クランプ回路２は後段回路
部の論理レベルに変換すればよく、後段回路部がＴＴＬ
レベル以外の論理レベルで動作する構成であれば、その
論理レベルに変換するものである。更に、回路構成によ
ってはパルスの立ち下がりエッジで各回路部をトリガす
るようにすることができることは勿論である。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
自動位相調整器により３つの位相におけるディジタル入
力信号のデータ値がそれぞれ等しくなるようにクロック
信号の位相を自動調整することにより、位相同期ループ
の構成要素が経年変化更には温度変化などにより特性変
化が生じても、クロック信号を入力信号のアイパターン
の最もデータが確定しているタイミング位置に調整する
ようにしたため、位相同期ループの位相同期時の出力波
形の位相を正確に予測できなくともアイパターンの最も
データが確定している部分のデータ値をサンプリングす
ることができ、正確にデータ識別再生をすることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例の回路系統図である。
【図２】入力信号のアイパターンの一例を示す図であ
る。
【図３】図１のクランプ回路の出力波形図である。
【図４】従来の一例のブロック図である。
【符号の説明】
１ 入力端子 ２ クランプ回路 ３ 位相同期ループ ４ 自動位相調整器 ５、９、１０、１１ Ｄ型フリップフロップ ６ 単安定マルチバイブレータ ７、８ 移相器 １２、１３ 排他的論理和（ＥＸ−ＯＲ）回路 １４ アップダウンカウンタ １５ Ｄ／Ａコンバータ １８ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/033 25/08 Ｚ 9199−5Ｋ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ディジタル入力信号のクロックを再生す
    る位相同期ループと、 該ディジタル入力信号と該位相同期ループの出力再生ク
    ロックとを入力信号として受け、該ディジタル入力信号
    のデータ確定期間の半分の期間より小なる期間、該再生
    クロックに対しそれぞれ進んだ位相と遅れた位相におけ
    る該ディジタル入力信号のデータ値と、該再生クロック
    の位相における該ディジタル入力信号のデータ値とをそ
    れぞれ弁別し、これらのデータ値が等しくなるように、
    該位相同期ループの出力再生クロックの位相を自動的に
    調整して出力する自動位相調整器と、 該自動位相調整器の出力クロックのエッジで前記ディジ
    タル入力信号のデータを取り込み、データ識別信号を出
    力するラッチ回路とを有することを特徴とするデータ識
    別再生回路。
  2. 【請求項２】 前記自動位相調整器は、 前記位相同期ループの出力再生クロックの前縁によりト
    リガされ、電源電圧に応じた幅のパルスを出力するパル
    ス発生器と、 該パルス発生器の出力パルスの位相を前記ディジタル入
    力信号のデータ確定期間の半分の期間より小なる期間遅
    らせる第１の移相器と、 該パルス発生器の出力パルスの位相を前記ディジタル入
    力信号のデータ確定期間の半分の期間より大なる期間
    で、かつ、該データ確定期間よりも小なる期間相対的に
    遅らせる第２の移相器と、 該第１及び第２の移相器の出力パルスの後縁と、該パル
    ス発生器の出力パルスの後縁のタイミングで該ディジタ
    ル入力信号のデータを取り込む第１乃至第３のフリップ
    フロップと、 該第１乃至第３のフリップフロップの出力データに基づ
    き該ディジタル入力信号に対する該パルス発生器の出力
    パルスの位相の進み遅れを検出する論理回路と、 該論理回路の出力検出結果に基づいて該第１乃至第３の
    フリップフロップの出力データがそれぞれ等しくなるよ
    うに前記パルス発生器の電源電圧を可変する電源電圧可
    変回路とよりなり、前記パルス発生器の出力パルスを前
    記自動位相調整器の出力クロックとして前記ラッチ回路
    のクロック端子に入力し、該出力パルスの後縁で前記デ
    ィジタル入力信号のデータを取り込ませることを特徴と
    する請求項１記載のデータ識別再生回路。
  3. 【請求項３】 前記電源電圧可変回路は、前記論理回路
    の出力により前記ディジタル入力信号に対する前記パル
    ス発生器の出力パルスの位相の進み遅れに応じて計数方
    向が制御される、該パルス発生器の出力パルス計数用の
    アップダウンカウンタと、該アップダウンカウンタの出
    力計数値に応じた値の電圧を発生して前記パルス発生器
    に電源電圧として供給するＤ／Ａコンバータとよりなる
    ことを特徴とする請求項２記載のデータ識別再生回路。
  4. 【請求項４】 前記位相同期ループに入力されるディジ
    タル入力信号は、ディジタル信号をビットに同期させて
    時間軸上で掃引し重畳して得られるアイパターンを所定
    論理レベルに変換するクランプ回路より取り出すことを
    特徴とする請求項１乃至３のうちいずれか一項記載のデ
    ータ識別再生回路。
JP6030894A 1994-02-02 1994-02-02 データ識別再生回路 Pending JPH07221800A (ja)

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