WO2007058279A1 - クロックデータ復元装置 - Google Patents

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WO2007058279A1
WO2007058279A1 PCT/JP2006/322894 JP2006322894W WO2007058279A1 WO 2007058279 A1 WO2007058279 A1 WO 2007058279A1 JP 2006322894 W JP2006322894 W JP 2006322894W WO 2007058279 A1 WO2007058279 A1 WO 2007058279A1
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signal
clock
clock signal
relationship
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PCT/JP2006/322894
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Inventor
Seiichi Ozawa
Original Assignee
Thine Electronics, Inc.
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Priority to EP06832774.1A priority patent/EP1956747B1/en
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
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    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection

Definitions

  • the present invention relates to an apparatus for restoring a clock signal and data based on an input digital signal.
  • Patent Documents 1 and 2 disclose clock data restoration apparatuses for performing such restoration.
  • the devices disclosed in these documents detect data of each bit at three timings in consideration of fluctuations in data transition time in a digital signal whose waveform has deteriorated.
  • the first timing is set in the vicinity of the initial time of the data stabilization period of the bit, and the second timing is set for the bit. It is set near the end time of the data stabilization period, and the third timing is set at the central time between the first timing and the second timing.
  • the device disclosed in Patent Document 1 restores a clock signal by adjusting each timing so that data detected at three timings for each bit all match, and at that time, The data is restored by detecting the data of each bit at the third timing.
  • the device disclosed in Patent Document 2 uses a bit error rate at each of the first timing and the second timing (that is, the data detected at each of these timings is the third timing at the center.
  • the clock signal is restored by adjusting each timing so that the ratio is different from the data detected in step 1) and is within the initial setting range. Restore data by detecting.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-221800
  • Patent Document 2 Special Publication 2004-507963
  • the data transition time of an input digital signal varies due to transmitter 'clock' jitter caused by power supply voltage fluctuations and other noises in the transmitter that sent the digital signal. It fluctuates due to intersymbol interference due to the mixture of irregular data patterns and attenuation in the transmission path.
  • these transmitter 'clock' jitter and intersymbol interference are large, the above-described conventional apparatus may not be able to recover the clock signal and data.
  • the present invention has been made to solve the above-mentioned problems, and can stably restore a clock signal and data even when the transmitter 'clock-jitter and intersymbol interference are large.
  • An object of the present invention is to provide a clock data restoration device that can be used.
  • a clock data restoration device is a device for restoring a clock signal and data based on an input digital signal, and comprises a sampler unit, a detection unit, a timing determination unit, and a clock output A part.
  • the sampler unit inputs the clock signal CKXA, the clock signal CKXB, and the clock signal CK having the same cycle T, and also receives the digital signal and receives the nth period of the cycle.
  • T (n) the value of the digital signal DXA (n) at the time t indicated by the clock signal CKXA and the time t indicated by the clock signal CKXB.
  • XA XB C is an integer.
  • the detection unit In each period T (n), the detection unit according to the first aspect of the invention outputs (1) the digital value DXA (n), the digital value DXB (n), and the digital value D (n) from which the sampler force is also output. And (2) 3 ⁇ 4 (! 1 2) ⁇ 0 (11—1) ”, based on value D (n—1), value DXA (n), and value D (n), Thus, a pre-relationship between the time indicated by the clock signal CKXA and the transition time of the digital signal value (hereinafter referred to as “first pre-relationship”) is detected.
  • the timing determination unit determines that “D (n ⁇ 2) ⁇ D (n ⁇ 1)” based on the first and second relationships detected by the detection unit.
  • the time indicated by the clock signal CK XA is the center of the distribution of the transition time of the value of the digital signal
  • the interval 2 ⁇ between the timings of the clock signal CKXA and the clock signal CKXB is determined so that the time indicated by CKXB becomes the center of the distribution of the transition time of the digital signal value.
  • the clock signal CKXA, the clock signal CKXB, and the clock signal CKXB and The phase of each clock signal CK is adjusted to match the phase of the input digital signal.
  • the sampling time of the digital signal indicated by the clock signal CKXA is the data transition time when the value D (n-2) and the value D (n-1) of the immediately preceding 2 bits are different from each other
  • the sampling time of the digital signal indicated by the clock signal CKXB is equal to the value D (n-2) and the value D (n-1) of the previous two bits.
  • any one of the clock signal CKXA, the clock signal CKXB, and the clock signal CK is output as the restored clock signal.
  • time-series data with a digital value D (n) is output as the restored data.
  • ⁇ ,“ D (n- l) DXB (n) ⁇ D (n) ”, which outputs a DNB signal that has a significant value as a signal representing the second first-order relationship, and (3) UP representing the logical sum of the UPA signal and the UPB signal. It is preferable to include a signal and a phase relationship detection circuit that outputs a DN signal representing the logical sum of the DNA signal and the DNB signal as a signal representing the phase relationship.
  • the timing determination unit includes a cumulative addition value cntlNSID E of "DNA + UPB” and a cumulative power calculation value cntEDGE (cntlNSID EZcntEDGE) of the "UPA + UPB + DNA + DNBJ" It is preferable to determine the timings of the clock signal CKXA, the clock signal CKXB, and the clock signal CK so that the difference from 5 is equal to or less than a predetermined reference value.
  • the clock output unit includes: (1) a reference clock generation circuit that generates a reference clock signal whose period T or phase is adjusted based on the UP signal and the DN signal; and (2) a timing determination unit. And a delay adding circuit that generates a clock signal CKXA, a clock signal CKXB, and a clock signal CK by outputting a required delay to the reference clock signal according to the determined timing, and outputs the signals. .
  • a clock data restoration device is a device that restores a clock signal and data based on an input digital signal, and includes a sampler unit, a detection unit, an offset determination unit, and a clock output unit. Prepare.
  • the sampler unit inputs a clock signal CKX and a clock signal CK having the same period T, inputs a digital signal, and gives an offset (-Voff) to the digital signal.
  • the first signal is generated
  • the second signal is generated by adding an offset (+ Voff) to the digital signal, and at each time n indicated by the clock signal CKX in each of the nth period T (n) of the cycle.
  • the sampler unit inputs the clock signal CKX and the clock signal CK having the same period T, and also inputs the digital signal, and the clock signal CKX is input in each of the n-th period T (n) of the period.
  • the digital signal value at the indicated time t is set to the + Voff and Voff offset threshold values, respectively.
  • Sample and hold output as DXA (n) and DXB (n), and sample and hold digital signal value D (n) at time t indicated by clock signal CK.
  • n is an integer.
  • the detection unit includes: (1) the digital value DXA ( ⁇ ), the digital value DXB (n), and the digital value D (n) output from the sampler unit in each period T (n). (2) When the value D (n—2) is high level, the clock signal CKX is based on the value D (n—1), value DXA (n) and value D (n). When a pre-relationship between the indicated time and the transition time of the value of the first signal (hereinafter referred to as the “first pre-relationship”) is detected, and (3) the value D (n ⁇ 2) is low Based on the value D (n— 1), value DXB (n) and value D (n)!
  • a pre-relationship relationship (hereinafter referred to as “second pre-relationship relationship”) is detected, and (4) a phase relationship between the clock signal CK and the digital signal is detected based on the first pre-relationship relationship and the second pre-relationship relationship.
  • the offset determination unit is configured to output the clock signal C when the value D (n ⁇ 2) is at a high level based on the first and second relationships detected by the detection unit.
  • the time indicated by KX is the center of the distribution of the transition time of the value of the first signal, and when the value D (n ⁇ 2) is low level, the time indicated by the clock signal CKX is the time of the second signal.
  • the amount of offset applied in the samba section is determined so as to be the center of the distribution of value transition times.
  • CK is output to the sambra section.
  • the clock data restoration device configured as described above has a first loop including a sampler unit, a detection unit, and a clock output unit, and the sampler unit, the detection unit, and And a second loop including an offset determination unit.
  • the phase of each of the clock signal CKX and the clock signal CK is adjusted to match the phase of the input digital signal, and the sampling time indicated by the clock signal CKX is the value D (n-2). Is adjusted to coincide with the peak time of the distribution of the data transition time of the first signal when the signal is at the low level, and the sampling time indicated by the clock signal CKX has the value D (n-2) at the low level.
  • the offset determination unit is "D (n) (DNA + UPB) + ⁇ D (n) (UPA
  • the clock output unit in the second invention adjusts the period T or the phase based on the UP signal and the DN signal, and outputs the clock signal CKX and the clock signal CK.
  • a clock data restoration device is based on the input digital signal! / A device that restores a lock signal and data, and includes a sampler unit, a detection unit, an offset determination unit, and a clock output unit.
  • the sampler unit inputs the clock signal CKX and the clock signal CK having the same period T, inputs the digital signal, and applies an offset (-Voff) to the digital signal.
  • the first signal is generated
  • the second signal is generated by adding an offset (+ Voff) to the digital signal, and at each time n indicated by the clock signal CKX in each of the nth period T (n) of the cycle.
  • the sampler unit inputs the clock signal CKX and the clock signal CK having the same period T, and also inputs the digital signal, and the clock signal CKX is input in each of the n-th period T (n) of the period.
  • the digital signal value at the indicated time t is set to the + Voff and Voff offset threshold values, respectively.
  • Sample and hold output as DXA (n) and DXB (n), and sample and hold digital signal value D (n) at time t indicated by clock signal CK.
  • n is an integer.
  • the offset determining unit is based on the value DX (n), the value D (n—2), the value D (n—1), and the value D (n)! /,
  • the value D (n ⁇ 2) is high, the time indicated by the clock signal CKX is the center of the distribution of the transition time of the value of the first signal, and the value D (n-2) is low.
  • the amount of offset applied in the sampler is determined so that the time indicated by the clock signal CKX is the center of the distribution of the transition time of the value of the second signal.
  • the clock output unit is based on the phase relationship detected by the detection unit.
  • CK is output to the sambra section.
  • the clock data restoration device configured as described above has a first loop including a sampler unit, a detection unit, and a clock output unit, and also includes a sampler unit, a detection unit, and an offset determination unit.
  • a second loop By these two loop processes, the phase of each of the clock signal CKX and the clock signal CK is adjusted to match the phase of the input digital signal, and the sampling time indicated by the clock signal CKX is the value D (n-2). Is adjusted to coincide with the peak time of the distribution of the data transition time of the first signal when the signal is at the low level, and the sampling time indicated by the clock signal CKX has the value D (n-2) at the low level.
  • the detection unit (1) has the value DXA when the value D (n—2) is at the no, i level.
  • the offset determination unit is configured to calculate a cumulative force calculation value cntlNSIDE of " ⁇ D (n)" D (n-l) ⁇ * ⁇ D (n-2) "DX (n) ⁇ ” Accumulated force calculation value of “D (n) 'D (n—1)” cntEDGE ratio (cntlNSIDE / cntEDGE) and 0.5 so that the difference between the values is less than the predetermined reference value. It is preferable to determine the offset application amount.
  • the clock output unit in the third invention preferably adjusts the period T or the phase based on the UP signal and the DN signal to output the clock signal CKX and the clock signal CK.
  • the clock signal and data can be stably restored even when the transmitter 'clock' jitter and intersymbol interference are large.
  • FIG. 1 is a diagram schematically showing an eye pattern of a digital signal whose waveform has deteriorated.
  • FIG. 2 is a diagram for explaining the timing of sampling data at the data transition time.
  • FIG. 3 is a diagram illustrating timing for sampling digital signal data in the first embodiment.
  • FIG. 4 is a diagram for explaining the timing of sampling digital signal data in the clock data restoration device 1 according to the first embodiment.
  • FIG. 5 is a diagram showing an overall schematic configuration of the clock data restoration device 1 according to the first embodiment.
  • FIG. 6 is a circuit diagram of the detection unit 20 included in the clock data restoration device 1 according to the first embodiment.
  • FIG. 7 is a chart showing a truth table of input / output values of the phase comparison circuits 22a, 23a included in the prior relation detection circuits 22, 23.
  • FIG. 8 is a diagram showing the relationship between the sampling time indicated by clock signals CKXA and CKXB and the transition of the value of the input digital signal.
  • FIG. 9 is a flowchart for explaining processing in the timing determining unit 30 included in the clock data restoration device 1 according to the first embodiment.
  • FIG. 10 is a diagram showing a configuration of a clock output unit 40 included in the clock data restoration device 1 according to the first embodiment.
  • FIG. 11 is a diagram showing a circuit configuration of a first mode of the reference clock generation circuit 41.
  • FIG. 12 is a diagram showing a circuit configuration of a second mode of the reference clock generation circuit 41.
  • FIG. 13 is a diagram showing a circuit configuration of a third aspect of the reference clock generation circuit 41.
  • FIG. 14 is a diagram showing sampling timings indicated by the clock signal CK XA, the clock signal CKXB, and the clock signal CK in the clock data restoration device 1 according to the first embodiment.
  • FIG. 15 is a diagram for explaining the relationship between the timing of sampling digital signal data and the offset.
  • FIG. 16 is a diagram for explaining the timing of sampling digital signal data in the clock data restoration device 2 according to the second embodiment.
  • FIG. 17 is a diagram showing an overall schematic configuration of a clock data restoration device 2 according to the second embodiment.
  • FIG. 18 is a circuit diagram of a detection unit 60 included in the clock data restoration device 2 according to the second embodiment.
  • FIG. 19 is a diagram showing the relationship between the sampling time indicated by the clock signal CKX and the offset amount Voff.
  • FIG. 20 is a flowchart for explaining processing in the offset determination unit 70 included in the clock data restoration device 2 according to the second embodiment.
  • FIG. 21 is a diagram showing an overall schematic configuration of a clock data restoration device 3 according to the third embodiment.
  • FIG. 22 is a circuit diagram of a detector 60A included in the clock data restoration device 3 according to the third embodiment.
  • FIG. 23 is a chart showing a truth table of input / output values of the phase relationship detection circuit 68 included in the detection unit 60A.
  • FIG. 24 is a flowchart for explaining processing in an offset determination unit 70A included in the clock data restoration device 3 according to the third embodiment.
  • Fig. 1 is a diagram schematically showing the eye pattern of a digital signal with degraded waveform.
  • the horizontal axis in Fig. 1 represents time, and the vertical axis represents voltage level.
  • the time when data transitions from one bit to the next bit depends on the pattern of data before that time. In other words, the data transition time after the same data continues is relatively late (solid line in the figure), while the data after the data changes The transition time becomes relatively early (dashed line in the figure).
  • the level of a certain bit depends on the sign of the immediately preceding bit. That is, even if the bit is the same high level, the bit becomes a high level if the immediately preceding bit is high level, and becomes a low high level if the immediately preceding bit is low level. The same is true for the low level.
  • the next transition of a bit depends on the level of that bit.
  • High high level (H) and low low level (L) are the same as the previous 2 bits.
  • the transition time after consecutive bits of the same level can be said to be relatively late.
  • the waveform at high level is lower than when transitioning from high (L) to high level (H).
  • the offset of the immediately following transition waveform changes depending on the level of the immediately preceding bit.
  • Such a phenomenon is called a pattern effect.
  • the fluctuation of the data transition time greatly depends on the power that depends on the data pattern of each previous bit, especially the difference between the previous 2 bits of data.
  • the data transition waveform has an offset depending on the immediately preceding bit.
  • FIG. 2 is a diagram for explaining the timing for sampling data at the data transition time.
  • FIG. 2- (a) schematically shows an eye pattern of a digital signal.
  • Fig. 2- (c) shows the distribution of data transition times (clock signal CKXA) when the previous 2-bit data is different from each other.
  • Fig. 2- (b) shows the previous 2-bit data.
  • the distribution of data transition times (clock signal CKXB) when they are equal to each other, and the timing for sampling data at the data transition time in the present invention are shown.
  • FIG. 2 (d) shows the distribution of data transition times when the difference between the previous two bits of data is not distinguished, and the timing for sampling the data at the data transition times in the invention disclosed in Patent Document 2. Is shown for comparison.
  • FIG. 2- (d) in the invention disclosed in Patent Document 2, at the timings near the both ends of the distribution of the data transition time when the difference between the previous two bits of data is not distinguished. Sampling of digital signal data.
  • Fig. 2- (a), Fig. 2- (b), and Fig. 2- (c) in the present invention, data transition when the last two bits of data are different from each other.
  • the digital signal data is sampled at the peak timing of the time distribution and the peak timing of the distribution of the data transition time in the case where the data of the previous two bits are equal to each other.
  • the clock signal CKXA indicates the timing of the peak of the data transition time distribution when the immediately preceding 2-bit data are different from each other, and the data when the immediately preceding 2-bit data is equal to each other.
  • Make the clock signal CKXB indicate the peak timing of the transition time distribution.
  • the equivalent relationship between the timing adjustment and the offset amount adjustment is used, the first signal obtained by adding the offset voltage value (one Voff) to the input digital signal, and the offset voltage to the input digital signal. For each second signal added with the value (+ Voff), one clock signal CKX indicates the timing of the peak of the data transition time distribution, and the offset amount Voff is adjusted.
  • FIG. 3 is a diagram showing the timing of sampling the digital signal data in the first embodiment.
  • the digital signal is sent at the timing indicated by the clock signal CKXA.
  • Sample signal value DXA As shown in Fig. 3 (c) and Fig. 3 (d), when the previous two bits of data are equal to each other, the digital signal value DXB is sampled at the timing indicated by the clock signal CKXB. Also, during the data stabilization period, the digital signal value D is sampled at the timing indicated by the clock signal CK.
  • the clock data restoration device 1 instructs the timing of sampling the digital signal data with the three clock signals CKXA, the clock signal CKXB, and the clock signal CK.
  • FIG. 4 is a diagram for explaining the timing of sampling digital signal data in the clock data restoration device 1 according to the first embodiment. This figure schematically shows the eye pattern of a digital signal, and the data sampling timing is indicated by CKXA, CKXB, and CK.
  • the three clock signals CKXA, the clock signal CKXB, and the clock signal CK have the same period T. With respect to the sampling time t indicated by the clock signal CKXA,
  • the sampling time t indicated by the clock signal CKXB is delayed by the time 2 ⁇
  • Sampling time t indicated by signal CK is time
  • n is an arbitrary integer.
  • DXA the value of the digital signal sampled at the time indicated by the clock signal CKXA
  • DXB the value of the digital signal sampled at the time indicated by the clock signal CKXB in each period T (n)
  • D ( ⁇ ) the value of the digital signal sampled at the time indicated by the clock signal CK in each period T (n) is represented as D ( ⁇ ).
  • each of the three clock signals CKXA, clock signal CKXB, and clock signal CK may be single-phase or multi-phase.
  • each of the four clock signals CK ⁇ 1>, CK ⁇ 2>, CK ⁇ 3>, CK ⁇ 4> is used, and four latch circuits corresponding to these four clock signals CK ⁇ 1> to CK ⁇ 4> are provided in the sampler section.
  • the circuit scale of the sambra part increases, but the speed required for each circuit block is reduced.
  • the three clock signals CKXA, the clock signal CKXB, and the clock signal CK may be separate, or the two clock signals may be in common! .
  • the clock signal CKXA may be represented by the rising edge of the common clock signal and the clock signal CKXB by the falling edge of the common clock signal. .
  • FIG. 5 is a diagram showing an overall schematic configuration of the clock data restoration device 1 according to the first embodiment.
  • the clock data restoration device 1 includes a sampler unit 10, a detection unit 20, a timing determination unit 30, and a clock output unit 40.
  • the sampler unit 10 includes three latch circuits 11 to 13, and receives and restores the clock signal CKXA, the clock signal CKXB, and the clock signal CK having the same period T output from the clock output unit 40.
  • the target digital signal is also input.
  • the latch circuit 11 samples and holds the digital signal value D XA (n) at the time indicated by the clock signal CKXA in each period T (n), and outputs the sampled value to the detector 20.
  • the latch circuit 12 samples and holds the value DXB (n) of the digital signal at the time indicated by the clock signal CKXB during each period T (n), and outputs the sampled value to the detection unit 20.
  • the latch circuit 13 samples and holds the digital signal value D (n) at the time indicated by the clock signal CK in each period T (n), and outputs the sampled value to the detection unit 20.
  • the detection unit 20 inputs the digital value DXA ( ⁇ ), the digital value DXB (n), and the digital value D (n) output from the sampler unit 10 in each period T (n). Then, when 3 ⁇ 4 (! 12) ⁇ 0 (11—1) ”, the detection unit 20 is based on the value 0 (11—1), the value DXA (n), and the value D (n), The first and last relationship between the time indicated by the clock signal CKXA and the transition time of the digital signal value is detected, and the UPA signal and the DNA signal representing this first and last relationship are timed.
  • the timing determination unit 30 inputs the UPA signal, the DNA signal, the UPB signal, and the DNB signal representing the first and second relations detected by the detection unit 20. Then, the timing determination unit 30 determines the time indicated by the clock signal CKXA when the previous two bits of data are different from each other (when “D (n ⁇ 2) ⁇ ⁇ ( ⁇ -1)”).
  • the clock output unit 40 Based on the UP signal and the DN signal representing the phase relationship detected by the detection unit 20, the clock output unit 40 has a period T so that the phase difference between the clock signal CK and the digital signal is reduced. Alternatively, the phase is adjusted, and the clock signal CKXA, the clock signal CKXB, and the clock signal CK are output to the sampler unit 10 according to the timing determined by the timing determination unit 30.
  • FIG. 6 is a circuit diagram of the detection unit 20 included in the clock data restoration device 1 according to the first embodiment.
  • the detection unit 20 includes a register circuit 21, a front-rear relationship detection circuit 22, and a front-rear relationship detection circuit. Path 23, phase relationship detection circuit 24 and exclusive OR circuit 25.
  • the register circuit 21 inputs the digital value DXA (n), the digital value DXB (n), and the digital value D (n) output from the sampler unit 10 in each period T (n), and these are input for a certain period. And output at a predetermined timing. That is, the register circuit 21 outputs the value D (n ⁇ 2) and the value D (n ⁇ 1) simultaneously to the exclusive OR circuit 25 during a certain period, and outputs the value D (n ⁇ 1) and the value D (n) and the value DXA (n) are output to the prior relationship detection circuit 22, and the value D (n — 1), the value D (n) and the value DXB (n) are output to the prior relationship detection circuit 23.
  • the exclusive OR circuit 25 inputs the value D (n-2) and the value D (n-1) output from the register circuit 21, and outputs a high level value if these two values are different from each other. If these two values are equal, a low level value is output.
  • the prior relation detection circuit 22 includes a phase comparison circuit 22a, and inputs the value D (n ⁇ 1), the value D (n), and the value DXA (n) output from the register circuit 21, and performs exclusive processing.
  • the signal is output as a signal representing the first prior relationship.
  • the prior relation detection circuit 23 includes a phase comparison circuit 23a, and inputs the value D (n-1), the value D (n) and the value DXB (n) output from the register circuit 21, and performs exclusive processing.
  • the DNB signal is output as a signal representing the second first-ahead relationship.
  • the phase relationship detection circuit 24 receives the UP signal that represents the logical sum of the UPA signal and the UPB signal, and the DN signal that represents the logical sum of the DNA signal and the DNB signal, as a signal representing the above phase relationship. Output as a number.
  • FIG. 7 (a) is a chart showing a truth table of input / output values of the phase comparison circuit 22 a included in the preceding relation detection circuit 22.
  • FIG. 7 (b) is a chart showing a truth table of input / output values of the phase comparison circuit 23 a included in the prior relation detection circuit 23.
  • FIG. 7 (a) is explained.
  • a UPA signal that is 1 indicates whether the sampling time indicated by the clock signal CKXA is later than the transition time of the value of the input digital signal, and therefore indicates whether it is necessary to advance the sampling time.
  • a DNA signal that has a significant value of 1 when ⁇ D (n-l) DXA (n) ⁇ D (n) '' is the clock signal CKXA This indicates whether the sampling time indicated by is earlier than the transition time of the value of the input digital signal, and therefore indicates whether it is necessary to delay the sampling time.
  • FIG. 7— (b) will be explained.
  • the UPB signal with a significant value of 1 indicates whether the sampling time indicated by the clock signal CKXB is later than the transition time of the input digital signal value, and therefore indicates whether it is necessary to advance the sampling time.
  • FIG. 8 is a diagram showing the relationship between the sampling time indicated by the clock signals CKXA and CKXB and the transition of the value of the input digital signal.
  • Figure 8 (a) is a schematic diagram showing the eye pattern of a digital signal with degraded waveform.
  • the timing determination unit 30 shown in FIG. 5 adjusts the time by making the determination as described in FIG.
  • FIG. 9 is a flowchart for explaining processing in the timing determination unit 30 included in the clock data restoration device 1 according to the first embodiment.
  • the timing determination unit 30 performs the following processing using the variable cntEDG, the variable cntlNSIDE, the constant cntEDGTH, and the constant width.
  • step S11 the values of the variable cntEDG and the variable cntlNSIDE are set to the initial value 0.
  • step S12 the sum of the values of the UPA signal, UPB signal, DNA signal and DNB signal is added to the value of the variable cntEDG, and the added value becomes the new value of the variable cntEDG.
  • step S13 it is determined whether or not the value of the variable c ntEDG is equal to the constant cntEDGTH! /, And if the value of the variable cntEDG reaches the constant cntEDGTH! /, The process proceeds to step S14. If the value of cntEDG has reached the constant c ntEDGTH! /, return to step S12.
  • step S12 and step S13 are performed once in each period T (n).
  • step S12 is performed once every period T until it is determined in step S13 that the value of the variable cntEDG has reached the constant cntEDGTH. Then, when it is determined in step S13 that the value of the variable cntEDG has reached the constant cntEDGTH and the process proceeds to step S14, the ratio of the value of the variable cntlNSIDE to the value of the variable cntEDG is determined by the clock signals CKXA and CKXB.
  • the time difference 2 ⁇ between the sampling times indicated by each and the input in the cases of “D (n— 2) ⁇ D (n— 1)” and “D (n— 2) D (n— 1)”.
  • the relationship between the time difference between the center times of the transition time distribution of the value of the force digital signal ie, Fig. 8- (b), Fig. 8- (c), Fig. 8- (d), Fig. 8- (e) is the force).
  • step S14 and step S15 how the value of variable cntlNSIDE is related to a fixed range with a width of 2width centered on 0.5 times the value of variable cntEDG. judge. If it is determined that the value of the variable cntlNSIDE is smaller than the value obtained by subtracting the positive constant width from 0.5 times the value of the variable cntEDG (0.5 * cntEDG -width)! Increase ⁇ and notify the clock output unit 40 of a new value ⁇ .
  • step S17 If it is determined that the value of the variable cntlNSIDE is larger than the value obtained by adding the positive constant width to 0.5 times the value of the variable cntEDG (0.5 * cntEDG + width), the value is returned in step S17. Decrease and notify the clock output unit 40 of the new value. If it is determined that the value of the variable cntlNSIDE is within the certain range, the value ⁇ is maintained in step S18. When any one of steps S16 to S18 is completed, the process returns to step S11, and the processes described so far are repeated.
  • the clock output unit 40 shown in FIG. 5 reduces the phase difference between the clock signal CK and the digital signal based on the UP signal and the DN signal output from the detection unit 20.
  • the clock signal CKXA, the clock signal CKXB, and the clock signal CK are output to the sampler unit 10 based on the values determined by the timing determination unit 30 by adjusting the period T or the phase.
  • FIG. 10 is a diagram showing a configuration of the clock output unit 40 included in the clock data restoration device 1 according to the first embodiment. As shown in this figure, the clock output unit 40 includes a reference clock generation circuit 41 and a delay adding circuit 42.
  • the reference clock generation circuit 41 generates a reference clock signal whose period T or phase is adjusted based on the UP signal and DN signal output from the detection unit 20. From reference clock As the circuit configuration of the raw circuit 41, there can be various modes as shown in FIGS.
  • the delay adding circuit 42 adds a required delay to the reference clock signal output from the reference clock generating circuit 41 according to the timing determined by the timing determination unit 30, and generates the clock signal CKXA, the clock signal CKXB, and the clock signal. CK is generated and these signals are output.
  • the sampling timing indicated by the clock signal CKXB is delayed by the time 2 with respect to the sampling timing indicated by the clock signal CKXA, and the sampling timing indicated by the clock signal CK is only the time (TZ2 + ⁇ ).
  • Clock signals CKXA, CKXB and CK are generated and output so as to be delayed.
  • FIG. 11 is a diagram showing a circuit configuration of the first mode of the reference clock generation circuit 41.
  • the reference clock generation circuit 41A shown in this figure includes a CP (Charge Pump) circuit 411, an LPF (Low Pass Filter) circuit 412, and a VCO (Voltage-Controlled Oscillator) circuit 413.
  • the CP circuit 411 to which the UP signal and DN signal output from the detection unit 20 are input is charged or discharged depending on which of the UP signal and DN signal is significant. These current pulses are output to the LPF circuit 412.
  • the circuit 412 receives the current pulse output from the CP circuit 411, and increases or decreases the output voltage value depending on whether the input current pulse is charging or discharging. Then, the VCO circuit 413 generates a clock signal having a period corresponding to the output voltage value from the LPF circuit 412, and outputs this reference clock signal to the delay applying circuit 42.
  • the clock signal output from the VCO circuit 413 to the delay adding circuit 42 has a cycle adjusted based on the UP signal and the DN signal.
  • FIG. 12 is a diagram showing a circuit configuration of the second mode of the reference clock generation circuit 41.
  • the reference clock generation circuit 41B shown in this figure includes a CP circuit 411, an LPF circuit 412, a PLL (Phase Lock Loop) circuit 414, and a variable delay circuit 415.
  • the CP circuit 411 to which the UP signal and DN signal output from the detection unit 20 are input is charged and charged according to which of the UP signal and DN signal is significant.
  • One of the discharge current pulses is output to the LPF circuit 412.
  • the LPF circuit 412 receives the current pulse output from the CP circuit 411, and increases or decreases the output voltage value depending on whether the input current pulse is charging or discharging.
  • the PLL circuit 414 uses the input clock RE A multiphase clock is generated from the FCLK, and the multiphase clock is output to the variable delay circuit 415.
  • the variable delay circuit 415 receives the multiphase clock output from the PLL circuit 414, gives a delay corresponding to the voltage value output from the LPF circuit 412 to the multiphase clock, and uses the delayed clock. Output to delay applying circuit 42.
  • the clock signal output from the variable delay circuit 415 to the delay adding circuit 42 has a phase adjusted based on the UP signal and the DN signal.
  • a DLL (Delay Lock Loop) circuit may be used instead of the PLL circuit.
  • FIG. 13 is a diagram showing a circuit configuration of the third aspect of the reference clock generation circuit 41.
  • the reference clock generation circuit 41C shown in this figure includes a PLL circuit 414, a phase control circuit 416, and a phase interpolation circuit 417.
  • the phase control circuit 416 to which the UP signal and the DN signal output from the detection unit 20 are input has a phase interpolation circuit 417 depending on which of the UP signal and the DN signal has a significant value.
  • the PLL circuit 414 generates a multiphase clock from the input clock REFCLK and outputs the multiphase clock to the phase interpolation circuit 417.
  • the inter-complement circuit 417 receives the multi-phase clock output from the PLL circuit 414, adjusts the phase of the multi-phase clock by interpolation based on the control signal output from the phase control circuit 416, and outputs the phase.
  • the adjusted clock is output to the delay adding circuit 42.
  • Phase interpolation circuit 417 Force The clock signal output to the delay adding circuit 42 has its phase adjusted based on the UP signal and DN signal. Note that a DLL circuit is used instead of the PLL circuit.
  • the clock signal CKXA, the clock signal CKXB, and the clock signal CKXB and the clock signal CKXB are processed by processing in a loop including the sampler unit 10, the detection unit 20, the timing determination unit 30, and the clock output unit 40.
  • the phase of each clock signal CK is adjusted to match the phase of the input digital signal.
  • this loop process causes the sampling time of the digital signal indicated by the clock signal CKXA to be the distribution of the data transition time when the value D (n 2) and the value D (n-1) of the previous two bits are different from each other.
  • the digital signal sampling time indicated by the clock signal CKXB is adjusted to match the peak time, and the value D (n-2) and the value D (n-1) of the immediately preceding 2 bits are equal to each other. Case It is adjusted so as to coincide with the peak time of the data transition time distribution. Then, any one of the clock signal CKXA, the clock signal CKXB, and the clock signal CK is output as the restored clock signal. In addition, time-series data of digital value D (n) is output as the restored data.
  • FIG. 14 is a diagram showing sampling timings indicated by the clock signal CKX A, the clock signal CKXB, and the clock signal CK in the clock data restoration device 1 according to the first embodiment.
  • Figure 14 shows the time t, t, t, t, t
  • 1 2 3 4 5 Shows the eye pattern of the input digital signal and the eye pattern over the long-term Ttotal of the input digital signal.
  • the fluctuation of the data transition time of the input digital signal is caused by transmitter 'clock' jitter caused by power supply voltage fluctuation and other noise in the transmitter that sent the digital signal, and irregular data pattern and transmission path in the digital signal. This is caused by intersymbol interference caused by mixing with attenuation in the signal.
  • the clock signal CKXA indicates the timing of the peak of the data transition time distribution when the previous two bits of data are different from each other.
  • the clock signal CKXB indicates the timing of the peak of the data transition time distribution when the previous two bits of data are equal to each other (Fig. 2- (a), Fig. 2- (b), Fig. 2 —Refer to (c))
  • the timing time indicated by each of the clock signals CKXA, CKXB and CK can be determined in a short period. That is, the clock data restoration device 1 according to the first embodiment has a large transmitter clock jitter and intersymbol interference. Even in such a case, the clock signal and data can be restored stably.
  • FIG. 15 is a diagram for explaining the relationship between the timing of sampling digital signal data and the offset.
  • the signal indicated by the broken line is obtained by adding the offset Voff to the input digital signal indicated by the solid line.
  • the effect of sampling the input digital signal with the offset Voff by the latch circuit is that the input digital signal is sampled at the threshold (Voff) without adding the offset, as shown in Fig. 15 (b). That is, it can also be obtained by adding an offset to the sampling threshold. Therefore, in the following, an equivalent process to the case of the first embodiment in which the sampling time of the input digital signal is adjusted by adjusting the offset to be given to the input digital signal among the two equivalent methods of adding the offset described above. This configuration will be described as a second embodiment.
  • the clock data restoration device 2 indicates the timing at which the digital signal data is sampled by using the clock signal CK, and also outputs a signal to which an offset (Voff) is added to the digital signal.
  • the timing to sample data is indicated by the clock signal CKX.
  • FIG. 16 is a diagram for explaining the timing of sampling the digital signal data in the clock data restoration device 2 according to the second embodiment. This figure schematically shows the eye pattern of a digital signal, and the timing of data sampling is indicated by CK X and CK.
  • the digital signal offsets are shown in a uniform manner, and the force is shown with the offset added to the sampling threshold. As described above, the operation is equivalent to adding an offset to the signal.
  • the two clock signals CKX and CKX have the same period T. Sampling time t indicated by clock signal CKX and sampling indicated by clock signal CK
  • the nth period T (n) of period T In each case, the sampling times indicated by the two clock signals CKX and CKX are arranged in this order.
  • n is an arbitrary integer.
  • the value of the input digital signal is expressed as D (n).
  • the period T and the offset amount Voff are adjusted by the clock data restoration device 2.
  • each of the two clock signals CKX and CKX may be single-phase or multi-phase.
  • each of the four clock signals CK 1>, CK ⁇ 2>, CK ⁇ 3> has a period of 4T and a phase different by ⁇ ⁇ 2.
  • CK ⁇ 4>, and four latch circuits corresponding to these four clock signals CK ⁇ 1> to CK ⁇ 4> are provided in the sampler section.
  • the circuit scale of the sambra part increases, but the speed required for each circuit block is reduced.
  • the two clock signals CKX and CKX may be separate or common.
  • the common clock signal may have a period T and a pulse width TZ2
  • the clock signal CKX may be represented by the rising edge of the common clock signal
  • the clock signal CK may be represented by the falling edge of the common clock signal.
  • FIG. 17 is a diagram showing an overall schematic configuration of the clock data restoration device 2 according to the second embodiment.
  • the clock data restoration device 2 includes a sampler unit 50, a detection unit 60, an offset determination unit 70, a clock output unit 80, and a DA conversion unit 90.
  • the sampler unit 50 includes three latch circuits 51 to 53 and two adder circuits 54 and 55.
  • the clock signal CKX and the clock signal having the same period T output from the clock output unit 80 are included in the sampler unit 50.
  • Input CK input the voltage value (Voff) output from DA converter 90, and also input the digital signal to be restored.
  • the adder circuit 54 adds an offset voltage value (one Voff) to the input digital signal, and outputs a first signal as a result of the addition to the latch circuit 51.
  • the adder circuit 55 adds an offset voltage value (+ Voff) to the input digital signal. And the second signal that is the result of the addition is output to the latch circuit 52.
  • the latch circuit 51 samples and holds the value DX A (n) of the first signal at the time indicated by the clock signal CKX in each period T (n), and outputs it to the detector 60.
  • the latch circuit 52 samples and holds the value DXB (n) of the second signal at the time indicated by the clock signal CKX in each period T (n), and outputs it to the detection unit 60.
  • the latch circuit 53 samples and holds the digital signal value D ( ⁇ ) at the time indicated by the clock signal CK in each period T (n), and sends it to the detection unit 60 and the offset determination unit 70. Output.
  • the adder circuit 54 and the adder circuit 55 can be omitted.
  • the voltage values Voff and Voff output from the DA converter 90 are input to the latch circuit 51 and the latch circuit 52, respectively.
  • the latch circuit 51 and the latch circuit 52 sample and hold the input digital signal with a threshold value shifted by Voff and ⁇ Voff at the time indicated by the clock signal CKX, and output the sampled signal to the detection unit 60.
  • the DA converter 90 outputs the offset voltage Voff and one Voff itself in the latch circuit 51 and the latch circuit 52 to the latch circuit 51 and the latch circuit 52, and sets the sampling thresholds to Voff and ⁇ Voff. If the signal to be offset, the offset voltage Voff and Voff itself need not be! /.
  • the detection unit 60 outputs the digital value DXA output from the sampler unit 50 in each period T (n).
  • the detection unit 60 is based on the value D (n—1), the value DXA (n), and the value D (n)! / A pre-relationship between the time indicated by the signal CKX and the transition time of the value of the digital signal (first pre-relationship) is detected, and the UPA signal and DNA signal representing this first pre-relationship are detected by the offset determination unit 70.
  • the detection unit 20 is based on the value D (n ⁇ 1), the value DXB (n), and the value D (n)!
  • the value D (n— 1) is determined from either the high-level relationship detection circuit 62 or the high-level relationship detection circuit 63 depending on whether the value D (n ⁇ 2) is high or low. Selectively output signals. This is based on the result of considering the equivalent relationship between the timing adjustment and the offset adjustment as described with reference to FIG.
  • the offset determination unit 70 inputs the UPA signal, the DNA signal, the UPB signal, and the DNB signal representing the first and second relationships detected by the detection unit 60, and also receives from the sampler unit 50 Input the output digital value D (n). Then, the offset determination unit 70 determines that the time indicated by the clock signal CKX becomes the center of the distribution of the transition time of the value of the first signal when the value D (n 2) is at the high level, and the value D (n -When (2) is at a low level, the offset application amount Voff in the sampler unit 50 is determined so that the time indicated by the clock signal CKX is at the center of the transition time distribution of the value of the second signal. The DA converter 90 is notified of the offset applied amount Voff.
  • the clock output unit 80 Based on the UP signal and the DN signal representing the phase relationship detected by the detection unit 60, the clock output unit 80 has a period T so that the phase difference between the clock signal CK and the digital signal is reduced. Alternatively, the phase is adjusted and the clock signal CKX and the clock signal CK are output to the sampler unit 50.
  • the DA conversion unit 90 outputs the offset application amount notified from the offset determination unit 70 to the sampler unit 50 as an analog voltage value.
  • FIG. 18 is a circuit diagram of the detection unit 60 included in the clock data restoration device 2 according to the second embodiment.
  • the detection unit 60 includes a register circuit 61, a prior relationship detection circuit 62, a prior relationship detection circuit 63, and a phase relationship detection circuit 64.
  • the register circuit 61 inputs the digital value DXA (n), the digital value DXB (n), and the digital value D (n) output from the sampler unit 50 in each period T (n), and these are input for a certain period. And output at a predetermined timing. That is, the register circuit 61 simultaneously checks the value D (n—2), the value D (n—1), the value D (n), and the value DXA (n) for a certain period.
  • the output circuit 62 outputs the value D (n—2), the value D (n ⁇ 1), the value D (n), and the value DXB (n) to the prior relationship detection circuit 63.
  • the prior relation detection circuit 62 includes a phase comparison circuit 62a.
  • the truth table of the input / output values of the phase comparison circuit 62a included in the prior relation detection circuit 62 is the same as that shown in FIG. 7 (a).
  • the prior relation detection circuit 63 includes a phase comparison circuit 63a.
  • the truth table of the input / output values of the phase comparison circuit 63a included in the prior relation detection circuit 63 is the same as that shown in FIG. 7 (b).
  • the phase relationship detection circuit 64 receives the UP signal that represents the logical sum of the UPA signal and the UPB signal, and the DN signal that represents the logical sum of the DNA signal and the DNB signal, as a signal representing the above phase relationship. Output as a number.
  • FIG. 19 is a diagram showing the relationship between the sampling time indicated by the clock signal CKX and the offset amount Voff.
  • Fig. 19 (a) when the value D (n-2) is at the low level, the sampling time indicated by the clock signal CKX is the center time of the transition time distribution of the first signal value.
  • the later value D (n ⁇ 2) is at a low level, if the sampling time indicated by the clock signal CK X is earlier than the center time of the transition time distribution of the value of the second signal, the offset amount Voff is increased. There is a need.
  • the sampling time indicated by the clock signal CKX when the value D (n-2) is high, the sampling time indicated by the clock signal CKX is the transition time distribution of the value of the first signal.
  • the offset determining unit 70 adjusts the offset amount Voff by performing the determination as described in FIG.
  • FIG. 20 is a flowchart for explaining processing in the offset determination unit 70 included in the clock data restoration device 2 according to the second embodiment.
  • the offset determination unit 70 performs the following processing using the variable cntEDG, the variable cntlNSIDE, the constant cntEDGTH, the constant width, and the value D (n).
  • step S21 the values of the variable cntEDG and the variable cntlNSIDE are set to the initial value 0.
  • step S22 the sum of the values of the UPA signal, UPB signal, DNA signal and DNB signal is added to the value of the variable cntEDG, and the added value becomes the new value of the variable cntEDG.
  • step S22 when the value D (n) is high, the sum of the values of the DNA and UPB signals is added to the value of the variable cntlNSIDE.
  • step S22 it is determined whether or not the value of the variable cntEDG is equal to the constant cntEDGTH. If the value of the variable cntEDG reaches the constant cntEDGTH! / If the constant cntEDGTH has not been reached, the process returns to step S22.
  • steps S22 and S23 are performed once in each period T (n).
  • step S22 is performed once every period T until it is determined in step S23 that the value of the variable cntEDG has reached the constant cntEDGTH. Then, when it is determined in step S23 that the value of the variable cntEDG has reached the constant cntEDGTH and the process proceeds to step S24, the ratio of the value of the variable cntlNSIDE to the value of the variable cntEDG is as shown in Fig. 19- (a). And Figure 19— (b).
  • step S24 and step S25 determine how the value of variable cntlNSIDE is related to a certain range centered on 0.5 times the value of variable cntEDG and having a width of 2 width. . Value obtained by subtracting the positive constant width from 0.5 times the value of variable cntEDG (0 5 * cntEDG-width), if it is determined that the value of variable cntlNSIDE is small! /, Increase offset amount Voff in step S26 and notify DA converter 90 of new offset amount Voff. .
  • step S27 If it is determined that the value of variable cntlNSIDE is larger than the value obtained by adding the positive constant width to 0.5 times the value of variable cntEDG (0.5 * cntEDG + width), step S27 , The offset amount Voff is decreased, and a new offset amount Voff is notified to the DA converter 90. If it is determined that the value of the variable cntlNSIDE is within the certain range, the offset amount Voff is maintained in step S28. Then, when any of the processes in steps S26 to S28 is completed, the process returns to step S21, and the processes described so far are repeated.
  • the clock data restoration device 2 configured as described above has a first loop including a sampler unit 50, a detection unit 60, and a clock output unit 80, and also includes a sampler unit 50, a detection unit 60, and an offset determination unit. 70 and a second loop including a DA converter 90.
  • the phase of the clock signal CKX and the clock signal CK is adjusted to match the phase of the input digital signal, and the sampling time indicated by the clock signal CKX is the value D (n ⁇ 2) Is adjusted to coincide with the peak time of the distribution of the data transition time of the first signal when the signal is at the low level, and the sampling time indicated by the clock signal CKX has the value D (n-2) at the low level.
  • the clock data restoration device 2 according to the second embodiment is similar to the clock data restoration device 1 according to the first embodiment, even when the transmitter clock jitter and intersymbol interference are large.
  • the clock signal and data can be restored stably.
  • the clock data restoration device 2 according to the second embodiment can also achieve the following effects. That is, the number of necessary clock signals is three in the first embodiment, but may be two in the second embodiment.
  • the timing of each clock is adjusted, whereas in the second embodiment, the offset amount added to the input digital signal is adjusted. In general, offset adjustment is easier and more accurate than timing adjustment Is possible. Therefore, compared with the first embodiment, the second embodiment can restore the clock signal and data more stably.
  • the clock data restoration device 3 according to the third embodiment described below performs processing equivalent to the clock data restoration device 2 according to the second embodiment described above.
  • FIG. 21 is a diagram showing an overall schematic configuration of the clock data restoration device 3 according to the third embodiment.
  • the clock data restoration device 3 includes a sampler unit 50, a detection unit 60A, an offset determination unit 70A, a clock output unit 80, and a DA conversion unit 90.
  • the sampler unit 50, the clock output unit 80, and the DA conversion unit 90 are the same as those included in the clock data restoration device 2 according to the second embodiment described above.
  • the offset determination unit 70A sets the value D (n—2) to the high level.
  • the time indicated by the clock signal CKX is the center of the distribution of the transition time of the value of the first signal, and the value indicated by the clock signal CKX is when the value D (n ⁇ 2) is low.
  • the offset applying amount Voff in the sampler unit 50 is determined so that the time becomes the center of the transition time distribution of the value of the second signal, and the determined offset applying amount Voff is notified to the DA converting unit 90.
  • FIG. 22 is a circuit diagram of the detection unit 60A included in the clock data restoration device 3 according to the third embodiment.
  • the detection unit 60A includes a register circuit 66, a selection circuit 67, and a phase relationship detection circuit 68.
  • the register circuit 66 inputs the digital value DXA (n), the digital value DXB (n), and the digital value D (n) output from the sampler unit 50 in each period T (n), and these are input for a certain period. And output at a predetermined timing. That is, the register circuit 66 has a certain period. At the same time, value D (n—2), value D (n—1), value D (n), value DXA (n) and value DXB (n) are output.
  • the selection circuit 67 inputs the value D (n— 2), the value DXA (n) and the value DXB (n) output from the register circuit 66, and the value D (n— 2) is high level. In some cases, the value DXA (n) is output as the value DX (n), and when the value D (n-2) is low, the value DXB (n) is output as the value DX (n).
  • the detection unit 60A (Fig. 22) in the third embodiment has a value DXA regarding the generation of the UP signal and the DN signal.
  • the process of selecting either (n) or the value DXB (n) is different from the process of detecting the phase relationship. Therefore, both perform processing equivalent to each other with respect to the generation of the UP signal and the DN signal.
  • FIG. 24 is a flowchart for explaining processing in the offset determination unit 70A included in the clock data restoration device 3 according to the third embodiment.
  • the offset determination unit 70A in the third embodiment is different in the point of step S22A provided in place of step S22.
  • step S22A the value of “D (n)“ D (n ⁇ l) ”is added to the value of variable cntEDG, and the added value becomes the new value of variable cntEDG.
  • step S22A the value of “ ⁇ D (n)“ D (n—1) ⁇ * ⁇ D (n—2) “DX (n) ⁇ ” is added to the value of the variable cntlNSIDE and the added value Is the new value of the variable cntlNSIDE.
  • the operation symbol “ ⁇ represents an exclusive OR.
  • the UPA signal, the DNA signal, the UPB signal, and the DNB signal are each defined by the following equation (1).
  • the UP signal and DN signal are defined by the following equation (2).
  • DX (n) in the expression (3c) is a value output from the selection circuit 67 included in the detection unit 60A in the third embodiment.
  • UP in the expression (3a) and DN in the expression (3b) are values output from the phase relationship detection circuit 68 included in the detection unit 60A in the third embodiment. That is, the detection unit 60A in the third embodiment and the detection unit 60 in the second embodiment described above perform processing equivalent to each other with respect to generation of the UP signal and the DN signal.
  • step S22 of the offset determination unit 70 in the second embodiment the right side of the first expression is set to AcntEDGE, and the right side of the second expression is set to AcntlNSIDE.
  • AcntEDGE is expressed by the following equation (4)
  • AcntlNSIDE is expressed by the following equation (5).
  • the clock data restoration device 3 according to the third embodiment operates in the same manner as the clock data restoration device 2 according to the second embodiment described above, and can achieve the same effect.
  • the detection unit 60A in the third embodiment has a small circuit scale and can be downsized.
  • the present invention can be used for a clock data restoration device.

Landscapes

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Abstract

　クロックデータ復元装置１では、サンプラ部１０、検出部２０、タイミング決定部３０およびクロック出力部４０を含むループにおける処理により、クロック信号ＣＫＸＡ，ＣＫＸＢおよびＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸＡが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ（ｎ－２）および値Ｄ（ｎ－１）が互いに異なる場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、クロック信号ＣＫＸＢが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ（ｎ－２）および値Ｄ（ｎ－１）が互いに等しい場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。

Description

明 細 書
クロックデータ復元装置
技術分野
[0001] 本発明は、入力したデジタル信号に基づ!/、てクロック信号およびデータを復元する 装置に関するものである。 背景技術
[0002] 送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝 送される間に波形が劣化することから、その受信器側においてクロック信号およびデ ータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は 、例えば特許文献 1, 2に開示されている。
[0003] これらの文献に開示された装置は、波形劣化したデジタル信号においてデータが 遷移する時刻が変動することを考慮して、 3つのタイミングで各ビットのデータを検出 する。このとき、各ビットのデータを検出する際の 3つのタイミングのうち、第 1のタイミ ングは、当該ビットのデータ安定期間の初期時刻の近傍に設定され、第 2のタイミン グは、当該ビットのデータ安定期間の終期時刻の近傍に設定され、また、第 3のタイミ ングは、第 1のタイミングと第 2のタイミングとの間の中央の時刻に設定される。
[0004] そして、特許文献 1に開示された装置は、各ビットについて 3つのタイミングで検出し たデータが全て一致するように各タイミングを調整することによりクロック信号を復元し 、また、そのとき中央の第 3のタイミングで各ビットのデータを検出することによりデー タを復元する。
[0005] 一方、特許文献 2に開示された装置は、第 1のタイミングおよび第 2のタイミングそれ ぞれにおけるビットエラーレート（すなわち、これらの各タイミングで検出したデータが 、中央の第 3のタイミングで検出したデータと異なる割合)が互いに等しく且つ初期設 定範囲内となるように各タイミングを調整することによりクロック信号を復元し、また、そ のとき中央の第 3のタイミングで各ビットのデータを検出することによりデータを復元す る。
特許文献 1：特開平 7— 221800号公報 特許文献 2：特表 2004 - 507963号公報
発明の開示
発明が解決しょうとする課題
[0006] ところで、入力デジタル信号のデータ遷移時刻は、デジタル信号を送出した送信器 における電源電圧変動その他のノイズに因り生じるトランスミッタ 'クロック'ジッタ〖こ起 因して変動し、また、デジタル信号における不規則なデータパターンと伝送路におけ る減衰との混合に因る符号間干渉等に起因して変動する。これらトランスミッタ'クロッ ク'ジッタや符号間干渉が大きい場合に、上記の従来の装置は、クロック信号および データを復元することができな 、場合がある。
[0007] 本発明は、上記問題点を解消する為になされたものであり、トランスミッタ 'クロック- ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復 元することができるクロックデータ復元装置を提供することを目的とする。
課題を解決するための手段
[0008] 第 1の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づ 、てク ロック信号およびデータを復元する装置であって、サンブラ部、検出部、タイミング決 定部およびクロック出力部を備える。
[0009] 第 1の発明におけるサンブラ部は、同一の周期 Tを有するクロック信号 CKXA,クロ ック信号 CKXBおよびクロック信号 CKを入力するとともに、デジタル信号を入力して 、当該周期の第 nの期間 T(n)それぞれにおいて、クロック信号 CKXAが指示する時 刻 t でのデジタル信号の値 DXA(n)、クロック信号 CKXBが指示する時刻 t での
XA XB
デジタル信号の値 DXB (n)、および、クロック信号 CKが指示する時刻 tでのデジタ
C
ル信号の値 D (n)、をサンプリングしホールドして出力する。ただし、 t <t <t n
XA XB C、 は整数である。
[0010] 第 1の発明における検出部は、各期間 T(n)において、（1)サンブラ部力も出力され たデジタル値 DXA (n) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力して、（2 ) ¾ (!1 2)≠0 (11—1)」でぁる場合に、値 D (n— 1) ,値 DXA (n)および値 D (n)に 基づ 、て、クロック信号 CKXAにより指示される時刻とデジタル信号の値の遷移時刻 との間の先後関係 (以下「第 1先後関係」という）を検出し、 (3) 「D (n— 2) =D (n— 1)」である場合に、値 D (n- 1) ,値 DXB (n)および値 D (n)に基づ 、て、クロック信 号 CKXBにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（ 以下「第 2先後関係」という）を検出し、（4)第 1先後関係および第 2先後関係に基づ Vヽて、クロック信号 CKとデジタル信号との間の位相関係を検出する。
[0011] 第 1の発明におけるタイミング決定部は、検出部により検出された第 1先後関係およ び第 2先後関係に基づいて、「D (n— 2)≠D (n— 1)」である場合にクロック信号 CK XAにより指示される時刻がデジタル信号の値の遷移時刻の分布の中心となるととも に、「D (n—2) =D (n—l)」である場合にクロック信号 CKXBにより指示される時刻 がデジタル信号の値の遷移時刻の分布の中心となるように、クロック信号 CKXAおよ びクロック信号 CKXBそれぞれのタイミングの間の間隔 2 τを決定する。
[0012] 第 1の発明におけるクロック出力部は、検出部により検出された位相関係に基づい て、クロック信号 CKとデジタル信号との間の位相差が小さくなるように周期 Τまたは位 相を調整し、タイミング決定部により決定されたタイミングに従って、「t =t -T/2
XA C
- τ」および「t =t -T/2+ τ」なる関係を満たすクロック信号 CKXA,クロック
XB C
信号 CKXBおよびクロック信号 CKをサンブラ部へ出力する。
[0013] このように構成される第 1の発明に係るクロックデータ復元装置では、サンブラ部， 検出部，タイミング決定部およびクロック出力部を含むループにおける処理により、ク ロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKそれぞれの位相は、入 力デジタル信号の位相と一致するよう調整される。また、このループ処理により、クロ ック信号 CKXAが指示するデジタル信号のサンプリング時刻は、直前の 2ビットの値 D (n- 2)および値 D (n- 1)が互いに異なる場合のデータ遷移時刻の分布のピーク 時刻と一致するよう調整され、また、クロック信号 CKXBが指示するデジタル信号の サンプリング時刻は、直前の 2ビットの値 D (n- 2)および値 D (n- 1)が互いに等し ヽ 場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元 されたクロック信号として、クロック信号 CKXA,クロック信号 CKXBおよびクロック信 号 CKの何れかが出力される。また、復元されたデータとして、デジタル値 D (n)の時 系列データが出力される。
[0014] 第 1の発明における検出部は、（1) 「D (n— 2)≠D (n— 1)」である場合に、「D (n - 1)≠DXA(n) =D (n)」であるときに有意値となる UPA信号、および、「D (n— 1) = DXA(n)≠D (n)」であるときに有意値となる DNA信号を、第 1先後関係を表す信 号として出力する第 1先後関係検出回路と、 (2)「D (n—2) =D (n—l)」である場合 に、「0 (11—1)≠0 8 (11) =0 (11)」でぁるときに有意値となる1；?8信号、ぉょび、「 D (n- l) =DXB (n)≠D (n)」であるときに有意値となる DNB信号を、第 2先後関係 を表す信号として出力する第 2先後関係検出回路と、（3) UPA信号と UPB信号との 論理和を表す UP信号、および、 DNA信号と DNB信号との論理和を表す DN信号 を、位相関係を表す信号として出力する位相関係検出回路と、を含むのが好適であ る。
[0015] 第 1の発明におけるタイミング決定部は、「DNA+UPB」の累積加算値 cntlNSID Eおよび「UPA + UPB + DNA+DNBJの累積力卩算値 cntEDGEの比（cntlNSID EZcntEDGE)と値 0. 5との差が予め定めた基準値以下になるように、クロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKそれぞれのタイミングを決定する のが好適である。
[0016] 第 1の発明におけるクロック出力部は、（1) UP信号および DN信号に基づいて周期 Tまたは位相を調整した基準クロック信号を発生する基準クロック発生回路と、 (2) タイミング決定部により決定されたタイミングに従って所要の遅延を基準クロック信号 に付与して、クロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKを生成 し、これらの信号を出力する遅延付与回路と、を含むのが好適である。
[0017] 第 2の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてク ロック信号およびデータを復元する装置であって、サンブラ部、検出部、オフセット決 定部およびクロック出力部を備える。
[0018] 第 2の発明におけるサンブラ部は、同一の周期 Tを有するクロック信号 CKXおよび クロック信号 CKを入力するとともに、デジタル信号を入力して、デジタル信号にオフ セット（― Voff)を付与して第 1信号を生成し、デジタル信号にオフセット（+Voff)を 付与して第 2信号を生成し、当該周期の第 nの期間 T(n)それぞれにおいて、クロック 信号 CKXが指示する時刻 tでの第 1信号の値 DXA (n)および第 2信号の値 DXB (
X
n)、ならびに、クロック信号 CKが指示する時刻 tでのデジタル信号の値 D (n)、をサ ンプリングしホールドして出力する。或いは、サンブラ部は、同一の周期 Tを有するク ロック信号 CKXおよびクロック信号 CKを入力するとともに、デジタル信号を入力して 、当該周期の第 nの期間 T(n)それぞれにおいて、クロック信号 CKXが指示する時刻 tでのデジタル信号の値を、それぞれ +Voffおよび Voffオフセットされた閾値で
X
サンプリングしホールドして DXA(n)および DXB (n)としてそれぞれ出力し、クロック 信号 CKが指示する時刻 tでのデジタル信号の値 D (n)をサンプリングしホールドし
C
て出力する。ただし、「t <t」、 nは整数である。
X C
[0019] 第 2の発明における検出部は、各期間 T(n)において、 (1) サンブラ部から出力さ れたデジタル値 DXA (η) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力して、 (2) 値 D (n— 2)がハイレベルである場合に、値 D (n— 1) ,値 DXA(n)および値 D ( n)に基づいて、クロック信号 CKXにより指示される時刻と第 1信号の値の遷移時刻と の間の先後関係 (以下「第 1先後関係」という）を検出し、 (3) 値 D (n— 2)がローレ ベルである場合に、値 D (n— 1) ,値 DXB (n)および値 D (n)に基づ!/、て、クロック信 号 CKXにより指示される時刻と第 2信号の値の遷移時刻との間の先後関係 (以下「 第 2先後関係」という）を検出し、（4) 第 1先後関係および第 2先後関係に基づいて 、クロック信号 CKとデジタル信号との間の位相関係を検出する。
[0020] 第 2の発明におけるオフセット決定部は、検出部により検出された第 1先後関係お よび第 2先後関係に基づいて、値 D (n— 2)がハイレベルである場合にクロック信号 C KXにより指示される時刻が第 1信号の値の遷移時刻の分布の中心となるとともに、 値 D (n—2)がローレベルである場合にクロック信号 CKXにより指示される時刻が第 2 信号の値の遷移時刻の分布の中心となるように、サンブラ部におけるオフセット付与 量を決定する。
[0021] 第 2の発明におけるクロック出力部は、検出部により検出された位相関係に基づい て、クロック信号 CKとデジタル信号との間の位相差が小さくなるように周期 Tまたは位 相を調整し、「t -t =TZ2」なる関係を満たすクロック信号 CKXおよびクロック信号
C X
CKをサンブラ部へ出力する。
[0022] このように構成される第 2の発明に係るクロックデータ復元装置は、サンブラ部，検 出部およびクロック出力部を含む第 1ループを有するとともに、サンブラ部，検出部お よびオフセット決定部を含む第 2ループを有する。これら 2つのループ処理により、ク ロック信号 CKXおよびクロック信号 CKそれぞれの位相は、入力デジタル信号の位 相と一致するよう調整され、クロック信号 CKXが指示するサンプリング時刻は、値 D ( n- 2)がノ、ィレベルである場合の第 1信号のデータ遷移時刻の分布のピーク時刻と 一致するよう調整され、また、クロック信号 CKXが指示するサンプリング時刻は、値 D (n- 2)がローレベルである場合の第 2信号のデータ遷移時刻の分布のピーク時刻と 一致するよう調整される。そして、復元されたクロック信号として、クロック信号 CKXお よびクロック信号 CKの何れカゝが出力される。また、復元されたデータとして、デジタル 値 D (n)の時系列データが出力される。
[0023] 第 2の発明における検出部は、 （1) 値 D (n— 2)がノ、ィレベルである場合に、「D ( n- 1)≠DXA (n)
Figure imgf000008_0001
」でぁるときに有意値となる1^八信号、および、「D (n—l ) =DXA(n)≠D (n)」であるときに有意値となる DNA信号を、第 1先後関係を表す 信号として出力する第 1先後関係検出回路と、 (2) 値 D (n— 2)がローレベルである 場合に、「D (n—l)≠DXB (n) =D (n)」であるときに有意値となる UPB信号、およ び、「D (n—l) =DXB (n)≠D (n)」であるときに有意値となる DNB信号を、第 2先 後関係を表す信号として出力する第 2先後関係検出回路と、 (3) UPA信号と UPB 信号との論理和を表す UP信号、および、 DNA信号と DNB信号との論理和を表す DN信号を、位相関係を表す信号として出力する位相関係検出回路と、を含むのが 好適である。
[0024] 第 2の発明におけるオフセット決定部は、「D (n) (DNA + UPB) +〜D (n) (UPA
+ DNB)」の累積力卩算値 cntlNSIDEおよび「UPA+ UPB + DNA+DNBJの累積 加算値 cntEDGEの比（cntlNSIDEZcntEDGE)と値 0. 5との差が予め定めた基 準値以下になるように、サンブラ部におけるオフセット付与量を決定するのが好適で ある。
[0025] 第 2の発明におけるクロック出力部は、 UP信号および DN信号に基づいて周期 Tま たは位相を調整して、クロック信号 CKXおよびクロック信号 CKを出力するのが好適 である。
[0026] 第 3の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づ!/、てク ロック信号およびデータを復元する装置であって、サンブラ部、検出部、オフセット決 定部およびクロック出力部を備える。
[0027] 第 3の発明におけるサンブラ部は、同一の周期 Tを有するクロック信号 CKXおよび クロック信号 CKを入力するとともに、デジタル信号を入力して、デジタル信号にオフ セット（― Voff)を付与して第 1信号を生成し、デジタル信号にオフセット（+Voff)を 付与して第 2信号を生成し、当該周期の第 nの期間 T(n)それぞれにおいて、クロック 信号 CKXが指示する時刻 tでの第 1信号の値 DXA (n)および第 2信号の値 DXB (
X
n)、ならびに、クロック信号 CKが指示する時刻 tでのデジタル信号の値 D (n)、をサ
C
ンプリングしホールドして出力する。或いは、サンブラ部は、同一の周期 Tを有するク ロック信号 CKXおよびクロック信号 CKを入力するとともに、デジタル信号を入力して 、当該周期の第 nの期間 T(n)それぞれにおいて、クロック信号 CKXが指示する時刻 tでのデジタル信号の値を、それぞれ +Voffおよび Voffオフセットされた閾値で
X
サンプリングしホールドして DXA(n)および DXB (n)としてそれぞれ出力し、クロック 信号 CKが指示する時刻 tでのデジタル信号の値 D (n)をサンプリングしホールドし
C
て出力する。ただし、「t <t」、 nは整数である。
X C
[0028] 第 3の発明における検出部は、各期間 T(n)において、 (1) サンブラ部から出力さ れたデジタル値 DXA (η) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力して、 (2) 値 D (n— 2)がハイレベルであるときに「DX(n) =DXA(n)」とし、（3) 値 D (n —2)がローレベルであるときに「DX(n) =DXB (n)」として、（4) 値 D (n— 1) ,値 D X(n)および値 D (n)に基づいて、クロック信号 CKとデジタル信号との間の位相関係 を検出する。
[0029] 第 3の発明におけるオフセット決定部は、値 DX(n) ,値 D (n— 2) ,値 D (n— 1)およ び値 D (n)に基づ!/、て、値 D (n— 2)がハイレベルである場合にクロック信号 CKXに より指示される時刻が第 1信号の値の遷移時刻の分布の中心となるとともに、値 D (n - 2)がローレベルである場合にクロック信号 CKXにより指示される時刻が第 2信号の 値の遷移時刻の分布の中心となるように、サンブラ部におけるオフセット付与量を決 定する。
[0030] 第 3の発明におけるクロック出力部は、検出部により検出された位相関係に基づい て、クロック信号 CKとデジタル信号との間の位相差が小さくなるように周期 Tまたは位 相を調整し、「t -t =TZ2」なる関係を満たすクロック信号 CKXおよびクロック信号
C X
CKをサンブラ部へ出力する。
[0031] このように構成される第 3の発明に係るクロックデータ復元装置は、サンブラ部，検 出部およびクロック出力部を含む第 1ループを有するとともに、サンブラ部，検出部お よびオフセット決定部を含む第 2ループを有する。これら 2つのループ処理により、ク ロック信号 CKXおよびクロック信号 CKそれぞれの位相は、入力デジタル信号の位 相と一致するよう調整され、クロック信号 CKXが指示するサンプリング時刻は、値 D ( n- 2)がノ、ィレベルである場合の第 1信号のデータ遷移時刻の分布のピーク時刻と 一致するよう調整され、また、クロック信号 CKXが指示するサンプリング時刻は、値 D (n- 2)がローレベルである場合の第 2信号のデータ遷移時刻の分布のピーク時刻と 一致するよう調整される。そして、復元されたクロック信号として、クロック信号 CKXお よびクロック信号 CKの何れカゝが出力される。また、復元されたデータとして、デジタル 値 D (n)の時系列データが出力される。
[0032] 第 3の発明における検出部は、（1) 値 D (n— 2)がノ、ィレベルであるときに値 DXA
(n)を値 DX(n)として出力し、値 D (n— 2)がローレベルであるときに値 DXB (n)を値 DX(n)として出力する選択回路と、 (2) 「D (n— l)≠DX(n) =D (n)」であるときに 有意値となる UP信号、および、「D (n—l) =DX(n)≠D (n)」であるときに有意値と なる DN信号を、位相関係を表す信号として出力する位相関係検出回路と、を含む のが好適である。
[0033] 第 3の発明におけるオフセット決定部は、「{D (n) "D (n—l) } * {D (n—2) "DX(n ) }」の累積力卩算値 cntlNSIDEおよび「D (n) 'D (n—1)」の累積力卩算値 cntEDGE の比（cntlNSIDE/cntEDGE)と値 0. 5との差が予め定めた基準値以下になるよ うに、サンブラ部におけるオフセット付与量を決定するのが好適である。
[0034] 第 3の発明におけるクロック出力部は、 UP信号および DN信号に基づいて周期 Tま たは位相を調整して、クロック信号 CKXおよびクロック信号 CKを出力するのが好適 である。
発明の効果 [0035] 本発明によれば、トランスミッタ 'クロック'ジッタや符号間干渉が大きい場合であって も、安定してクロック信号およびデータを復元することができる。
図面の簡単な説明
[0036] [図 1]図 1は波形劣化したデジタル信号のアイパターンを模式的に示す図である。
[図 2]図 2はデータ遷移時刻のデータをサンプリングするタイミングを説明する図であ る。
[図 3]図 3は第 1実施形態におけるデジタル信号のデータをサンプリングするタイミン グを示す図である。
[図 4]図 4は第 1実施形態に係るクロックデータ復元装置 1におけるデジタル信号のデ ータをサンプリングするタイミングを説明する図である。
[図 5]図 5は第 1実施形態に係るクロックデータ復元装置 1の全体の概略構成を示す 図である。
[図 6]図 6は第 1実施形態に係るクロックデータ復元装置 1に含まれる検出部 20の回 路図である。
[図 7]図 7は先後関係検出回路 22, 23に含まれる位相比較回路 22a, 23aの入出力 値の真理値表を示す図表である。
[図 8]図 8はクロック信号 CKXA, CKXBにより示されるサンプリング時刻と入力デジタ ル信号の値の遷移との関係を示す図である。
[図 9]図 9は第 1実施形態に係るクロックデータ復元装置 1に含まれるタイミング決定 部 30における処理を説明するフローチャートである。
[図 10]図 10は第 1実施形態に係るクロックデータ復元装置 1に含まれるクロック出力 部 40の構成を示す図である。
[図 11]図 11は基準クロック発生回路 41の第 1態様の回路構成を示す図である。
[図 12]図 12は基準クロック発生回路 41の第 2態様の回路構成を示す図である。
[図 13]図 13は基準クロック発生回路 41の第 3態様の回路構成を示す図である。
[図 14]図 14は第 1実施形態に係るクロックデータ復元装置 1におけるクロック信号 CK XA,クロック信号 CKXBおよびクロック信号 CKそれぞれが指示するサンプリングの タイミングを示す図である。 [図 15]図 15はデジタル信号のデータをサンプリングするタイミングとオフセットとの関 係を説明する図である。
[図 16]図 16は第 2実施形態に係るクロックデータ復元装置 2におけるデジタル信号の データをサンプリングするタイミングを説明する図である。
[図 17]図 17は第 2実施形態に係るクロックデータ復元装置 2の全体の概略構成を示 す図である。
[図 18]図 18は第 2実施形態に係るクロックデータ復元装置 2に含まれる検出部 60の 回路図である。
[図 19]図 19はクロック信号 CKXにより示されるサンプリング時刻とオフセット量 Voffと の関係を示す図である。
[図 20]図 20は第 2実施形態に係るクロックデータ復元装置 2に含まれるオフセット決 定部 70における処理を説明するフローチャートである。
[図 21]図 21は第 3実施形態に係るクロックデータ復元装置 3の全体の概略構成を示 す図である。
[図 22]図 22は第 3実施形態に係るクロックデータ復元装置 3に含まれる検出部 60A の回路図である。
[図 23]図 23は検出部 60Aに含まれる位相関係検出回路 68の入出力値の真理値表 を示す図表である。
[図 24]図 24は第 3実施形態に係るクロックデータ復元装置 3に含まれるオフセット決 定部 70Aにおける処理を説明するフローチャートである。
符号の説明
1, 2 クロックデータ復元装置
10 サンプラ部
11〜13 ラッチ回路
20 検出部
21 レジスタ回路
22A, 22B 先後関係検出回路
23 位相関係検出回路 30 タイミング決定部
40 クロック出力咅
41 基準クロック発生回路
42 遅延付与回路
50 サンプラ部
51〜53 ラッチ回路
54, 55 加算回路
60, 60A 検出咅
61 レジスタ回路
62A, 62B 先後関係検出回路
63 位相関係検出回路
66 レジスタ回路
67 選択回路
68 位相関係検出回路
70, 70A オフセット決定部
80 クロック出力咅
90 DA変換部。
発明を実施するための最良の形態
[0038] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。
[0039] 本発明は、波形劣化したデジタル信号において生じるパターン効果を考慮して為さ れたものである。そこで、先ずパターン効果について説明する。図 1は、波形劣化し たデジタル信号のアイパターンを模式的に示す図である。図 1の横軸は時間、縦軸 は電圧レベルを示している。この図に示されるように、波形劣化したデジタル信号を 分析すると、或るビットから次のビットへデータが遷移する際の時刻は、その時刻より 前のデータのパターンに依存する。すなわち、同一データが続いた後のデータ遷移 時刻は相対的に遅くなり（図中の実線）、これに対して、データが変化した後のデータ 遷移時刻は相対的に早くなる（図中の破線)。
[0040] 或るビットのレベルは直前のビットの符号に依存する。すなわち、同じハイレベルあ つても、そのビットは、直前のビットがハイレベルであれば高いハイレベルになり、直 前のビットがローレベルであれば低いハイレベルになる。ローレベルについても同じ である。或るビットの次の遷移は、そのビットのレベルに依存する。
[0041] 高!、ハイレベル (H )からローレベル（L)に遷移する場合には、低 、ハイレベル (H
H
)からローレベル (L)に遷移する場合よりも遠くから遷移するため、遷移時刻が遅く し
なる。低いローレベル（L )からハイレベル（H)に遷移する場合、高いローレベル（L
L H
)からハイレベル (H)に遷移する場合よりも遠くから遷移するため、遷移時刻が遅くな る。高いハイレベル（H )や低いローレベル（L )は、直前 2ビットに同レベルが続いた
H L
場合に現れる。したがって、同レベルのビットが連続した後の遷移時刻は相対的に遅 くなると言える。
[0042] 別の見方をすると、高 、ハイレベル (H )力 ローレベル (L)に遷移する場合は、低
H
いハイレベル（H )力もローレベル (L)に遷移する場合よりも、ローベルにおける波形
し
が高くなる。高いローレベル (L )力もハイレベル (H)に遷移する場合、低いローレべ
H
ル (L )からハイレベル (H)に遷移する場合よりも、ハイレベルにおける波形が低くな し
る。
[0043] 高!、ハイレベル (H )ゃ高 、ローレベル（L )は、直前のビットがハイレベルの場合
H H
に出現する。したがって、直前のビットのレベルに依存して、直後の遷移波形のオフ セットが変化する。このような現象をパターン効果という。データ遷移時刻の変動は、 それより前の各ビットのデータのパターンに依存する力 特に直前の 2ビットの各デー タの異同に大きく依存する。また、データ遷移波形は、直前のビットに依存して、オフ セットを持つ。
[0044] 本発明では、このようなパターン効果を考慮した上で、直前の 2ビットの各データが 互いに異なる場合のデータ遷移時刻と、直前の 2ビットの各データが互いに等しい場 合のデータ遷移時刻と、を互いに区分して検出する。図 2は、データ遷移時刻のデ ータをサンプリングするタイミングを説明する図である。
[0045] 図 2— (a)は、デジタル信号のアイパターンを模式的に示している。 [0046] 図 2— (c)は、直前の 2ビットの各データが互いに異なる場合のデータ遷移時刻の 分布（クロック信号 CKXA)、図 2—(b)は、直前の 2ビットの各データが互いに等しい 場合のデータ遷移時刻の分布 (クロック信号 CKXB)、および、本発明におけるデー タ遷移時刻のデータをサンプリングするタイミングを示している。また、図 2— (d)は、 直前の 2ビットの各データの異同を区別しないときのデータ遷移時刻の分布、および 、特許文献 2に開示された発明におけるデータ遷移時刻のデータをサンプリングする タイミングを、比較の為に示している。
[0047] 図 2— (d)に示されるように、特許文献 2に開示された発明では、直前の 2ビットの各 データの異同を区別しないときのデータ遷移時刻の分布の両端近傍のタイミングで、 デジタル信号のデータをサンプリングする。これに対して、図 2— (a) ,図 2—（b)、図 2- (c)に示されるように、本発明では、直前の 2ビットの各データが互いに異なる場 合のデータ遷移時刻の分布のピークのタイミング、および、直前の 2ビットの各データ が互いに等し 、場合のデータ遷移時刻の分布のピークのタイミング、それぞれでデ ジタル信号のデータをサンプリングする。
[0048] 以下に、本発明に係るクロックデータ復元装置の第 1実施形態および第 2実施形態 について説明する。第 1実施形態では、直前の 2ビットの各データが互いに異なる場 合のデータ遷移時刻の分布のピークのタイミングをクロック信号 CKXAが指示し、直 前の 2ビットの各データが互いに等しい場合のデータ遷移時刻の分布のピークのタイ ミングをクロック信号 CKXBが指示するようにする。第 2実施形態では、タイミング調整 とオフセット量調整との間の等価関係を利用して、入力デジタル信号にオフセット電 圧値（一 Voff)を加算した第 1信号、および、入力デジタル信号にオフセット電圧値（ +Voff)を加算した第 2信号それぞれについて、データ遷移時刻の分布のピークの タイミングを 1つのクロック信号 CKXが指示するようにするとともに、オフセット量 Voff を調整する。
[0049] (第 1実施形態） 先ず、本発明に係るクロックデータ復元装置の第 1実施形態につ いて説明する。図 3は、第 1実施形態におけるデジタル信号のデータをサンプリング するタイミングを示す図である。図 3—（a)、図 3— (b)に示されるように、直前の 2ビッ トの各データが互いに異なる場合、クロック信号 CKXAが指示するタイミングでデジタ ル信号の値 DXAをサンプリングする。図 3— (c)、図 3— (d)に示されるように、直前 の 2ビットの各データが互いに等 、場合、クロック信号 CKXBが指示するタイミング でデジタル信号の値 DXBをサンプリングする。また、データ安定期間に、クロック信 号 CKが指示するタイミングでデジタル信号の値 Dをサンプリングする。
[0050] そして、図 3—（a)、図 3—（b)のように、直前の 2ビットの各データが互いに異なる場 合、値 DXAおよび値 Dに基づいて、データ遷移時刻の分布のピークのタイミングと、 クロック信号 CKXAが指示するタイミングとの間の先後関係を表す UPA信号および DNA信号を得て、これにより両タイミングが一致するようにする。また、図 3— (c)、図 3—（d)のように、直前の 2ビットの各データが互いに等しい場合、値 DXBおよび値 D に基づいて、データ遷移時刻の分布のピークのタイミングと、クロック信号 CKXBが指 示するタイミングと、の間の先後関係を表す UPB信号および DNB信号を得て、これ により両タイミングが一致するようにする。
[0051] 第 1実施形態に係るクロックデータ復元装置 1は、以上に説明したように、デジタル 信号のデータをサンプリングするタイミングを、 3つのクロック信号 CKXA,クロック信 号 CKXBおよびクロック信号 CKで指示する。図 4は、第 1実施形態に係るクロックデ ータ復元装置 1におけるデジタル信号のデータをサンプリングするタイミングを説明 する図である。この図は、デジタル信号のアイパターンを模式的に示しており、また、 データサンプリングのタイミングを CKXA, CKXBおよび CKで示して!/、る。
[0052] 3つのクロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKは、同一の 周期 Tを有する。クロック信号 CKXAが指示するサンプリング時刻 t に対して、クロッ
XA
ク信号 CKXBが指示するサンプリング時刻 t は時間 2 τだけ遅延しており、クロック
ΧΒ
信号 CKが指示するサンプリング時刻 tは時間
C (TZ2+ τ )だけ遅延している。すな わち、 t < t < t 、 t 二 t — TZ2— τおよび t =t — Τ/2+ τなる関係が成り
XA XB C XA C XB C
立つ。ただし、これらの周期 Τ及び時間 τはクロックデータ復元装置 1により調整され る。
[0053] また、図示されるように、周期 Τの第 ηの期間 Τ (η)それぞれにおいて、 3つのクロッ ク信号 CKXA,クロック信号 CKXBおよびクロック信号 CKそれぞれが指示するサン プリング時刻は、この順に並んでいる。 nは任意の整数である。そして、各期間 T (n) においてクロック信号 CKXAが指示する時刻でサンプリングされるデジタル信号の値 を DXA (n)と表し、各期間 T(n)においてクロック信号 CKXBが指示する時刻でサン プリングされるデジタル信号の値を DXB (n)と表し、また、各期間 T(n)においてクロ ック信号 CKが指示する時刻でサンプリングされるデジタル信号の値を D (η)と表す。
[0054] なお、 3つのクロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKそれぞ れは、単相であってもよいし、多相であってもよい。例えば、クロック信号 CKを 4相と した場合を考えると、各々の周期が 4Tであって位相が π Ζ2ずつ異なっている 4つの クロック信号 CK< 1 > , CK< 2> , CK< 3 > , CK<4>を用い、また、これらの 4つ のクロック信号 CKく 1 >〜CKく 4 >に対応して 4つのラッチ回路をサンプラ部に設 けることになる。多相とした場合、サンブラ部の回路規模が大きくなるものの、各回路 ブロックに要求されるスピードは緩和される。
[0055] また、 3つのクロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKは、別 個のものであってもよ 、し、何れ力 2つのクロック信号が共通のものであってもよ!/、。 後者の場合、例えば、共通クロック信号を周期 Tでパルス幅 2 τとし、共通クロック信 号の立上がりエッジでクロック信号 CKXAを表し、共通クロック信号の立下がりエッジ でクロック信号 CKXBを表してもょ 、。
[0056] 図 5は、第 1実施形態に係るクロックデータ復元装置 1の全体の概略構成を示す図 である。この図に示されるように、クロックデータ復元装置 1は、サンブラ部 10、検出部 20、タイミング決定部 30およびクロック出力部 40を備える。
[0057] サンブラ部 10は、 3個のラッチ回路 11〜13を含み、クロック出力部 40から出力され た同一の周期 Tを有するクロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKを入力するとともに、復元対象のデジタル信号をも入力する。ラッチ回路 11は、 各期間 T(n)においてクロック信号 CKXAが指示する時刻でのデジタル信号の値 D XA(n)をサンプリングしホールドして検出部 20へ出力する。ラッチ回路 12は、各期 間 T (n)にお!/、てクロック信号 CKXBが指示する時刻でのデジタル信号の値 DXB (n )をサンプリングしホールドして検出部 20へ出力する。また、ラッチ回路 13は、各期間 T (n)にお 、てクロック信号 CKが指示する時刻でのデジタル信号の値 D (n)をサン プリングしホールドして検出部 20へ出力する。 [0058] 検出部 20は、各期間 T (n)においてサンブラ部 10から出力されたデジタル値 DXA (η) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力する。そして、検出部 20は 、 ¾ (!1 2)≠0 (11—1)」でぁる場合に、値0 (11—1) ,値 DXA (n)および値 D (n)に 基づ 、て、クロック信号 CKXAにより指示される時刻とデジタル信号の値の遷移時刻 との間の先後関係 (第 1先後関係)を検出し、この第 1先後関係を表す UPA信号およ び DNA信号をタイミング決定部 30へ出力する。また、検出部 20は、「D (n— 2) =D (n- l) jである場合に、値 D (n- 1) ,値 DXB (n)および値 D (n)に基づ!/、て、クロッ ク信号 CKXBにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関 係 (第 2先後関係)を検出し、この第 2先後関係を表す UPB信号および DNB信号を タイミング決定部 30へ出力する。さらに、検出部 20は、上記の第 1先後関係および 第 2先後関係に基づいて、クロック信号 CKとデジタル信号との間の位相関係を検出 し、この位相関係を表す UP信号および DN信号をクロック出力部 40へ出力する。
[0059] タイミング決定部 30は、検出部 20により検出された第 1先後関係および第 2先後関 係を表す UPA信号， DNA信号， UPB信号および DNB信号を入力する。そして、タ イミング決定部 30は、直前の 2ビットの各データが互いに異なる場合（「D (n— 2)≠Ό (η- 1)」である場合）にクロック信号 CKXAにより指示される時刻がデジタル信号の 値の遷移時刻の分布の中心となるとともに、直前の 2ビットの各データが互いに等し Vヽ場合 (「D (n- 2) =D (n— 1)」である場合）にクロック信号 CKXBにより指示される 時刻がデジタル信号の値の遷移時刻の分布の中心となるように、クロック信号 CKXA ,クロック信号 CKXBおよびクロック信号 CKそれぞれのタイミング（すなわち、上記の 時間 τ )を決定する。
[0060] クロック出力部 40は、検出部 20により検出された位相関係を表す UP信号および D N信号に基づ 、て、クロック信号 CKとデジタル信号との間の位相差が小さくなるよう に周期 Tまたは位相を調整し、タイミング決定部 30により決定されたタイミングに従つ て、クロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKをサンプラ部 10 へ出力する。
[0061] 図 6は、第 1実施形態に係るクロックデータ復元装置 1に含まれる検出部 20の回路 図である。検出部 20は、レジスタ回路 21、先後関係検出回路 22、先後関係検出回 路 23、位相関係検出回路 24および排他的論理和回路 25を含む。
[0062] レジスタ回路 21は、各期間 T(n)においてサンブラ部 10から出力されたデジタル値 DXA(n),デジタル値 DXB(n)およびデジタル値 D(n)を入力し、これらを一定期間 に亘つて保持し所定のタイミングで出力する。すなわち、レジスタ回路 21は、或る期 間に同時に、値 D(n— 2)および値 D(n— 1)を排他的論理和回路 25へ出力し、値 D (n-1),値 D(n)および値 DXA(n)を先後関係検出回路 22へ出力し、また、値 D(n — 1),値 D(n)および値 DXB(n)を先後関係検出回路 23へ出力する。排他的論理 和回路 25は、レジスタ回路 21から出力された値 D (n- 2)および値 D (n— 1)を入力 して、これら 2つの値が互いに異なればハイレベル値を出力し、これら 2つの値が互 いに等しければローレベル値を出力する。
[0063] 先後関係検出回路 22は、位相比較回路 22aを含み、レジスタ回路 21から出力され た値 D(n—1),値 D(n)および値 DXA(n)を入力して、排他的論理和回路 25から出 力される値がハイレベル値である場合（すなわち、「D(n— 2)≠D(n— 1)」である場 合）に、「D(n— 1)≠DXA(n) =D(n)」であるときに有意値となる UPA信号、および 、「D(n—l) =DXA(n)≠D(n)」であるときに有意値となる DNA信号を、上記の第 1先後関係を表す信号として出力する。
[0064] 先後関係検出回路 23は、位相比較回路 23aを含み、レジスタ回路 21から出力され た値 D (n-1),値 D (n)および値 DXB (n)を入力して、排他的論理和回路 25から出 力される値がローレベル値である場合（すなわち、「D(n— 2) =0(11—1)」でぁる場 合）に、「D(n—l)≠DXB(n) =D(n)」であるときに有意値となる UPB信号、および 、「D(n—l) =DXB(n)≠D(n)」であるときに有意値となる DNB信号を、上記の第 2 先後関係を表す信号として出力する。
[0065] 位相関係検出回路 24は、 UPA信号と UPB信号との論理和を表す UP信号、およ び、 DNA信号と DNB信号との論理和を表す DN信号を、上記の位相関係を表す信 号として出力する。
[0066] 図 7— (a)は、先後関係検出回路 22に含まれる位相比較回路 22aの入出力値の真 理値表を示す図表である。また、図 7— (b)は、先後関係検出回路 23に含まれる位 相比較回路 23aの入出力値の真理値表を示す図表である。これら 2つの真理値表は 、 3つの入力値のうちの 1つが DXA (n)および DXB (n)の何れかである点で相違す るものの、この点を除けば、 3つの入力値と 2つの出力値との間の関係については共 通である。
[0067] 図 7— (a)について説明すると、図 3— (a)にも示されるように、「D (n— 1)≠DXA ( n) =D (n)」であるときに有意値 1となる UPA信号は、クロック信号 CKXAにより指示 されるサンプリング時刻が入力デジタル信号の値の遷移時刻より遅いか否かを表し、 したがって、当該サンプリング時刻を早めることの要否を表す。また、図 3— (b)にも 示されるように、「D (n—l) =DXA (n)≠D (n)」であるときに有意値 1となる DNA信 号は、クロック信号 CKXAにより指示されるサンプリング時刻が入力デジタル信号の 値の遷移時刻より早いか否かを表し、したがって、当該サンプリング時刻を遅らせるこ との要否を表す。
[0068] 同様に図 7—（b)について説明すると、図 3—（c)にも示されるように、「D (n— 1)≠ DXB (n) =D (n)」であるときに有意値 1となる UPB信号は、クロック信号 CKXBによ り指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻より遅いか否かを 表し、したがって、当該サンプリング時刻を早めることの要否を表す。また、図 3— (d) にも示されるように、「D (n— 1) = DXB (n)≠ D (n)」であるときに有意値 1となる DN B信号は、クロック信号 CKXBにより指示されるサンプリング時刻が入力デジタル信 号の値の遷移時刻より早いか否かを表し、したがって、当該サンプリング時刻を遅ら せることの要否を表す。
[0069] 図 8は、クロック信号 CKXA, CKXBにより示されるサンプリング時刻と入力デジタ ル信号の値の遷移との関係を示す図である。図 8— (a)は、波形劣化したデジタル信 号のアイパターンを模式的に示す図である。
[0070] 図 8— (c)に示されるように、「D (n— 2)≠D (n— 1)」である場合にクロック信号 CK XAにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分布の 中心時刻より遅ぐ図 8—(b)に示されるように、「D (n—2) =D (n—l)」である場合 にクロック信号 CKXBにより指示されるサンプリング時刻が入力デジタル信号の値の 遷移時刻分布の中心時刻より早い場合、クロック信号 CKXA, CKXBそれぞれが指 示するサンプリング時刻の間の時間差 2 τを長くする必要がある。 [0071] 逆に、図 8—(e)に示されるように、「D (n—2)≠D (n—l)」である場合にクロック信 号 CKXAにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分 布の中心時刻より早ぐ図 8—（d)に示されるように、「D (n— 2) =D (n— 1)」である 場合にクロック信号 CKXBにより指示されるサンプリング時刻が入力デジタル信号の 値の遷移時刻分布の中心時刻より遅い場合、クロック信号 CKXA, CKXBそれぞれ が指示するサンプリング時刻の間の時間差 2 てを短くする必要がある。
[0072] 図 5に示したタイミング決定部 30は、図 8で説明したような判定を行って時間てを調 整する。図 9は、第 1実施形態に係るクロックデータ復元装置 1に含まれるタイミング決 定部 30における処理を説明するフローチャートである。タイミング決定部 30は、変数 cntEDG,変数 cntlNSIDE,定数 cntEDGTHおよび定数 widthを用いて、以下の ような処理を行う。
[0073] ステップ S11では、変数 cntEDGおよび変数 cntlNSIDEそれぞれの値を初期値 0 に設定する。続くステップ S 12では、 UPA信号， UPB信号， DNA信号および DNB 信号それぞれの値の和を変数 cntEDGの値に加算して、その加算値を変数 cntED Gの新たな値とし、また、 DNA信号および UPB信号それぞれの値の和を変数 cntlN SIDEの値に加算して、その加算値を変数 cntlNSIDEの新たな値とする。なお、ス テツプ S12の演算記号「+ =」は累積加算を示す。更に続くステップ S13では、変数 c ntEDGの値が定数 cntEDGTHと等し!/、か否かを判定して、変数 cntEDGの値が 定数 cntEDGTHに達して!/、ればステップ S 14へ進み、変数 cntEDGの値が定数 c ntEDGTHに達して!/、なければステップ S 12へ戻る。
[0074] ステップ S 12およびステップ S 13それぞれの処理は各期間 T (n)に 1回行われる。
すなわち、ステップ S 13において変数 cntEDGの値が定数 cntEDGTHに達したと 判定されるまで、周期 Tの期間毎にステップ S 12の処理が 1回行われる。そして、ステ ップ S 13において変数 cntEDGの値が定数 cntEDGTHに達したと判定されてステ ップ S 14へ進む時点で、変数 cntEDGの値に対する変数 cntlNSIDEの値の比は、 クロック信号 CKXA, CKXBそれぞれが指示するサンプリング時刻の間の時間差 2 τと、「D (n— 2)≠D (n— 1)」および「D (n— 2) =D (n— 1)」それぞれの場合の入 力デジタル信号の値の遷移時刻分布の中心時刻の間の時間差と、の関係（すなわ ち、図 8— (b)、図 8— (c)、図 8— (d)、図 8— (e)の何れである力、）を示す。
[0075] ステップ S 14およびステップ S 15において、変数 cntEDGの値の 0. 5倍の値を中 心として 2widthを幅とする一定範囲に対して、変数 cntlNSIDEの値が如何なる関 係にあるかを判定する。変数 cntEDGの値の 0. 5倍に正定数 widthを減算した値 (0 . 5 * cntEDG -width)と比べて変数 cntlNSIDEの値が小さ!/、と判定した場合に は、ステップ S 16において値 τを増加させて、新たな値 τをクロック出力部 40へ通知 する。変数 cntEDGの値の 0. 5倍に正定数 widthをカ卩算した値（0. 5 * cntEDG + width)と比べて変数 cntlNSIDEの値が大きいと判定した場合には、ステップ S17 において値てを減少させて、新たな値てをクロック出力部 40へ通知する。また、上記 一定範囲内に変数 cntlNSIDEの値があると判定した場合には、ステップ S 18にお いて値 τを維持する。そして、ステップ S 16〜S18の何れかの処理が終了すると、ス テツプ S11に戻り、これまでに説明した処理を繰り返す。
[0076] タイミング決定部 30が以上のような処理を行うことで、一定範囲（0. 5 * cntEDG - width〜0. 5 * cntEDG + width)内に変数 cntlNSIDEの値が存在するように、す なわち、「DNA+UPB」の累積加算値と「UPA+DNB」の累積加算値との差が基 準値以下になるように、値てが調整される。このようにすることにより、クロック信号 CK XA, CKXBそれぞれが指示するサンプリング時刻の間の時間差 2 ては、「D (n— 2) ≠ D (n— 1)」および「D (n— 2) =D (n— 1)」それぞれの場合の入力デジタル信号の 値の遷移時刻分布の中心時刻の間の時間差と一致するように調整される。
[0077] 図 5に示したクロック出力部 40は、検出部 20から出力された UP信号および DN信 号に基づ 、て、クロック信号 CKとデジタル信号との間の位相差が小さくなるように周 期 Tまたは位相を調整し、タイミング決定部 30により決定された値てに基づいて、クロ ック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKをサンプラ部 10へ出力 する。図 10は、第 1実施形態に係るクロックデータ復元装置 1に含まれるクロック出力 部 40の構成を示す図である。この図に示されるように、クロック出力部 40は、基準クロ ック発生回路 41および遅延付与回路 42を含む。
[0078] 基準クロック発生回路 41は、検出部 20から出力された UP信号および DN信号に 基づ ヽて周期 Tまたは位相を調整した基準クロック信号を発生する。基準クロック発 生回路 41の回路構成としては、図 11〜図 13に示されるように種々の態様があり得る 。遅延付与回路 42は、タイミング決定部 30により決定されたタイミングに従って所要 の遅延を、基準クロック発生回路 41から出力された基準クロック信号に付与して、クロ ック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKを生成し、これらの信号 を出力する。このとき、クロック信号 CKXAが指示するサンプリングのタイミングに対し て、クロック信号 CKXBが指示するサンプリングのタイミングが時間 2 てだけ遅れ、クロ ック信号 CKが指示するサンプリングのタイミングが時間 (TZ2+ τ )だけ遅れるよう、 クロック信号 CKXA, CKXBおよび CKを生成し出力する。
[0079] 図 11は、基準クロック発生回路 41の第 1態様の回路構成を示す図である。この図 に示される基準クロック発生回路 41Aは、 CP (Charge Pump)回路 411, LPF (Lo wPass Filter)回路 412および VCO (Voltage— Controlled Oscillator)回路 4 13を含む。この基準クロック発生回路 41Aでは、検出部 20から出力された UP信号 および DN信号を入力した CP回路 411は、 UP信号および DN信号の何れが有意値 であるかに応じて、充電および放電の何れかの電流パルスを LPF回路 412へ出力 する。 ^回路412は、 CP回路 411から出力された電流パルスを入力して、その入 力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減す る。そして、 VCO回路 413は、 LPF回路 412から出力電圧値に応じた周期のクロック 信号を発生して、この基準クロック信号を遅延付与回路 42へ出力する。 VCO回路 4 13から遅延付与回路 42へ出力されるクロック信号は、 UP信号および DN信号に基 づいて周期が調整されたものとなる。
[0080] 図 12は、基準クロック発生回路 41の第 2態様の回路構成を示す図である。この図 に示される基準クロック発生回路 41Bは、 CP回路 411, LPF回路 412, PLL (Phas eLock Loop)回路 414および可変遅延回路 415を含む。この基準クロック発生回 路 41 Bでは、検出部 20から出力された UP信号および DN信号を入力した CP回路 4 11は、 UP信号および DN信号の何れが有意値であるかに応じて、充電および放電 の何れかの電流パルスを LPF回路 412へ出力する。 LPF回路 412は、 CP回路 411 カゝら出力された電流パルスを入力して、その入力した電流パルスが充電および放電 の何れであるかによって、出力電圧値を増減する。 PLL回路 414は、入力クロック RE FCLKから多相クロックを生成し、その多相クロックを可変遅延回路 415へ出力する 。そして、可変遅延回路 415は、 PLL回路 414から出力された多相クロックを入力し 、 LPF回路 412から出力された電圧値に応じた遅延を多相クロックに与えて、その遅 延付与したクロックを遅延付与回路 42へ出力する。可変遅延回路 415から遅延付与 回路 42へ出力されるクロック信号は、 UP信号および DN信号に基づいて位相が調 整されたものとなる。なお、 PLL回路に替えて DLL (Delay Lock Loop)回路が用 いられてもよい。
[0081] 図 13は、基準クロック発生回路 41の第 3態様の回路構成を示す図である。この図 に示される基準クロック発生回路 41Cは、 PLL回路 414,位相制御回路 416および 位相補間回路 417を含む。この基準クロック発生回路 41Cでは、検出部 20から出力 された UP信号および DN信号を入力した位相制御回路 416は、 UP信号および DN 信号の何れが有意値であるかに応じて、位相補間回路 417における位相調整量の 増減を指示する制御信号を出力する。 PLL回路 414は、入力クロック REFCLKから 多相クロックを生成し、その多相クロックを位相補間回路 417へ出力する。そして、位 相補間回路 417は、 PLL回路 414から出力された多相クロックを入力し、位相制御 回路 416から出力された制御信号に基づいて多相クロックの位相を補間により調整 して、その位相調整したクロックを遅延付与回路 42へ出力する。位相補間回路 417 力 遅延付与回路 42へ出力されるクロック信号は、 UP信号および DN信号に基づ いて位相が調整されたものとなる。なお、 PLL回路に替えて DLL回路が用いられて ちょい。
[0082] 以上のように構成されるクロックデータ復元装置 1では、サンブラ部 10,検出部 20, タイミング決定部 30およびクロック出力部 40を含むループにおける処理により、クロッ ク信号 CKXA,クロック信号 CKXBおよびクロック信号 CKそれぞれの位相は、入力 デジタル信号の位相と一致するよう調整される。また、このループ処理により、クロック 信号 CKXAが指示するデジタル信号のサンプリング時刻は、直前の 2ビットの値 D (n 2)および値 D (n- 1)が互いに異なる場合のデータ遷移時刻の分布のピーク時刻 と一致するよう調整され、また、クロック信号 CKXBが指示するデジタル信号のサンプ リング時刻は、直前の 2ビットの値 D (n- 2)および値 D (n- 1)が互いに等し 、場合 のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元され たクロック信号として、クロック信号 CKXA,クロック信号 CKXBおよびクロック信号 C Kの何れかが出力される。また、復元されたデータとして、デジタル値 D (n)の時系列 データが出力される。
[0083] 図 14は、第 1実施形態に係るクロックデータ復元装置 1におけるクロック信号 CKX A,クロック信号 CKXBおよびクロック信号 CKそれぞれが指示するサンプリングのタ イミングを示す図である。図 14は、時系列に経過する時刻 t、 t、 t、 t、 tにおける
1 2 3 4 5 入力デジタル信号のアイパターンと、入力デジタル信号の長期間 Ttotalに亘るアイパ ターンを示す。入力デジタル信号のデータ遷移時刻の変動は、そのデジタル信号を 送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ'クロ ック 'ジッタ、および、デジタル信号における不規則なデータパターンと伝送路におけ る減衰との混合に因る符号間干渉、等に起因して生じる。
[0084] 図 14において、データ安定期間の中心時刻を時系列に結ぶ二点鎖線が曲線とな つているのは、トランスミッタ 'クロック'ジッタに因るものである。また、直前の 2ビットの 値 D (n- 2)および値 D (n— 1)の異同に依存してデータ遷移時刻が異なる現象は、 符号間干渉に因るものである。トランスミッタ 'クロック'ジッタが大きい場合には、図 14 の期間 Ttotalにおける重畳パターンに示されるように入力デジタル信号の長期間に 亘るアイパターンにおいてアイが閉じてしまい、特許文献 2に開示された装置の如く データ遷移時刻の分布の両端近傍にデジタル信号のサンプリング時刻を合わせよう とすると（図 2—（d)参照）、そのサンプリング時刻を定めることができず、したがって、 データ安定期間の中心時刻をも定めることができない。
[0085] これに対して、第 1実施形態に係るクロックデータ復元装置 1では、直前の 2ビットの 各データが互いに異なる場合のデータ遷移時刻の分布のピークのタイミングをクロッ ク信号 CKXAが指示し、また、直前の 2ビットの各データが互いに等しい場合のデー タ遷移時刻の分布のピークのタイミングをクロック信号 CKXBが指示するので（図 2— (a) ,図 2—（b)、図 2—（c)参照）、クロック信号 CKXA, CKXBおよび CKそれぞれ が指示するタイミング時刻を短期間で決定することができる。すなわち、第 1実施形態 に係るクロックデータ復元装置 1は、トランスミッタ ·クロック ·ジッタや符号間干渉が大 きい場合であっても、安定してクロック信号およびデータを復元することができる。
[0086] (第 2実施形態） 次に、本発明に係るクロックデータ復元装置の第 2実施形態につ いて説明する。図 15は、デジタル信号のデータをサンプリングするタイミングとオフセ ットとの関係を説明する図である。この図 15— (a)において、破線で示される信号は、 実線で示される入力デジタル信号にオフセット Voffが付与されたものである。オフセ ット Voffが付与された信号および元の入力デジタル信号を同一のラッチ回路でサン プリングすることを考えると、元の入力デジタル信号のサンプリングのタイミングと比べ て、オフセット Voffが付与された信号のサンプリングのタイミングは、時間 τ off ( =V off/Slew Rate)だけ早くしたものと等価となる。また、このオフセット Voffを付与し た入力デジタル信号をラッチ回路によりサンプリングする効果は、図 15— (b)に示す ように、オフセットを付与しな 、入力デジタル信号を閾値（ Voff )でサンプリングす ること、すなわち、サンプリング閾値へのオフセット付与によっても得ることができる。 そこで、以下に、上記オフセット付与の等価な 2つの方法のうち、入力デジタル信号 に付与するオフセットを調整することにより、入力デジタル信号のサンプリング時刻を 調整した第 1実施形態の場合と等価の処理をする構成について第 2の実施形態とし て説明する。
[0087] 第 2実施形態に係るクロックデータ復元装置 2は、デジタル信号のデータをサンプリ ングするタイミングをクロック信号 CKで指示し、また、デジタル信号にオフセット（士 V off)が付与された信号のデータをサンプリングするタイミングをクロック信号 CKXで指 示する。図 16は、第 2実施形態に係るクロックデータ復元装置 2におけるデジタル信 号のデータをサンプリングするタイミングを説明する図である。この図は、デジタル信 号のアイパターンを模式的に示しており、また、データサンプリングのタイミングを CK Xおよび CKで示している。なお、簡単のため、デジタル信号のオフセットを揃えて示 し、サンプリングの閾値にオフセットを付与した形で示している力 上記説明したよう に動作としては信号にオフセットを加える場合と等価である。
[0088] 2つのクロック信号 CKXおよびクロック信号 CKは、同一の周期 Tを有する。クロック 信号 CKXが指示するサンプリング時刻 tと、クロック信号 CKが指示するサンプリング
X
時刻 tとは、「t — t =TZ2」なる関係を有する。また、周期 Tの第 nの期間 T (n)そ れぞれにお 、て、 2つのクロック信号 CKXおよびクロック信号 CKそれぞれが指示す るサンプリング時刻は、この順に並んでいる。 nは任意の整数である。
[0089] 各期間 T(n)においてクロック信号 CKXが指示する時刻でサンプリングされる第 1 信号（=入力デジタル信号— Voff)の値を DXA(n)と表し、各期間 T(n)においてク ロック信号 CKXが指示する時刻でサンプリングされる第 2信号（=入力デジタル信号 +Voff)の値を DXB (n)と表し、また、各期間 T(n)においてクロック信号 CKが指示 する時刻でサンプリングされる入力デジタル信号の値を D (n)と表す。ただし、これら の周期 T及びオフセット量 Voffはクロックデータ復元装置 2により調整される。
[0090] なお、 2つのクロック信号 CKXおよびクロック信号 CKそれぞれは、単相であっても よいし、多相であってもよい。例えば、クロック信号 CKを 4相とした場合を考えると、各 々の周期が 4Tであって位相が π Ζ2ずつ異なっている 4つのクロック信号 CKく 1 > , CK< 2> , CK< 3 > , CK<4>を用い、また、これらの 4つのクロック信号 CK< 1 >〜CKく 4 >に対応して 4つのラッチ回路をサンブラ部に設けることになる。多相と した場合、サンブラ部の回路規模が大きくなるものの、各回路ブロックに要求されるス ピードは緩和される。
[0091] また、 2つのクロック信号 CKXおよびクロック信号 CKは、別個のものであってもよい し、共通のものであってもよい。後者の場合、共通クロック信号を周期 Tでパルス幅 T Z2とし、共通クロック信号の立上がりエッジでクロック信号 CKXを表し、共通クロック 信号の立下がりエッジでクロック信号 CKを表してもよい。
[0092] 図 17は、第 2実施形態に係るクロックデータ復元装置 2の全体の概略構成を示す 図である。この図に示されるように、クロックデータ復元装置 2は、サンブラ部 50、検出 部 60、オフセット決定部 70、クロック出力部 80および D A変換部 90を備える。
[0093] サンプラ部 50は、 3個のラッチ回路 51〜53および 2個の加算回路 54, 55を含み、 クロック出力部 80から出力された同一の周期 Tを有するクロック信号 CKXおよびクロ ック信号 CKを入力し、 DA変換部 90から出力された電圧値（士 Voff)を入力し、また 、復元対象のデジタル信号をも入力する。加算回路 54は、入力したデジタル信号に オフセット電圧値（一 Voff)を加算して、その加算結果である第 1信号をラッチ回路 5 1へ出力する。加算回路 55は、入力したデジタル信号にオフセット電圧値（+ Voff) を加算して、その加算結果である第 2信号をラッチ回路 52へ出力する。ラッチ回路 5 1は、各期間 T(n)においてクロック信号 CKXが指示する時刻での第 1信号の値 DX A (n)をサンプリングしホールドして検出部 60へ出力する。ラッチ回路 52は、各期間 T (n)にお 、てクロック信号 CKXが指示する時刻での第 2信号の値 DXB (n)をサン プリングしホールドして検出部 60へ出力する。また、ラッチ回路 53は、各期間 T(n) にお 、てクロック信号 CKが指示する時刻でのデジタル信号の値 D (η)をサンプリン グしホールドして検出部 60およびオフセット決定部 70へ出力する。
[0094] なお、入力デジタル信号へのオフセット付与に代わり、ラッチ回路におけるサンプリ ング閾値をオフセットする構成とする場合には、加算回路 54および加算回路 55を省 くことができる。その場合、ラッチ回路 51およびラッチ回路 52に DA変換部 90から出 力された電圧値 Voffおよび Voffをそれぞれ入力する。そして、ラッチ回路 51およ びラッチ回路 52は、クロック信号 CKXが指示する時刻で入力デジタル信号を Voff および—Voffだけシフトさせた閾値でサンプリングしホールドして検出部 60へそれぞ れ出力する。ここで、 DA変換部 90は、ラッチ回路 51およびラッチ回路 52におけるォ フセット電圧 Voffおよび一 Voffそのものを出力するものとした力 ラッチ回路 51およ びラッチ回路 52に、サンプリング閾値を Voffおよび—Voffオフセットさせる信号であ れば、オフセット電圧 Voffおよび Voffそのものでなくてもよ!/、。
[0095] 検出部 60は、各期間 T(n)においてサンブラ部 50から出力されたデジタル値 DXA
(η) ,デジタル値 DXB (η)およびデジタル値 D (n)を入力する。そして、検出部 60は 、値 D (n— 2)がハイレベルである場合に、値 D (n— 1) ,値 DXA(n)および値 D (n) に基づ!/、て、クロック信号 CKXにより指示される時刻とデジタル信号の値の遷移時刻 との間の先後関係 (第 1先後関係)を検出し、この第 1先後関係を表す UPA信号およ び DNA信号をオフセット決定部 70へ出力する。また、検出部 20は、値 D (n— 2)が ローレベルである場合に、値 D (n- 1) ,値 DXB (n)および値 D (n)に基づ!/、て、クロ ック信号 CKXにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関 係 (第 2先後関係)を検出し、この第 2先後関係を表す UPB信号および DNB信号を オフセット決定部 70へ出力する。さらに、検出部 20は、上記の第 1先後関係および 第 2先後関係に基づいて、クロック信号 CKとデジタル信号との間の位相関係を検出 し、この位相関係を表す UP信号および DN信号をクロック出力部 80へ出力する。
[0096] なお、第 1実施形態における検出部 20では、「D (n 2)≠0 (11—1)」ぉょび「0 (11
- 2) =D (n— 1)」の何れの場合であるかによって、先後関係検出回路 22および先 後関係検出回路 23の何れかから選択的に信号を出力した。これに対して、第 2実施 形態における検出部 60では、値 D (n— 2)がハイレベルおよびローレベルの何れで あるかによって、先後関係検出回路 62および先後関係検出回路 63の何れかから選 択的に信号を出力する。これは、図 15を用いて説明したようなタイミング調整とオフセ ット量調整との間の等価関係を考慮した結果に基づくものである。
[0097] オフセット決定部 70は、検出部 60により検出された第 1先後関係および第 2先後関 係を表す UPA信号， DNA信号， UPB信号および DNB信号を入力し、また、サンプ ラ部 50から出力されたデジタル値 D (n)を入力する。そして、オフセット決定部 70は、 値 D (n 2)がハイレベルである場合にクロック信号 CKXにより指示される時刻が第 1 信号の値の遷移時刻の分布の中心となるとともに、値 D (n—2)がローレベルである 場合にクロック信号 CKXにより指示される時刻が第 2信号の値の遷移時刻の分布の 中心となるように、サンブラ部 50におけるオフセット付与量 Voffを決定し、その決定し たオフセット付与量 Voffを D A変換部 90へ通知する。
[0098] クロック出力部 80は、検出部 60により検出された位相関係を表す UP信号および D N信号に基づ 、て、クロック信号 CKとデジタル信号との間の位相差が小さくなるよう に周期 Tまたは位相を調整し、クロック信号 CKXおよびクロック信号 CKをサンブラ部 50へ出力する。 DA変換部 90は、オフセット決定部 70から通知されたオフセット付与 量をアナログ電圧値としてサンブラ部 50へ出力する。
[0099] 図 18は、第 2実施形態に係るクロックデータ復元装置 2に含まれる検出部 60の回 路図である。検出部 60は、レジスタ回路 61、先後関係検出回路 62、先後関係検出 回路 63および位相関係検出回路 64を含む。
[0100] レジスタ回路 61は、各期間 T(n)においてサンブラ部 50から出力されたデジタル値 DXA(n) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力し、これらを一定期間 に亘つて保持し所定のタイミングで出力する。すなわち、レジスタ回路 61は、或る期 間に同時に、値 D (n— 2) ,値 D (n— 1) ,値 D (n)および値 DXA (n)を先後関係検 出回路 62へ出力し、また、値 D(n— 2),値 D(n— 1),値 D (n)および値 DXB (n)を 先後関係検出回路 63へ出力する。
[0101] 先後関係検出回路 62は、位相比較回路 62aを含み、レジスタ回路 61から出力され た値 D(n— 2),値 D(n— 1),値 D(n)および値 DXA(n)を入力して、値 D(n— 2)が ハイレベル値である場合に、「D(n—l)≠DXA(n) =D(n)」であるときに有意値とな る UPA信号、および、「D(n—l) =DXA(n)≠D(n)」であるときに有意値となる DN A信号を、上記の第 1先後関係を表す信号として出力する。この先後関係検出回路 6 2に含まれる位相比較回路 62aの入出力値の真理値表は、図 7 (a)に示したものと同 様である。
[0102] 先後関係検出回路 63は、位相比較回路 63aを含み、レジスタ回路 61から出力され た値 D (n-2),値 D (n-1),値 D (n)および値 DXB (n)を入力して、値 D (n— 2)が ハイレベル値である場合に、「D(n—l)≠DXB(n) =D(n)」であるときに有意値とな る UPB信号、および、「D(n—l) =DXB(n)≠D(n)」であるときに有意値となる DN B信号を、上記の第 2先後関係を表す信号として出力する。この先後関係検出回路 6 3に含まれる位相比較回路 63aの入出力値の真理値表は、図 7(b)に示したものと同 様である。
[0103] 位相関係検出回路 64は、 UPA信号と UPB信号との論理和を表す UP信号、およ び、 DNA信号と DNB信号との論理和を表す DN信号を、上記の位相関係を表す信 号として出力する。
[0104] 図 19は、クロック信号 CKXにより示されるサンプリング時刻とオフセット量 Voffとの 関係を示す図である。図 19— (a)に示されるように、値 D(n— 2)がノ、ィレベルである 場合にクロック信号 CKXにより指示されるサンプリング時刻が第 1信号の値の遷移時 刻分布の中心時刻より遅ぐ値 D(n—2)がローレベルである場合にクロック信号 CK Xにより指示されるサンプリング時刻が第 2信号の値の遷移時刻分布の中心時刻より 早い場合、オフセット量 Voffを大きくする必要がある。逆に、図 19— (b)に示されるよ うに、値 D(n—2)がハイレベルである場合にクロック信号 CKXにより指示されるサン プリング時刻が第 1信号の値の遷移時刻分布の中心時刻より早ぐ値 D(n— 2)が口 一レベルである場合にクロック信号 CKXにより指示されるサンプリング時刻が第 2信 号の値の遷移時刻分布の中心時刻より遅 、場合、オフセット量 Voffを小さくする必 要がある。なお、この図は、デジタル信号の値がローレべルカ ハイレベルに遷移す る場合を示している力、ハイレベルからローレベルに遷移する場合も同様である。
[0105] オフセット決定部 70は、図 19で説明したような判定を行ってオフセット量 Voffを調 整する。図 20は、第 2実施形態に係るクロックデータ復元装置 2に含まれるオフセット 決定部 70における処理を説明するフローチャートである。オフセット決定部 70は、変 数 cntEDG,変数 cntlNSIDE,定数 cntEDGTH,定数 widthおよび値 D (n)を用 いて、以下のような処理を行う。
[0106] ステップ S21では、変数 cntEDGおよび変数 cntlNSIDEそれぞれの値を初期値 0 に設定する。続くステップ S22では、 UPA信号， UPB信号， DNA信号および DNB 信号それぞれの値の和を変数 cntEDGの値に加算して、その加算値を変数 cntED Gの新たな値とする。また、ステップ S22では、値 D (n)がハイレベルであるときには D NA信号および UPB信号それぞれの値の和を変数 cntlNSIDEの値に加算し、値 D (n)がローレベルであるときには UPA信号および DNB信号それぞれの値の和を変 数 cntlNSIDEの値に加算して、その加算値を変数 cntlNSIDEの新たな値とする。 なお、ステップ S22の記号「」は信号レベルの反転を示す。更に続くステップ S23で は、変数 cntEDGの値が定数 cntEDGTHと等しいか否かを判定して、変数 cntED Gの値が定数 cntEDGTHに達して!/、ればステップ S24へ進み、変数 cntEDGの値 が定数 cntEDGTHに達していなければステップ S22へ戻る。
[0107] ステップ S22およびステップ S23それぞれの処理は各期間 T(n)に 1回行われる。
すなわち、ステップ S23において変数 cntEDGの値が定数 cntEDGTHに達したと 判定されるまで、周期 Tの期間毎にステップ S22の処理が 1回行われる。そして、ステ ップ S 23において変数 cntEDGの値が定数 cntEDGTHに達したと判定されてステ ップ S24へ進む時点で、変数 cntEDGの値に対する変数 cntlNSIDEの値の比は、 図 19— (a)および図 19— (b)の何れであるかを示す。
[0108] ステップ S24およびステップ S25において、変数 cntEDGの値の 0. 5倍の値を中 心として 2widthを幅とする一定範囲に対して、変数 cntlNSIDEの値が如何なる関 係にあるかを判定する。変数 cntEDGの値の 0. 5倍に正定数 widthを減算した値 (0 . 5 * cntEDG- width)と比べて変数 cntlNSIDEの値が小さ!/、と判定した場合に は、ステップ S26においてオフセット量 Voffを増加させて、新たなオフセット量 Voffを DA変換部 90へ通知する。変数 cntEDGの値の 0. 5倍に正定数 widthをカ卩算した 値（0. 5 * cntEDG + width)と比べて変数 cntlNSIDEの値が大き!/、と判定した場 合には、ステップ S27においてオフセット量 Voffを減少させて、新たなオフセット量 V offを DA変換部 90へ通知する。また、上記一定範囲内に変数 cntlNSIDEの値が あると判定した場合には、ステップ S28においてオフセット量 Voffを維持する。そして 、ステップ S26〜S28の何れかの処理が終了すると、ステップ S21に戻り、これまでに 説明した処理を繰り返す。
[0109] 以上のように構成されるクロックデータ復元装置 2は、サンブラ部 50,検出部 60お よびクロック出力部 80を含む第 1ループを有するとともに、サンブラ部 50,検出部 60 ,オフセット決定部 70および DA変換部 90を含む第 2ループを有する。これら 2つの ループ処理により、クロック信号 CKXおよびクロック信号 CKそれぞれの位相は、入 力デジタル信号の位相と一致するよう調整され、クロック信号 CKXが指示するサンプ リング時刻は、値 D (n—2)がノ、ィレベルである場合の第 1信号のデータ遷移時刻の 分布のピーク時刻と一致するよう調整され、また、クロック信号 CKXが指示するサン プリング時刻は、値 D (n— 2)がローレベルである場合の第 2信号のデータ遷移時刻 の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として 、クロック信号 CKXおよびクロック信号 CKの何れかが出力される。また、復元された データとして、デジタル値 D (n)の時系列データが出力される。
[0110] この第 2実施形態に係るクロックデータ復元装置 2は、前の第 1実施形態に係るクロ ックデータ復元装置 1と同様に、トランスミッタ ·クロック ·ジッタや符号間干渉が大きい 場合であっても、安定してクロック信号およびデータを復元することができる。加えて 、第 2実施形態に係るクロックデータ復元装置 2は、以下のような効果をも奏すること ができる。すなわち、必要なクロック信号の個数は、第 1実施形態では 3個であつたの に対して、第 2実施形態では 2個でよい。また、第 1実施形態では各クロックのタイミン グを調整したのに対して、第 2実施形態では入力デジタル信号に付与するオフセット 量を調整する。一般に、タイミング調整と比べてオフセット量調整は容易かつ高精度 に可能である。このことから、第 1実施形態と比較して、第 2実施形態では、より安定し てクロック信号およびデータを復元することができる。
[0111] (第 3実施形態） 次に、本発明に係るクロックデータ復元装置の第 3実施形態につ いて説明する。以下に説明する第 3実施形態に係るクロックデータ復元装置 3は、前 述の第 2実施形態に係るクロックデータ復元装置 2と等価の処理を行うものである。
[0112] 図 21は、第 3実施形態に係るクロックデータ復元装置 3の全体の概略構成を示す 図である。この図に示されるように、クロックデータ復元装置 3は、サンブラ部 50、検出 部 60A、オフセット決定部 70A、クロック出力部 80および DA変換部 90を備える。こ れらのうちサンブラ部 50、クロック出力部 80および DA変換部 90それぞれは、前述 の第 2実施形態に係るクロックデータ復元装置 2に含まれるものと同様のものである。
[0113] 検出部 60Aは、各期間 T(n)においてサンブラ部 50から出力されたデジタル値 DX Α (η) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力する。そして、検出部 60 Aは、値 D (n—2)がハイレベルであるときに「DX(n) =DXA(n)」とし、値 D (n—2) がローレベルであるときに「DX(n) =DXB (n)」として、値 D (n— 1) ,値 DX(n)およ び値 D (n)に基づいて、クロック信号 CKとデジタル信号との間の位相関係を検出し、 この位相関係を表す UP信号および DN信号をクロック出力部 80へ出力する。
[0114] オフセット決定部 70Aは、値 DX(n) ,値 D (n—2) ,値 D (n—1)および値 D (n)に 基づいて、値 D (n— 2)がハイレベルである場合にクロック信号 CKXにより指示される 時刻が第 1信号の値の遷移時刻の分布の中心となるとともに、値 D (n—2)がローレ ベルである場合にクロック信号 CKXにより指示される時刻が第 2信号の値の遷移時 刻の分布の中心となるように、サンプラ部 50におけるオフセット付与量 Voffを決定し 、その決定したオフセット付与量 Voffを DA変換部 90へ通知する。
[0115] 図 22は、第 3実施形態に係るクロックデータ復元装置 3に含まれる検出部 60Aの回 路図である。検出部 60Aは、レジスタ回路 66、選択回路 67、および位相関係検出回 路 68を含む。
[0116] レジスタ回路 66は、各期間 T(n)においてサンブラ部 50から出力されたデジタル値 DXA(n) ,デジタル値 DXB (n)およびデジタル値 D (n)を入力し、これらを一定期間 に亘つて保持し所定のタイミングで出力する。すなわち、レジスタ回路 66は、或る期 間に同時に、値 D (n— 2) ,値 D (n— 1) ,値 D (n) ,値 DXA (n)および値 DXB (n)を 出力する。
[0117] 選択回路 67は、レジスタ回路 66から出力された値 D (n— 2) ,値 DXA(n)および値 DXB (n)を入力して、値 D (n— 2)がハイレベルであるときに値 DXA (n)を値 DX(n) として出力し、値 D (n- 2)がローレベルであるときに値 DXB (n)を値 DX (n)として出 力する。
[0118] 位相関係検出回路 68は、レジスタ回路 66から出力された値 D (n)および値 D (n— 1)を入力するとともに、選択回路 67から出力された値 DX(n)を入力し、図 23に示さ れる真理値表に従う論理演算を行って、 UP信号および DN信号を出力する。すなわ ち、位相関係検出回路 68は、「D (n— 1)≠DX(n) =D (n)」であるときに有意値とな る UP信号、および、「D (n— 1) =DX(n)≠D (n)」であるときに有意値となる DN信 号を、位相関係を表す信号として出力する。
[0119] 前述の第 2実施形態における検出部 60 (図 18)と比較して、この第 3実施形態にお ける検出部 60A (図 22)は、 UP信号および DN信号の生成に関して、値 DXA(n)お よび値 DXB (n)の何れか一方を選択する処理と、位相関係を検出する処理と、を行 う順序が異なるのみである。したがって、両者は、 UP信号および DN信号の生成に 関して、互いに等価の処理を行うものである。
[0120] 図 24は、第 3実施形態に係るクロックデータ復元装置 3に含まれるオフセット決定部 70Aにおける処理を説明するフローチャートである。前述の第 2実施形態におけるォ フセット決定部 70と比較すると、この第 3実施形態におけるオフセット決定部 70Aは、 ステップ S22に替えて設けられるステップ S22Aの点で相違する。
[0121] すなわち、ステップ S22Aでは、「D (n) "D (n—l)」の値を変数cntEDGの値に加 算して、その加算値を変数 cntEDGの新たな値とする。また、ステップ S22Aでは、「 {D (n) "D (n— 1) } * {D (n— 2) "DX(n) }」の値を変数 cntlNSIDEの値に加算して 、その加算値を変数 cntlNSIDEの新たな値とする。ここで、演算記号「Ίは排他的 論理和を表す。この第 3実施形態におけるステップ S22Aの処理と、前述の第 2実施 形態におけるステップ S22の処理とは、互いに等価である。このことについて以下に 説明する。 [0122] 第 2実施形態にぉ 、て、 UPA信号、 DNA信号、 UPB信号および DNB信号それ ぞれは、下記（1)式で定義される。また、 UP信号および DN信号それぞれは、下記（ 2)式で定義される。そして、（1)式を (2)式に代入して整理すると、下記（3)式が得ら れる。（3c)式の DX(n)は、第 3実施形態における検出部 60Aに含まれる選択回路 6 7から出力される値である。また、（3a)式の UPおよび（3b)式の DNは、第 3実施形 態における検出部 60Aに含まれる位相関係検出回路 68から出力される値である。 すなわち、第 3実施形態における検出部 60Aと、前述の第 2実施形態における検出 部 60とは、 UP信号および DN信号の生成に関して、互いに等価の処理を行うもので ある。
[数 1]
UPA ≡ D(n-2) * { D(n) D(n-1) } * ~{ D(n) DXA(n) } … a) DNA ≡ D(n-2)*{D(n)^D(n-1)}* { D(n) ^ DXA(n) } …(化） UPB ≡ ~D(n-2)*{D(nrD(n-1)}*~{D(n)ADXB(n)} …( ） DNB ≡ ~D(n-2)*{D(n)AD(n-1)}* { D(n) Λ DXB(n) } - -(Id)
[数 2]
UP ≡ UPA + UPB ---(2a)
DN ≡ DNA + DNB - (2b)
[数 3]
UP = {D(n)^D(n-1)}* { D(n) Λ DX(n) } 〜(3a)
DN - { D(n) Λ D(n-1) } * ~{ D(n) Λ DX(n) } —(3b)
ただし、
DX(n) = D(n-2) * DXA(n) + ~D(n-2) * DXB(n) —(3c)
[0123] 第 2実施形態におけるオフセット決定部 70のステップ S22の処理において、第 1式 の右辺を AcntEDGEとおき、第 2式の右辺を AcntlNSIDEとおく。上記（1)式を用 いて整理すると、 AcntEDGEは下記（4)式で表され、 AcntlNSIDEは下記（5)式 で表される。これら (4)式および（5)式は、第 3実施形態におけるオフセット決定部 70 Aのステップ S22Aの処理の第 1式および第 2式それぞれの右辺と一致する。すなわ ち、第 3実施形態におけるオフセット決定部 70Aと、前述の第 2実施形態におけるォ フセット決定部 70とは、互いに等価の処理を行うものである。
画
A cntEDGE ≡ UPA + DNA + UPB + DNB
= D(n) ^ D(n-1) …(
[数 5]
A cntlNSIDE ≡ D(n) * ( UPB + DNA ) + ~D(n) * ( UPA + DNB )
= { D(n) Λ D(n-1) } * { D(n-2) Λ DX(n) } - - -(5)
[0124] したがって、この第 3実施形態に係るクロックデータ復元装置 3は、前述の第 2実施 形態に係るクロックデータ復元装置 2と同様に動作し同様に効果を奏することができ る、力 tlえて、第 2実施形態における検出部 60と比較すると、この第 3実施形態におけ る検出部 60Aは、回路規模が小さいので、小型化が可能である。
産業上の利用可能性
[0125] 本発明は、クロックデータ復元装置に利用することができる。

Claims

請求の範囲
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であつ て、
同一の周期 Tを有するクロック信号 CKXA,クロック信号 CKXBおよびクロック信号 CKを入力するとともに、前記デジタル信号を入力して、当該周期の第 nの期間 T(n) それぞれにおいて、前記クロック信号 CKXAが指示する時刻 t での前記デジタル
XA
信号の値 DXA(n)、前記クロック信号 CKXBが指示する時刻 t での前記デジタル
XB
信号の値 DXB (n)、および、前記クロック信号 CKが指示する時刻 tでの前記デジタ
C
ル信号の値 D (n)、をサンプリングしホールドして出力するサンブラ部と（ただし、 t
XA
<t <t、nは整数）、
XB C
各期間 T(n)において、前記サンブラ部から出力されたデジタル値 DXA (n) ,デジ タル値 DXB (n)およびデジタル値 D (n)を入力して、「D (n— 2)≠ D (n— 1)」である 場合に、値 D (n— 1) ,値 DXA (n)および値 D (n)に基づ 、て、前記クロック信号 CK XAにより指示される時刻と前記デジタル信号の値の遷移時刻との間の先後関係（以 下「第 1先後関係」 、う）を検出し、「D (n- 2) =D (n- l) jである場合に、値 D (n— 1) ,値 DXB (n)および値 D (n)に基づいて、前記クロック信号 CKXBにより指示され る時刻と前記デジタル信号の値の遷移時刻との間の先後関係 (以下「第 2先後関係」 という）を検出し、前記第 1先後関係および前記第 2先後関係に基づいて、前記クロッ ク信号 CKと前記デジタル信号との間の位相関係を検出する検出部と、
前記検出部により検出された前記第 1先後関係および前記第 2先後関係に基づい て、「D (n—2)≠D (n—l)」である場合に前記クロック信号 CKXAにより指示される 時刻が前記デジタル信号の値の遷移時刻の分布の中心となるとともに、「D (n- 2) =D (n— 1)」である場合に前記クロック信号 CKXBにより指示される時刻が前記デジ タル信号の値の遷移時刻の分布の中心となるように、前記クロック信号 CKXAおよび 前記クロック信号 CKXBそれぞれのタイミングの間の間隔 2 τを決定するタイミング決 定部と、
前記検出部により検出された前記位相関係に基づいて、前記クロック信号 CKと前 記デジタル信号との間の位相差が小さくなるように周期 Τまたは位相を調整し、前記 タイミング決定部により決定されたタイミングに従って、「t =t —
ΧΑ C TZ2— τ」および
「t =t TZ2+ τ」なる関係を満たす前記クロック信号 CKXA,前記クロック信号
XB C
CKXBおよび前記クロック信号 CKを前記サンブラ部へ出力するクロック出力部と、 を備えることを特徴とするクロックデータ復元装置。
[2] 前記検出部は、
「D (n— 2)≠ D (n— 1)」である場合に、「D (n— 1)≠ DXA (n) = D (n)」であるとき に有意値となる UPA信号、および、「D (n— 1) = DXA (n)≠D (n)」であるときに有 意値となる DNA信号を、前記第 1先後関係を表す信号として出力する第 1先後関係 検出回路と、
「D (n-2) = D (n- 1)」である場合に、「D (n— 1)≠ DXB (n) = D (n)」であるとき に有意値となる UPB信号、および、「D (n— l) = DXB (n)≠D (n)」であるときに有 意値となる DNB信号を、前記第 2先後関係を表す信号として出力する第 2先後関係 検出回路と、
前記 UPA信号と前記 UPB信号との論理和を表す UP信号、および、前記 DNA信 号と前記 DNB信号との論理和を表す DN信号を、前記位相関係を表す信号として 出力する位相関係検出回路と、
を含むことを特徴とする請求項 1記載のクロックデータ復元装置。
[3] 前記タイミング決定部は、「DNA+UPB」の累積加算値 cntlNSIDEおよび「UPA
+ UPB + DNA + DNB Jの累積力卩算値 cntEDGEの比（cntlNSIDE/cntEDGE )と値 0. 5との差が予め定めた基準値以下になるように、前記クロック信号 CKXA,前 記クロック信号 CKXBおよび前記クロック信号 CKそれぞれのタイミングを決定する、 ことを特徴とする請求項 2記載のクロックデータ復元装置。
[4] 前記クロック出力部は、
前記 UP信号および前記 DN信号に基づいて周期 Tまたは位相を調整した基準クロ ック信号を発生する基準クロック発生回路と、
前記タイミング決定部により決定されたタイミングに従って所要の遅延を前記基準ク ロック信号に付与して、前記クロック信号 CKXA,前記クロック信号 CKXBおよび前 記クロック信号 CKを生成し、これらの信号を出力する遅延付与回路と、 を含むことを特徴とする請求項 3記載のクロックデータ復元装置。
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であつ て、
同一の周期 Tを有するクロック信号 CKXおよびクロック信号 CKを入力するとともに 、前記デジタル信号を入力して、前記デジタル信号にオフセット（—Voff)を付与して 第 1信号を生成し、前記デジタル信号にオフセット（+ Voff)を付与して第 2信号を生 成し、当該周期の第 nの期間 T(n)それぞれにおいて、前記クロック信号 CKXが指示 する時刻 tでの前記第 1信号の値 DXA(n)および前記第 2信号の値 DXB (n)、なら
X
びに、前記クロック信号 CKが指示する時刻 tでの前記デジタル信号の値 D (n)、を
C
サンプリングしホールドして出力するサンブラ部と (ただし、 t <t、nは整数）、
X C
各期間 T(n)において、前記サンブラ部から出力されたデジタル値 DXA (n) ,デジ タル値 DXB (n)およびデジタル値 D (n)を入力して、値 D (n— 2)がハイレベルである 場合に、値 D (n— 1) ,値 DXA (n)および値 D (n)に基づ 、て、前記クロック信号 CK Xにより指示される時刻と前記第 1信号の値の遷移時刻との間の先後関係 (以下「第 1先後関係」という）を検出し、値 D (n— 2)がローレベルである場合に、値 D (n— 1) , 値 DXB (n)および値 D (n)に基づいて、前記クロック信号 CKXにより指示される時刻 と前記第 2信号の値の遷移時刻との間の先後関係 (以下「第 2先後関係」という)を検 出し、前記第 1先後関係および前記第 2先後関係に基づいて、前記クロック信号 CK と前記デジタル信号との間の位相関係を検出する検出部と、
前記検出部により検出された前記第 1先後関係および前記第 2先後関係に基づい て、値 D (n— 2)がノ、ィレベルである場合に前記クロック信号 CKXにより指示される時 刻が前記第 1信号の値の遷移時刻の分布の中心となるとともに、値 D (n— 2)がロー レベルである場合に前記クロック信号 CKXにより指示される時刻が前記第 2信号の 値の遷移時刻の分布の中心となるように、前記サンブラ部におけるオフセット付与量 を決定するオフセット決定部と、
前記検出部により検出された前記位相関係に基づいて、前記クロック信号 CKと前 記デジタル信号との間の位相差力小さくなるように周期 Tまたは位相を調整し、「t -
C
t なる関係を満たす前記クロック信号 CKXおよび前記クロック信号 CKを前 記サンブラ部へ出力するクロック出力部と、
を備えることを特徴とするクロックデータ復元装置。
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であつ て、
同一の周期 Tを有するクロック信号 CKXおよびクロック信号 CKを入力するとともに 、前記デジタル信号を入力して、当該周期の第 nの期間 T(n)それぞれにおいて、前 記クロック信号 CKXが指示する時刻 tでの前記デジタル信号の値を、それぞれ +V
X
offおよび Voffオフセットされた閾値でサンプリングしホールドして DXA (n)および DXB (n)としてそれぞれ出力し、前記クロック信号 CKが指示する時刻 tでの前記デ
C
ジタル信号の値 D (n)をサンプリングしホールドして出力するサンブラ部と (ただし、 t
X
<t、nは整数）、
C
各期間 T(n)において、前記サンブラ部から出力されたデジタル値 DXA (n) ,デジ タル値 DXB (n)およびデジタル値 D (n)を入力して、値 D (n— 2)がハイレベルである 場合に、値 D (n— 1) ,値 DXA (n)および値 D (n)に基づ 、て、前記クロック信号 CK Xにより指示される時刻と第 1信号 (前記デジタル信号にオフセット（一 Voff)を付与し た信号)の値の遷移時刻との間の先後関係 (以下「第 1先後関係」と 、う)を検出し、 値 D (n- 2)がローレベルである場合に、値 D (n- 1) ,値 DXB (n)および値 D (n)に 基づ 、て、前記クロック信号 CKXにより指示される時刻と第 2信号 (前記デジタル信 号にオフセット（+ Voff)を付与した信号)の値の遷移時刻との間の先後関係（以下「 第 2先後関係」という）を検出し、前記第 1先後関係および前記第 2先後関係に基づ V、て、前記クロック信号 CKと前記デジタル信号との間の位相関係を検出する検出部 と、
前記検出部により検出された前記第 1先後関係および前記第 2先後関係に基づい て、値 D (n— 2)がノ、ィレベルである場合に前記クロック信号 CKXにより指示される時 刻が前記第 1信号の値の遷移時刻の分布の中心となるとともに、値 D (n— 2)がロー レベルである場合に前記クロック信号 CKXにより指示される時刻が前記第 2信号の 値の遷移時刻の分布の中心となるように、前記サンブラ部におけるオフセット付与量 を決定するオフセット決定部と、 前記検出部により検出された前記位相関係に基づいて、前記クロック信号 CKと前 記デジタル信号との間の位相差力小さくなるように周期 τまたは位相を調整し、「t -
C
なる関係を満たす前記クロック信号 CKXおよび前記クロック信号 CKを前
Figure imgf000041_0001
記サンブラ部へ出力するクロック出力部と、
を備えることを特徴とするクロックデータ復元装置。
[7] 前記検出部は、
値 D (n-2)がハイレベルである場合に、「D (n— 1)≠ DXA (n) =D (n)」であると きに有意値となる UPA信号、および、「D(n— l)=DXA(n)≠D(n)」であるときに 有意値となる DNA信号を、前記第 1先後関係を表す信号として出力する第 1先後関 係検出回路と、
値 D (n-2)がローレベルである場合に、「D (n— 1)≠ DXB (n) =D (n)」であるとき に有意値となる UPB信号、および、「D(n— l)=DXB(n)≠D(n)」であるときに有 意値となる DNB信号を、前記第 2先後関係を表す信号として出力する第 2先後関係 検出回路と、
前記 UPA信号と前記 UPB信号との論理和を表す UP信号、および、前記 DNA信 号と前記 DNB信号との論理和を表す DN信号を、前記位相関係を表す信号として 出力する位相関係検出回路と、
を含むことを特徴とする請求項 5記載のクロックデータ復元装置。
[8] 前記検出部は、
値 D (n-2)がハイレベルである場合に、「D (n— 1)≠ DXA (n) =D (n)」であると きに有意値となる UPA信号、および、「D(n— l)=DXA(n)≠D(n)」であるときに 有意値となる DNA信号を、前記第 1先後関係を表す信号として出力する第 1先後関 係検出回路と、
値 D (n-2)がローレベルである場合に、「D (n— 1)≠ DXB (n) =D (n)」であるとき に有意値となる UPB信号、および、「D(n— l)=DXB(n)≠D(n)」であるときに有 意値となる DNB信号を、前記第 2先後関係を表す信号として出力する第 2先後関係 検出回路と、
前記 UPA信号と前記 UPB信号との論理和を表す UP信号、および、前記 DNA信 号と前記 DNB信号との論理和を表す DN信号を、前記位相関係を表す信号として 出力する位相関係検出回路と、
を含むことを特徴とする請求項 6記載のクロックデータ復元装置。
[9] 前記オフセット決定部は、「D (n) (DNA+UPB) +〜D (n) (UPA+DNB)」の累積 加算値 cntlNSIDEおよび「UPA + UPB + DNA+DNBJの累積力卩算値 cntEDG Eの比（cntlNSIDEZcntEDGE)と値 0. 5との差が予め定めた基準値以下になる ように、前記サンブラ部におけるオフセット付与量を決定する、ことを特徴とする請求 項 7記載のクロックデータ復元装置。
[10] 前記オフセット決定部は、「D (n) (DNA+UPB) +〜D (n) (UPA+DNB)」の累積 加算値 cntlNSIDEおよび「UPA + UPB + DNA+DNBJの累積力卩算値 cntEDG Eの比（cntlNSIDEZcntEDGE)と値 0. 5との差が予め定めた基準値以下になる ように、前記サンブラ部におけるオフセット付与量を決定する、ことを特徴とする請求 項 8記載のクロックデータ復元装置。
[11] 入力したデジタル信号に基づ 、てクロック信号およびデータを復元する装置であつ て、
同一の周期 Tを有するクロック信号 CKXおよびクロック信号 CKを入力するとともに 、前記デジタル信号を入力して、前記デジタル信号にオフセット（—Voff)を付与して 第 1信号を生成し、前記デジタル信号にオフセット（+ Voff)を付与して第 2信号を生 成し、当該周期の第 nの期間 T(n)それぞれにおいて、前記クロック信号 CKXが指示 する時刻 tでの前記第 1信号の値 DXA(n)および前記第 2信号の値 DXB (n)、なら
X
びに、前記クロック信号 CKが指示する時刻 tでの前記デジタル信号の値 D (n)、を
C
サンプリングしホールドして出力するサンブラ部と (ただし、 t <t 、 nは整数）、
X C
各期間 T(n)において、前記サンブラ部から出力されたデジタル値 DXA (n) ,デジ タル値 DXB (n)およびデジタル値 D (n)を入力して、値 D (n— 2)がハイレベルである ときに「DX (n) = DXA (n)」とし、値 D (n - 2)がローレベルであるときに「DX (n) = D XB (n)」として、値 D (n- 1) ,値 DX(n)および値 D (n)に基づ 、て、前記クロック信 号 CKと前記デジタル信号との間の位相関係を検出する検出部と、
値 DX(n) ,値 D (n— 2) ,値 D (n— 1)および値 D (n)に基づいて、値 D (n— 2)がハ ィレベルである場合に前記クロック信号 CKXにより指示される時刻が前記第 1信号の 値の遷移時刻の分布の中心となるとともに、値 D (n— 2)がローレベルである場合に 前記クロック信号 CKXにより指示される時刻が前記第 2信号の値の遷移時刻の分布 の中心となるように、前記サンブラ部におけるオフセット付与量を決定するオフセット 決定部と、
前記検出部により検出された前記位相関係に基づいて、前記クロック信号 CKと前 記デジタル信号との間の位相差力小さくなるように周期 Tまたは位相を調整し、「t -
C
なる関係を満たす前記クロック信号 CKXおよび前記クロック信号 CKを前
Figure imgf000043_0001
記サンブラ部へ出力するクロック出力部と、
を備えることを特徴とするクロックデータ復元装置。
入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であつ て、
同一の周期 Tを有するクロック信号 CKXおよびクロック信号 CKを入力するとともに 、前記デジタル信号を入力して、当該周期の第 nの期間 T(n)それぞれにおいて、前 記クロック信号 CKXが指示する時刻 tでの前記デジタル信号の値を、それぞれ +V
X
offおよび Voffオフセットされた閾値でサンプリングしホールドして DXA (n)および DXB (n)としてそれぞれ出力し、前記クロック信号 CKが指示する時刻 tでの前記デ
C
ジタル信号の値 D (n)をサンプリングしホールドして出力するサンブラ部と (ただし、 t
X
<t、nは整数）、
C
各期間 T(n)において、前記サンブラ部から出力されたデジタル値 DXA (n) ,デジ タル値 DXB (n)およびデジタル値 D (n)を入力して、値 D (n— 2)がハイレベルである ときに「DX (n) = DXA (n)」とし、値 D (n - 2)がローレベルであるときに「DX (n) = D XB (n)」として、値 D (n- 1) ,値 DX(n)および値 D (n)に基づ 、て、前記クロック信 号 CKと前記デジタル信号との間の位相関係を検出する検出部と、
値 DX(n) ,値 D (n— 2) ,値 D (n— 1)および値 D (n)に基づいて、値 D (n— 2)がハ ィレベルである場合に前記クロック信号 CKXにより指示される時刻が前記第 1信号（ 前記デジタル信号にオフセット（—Voff)を付与した信号）の値の遷移時刻の分布の 中心となるとともに、値 D (n—2)がローレベルである場合に前記クロック信号 CKXに より指示される時刻が前記第 2信号 (前記デジタル信号にオフセット（ + Voff)を付与 した信号)の値の遷移時刻の分布の中心となるように、前記サンブラ部におけるオフ セット付与量を決定するオフセット決定部と、
前記検出部により検出された前記位相関係に基づいて、前記クロック信号 CKと前 記デジタル信号との間の位相差力小さくなるように周期 Tまたは位相を調整し、「t -
C
なる関係を満たす前記クロック信号 CKXおよび前記クロック信号 CKを前
Figure imgf000044_0001
記サンブラ部へ出力するクロック出力部と、
を備えることを特徴とするクロックデータ復元装置。
[13] 前記検出部は、
値 D (n 2)がハイレベルであるときに値 DXA (n)を値 DX (n)として出力し、値 D ( n-2)がローレベルであるときに値 DXB(n)を値 DX(n)として出力する選択回路と、
「D(n— 1)≠DX(n) =D(n)」であるときに有意値となる UP信号、および、「D(n— 1) =DX(n)≠D(n)」であるときに有意値となる DN信号を、前記位相関係を表す信 号として出力する位相関係検出回路と、
を含むことを特徴とする請求項 11に記載のクロックデータ復元装置。
[14] 前記検出部は、
値 D (n 2)がハイレベルであるときに値 DXA (n)を値 DX (n)として出力し、値 D ( n-2)がローレベルであるときに値 DXB(n)を値 DX(n)として出力する選択回路と、
「D(n— 1)≠DX(n) =D(n)」であるときに有意値となる UP信号、および、「D(n— 1) =DX(n)≠D(n)」であるときに有意値となる DN信号を、前記位相関係を表す信 号として出力する位相関係検出回路と、
を含むことを特徴とする請求項 12に記載のクロックデータ復元装置。
[15] 前記オフセット決定部は、「{D(n)'D(n— l)}*{D(n— 2)'DX(n)}」の累積加算 値 cntlNSIDEおよび「D (WD (n— 1)」の累積力卩算値 cntEDGEの比（cntlNSID EZcntEDGE)と値 0. 5との差が予め定めた基準値以下になるように、前記サンプ ラ部におけるオフセット付与量を決定する、ことを特徴とする請求項 5に記載のクロッ クデータ復元装置。
[16] 前記オフセット決定部は、 「{D(n)'D(n— l)}*{D(n— 2)'DX(n)}」の累積加算 値 cntlNSIDEおよび「D (WD (n— 1)」の累積力卩算値 cntEDGEの比（cntlNSID EZcntEDGE)と値 0. 5との差が予め定めた基準値以下になるように、前記サンプ ラ部におけるオフセット付与量を決定する、ことを特徴とする請求項 6に記載のクロッ クデータ復元装置。
[17] 前記オフセット決定部は、「{D (n) 'D (n— l) } * {D (n— 2) 'DX(n) }」の累積加算 値 cntlNSIDEおよび「D (WD (n— 1)」の累積力卩算値 cntEDGEの比（cntlNSID EZcntEDGE)と値 0. 5との差が予め定めた基準値以下になるように、前記サンプ ラ部におけるオフセット付与量を決定する、ことを特徴とする請求項 11に記載のクロ ックデータ復元装置。
[18] 前記オフセット決定部は、「{D (n) 'D (n— l) } * {D (n— 2) 'DX(n) }」の累積加算 値 cntlNSIDEおよび「D (WD (n— 1)」の累積力卩算値 cntEDGEの比（cntlNSID EZcntEDGE)と値 0. 5との差が予め定めた基準値以下になるように、前記サンプ ラ部におけるオフセット付与量を決定する、ことを特徴とする請求項 12に記載のクロ ックデータ復元装置。
[19] 前記クロック出力部は、前記 UP信号および前記 DN信号に基づいて周期 Tまたは位 相を調整して、前記クロック信号 CKXおよび前記クロック信号 CKを出力する、ことを 特徴とする請求項 7に記載のクロックデータ復元装置。
[20] 前記クロック出力部は、前記 UP信号および前記 DN信号に基づいて周期 Tまたは位 相を調整して、前記クロック信号 CKXおよび前記クロック信号 CKを出力する、ことを 特徴とする請求項 13に記載のクロックデータ復元装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008044406A1 (fr) * 2006-10-12 2008-04-17 Thine Electronics, Inc. Dispositif de restauration de données d'horloge
US8331513B2 (en) 2007-11-06 2012-12-11 Thine Electronics, Inc. Clock data restoration device
JP2018525898A (ja) * 2015-07-09 2018-09-06 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ クロック回復回路
CN113886315B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种时钟数据恢复系统、芯片及时钟数据恢复方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050371B2 (en) * 2007-04-27 2011-11-01 Freescale Semiconductor, Inc. Method and system for compensating for the effect of phase drift in a data sampling clock
CN101738548B (zh) * 2008-11-27 2012-06-13 英业达股份有限公司 时脉检测电路与时脉供应装置
JP5161196B2 (ja) * 2009-12-04 2013-03-13 株式会社日立製作所 クロック異常検知システム
JP5433432B2 (ja) * 2010-01-18 2014-03-05 株式会社日立製作所 位相周波数比較器およびシリアル伝送装置
JP5936926B2 (ja) * 2012-06-07 2016-06-22 ルネサスエレクトロニクス株式会社 受信回路及びクロックリカバリ回路並びに通信システム
JP5978990B2 (ja) * 2012-12-27 2016-08-24 富士通株式会社 電子装置
JP6264056B2 (ja) * 2014-01-22 2018-01-24 富士通株式会社 クロックデータリカバリー回路及びその方法
JP6421515B2 (ja) * 2014-09-25 2018-11-14 富士通株式会社 信号再生回路および信号再生方法
US9853647B2 (en) * 2015-01-28 2017-12-26 Mediatek Inc. Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
CN109787925A (zh) * 2019-03-08 2019-05-21 北京集创北方科技股份有限公司 检测电路、时钟数据恢复电路和信号检测方法
KR20230077952A (ko) * 2021-11-26 2023-06-02 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221800A (ja) 1994-02-02 1995-08-18 Nec Corp データ識別再生回路
WO2002019528A2 (en) 2000-08-30 2002-03-07 Silicon Image, Inc. Data recovery using data eye tracking
US20040051571A1 (en) 2001-02-14 2004-03-18 Junichi Okamura Semiconductor intergrated circuit
JP2004254324A (ja) * 2003-02-20 2004-09-09 Samsung Electronics Co Ltd データ復元装置及びその復元方法
US20060034395A1 (en) 2004-07-08 2006-02-16 Rambus, Inc. Dual loop clock recovery circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366607B1 (en) * 1998-05-14 2002-04-02 Interdigital Technology Corporation Processing for improved performance and reduced pilot
JP2000090589A (ja) * 1998-09-11 2000-03-31 Matsushita Electric Ind Co Ltd クロックリカバリー装置
CN1235377C (zh) * 2002-06-06 2006-01-04 华为技术有限公司 数字载波恢复装置
TWI226774B (en) * 2003-10-15 2005-01-11 Via Tech Inc Clock and data recovery circuit
EP1608063A3 (en) * 2004-06-17 2006-09-13 STMicroelectronics S.r.l. Phase shifting coupling technique for multi-phase LC tank based ring oscillators
US7529329B2 (en) * 2004-08-10 2009-05-05 Applied Micro Circuits Corporation Circuit for adaptive sampling edge position control and a method therefor
US20060062341A1 (en) * 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221800A (ja) 1994-02-02 1995-08-18 Nec Corp データ識別再生回路
WO2002019528A2 (en) 2000-08-30 2002-03-07 Silicon Image, Inc. Data recovery using data eye tracking
JP2004507963A (ja) 2000-08-30 2004-03-11 シリコン　イメージ　インク データ・アイ・トラッキングを用いたデータ復元
US20040051571A1 (en) 2001-02-14 2004-03-18 Junichi Okamura Semiconductor intergrated circuit
JP2004254324A (ja) * 2003-02-20 2004-09-09 Samsung Electronics Co Ltd データ復元装置及びその復元方法
US20060034395A1 (en) 2004-07-08 2006-02-16 Rambus, Inc. Dual loop clock recovery circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008044406A1 (fr) * 2006-10-12 2008-04-17 Thine Electronics, Inc. Dispositif de restauration de données d'horloge
US7965802B2 (en) 2006-10-12 2011-06-21 Thine Electronics, Inc. Clock data restoring device
US8331513B2 (en) 2007-11-06 2012-12-11 Thine Electronics, Inc. Clock data restoration device
CN101652955B (zh) * 2007-11-06 2013-07-03 哉英电子股份有限公司 时钟数据恢复装置
JP2018525898A (ja) * 2015-07-09 2018-09-06 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ クロック回復回路
CN113886315B (zh) * 2021-09-23 2024-05-03 珠海一微半导体股份有限公司 一种时钟数据恢复系统、芯片及时钟数据恢复方法

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