JP5208211B2

JP5208211B2 - 試験装置、及び試験方法

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Publication number: JP5208211B2
Application number: JP2010519653A
Authority: JP
Inventors: 賢仁田村
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2008-07-09
Filing date: 2009-07-09
Publication date: 2013-06-12
Anticipated expiration: 2029-07-09
Also published as: JPWO2010004755A1; WO2010004755A1; CN102077104A; US20110156729A1

Description

本発明は、試験装置、及び試験方法に関する。本発明は、特に、回路規模を小さくする試験装置、試験方法に関する。なお、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００８−１７９１６６出願日２００８年７月９日

下記特許文献１は、試験装置において、ＰＬＬ（Phase-locked loop）を用いてクロックリカバリーを行うことにより、再生クロックを被試験デバイスの出力データのタイミング変動に追従させることを目的として、再生クロックと出力データとを同期させる。
公開特許公報特開２００５−２８５１６０号公報

本出願の発明者は、ＰＬＬの替わりにＩＱ変調器を用いることにより、再生クロックと出力データとを同期させる試験装置を発明した。ＩＱ変調器を用いることによりループレイテンシを小さくすることができ、タイミングコンパレータにおけるタイムマージンを大きくすることができる等の種々の効果が得られる。しかしながら、ＩＱ変調器を用いる場合は、再生クロックと出力データとの位相の比較結果に基づいてＩＱ変調器のＩ側、Ｑ側に入力させる振幅制御信号を発生させるための回路の回路規模が大きくなってしまうという問題がある。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部とを備え、前記再生クロック生成回路は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較し、位相差信号を出力する位相比較器と、前記位相差信号に基づき出力値がアップまたはダウンするバイナリカウンタと、前記バイナリカウンタの前記出力値に基づき制御信号を生成する制御信号生成部と、前記制御信号に基づき前記基準クロックの位相を移相する位相シフタとを有する。

前記位相シフタは、Ｉ入力およびＱ入力を有するＩＱ変調器であってもよく、前記制御信号生成部は、前記Ｉ入力に振幅制御信号を与えるＩ側制御信号選択回路と、前記Ｑ入力に振幅制御信号を与えるＱ側制御信号選択回路とを有してもよく、前記バイナリカウンタの出力値の上位ビットが示すステートに従って前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路の何れかが選択され、選択された一方の前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路から前記バイナリカウンタの出力値の下位ビットに基づく振幅制御信号が出力され、選択されなかった他方の前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路から固定値が出力されてもよい。

前記Ｉ側制御信号選択回路および前記Ｑ側制御信号選択回路は、前記バイナリカウンタの上位ビットで複数の入力のいずれかを選択して出力するマルチプレクサであってもよく、前記マルチプレクサは、前記バイナリカウンタの下位ビット、前記下位ビットの反転ビット、最大値を示すビットおよび最小値を示すビットを含むビット列が入力されてもよい。前記位相シフタは、前記ＩＱ変調器の出力に含まれる高周波を除去するローパスフィルタをさらに含んでもよい。前記位相シフタは、前記ＩＱ変調器からの出力を分周する分周器をさらに含んでもよい。前記再生クロック生成回路からの前記再生クロックを分周する分周器をさらに備えてよく、前記データ取得部には、前記分周器により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得してもよい。

上記課題を解決するために、本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック段階と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成段階と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得段階と、前記データ取得段階で取得した前記出力値を予め定められた期待値と比較する比較段階と、前記比較段階の比較結果に基づき前記被試験デバイスの良否を判定する判定段階とを備え、前記再生クロック生成段階は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較し、位相差信号を出力する位相比較段階と、前記位相差信号に基づきバイナリカウンタの出力値をアップまたはダウンさせる段階と、前記バイナリカウンタの前記出力値に基づき制御信号を生成する制御信号生成段階と、前記制御信号に基づき前記基準クロックの位相を移相する位相シフト段階とを有する。

前記位相シフト段階は、Ｉ入力およびＱ入力を有するＩＱ変調段階であり、前記制御信号生成段階は、前記Ｉ入力に振幅制御信号を与えるＩ側制御信号選択段階と、前記Ｑ入力に振幅制御信号を与えるＱ側制御信号選択段階とを有し、前記バイナリカウンタの出力値の上位ビットが示すステートに従って前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階の何れかが選択され、選択された一方の前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階において前記バイナリカウンタの出力値の下位ビットに基づく振幅制御信号が出力され、選択されなかった他方の前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階において固定値が出力されてもよい。

前記Ｉ側制御信号選択段階および前記Ｑ側制御信号選択段階は、前記バイナリカウンタの上位ビットで、複数の入力のいずれかを選択して出力するマルチプレクシング段階であり、前記マルチプレクシング段階では、前記バイナリカウンタの下位ビット、前記下位ビットの反転ビット、最大値を示すビットおよび最小値を示すビットを含むビット列が入力されてもよい。前記位相シフト段階は、前記ＩＱ変調段階の出力に含まれる高周波を除去するローパスフィルタリング段階をさらに含んでもよい。前記位相シフト段階は、前記ＩＱ変調段階の出力を分周する分周段階をさらに含んでもよい。前記再生クロック生成段階からの前記再生クロックを分周する分周段階をさらに備え、前記データ取得段階では、前記分周段階により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得してもよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施の形態にかかる試験装置１００の構成の一例を示す。Ｉ側制御信号選択回路１２１及びＱ側制御信号選択回路１２２の真理値表を示す。互いに直交するＩ信号とＱ信号が描く軌跡の一例を示す。互いに直交するＩ信号及びＱ信号の振幅が描く軌跡と出力値との関係の一例を示す。４入力マルチプレクサ１４１、１４３からそれぞれ出力されるビット値と、出力されたビット値に基づいてＤ／Ａ変換器１４２、１４４によって変換されるアナログ値との関係の一例を示す。直交するＩ信号とＱ信号が描く軌跡上において、４入力マルチプレクサから出力されるビット値に対応する振幅の様子を示す。バイナリカウンタ１１２の出力値の上位２ビットとステートの関係を示す。バイナリカウンタ１１２から出力される出力値に応じた、ステート、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３から出力される値の関係の一例を示す。分周器を位相シフタ１１４の中に設けたときの試験装置１００のブロック図を示す。

１００試験装置
１０１基準クロック源
１０２レベルコンパレータ
１０３再生クロック生成回路
１０４データ取得部
１０５比較器
１０６判定部
１１１位相比較器
１１２バイナリカウンタ
１１３制御信号生成部
１１４位相シフタ
１２１Ｉ側制御信号選択回路
１２２Ｑ側制御信号選択回路
１３１ＩＱ変調器
１３２ローパスフィルタ
１３３分周器
１４１４入力マルチプレクサ
１４２Ｄ／Ａ変換器
１４３４入力マルチプレクサ
１４４Ｄ／Ａ変換器
１５０ＤＵＴ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施の形態にかかる試験装置１００の構成の一例を示す。試験装置１００は、基準クロック源１０１、レベルコンパレータ１０２、再生クロック生成回路１０３、データ取得部１０４、比較器１０５、判定部１０６を備える。

基準クロック源１０１は、交流の信号を発生する。基準クロック源１０１が発生する交流の信号を基準クロックと呼ぶ。この基準クロックの周波数を基準周波数とする。基準クロック源１０１は、発生した基準クロックを後述する再生クロック生成回路１０３のＩＱ変調器１３１に出力する。

また、基準クロック源１０１が発生する基準クロックは、被試験デバイス、つまり、ＤＵＴ１５０の動作の制御に使用される。即ち、基準クロック源１０１は、ＤＵＴ１５０の動作を制御する基準クロックを発生する。ＤＵＴ１５０は、基準クロック源１０１が発生した基準クロックに基づいて動作して出力データを出力する。

レベルコンパレータ１０２は、ＤＵＴ１５０から出力される出力データと予め定められた比較電圧とを比較して、２値の出力データを生成する。レベルコンパレータ１０２は、生成した出力データを、後述する再生クロック生成回路１０３、及びデータ取得部１０４に出力する。

再生クロック生成回路１０３は、基準クロック源１０１が発生した基準クロックに基づいて、基準クロックの基準周波数に略等しく、且つ、出力データの位相と略等しい位相の再生クロックを生成する。再生クロック生成回路１０３は、生成した再生クロックをデータ取得部１０４に出力する。

データ取得部１０４は、送られてきた再生クロックに基づくストローブ信号が指示するタイミングで、ＤＵＴ１５０の出力データの出力値を取得する。データ取得部１０４は、取得した出力値を比較器１０５に出力する。データ取得部１０４は、タイミングコンパレータであってもよい。

この再生クロックに基づくストローブ信号とは、再生クロックの位相を遅延させた信号であってもよい。また、再生クロックそのものであってもよい。再生クロックの位相を遅延させた信号をストローブ信号とする場合は、データ取得部１０４に遅延回路を設け、この遅延回路が再生クロックからストローブ信号を生成するようにしてもよい。または、データ取得部１０４と再生クロック生成回路１０３の間に遅延回路を設け、この遅延回路が再生クロック生成回路１０３によって出力された再生クロックからストローブ信号を生成してデータ取得部１０４に出力するようにしてもよい。

比較器１０５は、データ取得部１０４から送られてきた出力値と予め定められた期待値とを比較してフェイルデータ又はパスデータを判定部１０６に出力する。判定部１０６は、比較器１０５の比較結果に基づいてＤＵＴ１５０の良否を判定する。比較器１０５は、期待値を外部から取得して、取得した期待値と出力値とを比較してもよい。

次に、再生クロック生成回路１０３について説明する。再生クロック生成回路１０３は、位相比較器１１１、バイナリカウンタ１１２、制御信号生成部１１３、位相シフタ１１４を備える。この再生クロック生成回路１０３の位相シフタ１１４から出力される信号を再生クロックと呼ぶ。また、位相シフタ１１４は、Ｉ入力及びＱ入力を有するＩＱ変調器１３１と、ローパスフィルタ１３２を備える。

位相比較器１１１には、レベルコンパレータ１０２から出力される出力データと、位相シフタ１１４から出力される再生クロックとが入力される。位相比較器１１１は、入力された出力データと再生クロックの位相を比較して位相差信号を生成する。そして、位相比較器１１１は、生成した位相差信号をバイナリカウンタ１１２に出力する。

バイナリカウンタ１１２は、位相比較器１１１から出力された位相差信号に基づいて、出力値であるカウンタ値をアップまたはダウンさせる。バイナリカウンタ１１２は４ビットバイナリカウンタとする。バイナリカウンタ１１２は、４ビットの出力値を制御信号生成部１１３に出力する。バイナリカウンタ１１２により、００００、０００１、００１０、００１１、０１００、０１０１、０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、１１１０、１１１１の値のうち何れかの値が出力値として出力される。

制御信号生成部１１３は、バイナリカウンタ１１２から出力される出力値に基づいて、制御信号を生成する。生成される制御信号は、出力データと再生クロックとが同期するような制御信号となる。そして、制御信号生成部１１３は、生成した制御信号を位相シフタ１１４のＩＱ変調器１３１に与える。制御信号生成部１１３は、制御信号として、Ｉ入力の振幅制御信号、Ｑ入力の振幅制御信号を生成する。そして、制御信号生成部１１３は、生成したＩ入力の振幅制御信号、Ｑ入力の振幅制御信号をＩＱ変調器１３１のＩ入力、Ｑ入力にそれぞれ与える。

ＩＱ変調器１３１には、基準クロック源１０１から出力された基準クロックと制御信号生成部１１３から出力された制御信号が入力される。ＩＱ変調器１３１は、制御信号生成部１１３から出力された制御信号に基づいて、基準クロックを所定の角度だけ移相させた信号を生成する。そして、ＩＱ変調器１３１は、生成した信号をローパスフィルタ１３２に出力する。

具体的には、ＩＱ変調器は、図示しないが、移相器、第１乗算器、第２乗算器、加算器を備える。そして、移相器は基準クロックを９０°移相させる。第１乗算器はＩ入力を有する。第２乗算器はＱ入力を有する。

そして、第１乗算器は基準クロックとＩ入力に与えられた振幅制御信号とを乗算して出力する。第２乗算器は９０°移相された基準クロックとＱ入力に与えられた振幅制御信号とを乗算して出力する。加算器は、第１乗算器から出力された信号と、第２乗算器から出力された信号とを加算させる。加算器から出力される信号は、基準クロックと所定の角度だけ移相した信号となる。このように、Ｉ入力に与える振幅制御信号と、Ｑ入力に与える振幅制御信号によって、移相する角度を変えることができる。このＩＱ変調器１３１が出力する信号の移相を出力位相と呼ぶ。

ローパスフィルタ１３２は、ＩＱ変調器１３１から出力された信号の高周波を除去して出力する。ローパスフィルタ１３２は、カットオフ周波数が数ＧＨｚ以上のローパスフィルタであってもよい。このローパスフィルタ１３２から出力される信号が再生クロックとして、データ取得部１０４、位相比較器１１１に入力される。

このように、位相比較器１１１は、ＤＵＴ１５０の出力データと再生クロックとの位相とを比較して位相差信号をバイナリカウンタ１１２に出力する。バイナリカウンタ１１２は、位相差信号に基づいて、出力値をアップまたはダウンさせて、制御信号生成部１１３に出力する。制御信号生成部１１３は、出力値に基づいて出力データの位相と再生クロックの位相とが同期するように、制御信号を生成する。これにより、位相シフタ１１４は、出力データの位相と同期した再生クロックを生成することができる。

次に、制御信号生成部１１３について詳しく説明する。制御信号生成部１１３は、Ｉ側制御信号選択回路１２１、Ｑ側制御信号選択回路１２２を備える。Ｉ側制御信号選択回路１２１及びＱ側制御信号選択回路１２２には、バイナリカウンタ１１２から出力された出力値がそれぞれ入力される。そして、Ｉ側制御信号選択回路１２１は、入力された出力値に応じてＩＱ変調器１３１のＩ入力に与える振幅制御信号を生成する。Ｑ側制御信号選択回路１２２は、入力された出力値に応じてＩＱ変調器１３１のＱ入力に与える振幅制御信号を生成する。

このとき、バイナリカウンタ１１２から出力された出力値の上位２ビットが示すステートに従って、Ｉ側制御信号選択回路１２１又はＱ側制御信号選択回路１２２の何れかが選択される。選択されたＩ側制御信号選択回路１２１またはＱ側制御信号選択回路１２２から、バイナリカウンタ１１２から出力された出力値の下位２ビットに基づく振幅制御信号がＩＱ変調器１３１に出力される。一方、選択されなかったＱ側制御信号選択回路１２２またはＩ側制御信号選択回路１２１から固定値がＩＱ変調器１３１に出力される。

つまり、Ｉ側制御信号選択回路１２１が下位２ビットに基づく振幅制御信号を出力するときは、Ｑ側制御信号選択回路１２２は固定値を出力する。一方、Ｑ側制御信号選択回路１２２が下位２ビットに基づく振幅制御信号を出力するときは、Ｉ側制御信号選択回路１２１は固定値を出力する。

図２は、Ｉ側制御信号選択回路１２１及びＱ側制御信号選択回路１２２の真理値表を示す。ステートがＡのときは、Ｉ側制御信号選択回路１２１から出力される振幅制御信号は固定値である＋側のリミット値となり、Ｑ側制御信号選択回路１２２から出力される振幅制御信号は、バイナリカウンタ１１２の出力値の下位２ビットで決まる振幅制御信号となる。

つまり、ステートＡのときは、Ｑ側制御信号選択回路１２２が選択され、Ｑ側制御信号選択回路１２２は、バイナリカウンタ１１２の出力値の下位２ビットに基づく振幅制御信号を出力する。一方、選択されなかったＩ側制御信号選択回路１２１は固定値を出力する。

また、ステートがＢのときは、Ｉ側制御信号選択回路１２１から出力される振幅制御信号は、バイナリカウンタ１１２の出力値の下位２ビットで決まる振幅を反転する振幅制御信号となり、Ｑ側制御信号選択回路１２２から出力される振幅制御信号は固定値である＋側のリミット値となる。

つまり、ステートＢのときは、Ｉ側制御信号選択回路１２１が選択され、Ｉ側制御信号選択回路１２１は、バイナリカウンタ１１２の出力値の下位２ビットに基づく振幅制御信号を出力する。一方、選択されなかったＱ側制御信号選択回路１２２は固定値を出力する。

また、ステートがＣのときは、Ｉ側制御信号選択回路１２１から出力される振幅制御信号は固定値である−側のリミット値となり、Ｑ側制御信号選択回路１２２から出力される振幅制御信号は、バイナリカウンタ１１２の出力値の下位２ビットで決まる振幅を反転する振幅制御信号となる。

つまり、ステートＣのときは、Ｑ側制御信号選択回路１２２が選択され、Ｑ側制御信号選択回路１２２は、バイナリカウンタ１１２の出力値の下位２ビットに基づく振幅制御信号を出力する。一方、選択されなかったＩ側制御信号選択回路１２１は固定値を出力する。

また、ステートがＤのときは、Ｉ側制御信号選択回路１２１から出力される振幅制御信号は、バイナリカウンタ１１２の出力値の下位２ビットで決まる振幅制御信号となり、Ｑ側制御信号選択回路１２２から出力される振幅制御信号は固定値である−側のリミット値となる。

つまり、ステートＤのときは、Ｉ側制御信号選択回路１２１が選択され、Ｉ側制御信号選択回路１２１は、バイナリカウンタ１１２の出力値の下位２ビットに基づく振幅制御信号を出力する。一方、選択されなかったＱ側制御信号選択回路１２２は固定値を出力する。

このように、Ｉ側制御信号選択回路１２１、Ｑ側制御信号選択回路１２２から出力される振幅制御信号はバイナリカウンタ１１２の出力値の上位２ビットに応じて、下位２ビットで決まる振幅制御信号、または、固定値の振幅制御信号を出力する。

図３は、互いに直交するＩ側制御信号選択回路１２１から出力される振幅制御信号（以下、Ｉ信号という）と、Ｑ側制御信号選択回路１２２から出力される振幅制御信号（以下、Ｑ信号という）が描く軌跡の一例を示す。図４は、互いに直交するＩ信号及びＱ信号の振幅が描く軌跡と出力値との関係の一例を示す。図４では縦軸にＩ信号及びＱ信号の両信号の振幅をとり、横軸はバイナリカウンタ１１２の出力値をとる。また、図４ではＩ信号を太い実線で、Ｑ信号を太い破線で示す。

Ｉ信号とＱ信号とが直交する理由は、Ｉ信号はＩＱ変調器１３１の第１乗算器によって基準クロックと乗算されるのに対して、Ｑ信号はＩＱ変調器の第２乗算器によって９０°移相された基準クロックと乗算されることによる。

図２の真理値表に示すように、ステートＡの状態にある場合は、Ｉ信号の振幅は＋側のリミット値の振幅となり、Ｑ信号の振幅は−側のリミット値から＋側のリミット値まで変動するような振幅となる。このとき、Ｑ信号の振幅は下位２ビットよって決まる。図４を見ると、出力値に応じてＱ信号の振幅が−側のリミット値から＋側のリミット値に向かって大きくなっているのがわかる。

図２の真理値表に示すように、ステートＢの状態にある場合は、Ｉ信号の振幅は＋側のリミット値から−側のリミット値まで変動するような振幅となり、Ｑ信号の振幅は＋側のリミット値となるような振幅となる。このとき、Ｉ信号の振幅は下位２ビットで決まる振幅を０に対して対称に反転させた振幅となる。

図４を見ると、反転前のＩ信号は、出力値に応じて−側のリミット値から＋側のリミット値に向かって大きくなる。しかし、その振幅を０に対して対称に反転させているので、実際のＩ信号の振幅は出力値に応じて＋側のリミット値から−側のリミット値に向かって小さくなっているのがわかる。なお、反転前のＩ信号を細い実線で示す。

また、図２の真理値表に示すように、ステートＣの状態にある場合は、Ｉ信号の振幅は−側のリミット値となるような振幅となり、Ｑ信号の振幅は＋側のリミット値から−側のリミット値まで変動するような振幅となる。このとき、Ｑ信号の振幅は下位２ビットで決まる振幅を０に対して対称に反転させた振幅となる。

図４を見ると、反転前のＱ信号は、出力値に応じてＱ信号の振幅が−側のリミット値から＋側のリミット値に向かって大きくなる。しかし、その振幅を０に対して対称に反転させているので、実際のＱ信号の振幅は出力値に応じて＋側のリミット値から−側のリミットに向かって小さくなっているのがわかる。なお、反転前のＱ信号を細い破線で示す。

また、図２の真理値表に示すように、ステートＤの状態にある場合は、Ｉ信号は＋側のリミット値から−側のリミット値まで変動するような振幅となり、Ｑ信号は−側のリミット値の振幅となる。このとき、Ｉ信号の振幅は下位２ビットによって決まる。図４を見ると、出力値に応じてＩ信号の振幅が−側のリミット値から＋側のリミット値に向かって大きくなっているのがわかる。

このＩ信号とＱ信号で決まる角度がＩＱ変調器１３１で移相させる角度となる。この角度を出力位相という。

次に、Ｉ側制御信号選択回路１２１及びＱ側制御信号選択回路１２２について更に詳しく説明する。Ｉ側制御信号選択回路１２１は、４つの入力を受け付ける４入力マルチプレクサ１４１と、Ｄ／Ａ変換器１４２とを備える。また、Ｑ側制御信号選択回路１２２は、４つの入力を受け付ける４入力マルチプレクサ１４３と、Ｄ／Ａ変換器１４４とを備える。

４入力マルチプレクサ１４１、４入力マルチプレクサ１４３には、バイナリカウンタ１１２の出力値の下位２ビット、及び、下位２ビットを反転させた反転ビット、最小値を示すビット値、最大値を示すビット値がそれぞれ入力される。この最小値を示すビット値を００、最大値を示すビット値を１１とする。そして、４入力マルチプレクサ１４１、１４３は、バイナリカウンタ１１２の出力値の上位２ビットが示すステートに応じて、入力された４つの値のうちいずれか１つの値を選択して出力する。

Ｄ／Ａ変換器１４２、Ｄ／Ａ変換器１４４は、４入力マルチプレクサ１４１、１４３からそれぞれ出力された値に応じた振幅制御信号に変換する。Ｄ／Ａ変換器１４２は変換した振幅制御信号をＩＱ変調器のＩ入力に与える。Ｄ／Ａ変換器１４４は変換した振幅制御信号をＩＱ変調器のＱ入力に与える。

図５は、４入力マルチプレクサ１４１、１４３からそれぞれ出力されるビット値と、出力されたビット値に基づいてＤ／Ａ変換器１４２、１４４によって変換されるアナログ値との関係の一例を示す。このＤ／Ａ変換器によって変換されたアナログ値が振幅制御信号となる。

図５を見ると、４入力マルチプレクサ１４１、１４３から出力されるビット値が００の場合は、Ｄ／Ａ変換器１４２、１４４によって−側のリミット値に変換される。また、４入力マルチプレクサ１４１、１４３から出力されるビット値が０１の場合は、Ｄ／Ａ変換器１４２、１４４によって−側の所定値に変換される。また、４入力マルチプレクサ１４１、１４３から出力されるビット値が１０の場合は、Ｄ／Ａ変換器１４２、１４４によって＋側の所定値に変換される。また、４入力マルチプレクサ１４１、１４３から出力されるビット値が１１の場合は、Ｄ／Ａ変換器１４２、１４４によって＋側のリミット値に変換される。

図６は、図３に示す互いに直交するＩ信号とＱ信号が描く軌跡上において、４入力マルチプレクサから出力されるビット値に対応する振幅の様子を示す。図６を見るとわかるように、４入力マルチプレクサ１４１、１４３から出力されるビット値００に対応する振幅は−側のリミット値となる。また、４入力マルチプレクサ１４１、１４３から出力されるビット値０１に対応する振幅は−側の所定値となる。また、４入力マルチプレクサ１４１、１４３から出力されるビット値１０に対応する振幅は＋側の所定値となる。また、４入力マルチプレクサ１４１、１４３から出力されるビット値１１に対応する振幅は＋側のリミット値となる。このように、４入力マルチプレクサ１４１、１４３から出力させるビット値に応じて振幅が変わることになる。

図７は、バイナリカウンタ１１２の出力値の上位２ビットとステートの関係を示す。上位２ビットの値が００の場合は４入力マルチプレクサ１４１、１４３がステートＡとなる。また、上位２ビットの値が０１の場合は４入力マルチプレクサ１４１、１４３がステートＢとなる。また、上位２ビットの値が１０の場合は４入力マルチプレクサ１４１、１４３がステートＣとなる。また、上位２ビットの値が１１の場合は４入力マルチプレクサ１４１、１４３がステートＤとなる。このステートに応じて４入力マルチプレクサ１４１、１４３は入力された４つの値のうち、何れかの値を選択して出力する。

図８は、バイナリカウンタ１１２から出力される出力値に応じた、ステート、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３から出力される値の関係の一例を示す。

バイナリカウンタ１１２の出力値が、００００，０００１，００１０，００１１、の場合は、出力値の上位２ビットは００となるので、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３はステートＡの状態となる。ステートＡの場合は、４入力マルチプレクサ１４１は、入力された４つの値のうち、最大値を示すビット値、つまり、１１を選択して出力する。一方、４入力マルチプレクサ１４３は、入力された４つの値のうち、出力値の下位２ビットを選択して出力する。

バイナリカウンタ１１２の出力値が、０１００，０１０１，０１１０，０１１１、の場合は、出力値の上位２ビットは０１となるので、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３はステートＢの状態となる。ステートＢの場合は、４入力マルチプレクサ１４１は、入力された４つの値のうち、出力値の下位２ビットを反転させた反転ビットを選択して出力する。一方、４入力マルチプレクサ１４３は、入力された４つの値のうち、最大値を示すビット値、つまり、１１を選択して出力する。

バイナリカウンタ１１２の出力値が、１０００，１００１，１０１０，１０１１、の場合は、出力値の上位２ビットは１０となるので、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３はステートＣの状態となる。ステートＣの場合は、４入力マルチプレクサ１４１は、入力された４つの値のうち、最小値を示すビット値、つまり、００を選択して出力する。一方、４入力マルチプレクサ１４３は、入力された４つの値のうち、出力値の下位２ビットを反転させた反転ビットを選択して出力する。

バイナリカウンタ１１２の出力値が、１１００，１１０１，１１１０，１１１１、の場合は、出力値の上位２ビットは１１となるので、４入力マルチプレクサ１４１及び４入力マルチプレクサ１４３はステートＤの状態となる。ステートＤの場合は、４入力マルチプレクサ１４１は、入力された４つの値のうち、出力値の下位２ビットを選択して出力する。一方、４入力マルチプレクサ１４３は、入力された４つの値のうち、最小値を示すビット値、つまり、００を選択して出力する。

このように、４入力マルチプレクサ１４１、４入力マルチプレクサ１４３から出力される値がＤ／Ａ変換器１４２、Ｄ／Ａ変換器１４４によって変換されると、図２、図３に示すような振幅制御信号がＩＱ変調器１３１のＩ入力、Ｑ入力にそれぞれ与えられる。

以上のように、ＩＱ変調器１３１での位相遅れは数十ｐｓオーダとなり、クロックリカバリーにＰＬＬの替わりにＩＱ変調器１３１を用いたので、ループレイテンシを小さくすることができる。また、ＩＱ変調器１３１ことにより、カットオフ周波数が数ＧＨｚ以上のローパスフィルタを用いることができるので、位相遅れは数十ｐｓとなり、ループレイテンシを小さくすることができる。

また、ループレイテンシを小さくすることにより、データ取得部１０４におけるタイムマージンを大きくすることができ、ジッタトレランスの悪化を少なくすることができる。また、ＩＱ変調器１３１を用いることにより、トラッキングレンジを無限大にすることができる。したがって、試験装置の試験性能を向上させることができる。

さらに、バイナリカウンタ１１２を１つに抑えることにより回路規模を小さくすることができる。また、位相比較器１１１から出力される位相差信号に基づいて、ＩＱ変調器１３１に与えられる振幅制御信号を発生させるための回路を、１つのバイナリカウンタ１１２と、２つのマルチプレクサとで構成することにより回路規模を小さくすることができる。

なお、上記実施の形態を、以下のような態様に変形してもよい。

（１）１つの基準クロック源１０１により発生された基準クロックをＩＱ変調器１３１に入力し、また、該基準クロックを用いてＤＵＴ１５０の動作を制御するようにしたが、ＩＱ変調器１３１に入力される基準クロックを発生させるクロック源とは別個にＤＵＴ１５０の動作を制御する基準クロックを発生する基準クロック源を設けるようにしてもよい。

（２）上記変形例（１）において、ＩＱ変調器１３１に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックの周波数とが同一でなくてもよい。ＩＱ変調器１３１に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックの周波数とが略等しくてもよい。

（３）ＩＱ変調器１３１の移相器は、９０°に限らず、所定の角度だけ移相するようにしてもよい。また、略９０°移相するようにしてもよい。

（４）分周器をローパスフィルタ１３２の後に設けるようにしてもよい。図９は、分周器を位相シフタ１１４の中に設けたときの試験装置１００のブロック図を示す。この場合は、分周器１３３が出力する信号を再生クロックと呼び、分周器１３３は再生クロックをデータ取得部１０４及び位相比較器１１１に出力する。

また、分周器１３３を、再生クロック生成回路１０３の外側に設けるようにしてもよい。この場合は、再生クロック生成回路１０３は再生クロックを位相比較器１１１及び分周器１３３に出力する。そして、分周器１３３は分周した再生クロックをデータ取得部１０４に出力する。

これにより、位相シフタ１１４に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックとの周波数を、分周器１３３による分周に応じて異ならせることができる。例えば、分周器１３３により周波数を１／Ｎ倍にする場合は、ＤＵＴの動作を制御する基準クロックの周波数を、ＩＱ変調器１３１に入力される基準クロックの周波数の１／Ｎ倍にすることができる。なお、Ｎは自然数であってよい。

（５）また、バイナリカウンタは４ビットバイナリカウンタ１１２としたが、２ビット、５ビット等の他のｎビットバイナリカウンタであってもよい。ｎ＝自然数とする。また、マルチプレクサは、４入力マルチプレクサ１４１、１４３としたが、３入力、５入力等の他のｍ入力マルチプレクサであってもよい。ｍは自然数とする。また、マルチプレクサのステートは、バイナリカウンタの上位２ビットの値によって変わるようにしたが、上位２ビットではなく、上位１ビット、上位３ビットの値によって変わるようにしてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、
前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、
前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、
前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部と、
を備え、
前記再生クロック生成回路は、
前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較し、位相差信号を出力する位相比較器と、
前記位相差信号に基づき出力値がアップまたはダウンするバイナリカウンタと、
前記バイナリカウンタの前記出力値に基づき制御信号を生成する制御信号生成部と、
前記制御信号に基づき前記基準クロックの位相を移相する位相シフタと
を有し、
前記位相シフタは、Ｉ入力およびＱ入力を有するＩＱ変調器であり、
前記制御信号生成部は、前記Ｉ入力に振幅制御信号を与えるＩ側制御信号選択回路と、前記Ｑ入力に振幅制御信号を与えるＱ側制御信号選択回路とを有し、
前記バイナリカウンタの出力値の上位ビットが示すステートに従って前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路の何れかが選択され、
選択された一方の前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路から前記バイナリカウンタの出力値の下位ビットに基づく振幅制御信号が出力され、
選択されなかった他方の前記Ｉ側制御信号選択回路または前記Ｑ側制御信号選択回路から固定値が出力される、試験装置。
前記Ｉ側制御信号選択回路および前記Ｑ側制御信号選択回路は、前記バイナリカウンタの上位ビットで、複数の入力のいずれかを選択して出力するマルチプレクサであり、
前記マルチプレクサは、前記バイナリカウンタの下位ビット、前記下位ビットの反転ビット、最大値を示すビットおよび最小値を示すビットを含むビット列が入力される
請求項１に記載の試験装置。
前記位相シフタは、前記ＩＱ変調器の出力に含まれる高周波を除去するローパスフィルタをさらに含む
請求項１または請求項２に記載の試験装置。
前記位相シフタは、前記ＩＱ変調器からの出力を分周する分周器をさらに含む
請求項１から請求項３の何れか１項に記載の試験装置。
前記再生クロック生成回路からの前記再生クロックを分周する分周器をさらに備え、
前記データ取得部には、前記分周器により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得する
請求項１から請求項３の何れか１項に記載の試験装置。
被試験デバイスを試験する試験方法であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック段階と、
前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成段階と、
前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得段階と、
前記データ取得段階で取得した前記出力値を予め定められた期待値と比較する比較段階と、
前記比較段階の比較結果に基づき前記被試験デバイスの良否を判定する判定段階と、
を備え、
前記再生クロック生成段階は、
前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較し、位相差信号を出力する位相比較段階と、
前記位相差信号に基づきバイナリカウンタの出力値をアップまたはダウンさせる段階と、
前記バイナリカウンタの前記出力値に基づき制御信号を生成する制御信号生成段階と、
前記制御信号に基づき前記基準クロックの位相を移相する位相シフト段階と
を有し、
前記位相シフト段階は、Ｉ入力およびＱ入力を有するＩＱ変調段階であり、
前記制御信号生成段階は、前記Ｉ入力に振幅制御信号を与えるＩ側制御信号選択段階と、前記Ｑ入力に振幅制御信号を与えるＱ側制御信号選択段階とを有し、
前記バイナリカウンタの出力値の上位ビットが示すステートに従って前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階の何れかが選択され、
選択された一方の前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階において前記バイナリカウンタの出力値の下位ビットに基づく振幅制御信号が出力され、
選択されなかった他方の前記Ｉ側制御信号選択段階または前記Ｑ側制御信号選択段階において固定値が出力される、試験方法。
前記Ｉ側制御信号選択段階および前記Ｑ側制御信号選択段階は、前記バイナリカウンタの上位ビットで、複数の入力のいずれかを選択して出力するマルチプレクシング段階であり、
前記マルチプレクシング段階では、前記バイナリカウンタの下位ビット、前記下位ビットの反転ビット、最大値を示すビットおよび最小値を示すビットを含むビット列が入力される
請求項６に記載の試験方法。
前記位相シフト段階は、前記ＩＱ変調段階の出力に含まれる高周波を除去するローパスフィルタリング段階をさらに含む
請求項６または請求項７に記載の試験方法。
前記位相シフト段階は、前記ＩＱ変調段階の出力を分周する分周段階をさらに含む
請求項６から請求項８の何れか１項に記載の試験方法。
前記再生クロック生成段階からの前記再生クロックを分周する分周段階をさらに備え、
前記データ取得段階では、前記分周段階により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得する
請求項６から請求項８の何れか１項に記載の試験方法。