KR20090117118A - 지연 고정 루프 회로 및 지연 고정 방법 - Google Patents

지연 고정 루프 회로 및 지연 고정 방법 Download PDF

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Abstract

본 발명은 기준 클럭과 피드백 클럭의 위상차를 검출하여 위상차 감지신호를 출력하도록 구성된 위상 검출부; 상기 위상차 감지신호에 따라 디지털 코드를 출력하도록 구성된 코드 발생부; 상기 디지털 코드를 이용하여 제어 전류를 생성하도록 구성된 제어 전류 발생부; 및 상기 제어 전류에 의해 가변된 지연시간만큼 상기 기준 클럭을 지연시켜 상기 피드백 클럭을 출력하도록 구성된 전류 제어 지연 라인을 구비한다.
Figure P1020080043023
디지털 코드, 제어 전류, 다중 위상 클럭

Description

지연 고정 루프 회로 및 지연 고정 방법{DELAY LOCKED LOOP CIRCUIT AND DELAY LOCK METHOD}
본 발명은 고속 록킹(Locking) 및 리록킹(Re-locking)이 가능한 지연 고정 루프 회로 및 지연 고정 방법에 관한 것이다.
기존 방식의 지연 고정 루프 회로는 시스템 클럭과 지연 값을 반영한 내부 클럭의 위상차를 비교하여 감지된 위상 차이만큼 일정 지연 시간을 가지는 단위 지연셀로 이루어진 지연 라인을 통해 위상을 조정하고 피드백하여 위상 고정이 될 때까지 위상 차이를 추적하는 방식을 사용하였다. 기존 방식의 지연 고정 루프 회로의 동작은 클럭의 입출력 과정에서 발생하는 지연을 모델링한 값만큼 보상한 후 피드백되는 클럭과 기준 클럭 사이의 위상 차이를 검출하고 위상 차이를 줄이기 위한 지연 요소를 제어하는 과정을 포함한다. 이러한 부정 지연 효과(negative delay effect)를 이용하는 지연 고정 루프 회로 내 각각의 과정에서는 반도체 메모리 장치의 전압 레벨, 온도, 압력, 프로세스 등의 환경변화로 인해 지연값에 변화나 클럭의 왜곡이 발생할 수 있다. 또한, 지연 고정 루프 회로는 위상 고정이 이루어질 때까지 다소 긴 시간이 소요된다는 단점과 함께 다수 지연셀을 통해 지연값이 결정 되는 지연 라인 및 클럭 입출력 경로에서 발생하는 지연을 보상해주기 위한 복제 지연부(Replica Delay) 등을 통해 클럭의 위상이 변경되는 과정에서 듀티비가 어긋날 수 있고 각종 잡음 및 지터(jitter) 등에 노출될 수 있다.
전술한 바와 같이, 반도체 메모리 장치가 높은 주파수를 가진 클럭 신호를 입력받아 고속으로 동작할수록 기존 지연 고정 루프 회로가 가진 단점으로 인하여 위상 고정이 되기까지 시간이 길어지거나 듀티비가 왜곡되기 쉬우며 더 나아가 잡음 및 지터에 대한 특성이 좋지 않아지므로, 이를 극복하기 위한 지연 고정 루프 회로가 요구된다.
본 발명은 신속한 록킹 및 리록킹이 가능하며, 잡음 및 지터 특성을 향상시킬 수 있도록 한 지연 고정 루프 회로 및 지연 고정 방법을 제공함에 그 목적이 있다.
본 발명에 따른 지연 고정 루프 회로는 기준 클럭과 피드백 클럭의 위상차를 검출하여 위상차 감지신호를 출력하도록 구성된 위상 검출부; 상기 위상차 감지신호에 따라 디지털 코드를 출력하도록 구성된 코드 발생부; 상기 디지털 코드를 이용하여 제어 전류를 생성하도록 구성된 제어 전류 발생부; 및 상기 제어 전류에 의해 가변된 지연시간만큼 상기 기준 클럭을 지연시켜 상기 피드백 클럭을 출력하도록 구성된 전류 제어 지연 라인을 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 방법은 기준 클럭과 피드백 클럭의 위상차에 따라 디지털 코드의 코드값을 증가 또는 감소시키는 단계; 상기 디지털 코드를 전류로 변환하는 단계; 및 상기 변환된 전류에 따라 가변된 지연시간 만큼 상기 기준 클럭을 지연시켜 상기 피드백 클럭을 생성하는 단계를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로 및 방법은 디지털 코드를 아날로그 전류 형태로 변환하여 지연 라인을 제어하는 방식을 사용함으로써, 록킹 및 리록킹을 신속하게 수행할 수 있고, 잡음 및 지터를 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 고정 루프 회로 및 지연 고정 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 지연 고정 루프 회로의 블록도이다.
도 1에 도시된 본 발명은 제 1 조정 모드와 제 2 조정 모드의 지연 고정 동작을 수행하도록 설계된 것이다. 상기 제 1 조정 모드는 전류 제어 지연 라인(500)의 지연시간을 큰 범위씩 변화시켜 지연 고정 동작을 수행하는 어림(Coarse) 조정 모드이고, 상기 제 2 조정 모드는 전류 제어 지연 라인(500)의 지연시간을 상기 어림 조정에 비해 세밀한 범위로 변화시켜 지연 고정 동작을 수행하는 미세(Fine) 조정 모드이다.
본 발명에 따른 지연 고정 루프 회로는 도 1에 도시된 바와 같이, 클럭 버퍼(100), 위상 검출부(200), 코드 발생부(300), 제어 전류 발생부(400), 전류 제어 지연 라인(500) 및 다중 위상 클럭 발생부(600)를 구비한다.
상기 클럭 버퍼(100)는 차동 기준 클럭(REFCLK+, REFCLK-)과 차동 피드백 클럭(FBCLK+, FBCLK-)의 전위 레벨을 CMOS 레벨로 변환하여 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)을 출력하도록 구성된다.
상기 위상 검출부(200)는 상기 기준 클럭(REFCLK)과 상기 피드백 클럭(FBCLK)의 위상차를 검출하여 위상차 감지신호를 출력하도록 구성된다.
상기 코드 발생부(300)는 상기 위상차 감지신호에 따라 어림 조정 모드를 위한 디지털 코드들 즉, 제 1 코드(CC: Coarse Code) 및 미세 조정 모드를 위한 제 2 코드(FC: Fine Code)를 생성하도록 구성된다. 상기 코드 발생부(300)는 제 1 코드 발생기(310) 및 제 2 코드 발생기(320)를 구비한다.
상기 제 1 코드 발생기(310)는 상기 어림 조정 모드에서 상기 위상차 감지신호에 따라 제 1 코드(CC)를 증가 또는 감소시켜 출력하도록 구성된다. 상기 제 1 코드 발생기(310)는 상기 어림 조정 모드가 종료되면 어림 조정모드 종료신호(CD)를 활성화시키도록 구성된다. 상기 제 1 코드 발생기(310)는 상기 위상차 감지신호가 제 1 코드(CC)의 증가를 요구하는 레벨(예를 들어, 하이 레벨)과 제 1 코드(CC)의 감소를 요구하는 레벨(예를 들어, 로우 레벨)을 반복함을 감지하여 상기 어림 조정 모드의 종료를 인식하도록 구성된다.
상기 제 2 코드 발생기(320)는 상기 어림 조정모드 종료신호(CD)의 활성화에 따라 미세 조정 모드의 시작을 인식하여 상기 위상차 감지신호에 따라 제 2 코드(FC)를 증가 또는 감소시켜 출력하도록 구성된다. 상기 제 2 코드 발생기(320)는 상기 위상차 감지신호가 제 2 코드(FC)의 증가를 요구하는 레벨(예를 들어, 하이 레벨)과 제 2 코드(FC)의 감소를 요구하는 레벨(예를 들어, 로우 레벨)을 반복함을 감지하여 상기 어림 조정 모드의 종료를 인식하도록 구성된다.
상기 제 1 코드 발생기(310) 및 제 2 코드 발생기(320)는 반도체 집적회로에서 디지털 제어를 위해 일반적으로 사용되는 유한 스테이트 머신(Finite State Machine)으로 구성할 수 있다.
상기 제어 전류 발생부(400)는 상기 제 1 코드(CC)와 제 2 코드(FC)를 이용하여 제어 전류(Ictrl)를 생성하도록 구성된다. 상기 제어 전류 발생부(400)는 제 1 디지털/아날로그 변환기(410), 제 2 디지털/아날로그 변환기(420) 및 전류 합산기(430)를 구비한다.
상기 제 1 디지털/아날로그 변환기(410)는 상기 제 1 코드(CC)를 제 1 전류(CI)로 변환하도록 구성된다. 상기 제 1 디지털/아날로그 변환기(410)는 상기 제 1 코드(CC)를 전압으로 변환하고, 상기 전압을 내부에 구비된 전압/전류 변환기를 통해 상기 제 1 전류(CI)로 변환하도록 구성된다.
상기 제 2 디지털/아날로그 변환기(420)는 상기 제 2 코드(FC)를 제 2 전류(FI)로 변환하도록 구성된다. 상기 제 2 디지털/아날로그 변환기(420)는 상기 제 2 코드(FC)를 전압으로 변환하고, 상기 전압을 내부에 구비된 전압/전류 변환기를 통해 상기 제 2 전류(FI)로 변환하도록 구성된다.
상기 전류 합산기(430)는 상기 제 1 전류(CI)와 상기 제 2 전류(FI)를 합산하고 합산된 전류를 상기 제어 전류(Ictrl)로 출력하도록 구성된다.
상기 전류 제어 지연 라인(500)은 상기 제어 전류(Ictrl)에 의해 가변된 지연시간만큼 차동 기준 클럭(REFCLK+, REFCLK-)을 지연시켜 차동 피드백 클럭(FBCLK+, FBCLK-)을 출력하도록 구성된다. 또한 전류 제어 지연 라인(500)은 다중 위상 신호(k1 ~ k8)를 출력하도록 구성된다.
상기 다중 위상 클럭 생성부(600)는 상기 다중 위상 신호(k1 ~ k8) 중에서 서로 반대의 위상을 갖는 신호들을 조합하여 다중 위상 클럭(MCLK1 ~ MCLK4)를 생성하도록 구성된다.
도 2는 도 1의 전류 제어 지연 라인의 회로도이다.
상기 전류 제어 지연 라인(500)은 도 2에 도시된 바와 같이, 상기 제어 전류(Ictrl)에 따라 각각의 지연시간이 가변되는 복수개의 유닛 딜레이(UD1 ~ UD4)를 구비한다. 상기 복수개의 유닛 딜레이(UD1 ~ UD4)는 전류 제어 방식으로 동작하는 일반적인 유닛 딜레이로 구성할 수 있다.
상기 복수개의 유닛 딜레이(UD1 ~ UD4) 각각에서 상기 다중 위상 신호(k1 ~ k8)가 출력된다. 상기 복수개의 유닛 딜레이(UD1 ~ UD4) 각각에서 출력되는 차동 신호는 서로 반대의 위상을 가질 수 있다.
따라서 다중 위상 클럭 생성부(600)는 상기 다중 위상 신호(k1 ~ k8) 중에서 반대의 위상을 갖는 신호들(예를 들어, k1과 k2)을 조합하여 상기 다중 위상 클럭(MCLK1 ~ MCLK4)을 생성할 수 있다. 지연 고정 동작이 완료된 이후의 다중 위상 클럭(MCLK1 ~ MCLK4)이 선택적으로 반도체 집적회로의 지연 고정 클럭으로서 사용될 수 있다.
상기 차동 기준 클럭(REFCLK+, REFCLK-)을 지연시켜 차동 피드백 클럭(FBCLK+, FBCLK-)을 출력하도록 구성된 전류 제어 지연 라인(500)은 본 발명의 실시예 중의 하나이다. 단일 입력단과 단일 출력단을 갖는 유닛 딜레이를 복수개 사용할 경우 기준 클럭(REFCLK)을 지연시켜 피드백 클럭(FBCLK)을 출력하도록 상기 전류 제어 지연 라인(500)을 구성하는 것도 가능하다. 기준 클럭(REFCLK)을 지연시켜 피드백 클럭(FBCLK)을 출력하도록 상기 전류 제어 지연 라인(500)을 구성할 경우, 클럭 버퍼(100)를 구비할 필요가 없으며, 다중 위상 클럭 생성부(600) 없이도 상기 전류 제어 지연 라인(500)에서 직접 신호라인을 인출하여 다중 위상 클 럭(MCLK1 ~ MCLK4)의 출력이 가능하다.
이와 같이 구성된 본 발명에 따른 지연 고정 방법을 설명하면 다음과 같다.
먼저, 어림 조정 모드의 진행 과정을 설명하기로 한다.
제 1 코드 발생기(310)가 제 1 코드(CC)를 초기 설정값으로 출력한다.
제 1 디지털/아날로그 변환기(410)가 상기 제 1 코드(CC)를 제 1 전류(CI)로 변환하여 출력한다.
제 2 코드 발생기(320)는 어림 조정 모드가 진행되는 동안 즉, 상기 어림 조정 모드 종료 신호(CD)가 활성화되지 않는 동안 위상차 감지신호에 상관없이 제 2 코드(FC)를 초기 설정값으로 유지시켜 출력한다.
제 2 디지털/아날로그 변환기(420)가 상기 제 2 코드(FC)를 제 2 전류(FI)로 변환하여 출력한다.
상기 전류 합산기(430)가 상기 제 1 전류(CI)와 제 2 전류(FI)를 합산하여 상기 제어 전류(Ictrl)로서 출력한다.
전류 제어 지연 라인(500)의 유닛 딜레이들(UD1 ~ UD4)이 상기 제어 전류(Ictrl)에 따라 정해진 지연시간만큼 상기 차동 기준 클럭(REFCLK+, REFCLK-)을 순차적으로 지연시켜 차동 피드백 클럭(FBCLK+, FBCLK-)을 출력한다.
클럭 버퍼(100)가 차동 기준 클럭(REFCLK+, REFCLK-)과 차동 피드백 클럭(FBCLK+, FBCLK-)을 버퍼링하여 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)을 출력한다.
위상 검출부(200)는 상기 기준 클럭(REFCLK)의 위상에 비해 피드백 클 럭(FBCLK)의 위상이 앞서는지 여부에 따라 위상차 감지신호를 하이 레벨 또는 로우 레벨로 출력한다.
상기 제 1 코드 발생기(310)는 상기 위상차 감지신호가 제 1 레벨 예를 들어, 하이 레벨인 경우 제 1 코드(CC)의 코드값을 증가시켜 출력하고, 상기 위상차 감지신호가 상기 제 1 레벨과 반대되는 레벨 예를 들어, 로우 레벨인 경우 상기 제 1 코드(CC)의 코드값을 감소시켜 출력한다.
상기 제 1 코드(CC)의 코드값이 증가/감소함에 따라 제어 전류(Ictrl)가 증가/감소하고, 결국 전류 제어 지연 라인(500)의 전체 지연시간이 증가/감소한다.
제 1 코드 발생기(310)는 상술한 어림 조정 동작이 반복되어 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차가 상기 전류 제어 지연 라인(500)의 전체 지연시간 단위 증가량 범위 이내가 되면 어림 조정모드 종료신호(CD)를 활성화시킨다.
상기 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차가 상기 전류 제어 지연 라인(500)의 전체 지연시간 단위 증가량 범위 이내가 되면 어림 조정 동작이 완료된다. 상기 전체 지연시간 단위 증가량은 상기 제 1 코드(CC)의 기본단위값 증가 또는 감소에 따라 가변되는 전류 제어 지연 라인(500)의 전체 지연시간의 변화량을 의미한다.
다음으로, 미세 조정 모드의 진행 과정을 설명하기로 한다.
제 1 코드 발생기(310)는 상기 어림 조정모드 종료신호(CD)가 활성화되어 미세 조정 모드로 진입한 이후에는 위상차 감지신호에 상관없이 제 1 코드(CC)를 어 림 조정 모드 종료시 최종적으로 설정된 값으로 유지시켜 출력한다.
제 2 코드 발생기(320)는 상기 어림 조정모드 종료신호(CD)가 활성화되어 미세 조정 모드로 진입한 이후에는 위상차 감지신호에 따라 제 2 코드(FC)를 증가 또는 감소시켜 출력한다.
상기 미세 조정 모드 진행에 따라 제 2 코드(FC)가 가변되고, 제 1 코드(CC)가 어림 조정 모드 종료시 최종적으로 설정된 값으로 유지되는 것을 제외하고 나머지 동작은 어림 조정 모드와 동일한 방식으로 이루어진다.
상술한 미세 조정 동작이 반복되어 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차가 상기 전류 제어 지연 라인(500)의 전체 지연시간 단위 증가량 범위 이내가 되면 미세 조정 동작이 완료된다.
상기 전체 지연시간 단위 증가량은 상기 제 2 코드(FC)의 기본단위값 증가 또는 감소에 따라 가변되는 전류 제어 지연 라인(500)의 전체 지연시간의 변화량을 의미한다.
상술한 어림 조정 모드와 미세 조정 모드가 완료됨에 따라 지연 고정이 이루어진 이후에는 다중 위상 클럭 생성부(600)에서 출력된 다중 위상 클럭(MCLK1 ~ MCLK4)이 선택적으로 반도체 집적회로의 지연 고정 클럭으로서 사용된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 지연 고정 루프 회로의 블록도이고,
도 2는 도 1의 전류 제어 지연 라인의 회로도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100: 클럭 버퍼 200: 위상 검출부
300: 코드 발생부 310: 제 1 코드 발생기
320: 제 2 코드 발생기 400: 제어 전류 발생부
410: 제 1 디지털/아날로그 변환기 420: 제 2 디지털/아날로그 변환기
430: 전류 합산기 500: 전류 제어 지연 라인
600: 다중 위상 클럭 발생부

Claims (18)

  1. 기준 클럭과 피드백 클럭의 위상차를 검출하여 위상차 감지신호를 출력하도록 구성된 위상 검출부;
    상기 위상차 감지신호에 따라 디지털 코드를 출력하도록 구성된 코드 발생부;
    상기 디지털 코드를 이용하여 제어 전류를 생성하도록 구성된 제어 전류 발생부; 및
    상기 제어 전류에 의해 가변된 지연시간만큼 상기 기준 클럭을 지연시켜 상기 피드백 클럭을 출력하도록 구성된 전류 제어 지연 라인을 구비하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 코드 발생부는
    상기 위상차 감지신호에 따라 상기 디지털 코드를 증가 또는 감소시켜 출력하는 유한 스테이트 머신(Finite State Machine)을 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 제어 전류 발생부는
    상기 디지털 코드를 전류로 변환하여 상기 제어 전류를 생성하는 디지털/아날로그 변환기를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제 1 항에 있어서,
    상기 전류 제어 지연 라인은
    상기 제어 전류에 따라 각각의 지연시간이 가변되는 복수개의 유닛 딜레이를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  5. 제 1 항에 있어서,
    상기 코드 발생부는
    상기 위상차 감지신호에 따라 제 1 코드를 증가 또는 감소시켜 출력하도록 구성된 제 1 코드 발생기, 및
    상기 위상차 감지신호에 따라 제 2 코드를 증가 또는 감소시켜 출력하도록 구성된 제 2 코드 발생기를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  6. 제 5 항에 있어서,
    상기 제 1 코드 발생기는 상기 위상차 감지신호에 따라 제 1 조정 모드의 완료를 인식하여 제 1 조정모드 종료신호를 활성화시키도록 구성된 것을 특징으로 하는 지연 고정 루프 회로.
  7. 제 6 항에 있어서,
    상기 제 2 코드 발생기는 상기 제 1 조정모드 종료신호의 활성화에 따라 제 2 조정 모드의 시작을 인식하여 동작이 개시되도록 구성된 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제 5 항에 있어서,
    상기 제어 전류 발생부는
    상기 제 1 코드를 제 1 전류로 변환하는 제 1 디지털/아날로그 변환기,
    상기 제 2 코드를 제 2 전류로 변환하는 제 2 디지털/아날로그 변환기, 및
    상기 제 1 전류와 상기 제 2 전류를 합산하여 상기 제어 전류를 생성하는 전류 합산기를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 제 4 항에 있어서,
    상기 전류 제어 지연라인은
    상기 복수개의 유닛 딜레이 각각의 출력단에서 신호 라인을 인출하여 다중 위상 클럭을 출력하도록 구성된 것을 특징으로 하는 지연 고정 루프 회로.
  10. 제 1 항에 있어서,
    제 1 차동 클럭을 버퍼링하여 상기 기준 클럭으로서 출력하고, 제 2 차동 클럭을 버퍼링하여 상기 피드백 클럭으로서 출력하도록 구성된 클럭 버퍼를 더 구비 하는 것을 특징으로 하는 지연 고정 루프 회로.
  11. 제 10 항에 있어서,
    상기 전류 제어 지연 라인은
    상기 제어 전류에 따라 가변된 지연시간만큼 상기 제 1 차동 클럭을 지연시켜 상기 제 2 차동 클럭을 출력하도록 구성된 복수개의 유닛 딜레이를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  12. 제 11 항에 있어서,
    상기 복수개의 유닛 딜레이 각각의 출력 신호를 조합하여 다중 위상 클럭을 출력하도록 구성된 다중 위상 클럭 발생부를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  13. 기준 클럭과 피드백 클럭의 위상차에 따라 디지털 코드의 코드값을 증가 또는 감소시키는 단계;
    상기 디지털 코드를 전류로 변환하는 단계; 및
    상기 변환된 전류에 따라 가변된 지연시간 만큼 상기 기준 클럭을 지연시켜 상기 피드백 클럭을 생성하는 단계를 구비하는 지연 고정 방법.
  14. 제 13 항에 있어서,
    상기 디지털 코드의 코드값을 증가 또는 감소시키는 단계는
    제 1 조정 모드 구간 동안 상기 기준 클럭과 상기 피드백 클럭의 위상차에 따라 제 1 코드의 코드값을 증가 또는 감소시키는 단계, 및
    제 2 조정 모드 구간 동안 상기 기준 클럭과 상기 피드백 클럭의 위상차에 따라 제 1 코드의 코드값을 증가 또는 감소시키는 단계를 구비하는 지연 고정 방법.
  15. 제 14 항에 있어서,
    상기 제 1 코드의 단위 증가량에 따른 상기 지연시간의 단위 증가량이 상기 제 2 코드의 단위 증가량에 따른 상기 지연시간의 단위 증가량에 비해 큰 것을 특징으로 하는 지연 고정 방법.
  16. 제 14 항에 있어서,
    상기 제 1 조정 모드 구간은 상기 제 1 코드의 코드값 증가 또는 감소에 따라 변화된 기준 클럭과 피드백 클럭의 위상차가 기설정값 이하가 되면 종료되는 것을 특징으로 하는 지연 고정 방법.
  17. 제 14 항에 있어서,
    상기 제 2 조정 모드 구간은 상기 제 2 코드의 코드값 증가 또는 감소에 따라 변화된 기준 클럭과 피드백 클럭의 위상차가 기설정값 이하가 되면 종료되는 것 을 특징으로 하는 지연 고정 방법.
  18. 제 14 항에 있어서,
    상기 제 1 조정 모드 구간이 종료된 이후에 상기 제 2 조정 모드 구간이 시작되는 것을 특징으로 하는 지연 고정 방법.
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