KR101108132B1 - 시험 장치 및 시험 방법 - Google Patents

시험 장치 및 시험 방법 Download PDF

Info

Publication number
KR101108132B1
KR101108132B1 KR1020097022072A KR20097022072A KR101108132B1 KR 101108132 B1 KR101108132 B1 KR 101108132B1 KR 1020097022072 A KR1020097022072 A KR 1020097022072A KR 20097022072 A KR20097022072 A KR 20097022072A KR 101108132 B1 KR101108132 B1 KR 101108132B1
Authority
KR
South Korea
Prior art keywords
jitter
signal
test
pattern
timing
Prior art date
Application number
KR1020097022072A
Other languages
English (en)
Other versions
KR20090130077A (ko
Inventor
다이스케 와타나베
토시유키 오카야스
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20090130077A publication Critical patent/KR20090130077A/ko
Application granted granted Critical
Publication of KR101108132B1 publication Critical patent/KR101108132B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G01R31/31709—Jitter measurements; Jitter generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 공급해야 할 시험 신호를 정한 시험 패턴을 발생하는 패턴 발생부와, 피시험 디바이스에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생하는 타이밍 신호 발생부와, 시험 패턴을 필터링하고 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 디지털 필터와, 지터 제어 신호에 따라 타이밍 신호를 지연함으로써, 타이밍 신호에 지터를 인가하는 지터 인가부와, 지터가 인가된 타이밍 신호를 기준으로 시험 패턴을 성형한 시험 신호를 생성하는 파형 성형부를 포함하는 시험 장치를 제공한다.
Figure R1020097022072
시험 장치, 피시험 디바이스, 지터, 지터 인가, 타이밍 신호

Description

시험 장치 및 시험 방법{TESTING APPARATUS AND TESTING METHOD}
본 발명은 시험 장치 및 시험 방법에 관한 것이다. 특히 본 발명은, 지터를 인가한 시험 신호를 피시험 디바이스에게 주어 해당 피시험 디바이스를 시험하는 시험 장치 및 시험 방법에 관한 것이다. 본 출원은, 아래의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하여, 본 출원의 일부로 한다.
1. 일본특허출원 제2007-114637호 출원일 2007년 4월 24일
피시험 디바이스의 지터에 대한 성능을 시험하는 시험 장치가 알려져 있다(예를 들어, 특허 문헌 1 참조). 특허 문헌 1에 기재된 시험 장치는, 피시험 디바이스에게 주는 시험 신호에 지터를 인가하는 지터 인가부와 지터 인가부에 의해 인가해야 할 지터를 나타내는 디지털 제어 신호를 발생하는 지터 인가 제어부를 구비한다.
지터 인가부는, 디지털 제어 신호에 따라 시험 신호를 지연하는 가변 지연부를 가진다. 지터 인가 제어부는, 난수 데이터를 발생하는 난수 데이터 발생기 및 사인파 데이터를 발생하는 사인파 발생기를 가진다. 그리고, 지터 인가 제어부는, 난수 데이터 발생기 및 사인파 발생기로부터 출력된 데이터에 기초하여 랜덤 지터 를 나타내는 디지털 제어 신호 및 정현파 지터를 나타내는 디지털 제어 신호를 출력한다. 이에 의해, 특허 문헌 1에 기재된 시험 장치에 의하면, 랜덤 지터 또는 정현파 지터를 인가한 시험 신호를 피시험 디바이스에게 주어, 해당 피시험 디바이스의 지터 성능을 시험할 수 있다.
[특허 문헌 1] 일본특허공개 제2005-91108호 공보
[발명이 해결하려고 하는 과제]
그런데, 디바이스 사이를 송신하는 전송 신호에 더해지는 지터로서 전송 선로 손실에 의한 지터 및 부호간 간섭에 의해 생기는 지터 등이 알려져 있다. 시험 장치는, 전송 선로 손실 등에 의한 지터를 인가한 시험 신호를 피시험 디바이스에게 주어, 해당 피시험 디바이스의 지터 성능을 시험할 수 있는 것이 바람직하다. 그렇지만, 전송 선로 손실에 의한 지터는 디바이스 사이를 송신하는 전송 신호의 파형 패턴에 따라 크기가 다르다는 문제가 있다.
여기에서 본 명세서에 포함되는 기술혁신(이노베이션)의 일 측면에서는 상기의 과제를 해결할 수 있는 시험 장치 및 시험 방법을 제공함을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해서, 본 명세서에 포함되는 이노베이션에 관한 제1 측면에 의한 시험 장치의 일례에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 공급해야 할 시험 신호를 정한 시험 패턴을 발생하는 패턴 발생부와, 피시험 디바이스에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생하는 타이밍 신호 발생부와, 시험 패턴을 필터링하고 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 디지털 필터와, 지터 제어 신호에 따라 타이밍 신호를 지연함으로써, 타이밍 신호에 지터를 인가하는 지터 인가부와, 지터가 인가된 타이밍 신호를 기준으로 시험 패턴을 성형한 시험 신호를 생성하는 파형 성형부를 포함하는 시험 장치를 제공한다.
또한, 본 명세서에 포함되는 이노베이션에 관한 제2 측면에 의한 시험 장치의 일례에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 시험 신호를 피시험 디바이스에 출력하는 신호 출력부와, 시험 신호에 따라 피시험 디바이스로부터 출력된 출력 신호를 입력하는 신호 입력부와, 피시험 디바이스로부터 출력되어야 하는 출력 신호를 정한 기대값 패턴을 발생하는 패턴 발생부와, 기대값 패턴과 출력 신호를 비교하는 타이밍을 나타내는 스트로브 신호를 발생하는 타이밍 신호 발생부와, 기대값 패턴을 필터링하고, 기대값 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 디지털 필터와, 지터 제어 신호에 따라 스트로브 신호를 지연함으로써, 스트로브 신호에 지터를 인가하는 지터 인가부와, 지터가 인가된 스트로브 신호의 타이밍에서, 출력 신호와 기대값 패턴을 비교하는 비교부를 포함하는 시험 장치를 제공한다.
또한, 본 명세서에 포함되는 이노베이션에 관한 제3 측면에 의한 시험 장치의 일례에 의하면, 피시험 디바이스를 시험하는 시험 방법에 있어서, 피시험 디바이스에 공급해야 할 시험 신호를 정한 시험 패턴을 발생하는 단계와, 피시험 디바이스에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생하는 단계와, 시험 패턴을 필터링하고, 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 단계와, 지터 제어 신호에 따라 타이밍 신호를 지연함으로써, 타이밍 신호에 지터를 인가하는 단계와, 지터가 인가된 타이밍 신호를 기준으로 시험 패턴을 성형한 시험 신호를 생성하는 단계를 포함하는 시험 방법을 제공한다.
또한, 본 명세서에 포함되는 이노베이션에 관한 제4 측면에 의한 시험 장치의 일례에 의하면, 피시험 디바이스를 시험하는 시험 방법에 있어서, 시험 신호를 피시험 디바이스에 출력하는 단계와, 시험 신호에 따라 피시험 디바이스로부터 출력된 출력 신호를 입력하는 단계와, 피시험 디바이스로부터 출력되어야 하는 출력 신호를 정한 기대값 패턴을 발생하는 단계와, 기대값 패턴과 출력 신호를 비교하는 타이밍을 나타내는 스트로브 신호를 발생하는 단계와, 기대값 패턴을 필터링하고, 기대값 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 단계와, 지터 제어 신호에 따라 스트로브 신호를 지연함으로써, 스트로브 신호에 지터를 인가하는 단계와, 지터가 인가된 스트로브 신호의 타이밍에서 출력 신호와 기대값 패턴을 비교하는 단계를 포함하는 시험 방법을 제공한다.
덧붙여, 상기의 발명의 개요는 본 발명의 필요한 특징의 모두를 열거한 것이 아니고 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(20)의 구성을 피시험 디바이 스(100)과 함께 도시한다.
도 2는 본 발명의 실시 형태에 관한 지터 제어부(26) 및 지터 인가부(28)의 구성을 도시한다.
도 3은 본 발명의 실시 형태에 관한 가변 지연부(42)의 구성의 일례를 도시한다.
도 4는 전송 선로 통과 전의 논리 반전의 주파수가 높은 신호의 파형 및 전송 선로 통과 후의 논리 반전의 주파수가 높은 신호의 파형을 도시한다.
도 5는 전송 선로 통과 전의 논리 반전의 주파수가 낮은 신호의 파형 및 전송 선로 통과 후의 논리 반전의 주파수가 낮은 신호의 파형을 도시한다.
도 6은 본 발명의 실시 형태에 관한 임의 파형 발생부(58)에 의해 생성된 정현파 지터를 나타내는 임의 파형 지터 신호의 발생 확률을 도시한다.
도 7은 본 발명의 실시 형태에 관한 랜덤 지터 발생부(60)의 구성의 일례를 도시한다.
도 8은 본 발명의 실시 형태에 관한 랜덤 지터 발생부(60)에 의해 생성된 랜덤 지터 신호의 발생 확률을 도시한다.
도 9는 정현파 지터를 나타내는 임의 파형 지터 신호와 랜덤 지터 신호를 가산한 지터 신호의 발생 확률을 도시한다.
도 10은 본 발명의 실시 형태의 제 1변형예에 관한 시험 장치(20)의 구성을 피시험 디바이스(100)과 함께 도시한다.
도 11은 본 발명의 실시 형태의 제 2변형 예에 관한 타이밍 신호 발생부(24) 의 구성을 지터 제어부(26)과 함께 도시한다.
[부호의 설명]
20???시험 장치 22???패턴 발생부
24???타이밍 신호 발생부 26???지터 제어부
28???지터 인가부 30???파형 성형부
32???신호 출력부 34???신호 입력부
36???비교부 40???신호 입력부
42???가변 지연부 44???신호 출력부
56???디지털 필터 58???임의 파형 발생부
60???랜덤 지터 발생부 62???AD 변환기
64???가산부 66???게인 제어부
68???인가 제어부 70???외부 클록 입력부
72???내부 클록 발생부 74???클록 선택부
100???피시험 디바이스 200???지연 소자
202???실렉터 204???실렉터 제어부
300???LFSR 302???가산부
304???반값 감산부 306???랜덤 지터 출력부
310???시프터 레지스터 402???제1 가산기
404???제2 가산기 406???누적 가산부
408???래치 410???제3 가산기
412???조지연 회로 414???미소 지연 회로,
416???지터 인가 스위칭부
[발명을 실시하기 위한 최선의 형태]
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 포함되는 발명을 한정하는 것이 아니고, 또한, 실시 형태 중에서 설명되는 특징의 조합 모두가 발명의 해결 수단에 필수이라고는 할 수 없다.
도 1은 본 실시 형태에 관한 시험 장치(20)의 구성을 피시험 디바이스(100)과 함께 도시한다. 시험 장치(20)는 지터를 인가한 시험 신호를 피시험 디바이스(100)에 출력하고, 해당 시험 신호에 따라 피시험 디바이스(100)로부터 출력된 출력 신호와 기대값과 비교함으로써 피시험 디바이스(100)를 시험한다. 시험 장치(20)는 패턴 발생부(22)와, 타이밍 신호 발생부(24)와, 지터 제어부(26)와, 지터 인가부(28)와, 파형 성형부(30)와, 신호 출력부(32)와, 신호 입력부(34)와, 비교부(36)를 구비한다.
패턴 발생부(22)는 피시험 디바이스(100)에 공급해야 할 시험 신호를 정한 시험 패턴을 발생한다. 패턴 발생부(22)는, 일례로서, 피시험 디바이스(100)에 공급해야 할 시험 신호의 파형을 정하는 시험 패턴을 발생해도 된다. 보다 구체적으로는, 패턴 발생부(22)는, 일례로서, 시험 신호에서의 상승 엣지의 기준 타이밍부터의 지연량 및 시험 신호에서의 하강 엣지의 기준 타이밍부터의 지연량을 지정하는 시험 패턴을 소정의 시험 주기마다 발생해도 된다. 또한, 패턴 발생부(22)는 시 험 신호를 공급했던 것에 따라 피시험 디바이스(100)로부터 출력되어야 하는 출력 신호를 정한 기대값 패턴을 발생한다. 패턴 발생부(22)는, 일례로서, 피시험 디바이스(100)로부터 출력되어야 하는 출력 신호의 논리값을 정한 기대값 패턴을 발생해도 된다.
타이밍 신호 발생부(24)는 피시험 디바이스(100)에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생한다. 타이밍 신호 발생부(24)는, 일례로서, 시험 주기에서의 기준 타이밍을 나타낸 타이밍 신호를 발생해도 된다. 또한, 타이밍 신호 발생부(24)는 기대값 패턴과 출력 신호를 비교하는 타이밍을 나타내는 스트로브 신호를 발생한다.
지터 제어부(26)는 시험 신호에 인가해야 할 지터를 나타내는 지터 제어 신호를 출력한다. 지터 제어부(26)는, 일례로서, 시험 신호에 인가해야 할 지터의 크기를 나타내는 디지털 값을 지터 제어 신호로서 출력해도 된다. 지터 인가부(28)는 지터 제어 신호에 따라 타이밍 신호를 지연함으로써, 타이밍 신호에 지터를 인가한다. 지터 인가부(28)는, 일례로서, 시험 주기마다 지터 제어 신호에 의해 나타내어진 값만큼 타이밍 신호 발생부(24)에 의해 발생된 타이밍 신호를 지연해도 된다. 그리고, 지터 인가부(28)는 지터를 인가한 타이밍 신호를 파형 성형부(30)에 공급한다.
파형 성형부(30)는, 지터가 인가된 타이밍 신호를 기준으로 시험 패턴을 성형한 시험 신호를 생성한다. 즉, 파형 성형부(30)는, 지터가 인가된 타이밍 신호를 기준으로 시험 패턴에 의해 정해진 파형의 시험 신호를 생성한다. 파형 성형부(30) 는, 일례로서, 시험 패턴에 의해 지정된 상승 엣지의 지연량 만큼 지터가 인가된 타이밍 신호를 지연하고, 지연한 해당 타이밍 신호의 타이밍에서 상승하는 시험 신호를 생성해도 된다. 또한, 파형 성형부(30)는, 일례로서, 시험 패턴에 의해 지정된 하강 엣지의 지연량 만큼 지터가 인가된 타이밍 신호를 지연하고, 지연한 해당 타이밍 신호의 타이밍에서 하강하는 시험 신호를 생성해도 된다.
신호 출력부(32)는 파형 성형부(30)에 의해 생성된 시험 신호를 피시험 디바이스(100)에 출력한다. 신호 입력부(34)는 시험 신호에 따라 피시험 디바이스(100)로부터 출력된 출력 신호를 입력한다.
비교부(36)는 타이밍 신호 발생부(24)에 의해 발생된 스트로브 신호의 타이밍에서 신호 입력부(34)에 의해 입력된 출력 신호와 패턴 발생부(22)에 의해 발생된 기대값 패턴을 비교한다. 비교부(36)는, 일례로서, 스트로브 신호의 타이밍에서의 출력 신호의 논리값과 기대값 패턴에 의해 정해진 논리값을 비교해도 된다. 그리고, 비교부(36)는 출력 신호와 기대값 패턴과의 비교 결과를 출력한다.
도 2는 본 실시 형태에 관한 지터 제어부(26) 및 지터 인가부(28)의 구성을 도시한다. 지터 인가부(28)는 신호 입력부(40)와, 가변 지연부(42)와, 신호 출력부(44)를 가진다.
신호 입력부(40)는 타이밍 신호 발생부(24)에 의해 발생된 타이밍 신호를 입력하고, 입력한 타이밍 신호를 가변 지연부(42)에 공급한다. 가변 지연부(42)는 지터 제어부(26)로부터 공급된 지터 제어 신호에 의해 지정된 지터의 크기에 대응한 지연량 만큼 가변 지연부(42)에 의해 입력된 타이밍 신호를 지연한다. 이에 의해, 가변 지연부(42)에 의하면 지터 제어 신호에 의해 지정된 크기의 지터를 타이밍 신호에 인가할 수 있다. 신호 출력부(44)는 가변 지연부(42)에 의해 지터가 인가된 타이밍 신호를 파형 성형부(30)에 공급한다.
지터 제어부(26)는 디지털 필터(56)와, 임의 파형 발생부(58)와, 랜덤 지터 발생부(60)와, AD 변환기(62)와, 가산부(64)와, 게인 제어부(66)와, 인가 제어부(68)와, 외부 클록 입력부(70)와, 내부 클록 발생부(72)와, 클록 선택부(74)를 가진다. 디지털 필터(56)는 패턴 발생부(22)에 의해 발생된 시험 패턴을 필터링하여, 시험 패턴에 따른 지터를 나타내는 패턴 의존 지터 신호를 생성한다. 보다 구체적으로는, 디지털 필터(56)는 시험 패턴을 필터링하는 것에 의해 시험 신호의 파형에 의존하는 지터를 나타내는 패턴 의존 지터 신호를 생성한다.
임의 파형 발생부(58)는 임의 파형의 지터를 나타내는 임의 파형 지터 신호를 발생한다. 임의 파형 발생부(58)는, 일례로서, 정현파 지터를 나타내는 임의 파형 지터 신호를 출력해도 된다. 랜덤 지터 발생부(60)는 랜덤 지터를 나타내는 랜덤 지터 신호를 발생한다. AD 변환기(62)는 외부의 아날로그 신호원에 의해 발생된 아날로그 신호를 샘플링하고, 샘프링한 아날로그 신호에 따른 지터를 나타내는 아날로그 지터 신호를 출력한다.
가산부(64)는 디지털 필터(56)로부터 출력된 패턴 의존 지터 신호를 지터 제어 신호로서 출력한다. 이에 의해, 가산부(64)는 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력할 수 있다.
또한, 가산부(64)는 시험 신호에 인가해야 할 지터의 종류를 지정하는 가산 제어 신호에 따라, 임의 파형 지터 신호, 랜덤 지터 신호 및 아날로그 지터 신호의 적어도 하나를 선택하고, 선택한 지터 신호를 패턴 의존 지터 신호에 가산한 지터 제어 신호를 출력해도 된다. 즉, 가산부(64)는, 일례로서, 시험 패턴에 따른 지터와는 다른 종류의 지터를 나타내는 지터 신호를 시험 패턴에 따른 지터를 나타내는 지터 제어 신호에 가산해도 된다. 가산부(64)는, 예를 들어, 패턴 발생부(22) 및 해당 시험 장치(20)의 컨트롤러 등으로부터 가산제어 신호를 입력해도 된다.
또한, 가산부(64)는, 일례로서, 임의 파형 지터 신호, 랜덤 지터 신호 및 아날로그 지터 신호 중 어느 하나의 신호를 지터 제어 신호로서 출력해도 된다. 또한, 가산부(64)는, 일례로서, 임의 파형 지터 신호, 랜덤 지터 신호 및 아날로그 지터 신호 중 어느 2이상을 가산한 신호를 지터 제어 신호로서 출력해도 된다.
게인 제어부(66)는 시험 신호에 인가해야 할 지터의 게인을 정하는 게인 제어 신호에 따라 가산부(64)로부터 출력된 지터 제어 신호를 증폭 또는 감쇠한다. 게인 제어부(66)는, 일례로서, 지터 제어 신호가 바이너리 코드로 나타내어지는 경우, 시프트 연산을 수행하는 것에 의해 지터 제어 신호를 증폭 또는 감쇠해도 된다. 게인 제어부(66)는, 예를 들어, 패턴 발생부(22) 및 해당 시험 장치(20)의 컨트롤러 등으로부터 게인 제어 신호를 입력해도 된다.
인가 제어부(68)는 타이밍 신호에 지터를 인가하는지 여부를 지정하는 인가 제어 신호를 입력하고, 지터를 인가하지 않는 것이 지정되었을 경우 지터 제어 신호를 지터가 인가되지 않는 값으로 한다. 즉, 인가 제어부(68)는 인가 제어 신호에 의해 지터를 인가하지 않는 것이 지정되었을 경우, 지터 제어 신호를 가변 지연 부(42)에 의해 타이밍 신호가 지연되지 않는 값으로 한다. 이에 의해, 인가 제어부(68)에 의하면, 시험 신호에 지터를 인가할지 여부를 실시간으로 제어할 수 있다. 인가 제어부(68)는, 예를 들어, 패턴 발생부(22) 및 해당 시험 장치(20)의 컨트롤러 등으로부터 인가 제어 신호를 입력해도 된다.
외부 클록 입력부(70)는 지터 인가부(28)에 입력되는 타이밍 신호에 동기한 외부 클록 신호, 즉, 해당 시험 장치(20)의 시스템 클록에 동기한 외부 클록 신호를 입력한다. 그리고, 외부 클록 입력부(70)은 입력한 외부 클록 신호를 클록 선택부(74)에 공급한다.
내부 클록 발생부(72)는 지터 인가부(28)에 입력되는 타이밍 신호와는 비동기인 내부 클록 신호, 즉, 해당 시험 장치(20)의 시스템 클록에 비동기인 내부 클록 신호를 발생한다. 내부 클록 발생부(72)는, 일례로서, 수정 발진기 등이어도 된다. 그리고, 내부 클록 발생부(72)는 발생한 내부 클록 신호를 클록 선택부(74)에 공급한다.
클록 선택부(74)는 외부 클록 신호 또는 내부 클록 신호의 어느 한쪽을 지정하는 클록 선택 신호를 입력한다. 클록 선택부(74)는, 클록 선택 신호에 따라, 외부 클록 신호 및 내부 클록 신호의 어느 한쪽을 클록 신호로서 출력한다. 클록 선택부(74)는, 예를 들어, 패턴 발생부(22) 및 해당 시험 장치(20)의 컨트롤러 등으로부터 클록 선택 신호를 입력해도 된다.
클록 선택부(74)는 클록 신호를 임의 파형 발생부(58), 랜덤 지터 발생부(60) 및 AD 변환기(62)에 공급한다. 그리고, 임의 파형 발생부(58)는, 클록 선택 부(74)로부터 출력된 클록 신호에 동기한 임의 파형 지터 신호를 발생한다. 랜덤 지터 발생부(60)는 클록 선택부(74)로부터 출력된 클록 신호에 동기한 랜덤 지터 신호를 발생한다. AD 변환기(62)는 클록 선택부(74)로부터 출력된 클록 신호에 의해 아날로그 신호를 샘플링 한다.
따라서, 클록 선택부(74)는 해당 시험 장치(20)의 시스템 클록에 동기한 임의 파형 지터, 랜덤 지터 및 아날로그 신호에 따른 지터를 타이밍 신호에 인가시킬 수 있다. 또한, 클록 선택부(74)는 해당 시험 장치(20)의 시스템 클록에 비동기인 임의 파형 지터, 랜덤 지터 및 아날로그 신호에 따른 지터를 타이밍 신호에 인가시킬 수 있다.
이상과 같은 지터 제어부(26) 및 지터 인가부(28)에 의하면, 시험 패턴에 따른 지터를 시험 신호에 인가할 수 있다. 또한, 지터 제어부(26) 및 지터 인가부(28)에 의하면, 시험 패턴에 따른 지터에 더하여, 정현파 지터 등의 임의 파형 지터, 랜덤 지터, 아날로그 신호에 따른 지터 등의 시험 패턴에 의존하지 않는 다른 요인에 의한 지터를 시험 신호에 인가할 수 있다.
도 3은 본 실시 형태에 관한 가변 지연부(42)의 구성의 일례를 도시한다. 가변 지연부(42)는, 직렬로 배치된 복수의 지연 소자(200)와, 복수의 지연 소자(200)에 대응하여 설치된 복수의 실렉터(202)와, 실렉터 제어부(204)를 포함한다. 복수의 지연 소자(200)의 각각은 입력된 타이밍 신호를 각각의 지연량에 의해 지연시켜 출력한다.
복수의 지연 소자(200) 중 처음 단의 지연 소자(200)는 신호 입력부(40)에 의해 입력된 타이밍 신호를 지연한다. 처음 단 이외의 지연 소자(200)는 전단의 지연 소자(200)에 대응하는 실렉터(202)에 의해 출력된 타이밍 신호를 지연한다. 최종단의 지연 소자(200)는 신호 출력부(44)를 통해서 타이밍 신호를 외부에 출력한다.
복수의 실렉터(202)의 각각은 대응하는 지연 소자(200)를 통과한 타이밍 신호 또는 대응하는 지연 소자(200)를 통과하지 않은 타이밍 신호(즉, 전단의 지연 소자(200)에 대응하는 실렉터(202)로부터 출력된 타이밍 신호)의 어느 한쪽을 선택한다. 그리고, 복수의 실렉터(202)의 각각은 선택한 타이밍 신호를 출력한다.
실렉터 제어부(204)는 지터 제어부(26)로부터 출력된 지터 제어 신호에 따라, 복수의 실렉터(202)의 각각 대해 대응하는 지연 소자(200)를 통과한 타이밍 신호를 선택할지 또는 대응하는 지연 소자(200)를 통과하지 않은 타이밍 신호를 선택할지를 제어한다. 보다 구체적으로는, 실렉터 제어부(204)는 신호 입력부(40)로부터 신호 출력부(44)까지의 합계의 지연량이 지터 제어부(26)로부터 출력된 지터 제어 신호에 나타내어진 지터의 크기에 따른 값이 되도록, 복수의 실렉터(202)를 제어한다. 이에 의해, 가변 지연부(42)에 의하면, 지터 제어 신호에 의해 나타내어진 지터의 크기에 따른 지연량 만큼 타이밍 신호를 지연할 수 있다.
또한, 가변 지연부(42)는, 일례로서, 복수의 지연 소자(200), 복수의 실렉터(202) 및 실렉터 제어부(204)에 대신하여, 아날로그 가변 지연 회로와 DA 변환부를 포함해도 된다. 아날로그 가변 지연 회로는, 아날로그 제어 신호에 따른 지연량 만큼 타이밍 신호를 지연한다.
아날로그 가변 지연 회로는, 일례로서, 아날로그 제어 신호에 따라 버퍼 회로의 출력 용량을 변화시키는 것으로, 해당 버퍼 회로를 통과하는 타이밍 신호를 지연시키는 회로이어도 된다. 또한, 아날로그 가변 지연 회로는, 일례로서, 아날로그 제어 신호에 따라 버퍼 회로에 인가되는 구동 전류를 변화시키는 것으로, 해당 버퍼 회로를 통과하는 타이밍 신호를 지연시키는 회로이어도 된다.
DA 변환부는, 지터 제어 신호를 DA 변환한 아날로그 제어 신호를 아날로그 가변 지연 회로에게 준다. 이러한 가변 지연부(42)에 의하면, 더욱 미소(微小)하게 한편으로 고속으로 지연량을 제어할 수 있다.
또한, 가변 지연부(42)는 복수의 지연 소자(200), 복수의 실렉터(202) 및 실렉터 제어부(204)에 더하여, 아날로그 가변 지연 회로 및 DA 변환부를 더 포함해도 된다. 이 경우, 아날로그 가변 지연 회로는, 복수의 지연 소자(200)의, 예를 들어, 후단에 대해서 직렬로 접속된다. 또한, DA 변환부는, 실렉터 제어부(204)로부터 출력된 디지털 신호를 DA 변환한 아날로그 제어 신호를 아날로그 가변 지연 회로에게 준다.
실렉터 제어부(204)는 지터 제어부(26)로부터 입력한 디지털의 지터 제어 신호를 복수의 지연 소자(200)에 의해 지연해야 할 조(粗)지연량을 나타내는 디지털 신호와 아날로그 가변 지연 회로에 의해 지연해야 할 미소 지연량을 나타내는 디지털 신호로 분할한다. 그리고, 실렉터 제어부(204)는, 조지연량을 나타내는 디지털신호에 따라 복수의 실렉터(202)를 스위칭한다. 실렉터 제어부(204)는, 미소 지연량을 나타내는 디지털 신호를 DA 변환부에게 준다.
도 4는 전송 선로 통과 전의 논리 반전의 주파수가 높은 신호의 파형 및 전송 선로 통과 후의 논리 반전의 주파수가 높은 신호의 파형을 도시한다. 도 5는 전송 선로 통과 전의 논리 반전의 주파수가 낮은 신호의 파형 및 전송 선로 통과 후의 논리 반전의 주파수가 낮은 신호의 파형을 도시한다.
디지털 필터(56)는 시험 신호의 파형에 의존하여 해당 시험 신호에 인가되는 지터를 나타낸 패턴 의존 지터 신호를, 패턴 발생부(22)로부터 출력되는 시험 패턴을 디지털 필터링함으로써 생성한다. 이에 의해, 디지털 필터(56)는 부호간 간섭 및 전송 선로 손실 등에 의해 생기는 지터를 나타내는 신호를 생성할 수 있다.
여기에서, 전송 선로 손실에 의한 지터는 전송 선로를 통과하는 신호의 세틀링 특성의 열화에 의해 생긴다. 그렇지만, 도 4에 도시된 바와 같은 고주파 신호는 세틀링 특성이 열화했다고 해도, 세틀링 기간이 경과하기 전에(즉, 완전하게 다음의 논리 레벨에 도달하기 전에) 다음의 변화가 개시되므로, 지터가 작다. 이에 대해서, 도 5에 도시된 바와 같은 L 레벨(또는 H 레벨)이 장시간 경과한 후에 논리 반전한 신호는, 세틀링 특성의 열화에 따른 지연이 그대로 지터에 반영되므로, 지터가 크다.
따라서, 디지털 필터(56)는 저주파수의 파형을 지정하는 시험 패턴이 입력되었을 경우, 출력하는 패턴 의존 지터 신호를 크게 하고, 고주파수의 파형을 지정하는 시험 패턴이 입력되었을 경우, 출력하는 패턴 의존 지터 신호를 작게 하는 것과 같은 필터링을 해도 된다. 보다 구체적으로는, 디지털 필터(56)는, 예를 들어, H 논리 또는 L 논리의 어느 한쪽이 장기간 연속하는 것과 같은 파형을 지정하는 시험 패턴이 입력되었을 경우에는, 출력하는 패턴 의존 지터 신호를 크게 한다. 또한, 디지털 필터(56)는, 예를 들어, H 논리 및 L 논리가 짧은 주기로 교대로 반복되는 파형을 지정하는 시험 패턴이 입력되었을 경우에는, 출력하는 패턴 의존 지터 신호를 작게 한다. 이에 의해, 디지털 필터(56)에 의하면, 전송 선로 손실에 의한 지터를 나타내는 패턴 의존 지터 신호를 생성할 수 있다.
도 6은 본 실시 형태에 관한 임의 파형 발생부(58)에 의해 생성된 정현파 지터를 나타내는 임의 파형 지터 신호의 발생 확률을 도시한다. 임의 파형 발생부(58)는, 일례로서, 미리 기억한 일주기 분의 지터 파형을 나타내는 이산값 데이터를 클록 신호에 동기해 차례차례 순회적으로 독출하는 것으로, 임의 파형 지터를 나타내는 임의 파형 지터 신호를 출력해도 된다. 이에 의해, 임의 파형 발생부(58)는 정현파 지터, 방형파 지터, 램프 분포에 의해 나타내어지는 지터 및 이항 분포에 의해 나타내어지는 지터 등을 시험 신호에 인가할 수 있다. 임의 파형 발생부(58)는, 일례로서, 시험에 앞서 지터 파형을 나타내는 이산값 데이터를 외부의 메모리 및 기억 매체 등으로부터 입력해도 된다.
특히, 임의 파형 발생부(58)는, 일례로서, 미리 기억한 일주기 분의 정현파신호를 나타내는 이산값 데이터를 클록 신호에 동기해 차례차례 순회적으로 독출하여도 된다. 이에 의해, 임의 파형 발생부(58)는, 도 6의 확률 분포에 의해 나타내어지는 것과 같은 정현파 지터를 나타내는 임의 파형 지터 신호를 출력할 수 있다.
도 7은 본 실시 형태에 관한 랜덤 지터 발생부(60)의 구성의 일례를 도시한다. 도 8은, 본 실시 형태에 관한 랜덤 지터 발생부(60)에 의해 생성된 랜덤 지터 신호의 발생 확률을 도시한다.
랜덤 지터 발생부(60)는, 일례로서, 선형 피드백 시프터 레지스터(LFSR)(300)와, 가산부(302)와, 반값 감산부(304)와, 랜덤 지터 출력부(306)를 포함해도 된다. LFSR(300)는, 소정 단의 시프터 레지스터(310)를 포함하고, 시프터 레지스터(310)에서의 최종단의 레지스터에서 의사 랜덤 신호를 발생한다. 보다 상세에는, LFSR(300)는, 다음과 같은 처리를 실시하는 것으로 의사 랜덤 신호를 발생한다.
우선, LFSR(300)는 시프터 레지스터(310)에서의 의사 랜덤 계열을 발생하기 위한 미리 약속된 다항식에 의해 정해지는 레지스터에 격납되어 있는 비트 값의 배타적 논리합을 산출한다. 다음으로, LFSR(300)는, 최종단의 레지스터에 격납된 비트 값을 의사 랜덤 신호로서 출력하고, 시프터 레지스터(310) 내의 각 비트값을 시프트한다. 다음으로, LFSR(300)는, 배타적 논리합의 산출 결과를 처음 단의 레지스터에 격납한다. LFSR(300)는 이상의 처리를 클록 주기마다 반복한다. 이에 의해, LFSR(300)는 의사 랜덤 신호를 간이한 구성에 의해 발생할 수 있다.
가산부(302)는 각 클록 주기마다 LFSR(300) 내의 시프터 레지스터(310)에 포함되는 복수의 레지스터의 비트 값을 가산한 가산값을 출력한다. 반값 감산부(304)는, 가산부(302)가 가산하는 비트 값을 격납하는 복수의 레지스터의 수의 반값을 가산값으로부터 감산한 반값 감산값을 출력한다. 예를 들어, 시프터 레지스터(310)에 포함되는 레지스터 수가 예를 들어, n개인 경우, 반값 감산부(304)는, 가산부(302)에 의해 산출된 가산값으로부터(n/2)를 감산한 반값 감산값을 출력한다. 랜 덤 지터 출력부(306)는, 반값 감산값에 따른 랜덤 지터 신호를 출력한다.
여기에서, LFSR(300)에 의해 생성되는 의사 랜덤 신호는 0(또는 1)의 발생 확률이 50%에 매우 가깝다. 또한, 시프터 레지스터(310)가 n단인 경우, 시프터 레지스터(310) 내의 하나의 레지스터에만 1(또는 0)이 격납되는 확률은 1/(2n-1)이다. 따라서, 모든 레지스터에 격납된 비트 값을 가산한 가산값으로부터, 반값을 감산한 랜덤 지터 신호는, 도 8에 도시된 바와 같이, 0을 피크로 한 정규 분포에 가까운 파형으로 된다.
이로부터, 도 7의 랜덤 지터 발생부(60)에 의하면, 간이한 구성에 의해 랜덤 지터를 나타내는 랜덤 지터 신호를 발생할 수 있다. 더하여, LFSR(300)는, 일례로서, 시험에 앞서 의사 랜덤 신호의 원인이 되는 값을 외부의 메모리 및 기억 매체 등으로부터 입력하여, 시프터 레지스터(310)에 기억해도 된다.
도 9는 정현파 지터를 나타내는 임의 파형 지터 신호와 랜덤 지터 신호를 가산한 지터 신호의 발생 확률을 도시한다. 가산부(64)는, 일례로서, 임의 파형 발생부(58)에 의해 생성된 임의 파형 지터 신호와 랜덤 지터 발생부(60)에 의해 생성된 랜덤 지터 신호를 가산한 지터 신호를, 지터 제어 신호로서 출력해도 된다.
예를 들어, 반도체 디바이스 사이에 전송되는 신호에 인가되는 지터에는 정현파 지터와 같은 확정적인 요인에 의해 발생하는 지터와 함께, 불확정인 요인에 의해 발생하는 랜덤 지터가 포함된다. 가산부(64)는, 시험 패턴에 따른 지터, 정현파 지터 등의 임의 파형 지터, 랜덤 지터 및 아날로그신호에 따른 지터를, 임의의 조합에 의해 가산할 수 있다. 따라서, 시험 장치(20)에 의하면, 복수의 요인에 의해 발생하는 지터를 재현해 시험 신호에 인가할 수 있다.
도 10은 본 실시 형태의 제1 변형예에 관한 시험 장치(20)의 구성을 피시험 디바이스(100)와 함께 도시한다. 본 변형 예와 관련되는 시험 장치(20)는 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로 이하 상이점을 제외하고는 설명을 생략한다.
지터 인가부(28)는, 타이밍 신호에 대신하여, 스트로브 신호에 지터를 인가한다. 즉, 지터 인가부(28)는, 지터 제어 신호에 따라, 타이밍 신호 발생부(24)로부터 비교부(36)에 공급되는 스트로브 신호를 지연함으로써, 스트로브 신호에 지터를 인가한다.
지터 제어부(26)는, 시험 신호에 인가해야 할 지터에 대신해, 출력 신호에 인가해야 할 지터를 나타내는 지터 제어 신호를 출력한다. 그리고, 지터 제어부(26)가 가지는 디지털 필터(56)는 시험 패턴을 필터링하는 것에 대신해, 기대값 패턴을 필터링하고, 기대값 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력한다. 비교부(36)는, 지터가 인가된 스트로브 신호의 타이밍에서, 출력 신호와 기대값 패턴을 비교한다.
이상과 같은 변형예에 관한 시험 장치(20)는, 출력 신호와 기대값과의 비교 타이밍을 나타내는 스트로브 신호에 기대값 패턴에 따른 지터를 인가한다. 이에 의해, 변형예에 관한 시험 장치(20)에 의하면, 기대값 패턴에 따른 지터를 출력 신호에 인가했을 경우에서의 출력 신호와 기대값과의 비교 결과를 얻을 수 있다. 또한, 시험 장치(20)는, 도 1에 도시된 타이밍 신호에 시험 패턴에 따른 지터를 인가하는 타이밍 신호 발생부(24) 및 지터 제어부(26)와, 도 10에 도시된 스트로브 신호에 기대값 패턴에 따른 지터를 인가하는 타이밍 신호 발생부(24) 및 지터 제어부(26)을 함께 구비하여도 된다.
도 11은 본 실시 형태의 제2 변형예에 관한 타이밍 신호 발생부(24)의 구성을 지터 제어부(26)와 함께 도시한다. 본 변형예에 관한 시험 장치(20)는, 도 1에 도시된 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예에 관한 시험 장치(20)는 지터 인가부(28)를 구비하지 않고, 타이밍 신호 발생부(24)가 내부에서 지터 제어 신호에 따른 지터를 타이밍 신호에 인가한다. 즉, 타이밍 신호 발생부(24)는 지터 제어 신호에 따른 지터가 미리 인가된 타이밍 신호를 출력한다.
본 변형예에 관한 타이밍 신호 발생부(24)는, 일례로서, 제1 가산기(402)와, 제2 가산기(404)와, 누(累)가산부(406)와, 래치(408)와 제3 가산기(410)와, 조지연 회로(412)와, 미소 지연 회로(414)를 가진다. 또한, 본 변형예에 관한 지터 제어부(26)는 지터 제어 신호 및 해당 지터 제어 신호에 의해 나타내어지는 지터의 평균값을 출력한다.
제1 가산기(402)는 시험 주기를 나타내는 레이트 데이터로부터 지터 평균값을 감산한다. 이에 의해, 지터 제어부(26)는 지터가 없는 파형(엣지)의 발생 타이밍에 대해서, 정방향 및 부방향으로 지터를 인가할 수 있다.
제2 가산기(404)는, 지연 데이터와, 지터 평균값이 감산된 레이트 데이터와, 지터 제어 신호를 가산한 지연 제어값을 출력한다. 지연 데이터는 시험 패턴에 의해 정해진 파형(엣지)을 발생해야 할 타이밍의 시험 주기의 기준 타이밍부터의 지연량을 도시한다.
누적 가산부(406)는 제2 가산기(404)로부터 출력된 지연 제어값과 제3 가산기(410)으로부터 출력된 값을 가산한 누적 지연 제어값을 출력한다. 래치(408)는 누적 가산부(406)로부터 출력된 누적 지연 제어값을 1 시험 주기 만큼 지연한다. 제3 가산기(410)는 래치(408)로부터 출력된 누적 지연 제어값과 지터 제어 신호를 가산한 값을 누적 가산부(406)에게 준다. 이에 의해, 누적 가산부(406)는 제2 가산기(404)로부터 출력된 지연 제어값을 누적 가산한 누적 지연 제어값을 출력할 수 있다.
조지연 회로(412)는, 시험 주기의 기준이 되는 레퍼런스 클록을 누적 지연 제어값의 상위비트의 값에 따른 지연량으로 지연한다. 조지연 회로(412)는, 일례로서, 동작 클록의 주기 단위의 지연량으로, 레퍼런스 클록을 지연해도 된다.
미소 지연 회로(414)는 조지연 회로(412)에 의해 지연된 레퍼런스 클록을 누적 지연 제어값의 하위비트의 값에 따른 지연량으로 지연한다. 미소 지연 회로(414)는, 일례로서, 해당 타이밍 신호 발생부(24)의 동작 클록 미만의 미소한 지연량으로, 레퍼런스 클록을 지연해도 된다. 그리고, 미소 지연 회로(414)는 지연한 레퍼런스 클록을 타이밍 신호로서 외부에 출력한다.
지터 인가 스위칭부(416)는 지터 제어부(26)로부터 출력된 지터 제어 신호를 제2 가산기(404) 또는 누적 가산부(406)로 전환하여 출력한다. 지터 인가 스위칭부(416)는, 예를 들어, 패턴 발생부(22) 및 해당 시험 장치(20)의 컨트롤러 등으로부터 출력된 스위칭 제어 신호에 따라, 지터 제어 신호의 출력선을 스위칭한다.
이러한 구성의 타이밍 신호 발생부(24)에 의하면, 지터 제어부(26)로부터 출력된 지터 제어 신호에 따른 지터가 미리 인가된 타이밍 신호를 출력할 수 있다. 더욱이, 타이밍 신호 발생부(24)에 의하면, 제2 가산기(404)에 의해 지터 제어 신호를 지연 데이터에 인가하므로, 전후의 시험 주기의 파형에 인가된 지터와는 상관이 없는 지터를 해당 시험 주기의 타이밍 신호에 인가할 수 있다. 즉, 타이밍 신호 발생부(24)에 의하면, 순간적인 지터를 타이밍 신호에 인가할 수 있다. 이에 의해, 지터 제어부(26)에 의하면, 정현파 지터와 같은 확정적인 요인에 의해 발생하는 지터를 시험 신호에 인가할 수 있다.
또한, 타이밍 신호 발생부(24)에 의하면, 제3 가산기(410)에 의해 지터 제어 신호를 누적 지연 제어값에 인가하므로, 누적 가산한 지터를 타이밍 신호에 인가할 수 있다. 이에 의해, 지터 제어부(26)에 의하면, 발진 신호의 중심 주파수의 근방에 발생하는 SSB 노이즈 모의한 지터를, 타이밍 신호에 인가할 수 있다. 따라서, 지터 제어부(26)에 의하면, 발진 회로 및 PLL 회로 등의 위상 잡음을 주성분으로 한 지터를 시험 신호에 인가할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것은 당업자에게 분명하다. 그 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 분명하다.

Claims (7)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스에 공급해야 할 시험 신호를 정하는 시험 패턴을 발생하는 패턴 발생부;
    상기 피시험 디바이스에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생하는 타이밍 신호 발생부;
    상기 시험 패턴을 필터링하고 상기 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 디지털 필터;
    상기 지터 제어 신호에 따라 상기 타이밍 신호를 지연함으로써, 상기 타이밍 신호에 지터를 인가하는 지터 인가부; 및
    지터가 인가된 상기 타이밍 신호를 기준으로 상기 시험 패턴을 성형한 시험 신호를 생성하는 파형 성형부
    를 포함하는,
    시험 장치.
  2. 제1항에 있어서,
    상기 타이밍 신호에 지터를 인가하는지 여부를 지정하는 인가 제어 신호를 입력해, 지터를 인가하지 않는 것이 지정되었을 경우, 상기 지터 제어 신호를 지터 가 인가되지 않는 값으로 하는 인가 제어부;
    를 더 포함하는,
    시험 장치.
  3. 제1항에 있어서,
    시험 패턴에 따른 지터와는 다른 종류의 지터를 나타내는 지터 신호를 상기 지터 제어 신호에 가산하는 가산부;
    를 더 포함하는,
    시험 장치.
  4. 제1항에 있어서,
    랜덤 지터를 나타내는 랜덤 지터 신호를 출력하는 랜덤 지터 발생부; 및
    상기 랜덤 지터 신호를 상기 지터 제어 신호에 가산하는 가산부;
    를 더 포함하고,
    상기 랜덤 지터 발생부는,
    소정 단의 복수의 레지스터를 갖는 시프터 레지스터를 포함해, 상기 복수의 레지스터에 격납된 비트 값의 배타적 논리합을 산출하고, 상기 시프터 레지스터에 있어서의 최종단의 레지스터에 격납된 비트 값을 의사 랜덤 신호로서 출력하고, 산출된 상기 비트 값의 배타적 논리합을 상기 시프터 레지스터에서의 처음 단의 레지스터에 격납하는 선형 피드백 시프터 레지스터;
    상기 시프터 레지스터에 포함되는 상기 복수의 레지스터의 각각에 격납된 비트 값을 가산한 가산값을 출력하는 가산부;
    상기 복수의 레지스터의 개수의 반값을 상기 가산값으로부터 감산한 반값 감산값을 출력하는 반값 감산부; 및
    상기 반값 감산값을 상기 랜덤 지터 신호로서 출력하는 랜덤 지터 출력부;
    를 포함하는,
    시험 장치.
  5. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    시험 신호를 상기 피시험 디바이스에 출력하는 신호 출력부;
    상기 시험 신호에 따라 상기 피시험 디바이스로부터 출력된 출력 신호를 입력하는 신호 입력부;
    상기 피시험 디바이스로부터 출력되어야 하는 출력 신호를 정하는 기대값 패턴을 발생하는 패턴 발생부;
    상기 기대값 패턴과 상기 출력 신호를 비교하는 타이밍을 나타내는 스트로브 신호를 발생하는 타이밍 신호 발생부;
    상기 기대값 패턴을 필터링하고, 상기 기대값 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 디지털 필터;
    상기 지터 제어 신호에 따라 상기 스트로브 신호를 지연함으로써, 상기 스트로브 신호에 지터를 인가하는 지터 인가부; 및
    지터가 인가된 상기 스트로브 신호의 타이밍에서, 상기 출력 신호와 상기 기대값 패턴을 비교하는 비교부;
    를 포함하는,
    시험 장치.
  6. 피시험 디바이스를 시험하는 시험 방법에 있어서,
    상기 피시험 디바이스에 공급해야 할 시험 신호를 정하는 시험 패턴을 발생하는 단계;
    상기 피시험 디바이스에 시험 신호를 공급하는 타이밍을 나타내는 타이밍 신호를 발생하는 단계;
    상기 시험 패턴을 필터링하고, 상기 시험 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 단계;
    상기 지터 제어 신호에 따라 상기 타이밍 신호를 지연함으로써, 상기 타이밍 신호에 지터를 인가하는 단계; 및
    지터가 인가된 상기 타이밍 신호를 기준으로 상기 시험 패턴을 성형한 시험 신호를 생성하는 단계;
    를 포함하는,
    시험 방법.
  7. 피시험 디바이스를 시험하는 시험 방법에 있어서,
    시험 신호를 상기 피시험 디바이스에 출력하는 단계;
    상기 시험 신호에 따라 상기 피시험 디바이스로부터 출력된 출력 신호를 입력하는 단계;
    상기 피시험 디바이스로부터 출력되어야 하는 출력 신호를 정하는 기대값 패턴을 발생하는 단계;
    상기 기대값 패턴과 상기 출력 신호를 비교하는 타이밍을 나타내는 스트로브 신호를 발생하는 단계;
    상기 기대값 패턴을 필터링하고, 상기 기대값 패턴에 따른 지터를 나타내는 지터 제어 신호를 출력하는 단계;
    상기 지터 제어 신호에 따라 상기 스트로브 신호를 지연함으로써, 상기 스트로브 신호에 지터를 인가하는 단계; 및
    지터가 인가된 상기 스트로브 신호의 타이밍에서 상기 출력 신호와 상기 기대값 패턴을 비교하는 단계;
    를 포함하는,
    시험 방법.
KR1020097022072A 2007-04-24 2008-04-21 시험 장치 및 시험 방법 KR101108132B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2007-114637 2007-04-24
JP2007114637 2007-04-24
PCT/JP2008/057710 WO2008133238A1 (ja) 2007-04-24 2008-04-21 試験装置および試験方法

Publications (2)

Publication Number Publication Date
KR20090130077A KR20090130077A (ko) 2009-12-17
KR101108132B1 true KR101108132B1 (ko) 2012-02-06

Family

ID=39925688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097022072A KR101108132B1 (ko) 2007-04-24 2008-04-21 시험 장치 및 시험 방법

Country Status (7)

Country Link
US (1) US7932729B2 (ko)
JP (1) JPWO2008133238A1 (ko)
KR (1) KR101108132B1 (ko)
CN (1) CN101657731B (ko)
DE (1) DE112008001125T5 (ko)
TW (1) TWI373620B (ko)
WO (1) WO2008133238A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8169225B2 (en) * 2004-11-15 2012-05-01 Nxp B.V. System and method for on-chip jitter injection
US8688400B2 (en) * 2008-01-31 2014-04-01 Tektronix International Sales Gmbh Signal generator producing intersymbol interference effects on serial data
CN103308843A (zh) * 2012-03-09 2013-09-18 鸿富锦精密工业（深圳）有限公司 具有接收器测试功能的芯片及电路板
US9071407B2 (en) * 2012-05-02 2015-06-30 Ramnus Inc. Receiver clock test circuitry and related methods and apparatuses
US9832093B1 (en) * 2014-02-26 2017-11-28 Keysight Technologies, Inc. Method for injecting timing variations into continuous signals
US9897504B2 (en) * 2015-04-20 2018-02-20 Infineon Technologies Ag System and method for a MEMS sensor
CN104965169A (zh) * 2015-07-29 2015-10-07 江苏杰进微电子科技有限公司 全自动ic电信号测试装置及测试方法
TWI559325B (zh) * 2015-10-22 2016-11-21 力成科技股份有限公司 高頻記憶體之測試裝置及測試方法
CN106849737B (zh) * 2016-11-29 2019-01-22 北京中电华大电子设计有限责任公司 一种产生电源随机干扰波形的方法及装置
CN106647928A (zh) * 2016-12-30 2017-05-10 杭州宏杉科技股份有限公司 一种异常时序定位方法、装置及主板
CN107561432A (zh) * 2017-07-27 2018-01-09 中国船舶重工集团公司第七二四研究所 一种基于奇偶校验的时序信号故障检测方法
US11237204B2 (en) * 2018-12-31 2022-02-01 Tektronix, Inc. Real-time jitter impairment insertion for signal sources
CN116224013A (zh) * 2021-12-06 2023-06-06 长鑫存储技术有限公司 芯片测试方法及设备
CN117347835A (zh) * 2023-11-20 2024-01-05 芯火微测(成都)科技有限公司 一种基于ate的开关电容滤波器测试平台及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030041294A1 (en) 2001-08-22 2003-02-27 Agilent Technologies, Inc. Jitter generation with delay unit
US20040143406A1 (en) 2002-12-17 2004-07-22 Anritsu Corporation Measuring apparatus and measuring method for pattern dependent jitter
US20040223559A1 (en) 2003-05-09 2004-11-11 Hill John P. Integrated data jitter generator for the testing of high-speed serial interfaces
US7756197B1 (en) 2003-11-26 2010-07-13 Pmc-Sierra, Inc. Built in self test (BIST) for high-speed serial transceivers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0560808A (ja) * 1991-09-03 1993-03-12 Rohm Co Ltd 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置
JPH05235718A (ja) * 1992-02-18 1993-09-10 Advantest Corp ジッタ付与装置
JPH06265597A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体集積回路の試験装置
JPH1138087A (ja) * 1997-07-22 1999-02-12 Advantest Corp 半導体試験装置
JP2000221254A (ja) * 1999-02-01 2000-08-11 Leader Electronics Corp ジッタ付加の方法および装置
JP4251800B2 (ja) * 2001-11-08 2009-04-08 株式会社アドバンテスト 試験装置
JP2005091108A (ja) * 2003-09-16 2005-04-07 Advantest Corp ジッタ発生器及び試験装置
US7095264B2 (en) * 2003-12-02 2006-08-22 International Business Machines Corporation Programmable jitter signal generator
US7315574B2 (en) * 2004-05-03 2008-01-01 Dft Microsystems, Inc. System and method for generating a jittered test signal
DE602005022697D1 (de) * 2004-05-11 2010-09-16 Advantest Corp Timing-generator und halbleiterprüfvorrichtung
JP2006025114A (ja) * 2004-07-07 2006-01-26 Kawasaki Microelectronics Kk 通信装置
JP4425735B2 (ja) * 2004-07-22 2010-03-03 株式会社アドバンテスト ジッタ印加回路、及び試験装置
US7522690B2 (en) * 2004-09-15 2009-04-21 Silicon Laboratories Inc. Jitter self test
US7313496B2 (en) * 2005-02-11 2007-12-25 Advantest Corporation Test apparatus and test method for testing a device under test
JP2006226791A (ja) * 2005-02-16 2006-08-31 Advantest Corp 試験装置、タイミング発生器、及びプログラム
JP4600128B2 (ja) * 2005-04-12 2010-12-15 株式会社デンソー 演算回路及び画像認識装置
JP4536610B2 (ja) * 2005-07-07 2010-09-01 株式会社アドバンテスト 半導体試験装置
CN1741427B (zh) * 2005-09-13 2011-06-22 威盛电子股份有限公司 可注入时域抖动的测试电路及相关测试方法
US7596173B2 (en) * 2005-10-28 2009-09-29 Advantest Corporation Test apparatus, clock generator and electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030041294A1 (en) 2001-08-22 2003-02-27 Agilent Technologies, Inc. Jitter generation with delay unit
US20040143406A1 (en) 2002-12-17 2004-07-22 Anritsu Corporation Measuring apparatus and measuring method for pattern dependent jitter
US20040223559A1 (en) 2003-05-09 2004-11-11 Hill John P. Integrated data jitter generator for the testing of high-speed serial interfaces
US7756197B1 (en) 2003-11-26 2010-07-13 Pmc-Sierra, Inc. Built in self test (BIST) for high-speed serial transceivers

Also Published As

Publication number Publication date
JPWO2008133238A1 (ja) 2010-07-29
DE112008001125T5 (de) 2010-02-18
US7932729B2 (en) 2011-04-26
CN101657731A (zh) 2010-02-24
CN101657731B (zh) 2012-10-10
KR20090130077A (ko) 2009-12-17
TW200907363A (en) 2009-02-16
WO2008133238A1 (ja) 2008-11-06
TWI373620B (en) 2012-10-01
US20100090709A1 (en) 2010-04-15

Similar Documents

Publication Publication Date Title
KR101108132B1 (ko) 시험 장치 및 시험 방법
JP5008654B2 (ja) 測定装置、測定方法、試験装置、試験方法、及び電子デバイス
JP4806631B2 (ja) タイミング発生器および半導体試験装置
JP6812781B2 (ja) 遅延回路、カウント値生成回路および物理量センサー
JP5337157B2 (ja) 試験装置、及び試験方法
JPWO2007099917A1 (ja) 測定装置、測定方法、試験装置、試験方法、及び電子デバイス
US8732510B2 (en) Digital forced oscilation by direct digital synthesis to generate pulse stream having frequency relative to a reference clock signal and to eliminate an off-chip filter
JP5235146B2 (ja) ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
KR101254439B1 (ko) 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법
JP6972660B2 (ja) アイドルトーン分散装置および周波数比計測装置
CN104965169A (zh) 全自动ic电信号测试装置及测试方法
JP5243287B2 (ja) ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
JP2012083342A (ja) 測定装置、測定方法、試験装置およびプログラム
US20060164146A1 (en) Edge shifted pulse train generator
JP5208211B2 (ja) 試験装置、及び試験方法
JP5331375B2 (ja) サンプリング装置および試験装置
JP5243340B2 (ja) 試験装置および試験方法
JP6733237B2 (ja) 周波数デルタシグマ変調信号出力装置
JP5560778B2 (ja) クロック乗せ換え回路、及びクロック乗せ換え方法
KR101095640B1 (ko) Ｄａ 변환기 및 ｄａ 변환방법
Napoli et al. A complete system to generate electrical noise with arbitrary power spectral density
JP2012052913A (ja) 試験装置および信号発生装置
KR0182068B1 (ko) 반도체 시험 장치
JP7040572B2 (ja) 遅延回路、カウント値生成回路および物理量センサー
JPWO2011033588A1 (ja) 試験装置および試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee