TWI559325B - 高頻記憶體之測試裝置及測試方法 - Google Patents

高頻記憶體之測試裝置及測試方法 Download PDF

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Description

高頻記憶體之測試裝置及測試方法
本發明是有關於一種半導體裝置之測試技術，特別是有關於一種高頻記憶體之測試裝置及測試方法。
記憶體元件經過積體電路的製作、晶片單離切割作業與半導體封裝製程之後，應使用適當測試機測試其電性效能。測試機提供的測試訊號頻率為固定，但記憶體元件的運算頻率為持續的提高，使得既有測試機無法測試下一代的高頻記憶體元件。有人提出一種倍頻整合的測試方法，更換了電路板介面(或稱DSA測試介面板，其中DSA係為Device Specific Adapter“裝置專用轉接器”的英文縮寫)，使得測試機的兩個輸入/輸出接點整合連接至一個元件結合板的腳位，達到倍頻效能，但是測試效率將大幅的減少，並且倍頻整合的測試訊號比起單一高頻測試訊號會有誤差存在。
請參閱第1圖，為一種習知記憶體之測試裝置10，其具有一測試機11、一電路板介面12及一元件結合板13，該測試機11具有複數個輸入/輸出接點IO0~IO7，用以分別輸出複數個測試訊號。該電路板介面12係介設於該測試機11與該元件結合板13之 間，該電路板介面12具有複數個匯流排12a，該些匯流排12a用以連接該些輸入/輸出接點IO0~IO7至該元件結合板13之對應腳位，該元件結合板13具有複數個結合槽13a，每一結合槽13a係用以安裝一個待測記憶體封裝件，待測記憶體封裝件內封裝有一個或複數個晶片200，該測試機11之該些輸入/輸出接點IO0~IO7輸出之測試訊號經由該些匯流排12a傳送至安裝於該些結合槽13a之該些待測記憶體封裝件之晶片200，該些待測記憶體封裝件之晶片200接收測試訊號後回傳複數個測試結果訊號至該測試機11，該測試機11比對該測試訊號及該測試結果訊號以得知該些記憶體封裝件之晶片200是否運作正常。
請再參閱第1圖，於該測試裝置10中，該測試機11所能提供之測試訊號的頻率需與該些待測記憶體封裝件之晶片200的操作頻率匹配，例如能提供800Mbps讀寫能力之測試機11僅能測試800Mbps之待測記憶體封裝件之晶片200。因此，請參閱第2圖，於習知技術中，倘若意欲以具有800Mbps讀寫能力之測試機11測試1600Mbps之待測記憶體封裝件之晶片200時，必須先更換另一電路板介面14。該電路板介面14具有複數個第一匯流排14a與複數個第二匯流排14b，兩對應之第一匯流排14a與第二匯流排14b連接至該元件結合板13之一半數量結合槽13a之同一腳位，達到倍頻整合之效果，然而，該元件結合板13之另一半數量結合槽13a為空接。因此，透過該些輸入/輸出接點IO0~IO7中之兩個對應接點分別輸出兩個測試訊號至該元件結合板13之一對應腳位，以進行待 測記憶體封裝件之晶片200的測試，雖然此方式能以低頻之測試機11測試高頻之記憶體元件，但也使得該測試機11能測試之記憶體元件減半，導致測試速度大幅下降。此外，請再參閱第2圖，於習知技術中，同時透過兩個輸入/輸出接點IO0~IO7輸出兩個具時序間隔差的測試訊號至該元件結合板13之同一腳位DQ0~DQ3時，兩條連接至相同腳位DQ0~DQ3之第一匯流排14a與第二匯流排14b的長度並不相同，這會導致該元件結合板13之腳位DQ0~DQ3無法準確地接收兩個測試訊號並整合為一倍頻訊號，該些兩個測試訊號之間的延遲最終會造成倍頻測試訊號的輸入與輸出錯誤。
本發明的主要目的係在於提供一種高頻記憶體之測試裝置及測試方法，藉由一轉換介面之一訊號合併共享機構合併二個測試訊號為一倍頻測試訊號，並將該倍頻測試訊號共享至元件結合板之不同結合槽的相同腳位或是相同結合槽的不同腳位，而使低頻之測試機不但能用以測試高頻之待測記憶體封裝件之晶片外，還能維持元件結合板之有效結合槽的測試數量。
本發明之一種高頻記憶體之測試裝置係包含一轉換介面、一測試機及一元件結合板。該轉換介面係具有一訊號合併共享機構、一第一接腳匯流排、一第二接腳匯流排、一第三接腳匯流排及一第四接腳匯流排。該第一接腳匯流排、該第二接腳匯流排、該第三接腳匯流排、該第四接腳匯流排係分別連接至該訊號合併共享機構。該測試機係具有一第一輸入/輸出接點群組及一 第二輸入/輸出接點群組，該第一輸入/輸出接點群組係以該第一接腳匯流排耦接至該訊號合併共享機構，該第二輸入/輸出接點群組係以該第二接腳匯流排耦接至該訊號合併共享機構，該元件結合板係具有一第一腳位群組及一第二腳位群組，該第一腳位群組係以該第三接腳匯流排耦接至該訊號合併共享機構，該第二腳位群組係以該第四接腳匯流排耦接至該訊號合併共享機構，其中該第一輸入/輸出接點群組係用以輸出一第一測試訊號至該訊號合併共享機構，該第二輸入/輸出接點群組係用以輸出一第二測試訊號至該訊號合併共享機構，該轉換介面係用以合併該第一測試訊號及該第二測試訊號以產生一倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構及該第三接腳匯流排輸入至該第一腳位群組，且該倍頻測試訊號係經由該訊號合併共享機構及該第四接腳匯流排輸入該第二腳位群組。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之測試裝置中，該訊號合併共享機構係具體可包含複數個多進多出節點，達到線路元件的簡縮。
在前述之測試裝置中，該訊號合併共享機構係可包含數量對應之複數個合併節點、複數個倍頻線路以及複數個共享節點，該些倍頻線路係連接對應之該些合併節點與對應之該些共享節點，該第一接腳匯流排與該第二接腳匯流排係連接至對應之該些合併節點，該第三接腳匯流排與該第四接腳匯流排係連接至 對應之該些共享節點，藉以調控等長接腳匯流排的合併位置與分享位置。
在前述之測試裝置中，該倍頻測試訊號的頻率係具體為該第一測試訊號或該第二測試訊號的頻率的兩倍。
在前述之測試裝置中，該第一腳位群組與該第二腳位群組係較佳地可被分別界定在該元件結合板之一第一結合槽與一第二結合槽，且具有相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
在前述之測試裝置中，局部之該第一腳位群組與局部之該第二腳位群組係較佳地可被界定在該元件結合板之一相同結合槽，且具有不相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
在前述之測試裝置中，該第一接腳匯流排及該第二接腳匯流排兩者傳送路徑係實質上可為相等。
在前述之測試裝置中，該第三接腳匯流排及該第四接腳匯流排兩者傳送路徑係實質上可為相等。
本發明之一種高頻記憶體之測試方法，係包含以下步驟：步驟1：提供上述之測試裝置，該測試裝置係包含該轉換介面、該測試機及該元件結合板；步驟2：安裝至少二待測記憶體封裝件至該元件結合板，該些待測記憶體封裝件之一第一晶片係電性連接該第一腳位群 組，該些待測記憶體封裝件之一第二晶片係電性連接該第二腳位群組；以及步驟3：進行一寫入程序，該測試機的該第一輸入/輸出接點群組係輸出一第一測試訊號至該訊號合併共享機構，該第二輸入/輸出接點群組係輸出一第二測試訊號至該訊號合併共享機構，該轉換介面係合併該第一測試訊號及該第二測試訊號並產生一倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構、該第三接腳匯流排及該第一腳位群組輸入至該第一晶片，並且同時該倍頻測試訊號係經由該訊號合併共享機構、該第四接腳匯流排及該第二腳位群組輸入至該第二晶片，藉此可以節省寫入的測試時間，並且待測記憶體封裝件安裝於該元件結合板之數量不需要減半調整。
在前述之測試方法中，可另包含一讀取程序，該第一晶片經由該第一腳位群組輸出一第一測試結果訊號，並以該第三接腳匯流排傳送該第一測試結果訊號至該訊號合併共享機構，該轉換介面分享該第一測試結果訊號，經由該訊號合併共享機構及該第一接腳匯流排輸出至該第一輸入/輸出接點群組，同時經由該訊號合併共享機構及該第二接腳匯流排輸出至該第二輸入/輸出接點群組，該第二晶片經由該第二腳位群組輸出一第二測試結果訊號，並以該第四接腳匯流排傳送第二測試結果訊號至該訊號合併共享機構，該轉換介面分享該第二測試結果訊號，經由該訊號合併共享機構及該第一接腳匯流排輸出至該第一輸 入/輸出接點群組，同時經由該訊號合併共享機構及該第二接腳匯流排輸出至該第二輸入/輸出接點群組，以使該測試機接收複數個相同測試結果訊號在不相同的輸入/輸出接點群組。
本發明藉由該轉換介面之該訊號合併共享機構進行該測試訊號的合併，並進行測試結果訊號的共享，使得該測試機能在一個時間下同時對複數個待測試記憶體封裝件進行測試，可使低頻之該測試機測試高頻記憶體時，亦能保持該測試機所能測試的待測記憶體元件之有效測試數量，而保持記憶體的測試速度。
IO0~IO7‧‧‧輸入/輸出接點
DQ0~DQ3‧‧‧腳位
10‧‧‧記憶體之測試裝置
11‧‧‧測試機
12‧‧‧第一電路板介面
13‧‧‧元件結合板
12a‧‧‧匯流排
13a‧‧‧結合槽
14‧‧‧第二電路板介面
14a‧‧‧第一匯流排
14b‧‧‧第二匯流排
100、100A、100B‧‧‧高頻記憶體之測試裝置
110‧‧‧轉換介面
111‧‧‧訊號合併共享機構
112‧‧‧第一接腳匯流排
113‧‧‧第二接腳匯流排
114‧‧‧第三接腳匯流排
115‧‧‧第四接腳匯流排
111a‧‧‧合併節點
111b‧‧‧倍頻線路
111c‧‧‧共享節點
120‧‧‧測試機
121‧‧‧第一輸入/輸出接點群組
122‧‧‧第二輸入/輸出接點群組
130‧‧‧元件結合板
131‧‧‧第一結合槽
132‧‧‧第二結合槽
133‧‧‧第一腳位群組
134‧‧‧第二腳位群組
200‧‧‧待測記憶體封裝之晶片
200A‧‧‧第一晶片
200B‧‧‧第二晶片
第1圖：習知之一種記憶體之測試裝置的示意圖。
第2圖：習知之該記憶體之測試裝置用以測試高頻記憶體的示意圖。
第3圖：依據本發明之第一實施例，一種高頻記憶體之測試裝置之結構示意圖。
第4A圖：依據本發明之第一實施例，該高頻記憶體之測試裝置之局部電路示意圖。
第4B圖：依據本發明之第一實施例，在一寫入程序中第一測試訊號、第二測試訊號與倍頻測試訊號的時序圖。
第4C圖：依據本發明之第一實施例，在一讀取程序中相同測試結果訊號在不相同的輸入/輸出接點群組讀取偵測點的時序圖。
第5圖：依據本發明之第二實施例，一種高頻記憶體之測試裝置之示意圖。
第6圖：依據本發明之第三實施例，一種高頻記憶體之測試裝置之示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
請參閱第3圖，其係為本發明之一第一實施例揭示之一種高頻記憶體之測試裝置100的結構示意圖。該高頻記憶體之測試裝置100係包含一轉換介面110、一測試機120及一元件結合板130，該轉換介面110係連接該測試機120與該元件結合板130。
請參閱第3圖，該測試機120係具有一第一輸入/輸出接點群組121及一第二輸入/輸出接點群組122，在本實施例中以示意簡化表示如下，該第一輸入/輸出接點群組121係具有四個輸入/輸出接點IO0~IO3，該第二輸入/輸出接點群組122係具有四個輸入/輸出接點IO4~IO7，該些輸入/輸出接點IO0~IO3係分別用以輸出一第一測試訊號，該些輸入/輸出接點IO4~IO7係分別輸出一第二 測試訊號，其中該第一測試訊號及該第二測試訊號的頻率相同，並且由該測試機120發出的該第一測試訊號及該第二測試訊號之間係應具有時序間隔差。
該轉換介面110係具有一訊號合併共享機構111、一第一接腳匯流排112、一第二接腳匯流排113、一第三接腳匯流排114及一第四接腳匯流排115，該第一輸入/輸出接點群組121之該些輸入/輸出接點IO0~IO3係以該第一接腳匯流排112耦接該訊號合併共享機構111，故該第一輸入/輸出接點群組121輸出之該第一測試訊號係可經由該第一接腳匯流排112傳送至該訊號合併共享機構111，該第二輸入/輸出接點群組122之該些輸入/輸出接點IO4~IO7係以該第二接腳匯流排113耦接於該訊號合併共享機構111，故該第二輸入/輸出接點群組122輸出之該第二測試訊號係可經由該第二接腳匯流排113傳送至該訊號合併共享機構111。該轉換介面110在接收該第一測試訊號及該第二測試訊號之後，該訊號合併共享機構111係合併該第一測試訊號與該第二測試訊號以產生一倍頻測試訊號，其中該倍頻測試訊號的頻率係為該第一測試訊號或該第二測試訊號的頻率的兩倍。
請參閱第3圖，較佳地，該第一接腳匯流排112與該第二接腳匯流排113兩者傳送路徑係實質上為相等，使得該訊號合併共享機構111可以無延遲誤差的方式接收到該第一測試訊號及該第二測試訊號，以避免該第一測試訊號及該第二測試訊號因傳送延遲而造成合併錯誤。
請參閱第3圖，該元件結合板130係具有一第一結合槽131及一第二結合槽132，該第一結合槽131及該第二結合槽132係用以安裝複數個待測記憶體封裝件，每一結合槽係可安裝一個待測記憶體封裝件，每一待測記憶體封裝件係封裝有一個或複數個晶片(第一晶片200A或/與第二晶片200B)，在本實施例中，第一晶片200A與第二晶片200B之區別係為測試時位於不相同的結合槽，即測試時第一晶片200A與第二晶片200B不會被包含於一指定之待測記憶體封裝件。其中該第一結合槽131係具有一第一腳位群組133，該第二結合槽132係具有一第二腳位群組134，即該第一腳位群組133與該第二腳位群組134係被界定為該元件結合板130中之不同位置結合槽，並且該第一結合槽131與該第二結合槽132具有相同腳位功能的排序連接，以供該第三接腳匯流排114與該第四接腳匯流排115之對應連接。在本實施例中，上述腳位群組133、134之區定定義係取決於結合槽，當兩腳位係位於不同結合槽，便不規類於同一腳位群組。本實施例中，該第一腳位群組133係具有四個腳位DQ0~DQ3，該第二腳位群組134係具有四個腳位DQ0~DQ3，表示該第一腳位群組133與該第二腳位群組134係包含有相同功能的腳位。在該第一結合槽131中該第一腳位群組133的該些腳位DQ0~DQ3係以該第三接腳匯流排114耦接至該訊號合併共享機構111，以使該倍頻測試訊號經由該訊號合併共享機構111及該第三接腳匯流排114輸入至該第一結合槽131之該第一腳位群組133。在該第二結合槽132中該第二腳位群組134的該些腳位 DQ0~DQ3係以該第四接腳匯流排115耦接至該訊號合併共享機構111，以使該倍頻測試訊號經由該訊號合併共享機構111及該第四接腳匯流排115輸入該第二結合槽132之該第二腳位群組134。上述的「不同結合槽的相同腳位功能由對應接腳匯流排的排序連接」係表現為該第一結合槽131之腳位DQ0~DQ3係經由該第三接腳匯流排114依序耦接至該第一輸入/輸出接點群組121之輸入/輸出接點IO0~IO3，亦依序耦接至該第二輸入/輸出接點群組122之輸入/輸出接點IO3~IO7；該第二結合槽132之腳位DQ0~DQ3係經由該第四接腳匯流排115依序耦接至該第一輸入/輸出接點群組121之輸入/輸出接點IO0~IO3，亦依序耦接至該第二輸入/輸出接點群組122之輸入/輸出接點IO3~IO7。
該倍頻測試訊號係經由該第一結合槽131之該第一腳位群組133及該第二結合槽132之該第二腳位群組134傳送至多個待測記憶體封裝件之晶片(第一晶片200A與第二晶片200B)以進行測試，並使該待測記憶體封裝件之晶片輸出測試結果訊號，其中安裝於該第一結合槽131內待測記憶體封裝件之第一晶片200A係經由該第一腳位群組133輸出一第一測試結果訊號至該訊號合併共享機構111；安裝於該第二結合槽132內待測記憶體封裝件之第二晶片200B係經由該第二腳位群組134輸出一第二測試結果訊號至該訊號合併共享機構111，該轉換介面110係分享該第一測試結果訊號與該第二測試結果訊號之任一個以產生複數個相同測試結果訊號，相同測試結果訊號之其中之一係經由該訊號合併共享 機構111及該第一接腳匯流排112輸出至該第一輸入/輸出接點群組121，相同測試結果訊號之另一係經由該訊號合併共享機構111及該第二接腳匯流排113輸出至該第二輸入/輸出接點群組122，該測試機120係能接收結合槽中待測記憶體封裝件分享出之相同測試結果訊號在不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成待測記憶體封裝件的測試。
請再參閱第3圖，較佳地，該第三接腳匯流排114及該第四接腳匯流排115兩者傳送路徑係實質上為相等，以使該訊號合併共享機構111可以無延遲誤差的方式輸出該第一測試訊號及該第二測試訊號。此外，由於該第一接腳匯流排112及該第二接腳匯流排113兩者傳送路徑實質上為相等，因此，該第一輸入/輸出接點群組121之該些輸入/輸出接點IO0~IO3及該第二輸入/輸出接點群組122之該些輸入/輸出接點IO4~IO7係亦能同時接收到由該訊號合併共享機構111分享讀出之相同測試結果訊號，以避免測試結果受到傳輸時間延遲的影響。
以腳位DQ0為例，第4A圖係為該高頻記憶體之測試裝置100之局部電路示意圖。請參閱第4B圖，繪示在一對腳位DQ0之寫入程序中該第一測試訊號、該第二測試訊號與該倍頻測試訊號的時序圖，其中該第一測試訊號及該第二測試訊號之時序係相差間隔。因此，以疊加的方式合併該第一測試訊號及該第二測試訊號即可形成該倍頻測試訊號。第4C圖繪示在一讀取程序中由腳 位DQ0讀出之相同測試結果訊號在不相同的輸入/輸出接點群組讀取偵測時點的時序圖，其中偵測時點為第4C圖中的朝上箭頭，不相同的輸入/輸出接點群組係選取不同的輸入/輸出接點IO0與IO4為例，測試結果訊號係可由單獨或複數腳位輸出。在單獨腳位輸出狀態之實施例中，當由該第一結合槽131之腳位DQ0輸出一高頻測試結果訊號時，該第二結合槽132之腳位DQ0為禁用(disable)；當由該第二結合槽132之腳位DQ0輸出另一高頻測試結果訊號時，該第一結合槽131之腳位DQ0為禁用(disable)。由單一腳位DQ0輸出高頻測試結果訊號之後，仍可共享式傳送至不同的輸入/輸出接點IO0與IO4，並分別讀取高頻測試結果訊號之前段資料與後段資料(如第4C圖所示)。在共同腳位輸出狀態之實施例中，由該第一結合槽131之腳位DQ0與該第二結合槽132之腳位DQ0同時輸出一高頻測試結果訊號並共同輸出至不同輸入/輸出接點群組121、122之對應輸入/輸出接點IO0與IO4，利用波形(waveform)比對，可判斷不同結合槽中相同腳位的資料輸出是否為正常。
請參閱第3與4A至4C圖，以該高頻記憶體之測試裝置100進行高頻記憶體之測試方法說明如下。
首先，安裝至少二待測記憶體封裝件至該元件結合板130之該第一結合槽131及該第二結合槽132，每一待測記憶體封裝件對應一個結合槽，且每一待測記憶體封裝件內封裝有一個或一個以上之晶片(第一晶片200A或/與第二晶片200B)，其中安裝於該第一結合槽131之待測記憶體封裝件之第一晶片200A係電性連 接該第一腳位群組133，安裝於該第二結合槽132內待測記憶體封裝件之第二晶片200B係電性連接該第二腳位群組134。接著，如第3及4B圖所示，進行一共享寫入程序，該測試機120的該第一輸入/輸出接點群組121(例如輸入/輸出接點IO0)係輸出一第一測試訊號至該訊號合併共享機構111，該第二輸入/輸出接點群組122(例如輸入/輸出接點IO4)係輸出一第二測試訊號至該訊號合併共享機構111，該轉換介面110係合併該第一測試訊號及該第二測試訊號並產生該倍頻測試訊號(例如輸入/輸出接點IO0與IO4之訊號合併)，該倍頻測試訊號係經由該訊號合併共享機構111、該第三接腳匯流排114及該第一結合槽131之該第一腳位群組133輸入至該第一晶片200A(例如輸入至該第一結合槽131之腳位DQ0)，並且同時該倍頻測試訊號經由該訊號合併共享機構111、該第四接腳匯流排115及該第二結合槽132之該第二腳位群組134輸入至該第二晶片200B(例如輸入至該第二結合槽132之腳位DQ0)，使安裝於該第一結合槽131(或該第二結合槽132)內的待測記憶體封裝件之兩個晶片(第一晶片200A與第二晶片200B)可同時以該倍頻測試訊號進行高頻共享寫入測試，而能維待該測試機120於同一時間下測試腳位的數量。
之後，如第3及4C圖所示，在一讀取程序中，安裝於該第一結合槽131之待測記憶體封裝件之第一晶片200A係經由該第一腳位群組133之腳位DQ0~DQ3(例如該第一結合槽131內之腳位DQ0)輸出第一測試結果訊號，並以該第三接腳匯流排114係傳送 該第一測試結果訊號至該訊號合併共享機構111，該轉換介面110係分散該第一測試結果訊號以產生複數個相同之第一測試結果訊號，相同第一測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該第一輸入/輸出接點群組121之輸入/輸出接點IO0~IO3(例如第4C圖中之輸入/輸出接點IO0)，相同第一測試結果訊號之另一係經由該訊號合併共享機構111及該第二接腳匯流排113輸出至該第二輸入/輸出接點群組122之輸入/輸出接點IO4~IO7(例如第4C圖中之輸入/輸出接點IO4)，該測試機120接收該些複數個相同的第一測試結果訊號在不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成已裝設在該第一結合槽131內之該待測記憶體封裝件內第一晶片200A的讀取測試。在對該第一結合槽131之讀取程序的同步或非同步過程，安裝於該第二結合槽132之待測記憶體封裝件之第二晶片200B係經由該第二腳位群組134之腳位DQ0~DQ3(例如該第二結合槽132內之腳位DQ0)輸出該第二測試結果訊號，並以該第四接腳匯流排115傳送第二測試結果訊號至該訊號合併共享機構111，該轉換介面110係分散該第二測試結果訊號以產生複數個相同之第二測試結果訊號，相同第二測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該第一輸入/輸出接點群組121之輸入/輸出接點IO0~IO3，相同測試結果訊號之另一係經由該訊號合併共享機構111及該第二接腳匯流排113輸出至該第二輸入/輸出接點群組122 之輸入/輸出接點IO4~IO7，該測試機120接收該些相同之測試結果訊號在不同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成已裝設在該第二結合槽132內待測記憶體封裝件之第二晶片200B的讀取測試。
請參閱第5圖，其係為本發明之一第二實施例揭示之一種高頻記憶體之測試裝置100A的示意圖。第二實施例與第一實施例的差異在於，第一實施例的該訊號合併共享機構111係包含複個多進多出節點，每一多進多出節點係可為導通孔(via)結構，而在第二實施例中，該訊號合併共享機構111係包含數量對應之複數個合併節點111a、複數個倍頻線路111b以及複數個共享節點111c，該些倍頻線路111b係連接對應之該些合併節點111a與對應之該些共享節點111c。其中，該些倍頻線路111b之訊號傳輸頻率係為該測試機120所能提供測試頻率的兩倍或兩倍以上的整數倍。
該第一接腳匯流排112係連接該第一輸入/輸出接點群組121之該些輸入/輸出接點IO0~IO3與對應之該些合併節點111a，該第二接腳匯流排113係連接於該第二輸入/輸出接點群組122之該些輸入/輸出接點IO4~IO7與對應之該些合併節點111a。該第三接腳匯流排114係連接對應之該些共享節點111c與該第一腳位群組133的腳位DQ0~DQ3，該第四接腳匯流排115係連接對應之該些共享節點111c與該第二腳位群組134的該些腳位DQ0~DQ3。藉此，該第一輸入/輸出接點群組121之該些輸入/輸出接點IO0~IO3輸出之該第一測試訊號與該第二輸入/輸出接點群組122之該些輸 入/輸出接點1O4~IO7輸出之該第二測試訊號係分別經由該第一接腳匯流排112及該第二接腳匯流排113傳送至該訊號合併共享機構111的對應之該些合併節點111a，以使該轉換介面110產生該倍頻測試訊號，該倍頻測試訊號經由對應之該些倍頻線路111b及對應之該些共享節點111c分享傳送至該第一腳位群組133的該第一腳位DQ0~DQ3及該第二腳位群組134的該第二腳位DQ0~DQ3，以同時對多個待測記憶體封裝件之晶片(包含第一晶片200A與第二晶片200B)進行寫入測試。在多個待測記憶體封裝件之晶片完成共享寫入測試之後，進行多道讀取程序以輸出測試結果訊號。在第一讀取程序之執行時間中，安裝於該第一結合槽131之待測記憶體封裝件之第一晶片200A係經由該第一腳位群組133輸出一第一測試結果訊號至該訊號合併共享機構111，該轉換介面110分享該第一測試結果訊號以產生複數個相同測試結果訊號，且相同測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該第一輸入/輸出接點群組121，同時相同測試結果訊號之另一係經由該訊號合併共享機構111及第二接腳匯流排113輸出至該第二輸入/輸出接點群組122，故該測試機120接收分享之測試結果訊號在不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成已安裝於該第一結合槽131之待測記憶體封裝件之第一晶片200的讀取測試。例如該第一輸入/輸出接點群組121可測試相同於該第一測試結果訊號前段的兩個資料(data)，該第二輸入/輸出接點群組122可測試相同於該 第一測試結果訊號後段的兩個資料(data)。在第二讀取程序之執行時間中，安裝於該第二結合槽132之待測記憶體封裝件之第二晶片200B係經由該第二腳位群組134輸出一第二測試結果訊號至該訊號合併共享機構111之對應之該些共享節點111c，該轉換介面110分享該第二測試結果訊號以產生複數個相同的測試結果訊號，且相同測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該第一輸入/輸出接點群組121，同時相同測試結果訊號之另一係經由該訊號合併共享機構111及第二接腳匯流排113輸出至該第二輸入/輸出接點群組122，該測試機120接收多個分享出之相同測試結果訊號於不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成已安裝於該第二結合槽132之待測記憶體封裝件之第二晶片200B的讀取測試。
請參閱第6圖，其係為本發明之一第三實施例揭示之一種高頻記憶體之測試裝置100B的示意圖，第三實施例與第一實施例的差異在於該第一輸入/輸出接點群組121包含之輸入/輸出接點係為IO0、IO1、IO4、IO5，該第二輸入/輸出接點群組122包含之輸入/輸出接點係為IO2、IO3、IO6、IO7。該第一腳位群組133的腳位為DQ0、DQ1，該第二腳位群組134的腳位為DQ2、DQ3，該元件結合板130係具有該第一結合槽131及該第二結合槽132，該第一結合槽131與該第二結合槽132之任一個係皆具有該第一腳位群組133與該第二腳位群組134，但可對應到同一待測記憶體元件 之不同晶片(第一晶片200A與第二晶片200B)，即該第一腳位群組133與該第二腳位群組134係被界定在該元件結合板130之同一結合槽中之不同晶片連接位置。因此，在本實施例中，上述腳位群組133、134之區定定義係取決於晶片，即便在同一結合槽，當兩腳位係為不同晶片的連接，便不規類於同一腳位群組。局部之該第一腳位群組133與局部之該第二腳位群組134係可被界定在該元件結合板130之一相同結合槽，例如該第一腳位群組133之複數個腳位(如腳位DQ0、DQ1)與該第二腳位群組134之複數個腳位(如腳位DQ2、DQ3)係共存於該第一結合槽131，亦共存於該第二結合槽132。並且上述腳位群組133、134係具有不相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
在本實施例中，第一晶片200A與第二晶片200B之區別係為測試時連接位於對應結合槽之不相同腳位，即測試時第一晶片200A與第二晶片200B可以被包含於一指定之待測記憶體封裝件中，但連接至對應結合槽的不相同的訊號腳位。
該第一輸入/輸出接點群組121係以該第一接腳匯流排112耦接該訊號合併共享機構111，該第二輸入/輸出接點群組122係以該第二接腳匯流排113耦接於該訊號合併共享機構111。該第一腳位群組133的腳位DQ0、DQ1係以該第三接腳匯流排114耦接該訊號合併共享機構111，該第二腳位群組134的腳位DQ2、DQ3係以該第四接腳匯流排115耦接該訊號合併共享機構111。該第一輸入/輸出接點群組121之該些輸入/輸出接點IO0、IO1、1O4、IO5係分 別用以輸出一第一測試訊號，該第二輸入/輸出接點群組122之該些輸入/輸出接點IO2、IO3、IO6、IO7係分別輸出一第二測試訊號，該轉換介面110係接收該第一測試訊號及該第二測試訊號，並以該訊號合併共享機構111合併該第一測試訊號及該第二測試訊號以產生該倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構111及該第三接腳匯流排114輸入至該第一腳位群組133的腳位DQ0、DQ1，以寫入資料予第一晶片200A，並且該倍頻測試訊號係經由該訊號合併共享機構111及該第四接腳匯流排115輸入第二腳位群組134的腳位DQ2、DQ3，以寫入資料予第二晶片200B，藉以完成高頻記憶體之寫入測試。相同地，經過寫入測試之後，由該些待測記憶體封裝件之晶片輸出測試結果訊號，該第一晶片200A係經由該第一腳位群組133的腳位DQ0、DQ1及該第三接腳匯流排114輸出該第一測試結果訊號至該訊號合併共享機構111，該轉換介面110分享該第一測試結果訊號以產生複數個相同測試結果訊號，且相同測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該些第一輸入/輸出接點群組121之輸入/輸出接點IO0、IO1或IO4、IO5，相同測試結果訊號之另一係經由該訊號合併共享機構111及第二接腳匯流排113輸出至該些第二輸入/輸出接點群組122之輸入/輸出接點IO2、IO3或IO6、IO7，該測試機120接收這些分享出之相同測試結果訊號於不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成待測記憶體封裝件之第一晶片200A的 讀取測試。此外，待測記憶體封裝件之第二晶片200B係經由該第二腳位DQ2、DQ3及該第四接腳匯流排115輸出該第二測試結果訊號至該訊號合併共享機構111，該轉換介面110分享該第二測試結果訊號以產生複數個相同測試結果訊號，且相同測試結果訊號之其中之一係經由該訊號合併共享機構111及該第一接腳匯流排112輸出至該些第一輸入/輸出接點群組121之該些輸入/輸出接點IO0、IO1或IO4、IO5，相同測試結果訊號之另一係經由該訊號合併共享機構111及第二接腳匯流排113輸出至該些第二輸入/輸出接點群組122之輸入/輸出接點IO2、IO3或IO6、IO7，再與該第一測試訊號及該第二測試訊號比對，即可完成待測記第二晶片200B的讀取測試。因此，該測試機120接收分享出之多個相同測試結果訊號於不相同的輸入/輸出接點群組121與122，再與該第一測試訊號及該第二測試訊號比對，即可完成該待測記憶體封裝件的讀取測試。
本發明藉由該轉換介面110之該訊號合併共享機構111進行該測試訊號的合併，並進行測試結果訊號的共享，使得該測試機120能在一個時間下同時對複數個待測試記憶體封裝件進行測試。在上述較低頻之測試機120測試高頻記憶體時，能維持該測試機120所能測試的待測記憶體元件之有效測試數量，而達到高效率的高頻記憶體測試。當待測記憶體元件之良率越高時，本發明之高效率的高頻記憶體測試優勢將越明顯。
以上所揭露的僅為本發明較佳實施例而已，當然不 能以此來限定本發明之權利範圍，因此依本發明權利要求所作的等同變化，仍屬本發明所涵蓋的範圍。
100‧‧‧高頻記憶體之測試裝置
110‧‧‧轉換介面
111‧‧‧訊號合併共享機構
112‧‧‧第一接腳匯流排
113‧‧‧第二接腳匯流排
114‧‧‧第三接腳匯流排
115‧‧‧第四接腳匯流排
120‧‧‧測試機
121‧‧‧第一輸入/輸出接點群組
122‧‧‧第二輸入/輸出接點群組
130‧‧‧元件結合板
131‧‧‧第一結合槽
132‧‧‧第二結合槽
133‧‧‧第一腳位群組
134‧‧‧第二腳位群組
IO0~IO7‧‧‧輸入/輸出接點
DQ0~DQ3‧‧‧腳位
200A‧‧‧第一晶片
200B‧‧‧第二晶片

Claims (17)

  1. 一種高頻記憶體之測試裝置，包含：一轉換介面，係具有一訊號合併共享機構、一第一接腳匯流排、一第二接腳匯流排、一第三接腳匯流排及一第四接腳匯流排，該第一接腳匯流排、該第二接腳匯流排、該第三接腳匯流排與該第四接腳匯流排係分別連接至該訊號合併共享機構；一測試機，係具有一第一輸入/輸出接點群組及一第二輸入/輸出接點群組，該第一輸入/輸出接點群組係以該第一接腳匯流排耦接至該訊號合併共享機構，該第二輸入/輸出接點群組係以該第二接腳匯流排耦接至該訊號合併共享機構；以及一元件結合板，係具有一第一腳位群組及一第二腳位群組，該第一腳位群組係以該第三接腳匯流排耦接至該訊號合併共享機構，該第二腳位群組係以該第四接腳匯流排耦接至該訊號合併共享機構，其中該第一輸入/輸出接點群組係用以輸出一第一測試訊號至該訊號合併共享機構，該第二輸入/輸出接點群組係用以輸出一第二測試訊號至該訊號合併共享機構，該轉換介面係用以合併該第一測試訊號與該第二測試訊號以產生一倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構及該第三接腳匯流排輸入至該第一腳位群組，並且該倍頻測試訊號係經由該訊號合併共享機構及該第四接腳匯流排輸入該第二腳位群組；其中該第一腳位群組與該第二腳位群組係被分別界定在該元 件結合板之一第一結合槽與一第二結合槽，且具有相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
  2. 如申請專利範圍第1項所述之高頻記憶體之測試裝置，其中該訊號合併共享機構係包含複數個多進多出節點。
  3. 如申請專利範圍第1項所述之高頻記憶體之測試裝置，其中該訊號合併共享機構係包含數量對應之複數個合併節點、複數個倍頻線路以及複數個共享節點，該些倍頻線路係連接對應之該些合併節點與對應之該些共享節點，該第一接腳匯流排與該第二接腳匯流排係連接至對應之該些合併節點，該第三接腳匯流排與該第四接腳匯流排係連接至對應之該些共享節點。
  4. 如申請專利範圍第1項所述之高頻記憶體之測試裝置，其中該倍頻測試訊號的頻率係為該第一測試訊號或該第二測試訊號的頻率兩倍。
  5. 如申請專利範圍第1至4項任一項所述之高頻記憶體之測試裝置，其中該第一接腳匯流排與該第二接腳匯流排兩者傳送路徑係實質上為相等長。
  6. 如申請專利範圍第5項所述之高頻記憶體之測試裝置，其中該第三接腳匯流排與該第四接腳匯流排兩者傳送路徑係實質上為相等長。
  7. 一種高頻記憶體之測試裝置，包含：一轉換介面，係具有一訊號合併共享機構、一第一接腳匯流排、一第二接腳匯流排、一第三接腳匯流排及一第四接腳 匯流排，該第一接腳匯流排、該第二接腳匯流排、該第三接腳匯流排與該第四接腳匯流排係分別連接至該訊號合併共享機構；一測試機，係具有一第一輸入/輸出接點群組及一第二輸入/輸出接點群組，該第一輸入/輸出接點群組係以該第一接腳匯流排耦接至該訊號合併共享機構，該第二輸入/輸出接點群組係以該第二接腳匯流排耦接至該訊號合併共享機構；以及一元件結合板，係具有一第一腳位群組及一第二腳位群組，該第一腳位群組係以該第三接腳匯流排耦接至該訊號合併共享機構，該第二腳位群組係以該第四接腳匯流排耦接至該訊號合併共享機構，其中該第一輸入/輸出接點群組係用以輸出一第一測試訊號至該訊號合併共享機構，該第二輸入/輸出接點群組係用以輸出一第二測試訊號至該訊號合併共享機構，該轉換介面係用以合併該第一測試訊號與該第二測試訊號以產生一倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構及該第三接腳匯流排輸入至該第一腳位群組，並且該倍頻測試訊號係經由該訊號合併共享機構及該第四接腳匯流排輸入該第二腳位群組；其中局部之該第一腳位群組與局部之該第二腳位群組係被界定在該元件結合板之一相同結合槽，且具有不相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
  8. 如申請專利範圍第7項所述之高頻記憶體之測試裝置，其中 該訊號合併共享機構係包含複數個多進多出節點。
  9. 如申請專利範圍第7項所述之高頻記憶體之測試裝置，其中該訊號合併共享機構係包含數量對應之複數個合併節點、複數個倍頻線路以及複數個共享節點，該些倍頻線路係連接對應之該些合併節點與對應之該些共享節點，該第一接腳匯流排與該第二接腳匯流排係連接至對應之該些合併節點，該第三接腳匯流排與該第四接腳匯流排係連接至對應之該些共享節點。
  10. 如申請專利範圍第7項所述之高頻記憶體之測試裝置，其中該倍頻測試訊號的頻率係為該第一測試訊號或該第二測試訊號的頻率兩倍。
  11. 如申請專利範圍第7至10項任一項所述之高頻記憶體之測試裝置，其中該第一接腳匯流排與該第二接腳匯流排兩者傳送路徑係實質上為相等長。
  12. 如申請專利範圍第11項所述之高頻記憶體之測試裝置，其中該第三接腳匯流排與該第四接腳匯流排兩者傳送路徑係實質上為相等長。
  13. 一種高頻記憶體之測試方法，包含：提供一測試裝置，該測試裝置係包含：一轉換介面，係具有一訊號合併共享機構、一第一接腳匯流排、一第二接腳匯流排、一第三接腳匯流排及一第四接腳匯流排，該第一接腳匯流排、該第二接腳匯流排、該第三接腳匯流排與該第四接腳匯流排係分別連接該訊號合併共享機構； 一測試機，係具有一第一輸入/輸出接點群組及一第二輸入/輸出接點群組，該第一輸入/輸出接點群組係以該第一接腳匯流排耦接至該訊號合併共享機構，該第二輸入/輸出接點群組係以該第二接腳匯流排耦接至該訊號合併共享機構；及一元件結合板，係具有一第一腳位群組及一第二腳位群組，該第一腳位群組係以該第三接腳匯流排耦接至該訊號合併共享機構，該第二腳位群組係以該第四接腳匯流排耦接至該訊號合併共享機構；安裝至少二待測記憶體封裝件至該元件結合板，該些待測記憶體封裝件之一第一晶片係電性連接該第一腳位群組，該些待測記憶體封裝件之一第二晶片係電性連接該第二腳位群組，該第一晶片與該第二晶片的位置係位於該元件結合板之不同結合槽中與相同結合槽中之其中之一；以及進行一寫入程序，該測試機的該第一輸入/輸出接點群組係輸出一第一測試訊號至該訊號合併共享機構，該第二輸入/輸出接點群組係輸出一第二測試訊號至該訊號合併共享機構，該轉換介面係合併該第一測試訊號及該第二測試訊號並產生一倍頻測試訊號，該倍頻測試訊號係經由該訊號合併共享機構、該第三接腳匯流排及該第一腳位群組輸入至該第一晶片，並且同時該倍頻測試訊號係經由該訊號合併共享機構、該第四接腳匯流排及該第二腳位群組輸入至該第二晶片。
  14. 如申請專利範圍第13項所述之高頻記憶體之測試方法，其 中該訊號合併共享機構係包含複數個多進多出節點。
  15. 如申請專利範圍第13項所述之高頻記憶體之測試方法，另包含一讀取程序，該第一晶片係經由該第一腳位群組輸出一第一測試結果訊號，並以該第三接腳匯流排傳送該第一測試結果訊號至該訊號合併共享機構，該轉換介面係分享該第一測試結果訊號，經由該訊號合併共享機構及該第一接腳匯流排輸出至該第一輸入/輸出接點群組，同時經由該訊號合併共享機構及該第二接腳匯流排輸出至該第二輸入/輸出接點群組，該第二晶片係經由該第二腳位群組輸出一第二測試結果訊號，並以該第四接腳匯流排傳送第二測試結果訊號至該訊號合併共享機構，該轉換介面係分享該第二測試結果訊號，經由該訊號合併共享機構及該第一接腳匯流排輸出至該第一輸入/輸出接點群組，同時經由該訊號合併共享機構及該第二接腳匯流排輸出至該第二輸入/輸出接點群組，以使該測試機接收複數個相同測試結果訊號在不相同的輸入/輸出接點群組。
  16. 如申請專利範圍第13項所述之高頻記憶體之測試方法，其中該第一腳位群組與該第二腳位群組係被分別界定在該元件結合板之一第一結合槽與一第二結合槽，且具有相同腳位功能的排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
  17. 如申請專利範圍第13項所述之高頻記憶體之測試方法，其中局部之該第一腳位群組與局部之該第二腳位群組係被界定在該元件結合板之一相同結合槽，且具有不相同腳位功能的 排序連接，以供該第三接腳匯流排與該第四接腳匯流排之對應連接。
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