JP2015154087A - クロック生成回路、および、電子装置 - Google Patents

クロック生成回路、および、電子装置 Download PDF

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彰人 関谷
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Abstract

【課題】クロック信号のジッタを抑制する。
【解決手段】遅延クロック生成部は、参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する。低速クロック生成部は、位相を制御する制御信号に従って参照クロック信号より周波数の低い低速クロック信号を生成する。制御信号処理部は、制御信号の値を前記所定数の離散値に量子化する量子化処理と量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを制御信号に対して行う。選択部は、量子化処理および変調処理が行われた制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する。出力部は、選択された遅延クロック信号に同期して前記低速クロック信号を出力する。
【選択図】図３

Description

本技術は、クロック生成回路、および、電子装置に関する。詳しくは、ジッタを抑制するクロック生成回路、および、電子装置に関する。
従来より、電子装置においては、様々な周波数のクロック信号を生成するためにクロック生成回路が用いられている。例えば、数値制御発振器、丸めモジュール、遅延ロックループ（ＤＬＬ：Delay-Locked Loop）、マルチプレクサおよびフリップフロップを備えるクロック生成装置が提案されている（例えば、特許文献１参照。）。このクロック生成装置において数値制御発振器は、位相を制御する制御信号に基づいてクロック信号ＮＣＯＣＬＫを生成する。
また、ＤＬＬは、クロック信号ＭＣＬＫを複数段の遅延素子により遅延させて位相の異なるМ（Ｍは、２以上の整数）個のクロック信号ＤＣＬＫを生成する。また、丸めモジュールは、制御信号の値を０乃至Ｍ−１の整数に丸める丸め演算（言い換えれば、量子化）を行う。マルチプレクサは、０乃至Ｍ−１に量子化された制御信号に従って、Ｍ個のクロック信号ＤＣＬＫのいずれかを選択する。フリップフロップは、選択されたクロック信号ＤＣＬＫに同期して（言い換えれば、リタイミングして）クロック信号ＣＬＫＯＵＴを出力する。これにより、クロック信号ＯＵＴＣＬＫの位相を、クロック信号ＤＣＬＫの個数Мに応じた位相分解能により制御することができる。
特開２０１３−５０５０号公報
しかしながら、上述の従来技術では、丸め演算において量子化誤差の一種である丸め誤差が生じ、その誤差によりクロック信号ＯＵＴＣＬＫにジッタが生じるおそれがある。この量子化誤差を小さくしてジッタを抑制するにはクロック信号ＤＣＬＫの個数Мを多くすればよいが、Мを多くするにはＤＬＬ内の遅延素子の個数を増やす必要があり、ＤＬＬの回路規模が増大してしまう。このため、クロック信号ＯＵＴＣＬＫのジッタを低減することが困難である。
本技術はこのような状況に鑑みて生み出されたものであり、クロック信号のジッタを抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、位相を制御する制御信号に従って上記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、上記制御信号の値を上記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを上記制御信号に対して行う制御信号処理部と、上記量子化処理および上記変調処理が行われた上記制御信号に従って上記所定数の遅延クロック信号のいずれかを選択する選択部と、上記選択された遅延クロック信号に同期して上記低速クロック信号を出力する出力部とを具備するクロック生成回路である。これにより、量子化処理および変調処理が行われた制御信号に従って所定数の遅延クロック信号のいずれかが選択され、選択された遅延クロック信号に同期して低速クロック信号が出力されるという作用をもたらす。
また、この第１の側面において、上記制御信号処理部は、上記制御信号に対して上記量子化処理を行った後に上記変調処理を行ってもよい。これにより、制御信号に対して量子化処理が行われた後に変調処理が行われるという作用をもたらす。
また、この第１の側面において、上記変調処理は、上記量子化処理が行われた制御信号の値を上記低速クロック信号に同期して積算して積算値を生成する処理を含み、上記制御信号処理部は、上記積算値が所定値を超えた場合には上記制御信号の値を上記積算値および上記所定値の差分に変換して当該変換した制御信号を上記低速クロック信号とともに上記参照クロック信号に同期して遅延させる遅延制御をさらに行ってもよい。これにより、積算値が所定値を超えた場合には制御信号の値が、積算値および上記所定値の差分に変換されて低速クロック信号とともに遅延するという作用をもたらす。
上記制御信号処理部は、上記制御信号に対して上記変調処理を行った後に上記量子化処理を行ってもよい。これにより、制御信号に対して変調処理が行われた後に量子化処理が行われるという作用をもたらす。
また、この第１の側面において、上記低速クロック生成回路は、上記参照クロック信号に同期して上記制御信号の値を積算して上記積算した値が所定値を超えたか否かを示す信号を上記低速クロック信号として生成してもよい。これにより、参照クロック信号に同期して積算した値が所定値を超えたか否かを示す信号が低速クロック信号として生成されるという作用をもたらす。
また、この第１の側面において、上記低速クロック生成回路は、上記制御信号に含まれる上記所定の分周比により上記参照クロック信号を分周して上記低速クロック信号として供給してもよい。これにより、所定の分周比により参照クロック信号が分周されて低速クロック信号として供給されるという作用をもたらす。
また、この第１の側面において、上記制御信号処理部は、デルタシグマ変調処理を上記変調処理として行ってもよい。これにより、制御信号に対してデルタシグマ変調処理が行われるという作用をもたらす。
また、本技術の第２の側面は、参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、位相を制御する制御信号に従って上記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、上記制御信号の値を上記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを上記制御信号に対して行う制御信号処理部と、上記量子化処理および上記変調処理が行われた上記制御信号に従って上記所定数の遅延クロック信号のいずれかを選択する選択部と、上記選択された遅延クロック信号に同期して上記低速クロック信号を出力する出力部と、上記出力された低速クロック信号に同期して動作する動作回路とを具備する電子装置である。これにより、量子化処理および変調処理が行われた制御信号に従って所定数の遅延クロック信号のいずれかが選択され、選択された遅延クロック信号に同期して低速クロック信号が出力されるという作用をもたらす。
本技術によれば、クロック信号のジッタを抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における電子装置の一構成例を示すブロック図である。 第１の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。 第１の実施の形態におけるデジタル発振回路の一構成例を示すブロック図である。 第１の実施の形態における数値制御発振器および量子化部の一構成例を示す回路図である。 第１の実施の形態におけるデルタシグマ変調部の一構成例を示す回路図である。 第１の実施の形態における遅延制御部の一構成例を示す回路図である。 第１の実施の形態における遅延同期回路の一構成例を示すブロック図である。 第１の実施の形態におけるクロック生成回路の動作の一例を示すタイミングチャートである。 第１の実施の形態における量子化誤差を説明するための図である。 第１の実施の形態におけるジッタの周波数特性の一例を示す図である。 第１の実施の形態におけるクロック生成回路による遅延制御の一例を示すタイミングチャートである。 第２の実施の形態におけるデジタル発振回路の一構成例を示すブロック図である。 第２の実施の形態における制御信号のデータ構成の一例を示す図である。 第２の実施の形態におけるデルタシグマ変調部および量子化部の一構成例を示す回路図である。 第２の実施の形態における分周比分離部および可変分周器の一構成例を示す回路図である。 第２の実施の形態の変形例におけるデジタル発振回路の一構成例を示すブロック図である。 第２の実施の形態の変形例における量子化部および可変分周器の一構成例を示す回路図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（制御信号に対して量子化処理を行った後に変調処理を行う例）
２．第２の実施の形態（制御信号に対して変調処理を行った後に量子化処理を行う例）
３．変形例
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、実施の形態における電子装置１００の一構成例を示すブロック図である。電子装置１００は、画像処理などの所定の処理を行う装置であり、クロック生成回路２００および論理回路５００を備える。この電子装置１００には、入力クロック信号ＩＮＣＬＫが入力される。例えば、水平同期信号や垂直同期信号が入力クロック信号ＩＮＣＬＫとして入力される。また、入力クロック信号ＩＮＣＬＫには、ジッタが生じている可能性があるものとする。ここで、ジッタは、クロック信号の立上りエッジまたは立下りエッジの位相が、一定間隔とならずにばらつくことを意味する。
クロック生成回路２００は、入力クロック信号ＩＮＣＬＫより周波数の高い参照クロック信号ＲＥＦＣＬＫを用いて、ジッタが抑制された出力クロック信号ＯＵＴＣＬＫを生成するものである。クロック生成回路２００は、生成した出力クロック信号ＯＵＴＣＬＫを論理回路５００に信号線２０９を介して供給する。
論理回路５００は、出力クロック信号ＯＵＴＣＬＫに同期して、音声処理、画像処理または通信処理などの所定の処理を実行するものである。なお、論理回路５００は、特許請求の範囲に記載の動作回路の一例である。
［クロック生成回路の構成例］
図２は、第１の実施の形態におけるクロック生成回路２００の一構成例を示すブロック図である。このクロック生成回路２００は、デジタル位相比較回路２１０、デジタルフィルタ２２０、マルチプレクサ２３０、フリップフロップ２４０、デジタル発振回路３００および遅延同期回路４００を備える。
デジタル位相比較回路２１０は、入力クロック信号ＩＮＣＬＫと、出力クロック信号ＯＵＴＣＬＫとの位相を比較して位相差を参照クロック信号ＲＥＦＣＬＫに同期して検出するものである。このデジタル位相比較回路２１０は、検出した位相差に基づいて、位相を制御する制御信号ＳＬＯＰＥを生成し、デジタルフィルタ２２０に供給する。
デジタルフィルタ２２０は、制御信号ＳＬＯＰＥに対し、所定の遮断周波数より高い高周波数帯域のノイズ成分を抑制する処理を実行するものである。このデジタルフィルタ２２０として、例えば、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。デジタルフィルタ２２０は、高周波数成分を抑制した制御信号ＳＬＯＰＥをデジタル発振回路３００に供給する。
遅延同期回路４００は、参照クロック信号ＲＥＦＣＬＫに対する遅延時間が互いに異なるＭ（Ｍは、２以上の整数）個の遅延クロック信号ＤＬＬＣＬＫを生成するものである。この遅延同期回路４００は、これらの遅延クロック信号ＤＬＬＣＬＫをマルチプレクサ２３０に供給する。なお、遅延同期回路４００は、特許請求の範囲に記載の遅延クロック生成部の一例である。
デジタル発振回路３００は、制御信号ＳＬＯＰＥに従って、参照クロック信号ＲＥＦＣＬＫより周波数の低い低速クロック信号ＮＣＯＣＬＫ'を生成してフリップフロップ２４０に供給するものである。また、デジタル発振回路３００は、制御信号ＳＬＯＰＥに対して、量子化処理および変調処理を行う。ここで、量子化処理は、制御信号ＳＬＯＰＥをＭ段階の離散値（例えば、整数）に量子化する処理であり、変調処理は、量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる処理である。デジタル発振回路３００は、量子化処理および変調処理を行った制御信号をＤＬＬＴＡＰ'としてマルチプレクサ２３０に供給する。
なお、量子化誤差が分散される高周波数帯域は、デジタルフィルタ２２０によりノイズ成分が除去される帯域と少なくとも一部が重複することが望ましい。これにより、分散された量子化誤差によるジッタがデジタルフィルタ２２０により除去される。
マルチプレクサ２３０は、量子化された制御信号ＤＬＬＴＡＰ'に従って、Ｍ個の遅延クロック信号ＤＬＬＣＬＫのいずれかを選択してフリップフロップ２４０に供給するものである。なお、マルチプレクサ２３０は、特許請求の範囲に記載の選択部の一例である。
フリップフロップ２４０は、低速クロック信号ＮＣＯＣＬＫ'を保持し、マルチプレクサ２３０からの遅延クロック信号ＤＬＬＣＬＫに同期して、出力クロック信号ＯＵＴＣＬＫとして出力するものである。この出力クロック信号ＯＵＴＣＬＫは、論理回路５００およびデジタル位相比較回路２１０に供給される。なお、フリップフロップ２４０は、特許請求の範囲に記載の出力部の一例である。
［デジタル発振回路の構成例］
図３は、第１の実施の形態におけるデジタル発振回路３００の一構成例を示すブロック図である。このデジタル発振回路３００は、数値制御発振器３１０、量子化部３２０、デルタシグマ変調部３３０および遅延制御部３４０を備える。
数値制御発振器３１０は、制御信号ＳＬＯＰＥに従って低速クロック信号ＮＣＯＣＬＫを生成するものである。この制御信号ＳＬＯＰＥのデータサイズは、例えば、２４ビットである。数値制御発振器３１０は、生成した低速クロック信号ＮＣＯＣＬＫをデルタシグマ変調部３３０および遅延制御部３４０に供給する。また、数値制御発振器３１０は、制御信号ＳＬＯＰＥの値を参照クロック信号ＲＥＦＣＬＫに同期して積算してカウント値ＮＣＯＣＮＴを生成し、量子化部３２０に供給する。なお、数値制御発振器３１０は、特許請求の範囲に記載の低速クロック生成部の一例である。
量子化部３２０は、カウント値ＮＣＯＣＮＴを使用して、制御信号ＳＬＯＰＥに対して量子化処理を行うものである。遅延クロック信号ＤＬＬＣＬＫの個数Ｍを１０進数表記で「６４」とすると、量子化処理において、制御信号ＳＬＯＰＥは、例えば、１０進数表記で「０」乃至「６３」の整数に量子化される。以下、特に明記しない限り、数値は全て１０進数表記であるものとする。量子化部３２０は、量子化した６ビットの信号を制御信号ＤＬＬＴＡＰとしてデルタシグマ変調部３３０に供給する。なお、量子化部３２０は、Ｍ段階の整数に量子化しているが、この構成に限定されず、Ｍ段階の離散的な実数に量子化してもよい。
デルタシグマ変調部３３０は、制御信号ＤＬＬＴＡＰに対し、量子化処理における量子化誤差を高周波数帯域に分散するデルタシグマ変調処理を行うものである。このデルタシグマ変調部３３０は、制御信号ＤＬＬＴＡＰを低速クロック信号ＮＣＯＣＬＫに同期して積算する処理を含むデルタシグマ変調処理を行う。この積算により、制御信号のデータサイズは、例えば、６ビットから７ビットに増大する。デルタシグマ変調部３３０は、変調後の信号を制御信号ｍＴＡＰとして遅延制御部３４０に供給する。
遅延制御部３４０は、７ビットの制御信号ｍＴＡＰを６ビットの制御信号ＤＬＬＴＡＰ'に変換して低速クロック信号ＮＣＯＣＬＫとともに遅延させるものである。この遅延制御部３４０は、遅延させた制御信号および低速クロック信号ＮＣＯＣＬＫを、制御信号ＤＬＬＴＡＰ'および低速クロック信号ＮＣＯＣＬＫ'としてマルチプレクサ２３０およびフリップフロップ２４０に供給する。なお、量子化部３２０、デルタシグマ変調部３３０および遅延制御部３４０を含む回路は、特許請求の範囲に記載の制御信号処理部の一例である。
［数値制御発振器および量子化部の構成例］
図４は、第１の実施の形態における数値制御発振器３１０および量子化部３２０の一構成例を示す回路図である。数値制御発振器３１０は、加算器３１１およびレジスタ３１２を備える。また、量子化部３２０は、減算器３２１、乗算器３２２および除算器３２３を備える。
レジスタ３１２は、参照クロック信号ＲＥＦＣＬＫに同期してカウント値ＮＣＯＣＮＴを保持し、加算器３１１および量子化部３２０に供給するものである。このレジスタ３１２が保持するデータのデータサイズは、例えば、２４ビットであるものとする。従って、カウント値ＮＣＯＣＮＴの最大値は、２24−１である。
加算器３１１は、レジスタ３１２からのカウント値ＮＣＯＣＮＴに制御信号ＳＬＯＰＥの値を加算するものである。加算器３１１は、加算値によりレジスタ３１２を更新する。これにより、制御信号ＳＬＯＰＥの値が参照クロック信号ＲＥＦＣＬＫに同期して積算される。また、加算器３１１は、積算値が最大値（２24−１）を越えてロールオーバーしたか否かを示すオーバーフロービットの信号を低速クロック信号ＮＣＯＣＬＫとして、デルタシグマ変調部３３０および遅延制御部３４０に供給する。
減算器３２１は、１６進数表記で「ＦＦＦＦ」から、カウント値ＮＣＯＣＮＴを減算するものである。減算器３２１は、減算結果を乗算器３２２に供給する。
乗算器３２２は、減算器３２１からの減算結果に、遅延同期回路４００のタップ数Ｍ（例えば、６４）を乗算するものである。乗算器３２２は、乗算結果を除算器３２３に供給する。
除算器３２３は、乗算器３２２からの乗算結果を制御信号ＳＬＯＰＥの値により除算して、その剰余を求めるものである。この除算器３２３は、算出した剰余を制御信号ＤＬＬＴＡＰとしてデルタシグマ変調部３３０に供給する。
これらの減算器３２１、乗算器３２２および除算器３２３により、一定間隔の基準タイミングに対する低速クロック信号ＮＣＯＣＬＫのエッジの位相誤差を、０乃至Ｍ―１の整数に丸める丸め演算が行われる。この位相誤差は、Ｍ段階の離散値（例えば、整数）より高い精度の実数により求められるものとする。この位相誤差をＭ段階の離散値に丸める丸め演算により誤差（量子化誤差）が発生する。
［デルタシグマ変調部の構成例］
図５は、第１の実施の形態におけるデルタシグマ変調部３３０の一構成例を示す回路図である。このデルタシグマ変調部３３０は、加算器３３１およびレジスタ３３２を備える。
レジスタ３３２は、低速クロック信号ＮＣＯＣＬＫがハイレベルの場合に、７ビットのｍＴＡＰのうち下位６ビットを保持し、保持値を加算器３３１に供給するものである。
加算器３３１は、量子化部３２０からの制御信号ＤＬＬＴＡＰの値に、レジスタ３３２の保持値を加算して加算値を示す信号を制御信号ｍＴＡＰとしてレジスタ３３２および遅延制御部３４０に供給するものである。
これらの加算器３３１およびレジスタ３３２により、制御信号ＤＬＬＴＡＰの値が、低速クロック信号ＮＣＯＣＬＫに同期して積算される。このように前段で量子化（言い換えれば、微分）された信号を積分する処理は、シグマデルタ変調処理と呼ばれる。このシグマデルタ変調処理により、低周波数帯域の量子化誤差が高周波数帯域に分散される。この特性はノイズシェーピング特性と呼ばれる。
［遅延制御部の構成例］
図６は、第１の実施の形態における遅延制御部３４０の一構成例を示す回路図である。この遅延制御部３４０は、減算器３４１と、レジスタ３４２と、セレクタ３４３および３４６と、シフト演算器３４４と、フリップフロップ３４５とを備える。
減算器３４１は、Ｍ（例えば、６４）から、制御信号ｍＴＡＰの値を減算するものである。減算器３４１は、減算結果をレジスタ３４２に供給する。レジスタ３４２は、参照クロック信号ＲＥＦＣＬＫに同期して減算結果を保持し、セレクタ３４３に供給するものである。
シフト演算器３４４は、制御信号ｍＴＡＰを下位桁の方向へ６ビットシフトさせてセレクタ３４３および３４６に供給するものである。
セレクタ３４３は、シフト演算器３４４からのシフト後の制御信号の値に基づいてレジスタ３４２の保持値と制御信号ｍＴＡＰとのいずれかを選択するものである。このセレクタ３４３は、シフト後の制御信号の値が「１」である場合にはレジスタ３４２の保持値を選択し、そうでない場合には制御信号ｍＴＡＰの下位６ビットを選択する。セレクタ３４３は、選択した信号を制御信号ＤＬＬＴＡＰ'としてマルチプレクサ２３０に供給する。
フリップフロップ３４５は、参照クロック信号ＲＥＦＣＬＫに同期して低速クロック信号を保持し、セレクタ３４６に供給するものである。
セレクタ３４６は、シフト演算器３４４からシフト後の制御信号の値に基づいてフリップフロップ３４５により遅延した低速クロック信号ＮＣＯＣＬＫと、遅延していない低速クロック信号ＮＣＯＣＬＫとのいずれかを選択するものである。このセレクタ３４３は、シフト後の制御信号の値が「１」である場合には遅延した低速クロック信号ＮＣＯＣＬＫを選択し、そうでない場合には遅延前の低速クロック信号ＮＣＯＣＬＫを選択する。セレクタ３４３は、選択した信号を低速クロック信号ＮＣＯＣＬＫ'としてフリップフロップ３４５に供給する。
上述の遅延制御部３４０の構成により、制御信号ｍＴＡＰの値が、所定値を超えた（シフト演算器３４４の出力が「１」である）場合には、その所定値および制御信号ｍＴＡＰの差分に変換され、低速クロック信号ＮＣＯＣＬＫとともに遅延して出力される。
［遅延同期回路の構成例］
図７は、第１の実施の形態における遅延同期回路４００の一構成例を示すブロック図である。この遅延同期回路４００は、位相差検出器４１０、ローパスフィルタ４２０およびディレイライン４３０を備える。ディレイライン４３０には、複数段の遅延素子４３１が設けられる。
位相差検出器４１０は、最終段の遅延素子４３１からの遅延クロック信号と、参照クロック信号ＲＥＦＣＬＫとの位相を比較して位相差を検出するものである。この位相差検出器４１０は、検出した位相差に応じた電圧の電圧信号をローパスフィルタ４２０に供給する。この電圧信号により、遅延素子４３１のそれぞれの遅延時間が制御される。
ローパスフィルタ４２０は、位相差検出器４１０からの位相差信号において所定の遮断周波数より高い高周波数成分を抑制するものである。ローパスフィルタ４２０は、高周波数成分を抑制した電圧信号を遅延素子４３１のそれぞれに供給する。
遅延素子４３１は、ローパスフィルタ４２０からの電圧信号に応じた遅延時間により、前段の遅延素子４３１から入力された信号を遅延させて遅延クロック信号ＤＬＬＣＬＫとして後段の遅延素子４３１に供給するものである。初段の遅延素子４３１には、参照クロック信号ＲＥＦＣＬＫが入力され、最終段の遅延素子４３１からの遅延クロック信号ＤＬＬＣＬＫは位相差検出器４１０に供給される。これらの遅延素子４３１として、例えば、インバータが用いられる。また、遅延素子４３１のそれぞれは、遅延クロック信号ＤＬＬＣＬＫをマルチプレクサ２３０にも供給する。遅延素子４３１の段数（タップ数）はＭ個であり、これらの遅延素子４３１に生成される信号を、以下、遅延クロック信号ＤＬＬＣＬＫ_０乃至ＤＬＬＣＬＫ_М−１と称する。
図８は、第１の実施の形態におけるクロック生成回路２００の動作の一例を示すタイミングチャートである。同図における縦軸は、クロック生成回路２００内の数値制御発振器３１０のカウント値ＮＣＯＣＮＴを示し、横軸は時間を示す。
数値制御発振器３１０は、制御信号ＳＬＯＰＥの値を参照クロック信号ＲＥＦＣＬＫに同期して積算する。ここで、入力クロック信号ＩＮＣＬＫにジッタが生じていなければ、制御信号ＳＬＯＰＥの積算値（ＮＣＯＣＮＴ）がオーバーフローするときのタイミングの間隔は一定となる。この理想的なエッジ位置を以下、「基準タイミング」と称する。
デジタル発振回路３００は、制御信号ＳＬＯＰＥに対して量子化処理および変調処理を行う。これらの処理の結果、デジタル発振回路３００におけるセレクタ３４３からＭ段階の離散値に量子化された制御信号ＤＬＬＴＡＰ'が出力される。
また、量子化誤差が生じてない場合には、カウント値ＮＣＯＣＮＴがオーバーフローするときのタイミングで低速クロック信号ＮＣＯＣＬＫ'が出力される。
一方、遅延同期回路４００は、互いに遅延時間の異なる遅延クロック信号ＤＬＬＣＬＫを生成し、フリップフロップ２４０は、制御信号ＤＬＬＴＡＰ'に同期して低速クロック信号ＮＣＯＣＬＫ'を出力クロック信号ＯＵＴＣＬＫとして出力する。
このように、クロック生成回路２００は、Ｍ個の遅延クロック信号ＤＬＬＣＬＫのいずれかによりリタイミングしてクロック信号ＣＬＫＯＵＴを出力する。これにより、クロック信号ＯＵＴＣＬＫの位相を、遅延クロック信号ＤＬＬＣＬＫの個数Ｍに応じた位相分解能により制御することができる。
図９は、第１の実施の形態における量子化誤差を説明するための図である。クロック生成回路２００は、一定間隔の基準タイミングに対する低速クロック信号ＮＣＯＣＬＫのエッジの位相ずれをＭ段階の離散値に丸める丸め演算を行う。位相ずれは、Ｍ段階の離散値より高い精度で求められる。この位相ずれを、より精度の低い離散値に丸める演算により量子化誤差の一種である丸め誤差が生じる。
例えば、遅延クロック信号ＤＬＬＣＬＫの個数Ｍが６４である場合、クロック生成回路２００は、３６０度を６４分割した５．６２５度の位相分解能により、位相ずれを補正することができる。位相ずれが１９度の際には、丸め演算により、その１９度に位相差が最も近いＤＬＬＣＬＫ_３を示す整数「３」が算出される。この演算において、ＤＬＬＣＬＫ_３の位相差は１６．８７５度であるから、実際の値である１９度との差分である２．１２５度が量子化誤差として残留してしまう。この量子化誤差は、出力クロック信号ＯＵＴＣＬＫにジッタが生じる原因となる。
図１０は第１の実施の形態におけるジッタの周波数特性の一例を示す図である。同図における縦軸は、ジッタの振幅であり、横軸は、ジッタの周波数を示す。同図におけるａは、シグマデルタ変調処理を行わなかった場合の比較例のジッタの周波数特性を示す。同図におけるｂは、シグマデルタ変調処理を行った場合のジッタの周波数特性を示す。
図１０におけるａに例示するように、変調処理を行わなかった場合には、量子化誤差によりジッタが発生する。例えば、数値制御発振器を用いてクロック信号を生成する場合、オーバーフロー発生時に下位桁の値が維持されるため、この位相誤差がフィードバックされてしまう。この結果、一定の制御信号ＳＬＯＰＥが数値制御発振器に入力されると、図１０のａに示すように、特に低周波数帯域にジッタが生じてしまう。
これに対して、シグマデルタ変調処理を行った場合には、量子化誤差が高周波数帯域に分散されるため、図１０のｂに示すように、低周波数帯域に生じていたジッタが高周波数帯域に押し出される。これにより、出力クロック信号ＯＵＴＣＬＫにおいてジッタが抑制される。
図１１は、第１の実施の形態におけるクロック生成回路２００による遅延制御の一例を示すタイミングチャートである。量子化処理の後にシグマデルタ変調処理を行った場合には、そのシグマデルタ変調処理における積算により制御信号のデータサイズが６ビットから７ビットに増大する。参照クロック信号ＲＥＦＣＬＫの周期内で６ビットの制御信号により位相制御する場合、クロック生成回路２００は、参照クロック信号ＲＥＦＣＬＫの１周期分、制御信号および低速クロック信号を遅延させてから６ビットを超えた分の位相制御を行う。
例えば、変調後の７ビットの制御信号ｍＴＡＰの値が「６６」であった場合、その「６６」と「６４」の差分である「２」の値に制御信号の値が置き換えられる。そして、セレクタ３４３は、参照クロック信号ＲＥＦＣＬＫに同期して制御信号を遅延させて、制御信号ＤＬＬＴＡＰ'として出力する。また、セレクタ３４６は、低速クロック信号ＮＣＯＣＬＫを参照クロック信号ＲＥＦＣＬＫに同期して遅延させて低速クロック信号ＮＣＯＣＬＫ'として出力する。
そして、制御信号ＤＬＬＴＡＰ'に従って遅延クロック信号ＤＬＬＣＬＫ_２が選択され、フリップフロップ２４０は、その遅延クロック信号ＤＬＬＣＬＫ_２に同期して低速クロック信号ＮＣＯＣＬＫ'を出力クロック信号ＯＵＴＣＬＫとして出力する。これにより、ある参照クロック信号ＲＥＦＣＬＫの周期内において補正することができなかった分（「２」）の位相誤差は、次の周期において補正される。
このように、本技術の第１の実施の形態によれば、クロック生成回路２００は、制御信号に対して量子化処理を行った後に変調処理を行うため、量子化誤差を高周波数帯域に分散させて、その量子化誤差によるジッタを抑制することができる。
＜２．第２の実施の形態＞
第１の実施の形態においては、デジタル発振回路３００は、量子化処理を行った後に変調処理を行っていたが、変調処理を行った後に量子化処理を行ってもよい。また、第１の実施の形態では、数値制御発振器３１０により低速クロック信号を生成していたが、可変分周器により低速クロック信号を生成してもよい。第２の実施の形態のデジタル発振回路３００は、変調処理を行った後に量子化処理を行い、可変分周器により低速クロック信号を生成する点において第１の実施の形態と異なる。
図１２は、第２の実施の形態におけるデジタル発振回路３００の一構成例を示すブロック図である。第２の実施の形態のデジタル発振回路３００は、除算部３５０、デルタシグマ変調部３６０、量子化部３７０、分周比分離部３８０および可変分周器３９０を備える。
除算部３５０は、所定の被除数２45を制御信号ＳＬＯＰＥにより除算するものである。除算部３５０は、制御信号ＳＬＯＰＥの値を、除算により得た商に置き換えて量子化部３７０に供給する。また、商の制御信号ＳＬＯＰＥの一部は、デルタシグマ変調部３６０に供給される。
デルタシグマ変調部３６０は、制御信号ＳＬＯＰＥの一部に対してデルタシグマ変調処理を行うものである。デルタシグマ変調部３６０は、変調後の信号を量子化部３７０に供給する。
量子化部３７０は、デルタシグマ変調処理後の制御信号に対して量子化処理を行うものである。量子化部３７０は、量子化した信号を制御信号ＳＬＯＰＥ'として分周比分離部３８０に供給する。
分周比分離部３８０は、量子化された制御信号ＳＬＯＰＥ'を分周比ＤＩＶＲと制御信号ＤＬＬＴＡＰとに分離するものである。分周比分離部３８０は、分離した分周比ＤＩＶＲを可変分周器３９０に供給し、制御信号ＤＬＬＴＡＰをマルチプレクサ２３０に供給する。
可変分周器３９０は、分周比ＤＩＶＲにより参照クロック信号ＲＥＦＣＬＫを分周するものである。可変分周器３９０は、分周したクロック信号を低速クロック信号ＤＩＶＣＬＫとして分周比分離部３８０、デルタシグマ変調部３６０およびフリップフロップ２４０に供給する。
図１３は、第２の実施の形態における制御信号ＳＬＯＰＥのデータ構成の一例を示す図である。この制御信号ＳＬＯＰＥは、例えば、上位４ビットが整数桁を表す２４ビットの固定小数点型のデータである。そして、制御信号ＳＬＯＰＥの上位４ビットは、分周比を示す。また、小数点桁の上位６ビットは、制御信号ＤＬＬＴＡＰを示す。これらの１０ビットは、可変分周器３９０および遅延同期回路４００により位相を制御することができる範囲を示す。
一方、下位１４ビットは、量子化において切り捨てられる少数桁を表し、可変分周器３９０および遅延同期回路４００により位相を制御することができない範囲を示す。この範囲において量子化誤差が生じる。この範囲に対してシグマデルタ変調処理が行われ、その変調処理により、例えば、分周比の下位２ビットと６ビットの制御信号ＤＬＬＴＡＰとが変動する。
図１４は、第２の実施の形態におけるデルタシグマ変調部３６０および量子化部３７０の一構成例を示す回路図である。デルタシグマ変調部３６０は、レジスタ３６１および３６５と、加算器３６２、３６３および３６６とシフト演算器３６４とを備える。また、量子化部３７０は、加算器３７１および３７２を備える。
デルタシグマ変調部３６０における加算器３６３は、２４ビットの制御信号ＳＬＯＰＥのうち下位１４ビットに加算器３６２の加算結果を加算するものである。この加算器３６３は、１５ビットの加算結果をレジスタ３６５に供給する。
レジスタ３６５は、低速クロック信号ＤＩＶＣＬＫがハイレベルの場合に、加算器３６３の加算結果を保持し、加算器３６６に供給するものである。また、レジスタ３６５の保持値のうち下位１４ビットは、シフト演算器３６４およびレジスタ３６１に供給される。
レジスタ３６１は、参照クロック信号ＲＥＦＣＬＫに同期して、レジスタ３６５からの１４ビットの信号を保持し、加算器３６２に供給するものである。シフト演算器３６４は、レジスタ３６５からの１４ビットの信号を上位桁の方向へ２ビットシフトさせて加算器３６２に供給するものである。
加算器３６２は、レジスタ３６１からの保持値とシフト演算器３６４からの演算結果とを加算するものである。加算器３６２は、加算結果を加算器３６３に供給する。
加算器３６６は、レジスタ３６５からの保持値に１６進数表記で「２０００」を加算するものである。加算器３６６は、加算結果を量子化部３７０に供給する。
また、量子化部３７０における加算器３７１は、制御信号ＳＬＯＰＥに１６進数表記で「００２０００」を加算するものである。この加算器３７１は、加算結果のうち上位１０ビットを加算器３７２に供給する。加算器３７２は、加算器３６６からの加算結果のうち上位２ビットと加算器３７１からの加算結果とを加算するものである。加算器３７２は、加算結果を制御信号ＳＬＯＰＥ'として分周比分離部３８０に供給する。
上述のデルタシグマ変調部３６０により、制御信号ＳＬＯＰＥの下位１４ビット（量子化誤差が生じる範囲）に対して、２次のシグマデルタ変調処理が行われる。そして、量子化部３７０において、２４ビットの制御信号ＳＬＯＰＥから下位１４ビットが切り捨てられて、１０ビットの制御信号ＳＬＯＰＥ'に量子化される。
図１５は、第２の実施の形態における分周比分離部３８０および可変分周器３９０の一構成例を示す回路図である。この分周比分離部３８０は、加算器３８１および３８３と減算器３８２とレジスタ３８４とを備える。また、可変分周器３９０は、加算器３９１、セレクタ３９２、レジスタ３９３および一致判定部３９４を備える。
分周比分離部３８０における加算器３８１は、制御信号ＳＬＯＰＥ'の上位４ビットに加算器３８３の加算結果の上位１ビットを加算するものである。加算器３８１は、加算結果を減算器３８２に供給する。減算器３８２は、加算器３８１の加算結果から、「１」を減算して一致判定部３９４に供給するものである。
加算器３８３は、制御信号ＳＬＯＰＥ'の下位６ビットにレジスタ３８４の保持値を加算するものである。この加算器３８３は、加算結果を制御信号ＤＬＬＴＡＰとしてマルチプレクサ２３０に供給する。また、この加算結果のうち最上位のビットが加算器３８１に供給される。
また、可変分周器３９０における加算器３９１は、レジスタ３９３の保持値に「１」を加算してセレクタ３９２に供給するものである。
セレクタ３９２は、一致判定部３９４からの低速クロック信号ＤＩＶＣＬＫが「１」である場合には、「０」の値を選択し、そうでない場合には加算器３９１からの加算結果を選択するものである。セレクタ３９２は、選択した信号をレジスタ３９３に保持させる。
レジスタ３９３は、低速クロック信号ＤＩＶＣＬＫがハイレベルの場合には、セレクタ３９２からの信号を保持し、保持値を一致判定部３９４および加算器３９１に供給するものである。
一致判定部３９４は、減算器３８２からの減算結果とレジスタ３９３からの保持値とが一致するか否かを判定するものである。一致判定部３９４は、判定結果を低速クロック信号ＤＩＶＣＬＫとしてレジスタ３８４、セレクタ３９２およびフリップフロップ２４０に供給する。
上述の分周比分離部３８０により、制御信号ＳＬＯＰＥは、制御信号ＤＬＬＴＡＰおよび分周比ＤＩＶＲに分離される。また、可変分周器３９０において参照クロック信号ＲＥＦＣＬＫは、その分周比ＤＩＶＲにより分周され、分周された信号が低速クロック信号ＤＩＶＣＬＫとして出力される。
このように、本技術の第２の実施の形態によれば、制御信号に対して変調処理を行った後に量子化処理を行うため、量子化誤差を高周波数帯域に分散させて、その量子化誤差によるジッタを抑制することができる。また、第１の実施の形態のように遅延制御部３４０を設ける必要がなくなる。
＜３．変形例＞
第２の実施の形態においては、デジタル発振回路３００は、複数の加算器や減算器を用いて量子化や分周を行っていたが、これらの加算器や減算器の一部を削減することもできる。第２の実施の形態の変形例のデジタル発振回路３００は、加算器や減算器の一部を削減した点において第２の実施の形態と異なる。
図１６は、第２の実施の形態の変形例におけるデジタル発振回路３００の一構成例を示すブロック図である。変形例のデジタル発振回路３００は、量子化部３７０、分周比分離部３８０および可変分周器３９０の代わりにレジスタ３５１、量子化部３７３および可変分周器３９５を備える点において第２の実施の形態と異なる。
レジスタ３５１は、低速クロック信号ＤＩＶＣＬＫがハイレベルの場合に除算部３５０からの制御信号ＳＬＯＰＥを保持し、量子化部３７３に供給するものである。また、レジスタ３５１に保持された制御信号ＳＬＯＰＥのうち下位１４ビットは、デルタシグマ変調部３６０に供給される。
量子化部３７３は、デルタシグマ変調処理後の制御信号に対して量子化処理を行って、分周比ＤＩＶＲと制御信号ＤＬＬＴＡＰとに分離するものである。分周比分離部３８０は、分離した分周比ＤＩＶＲを可変分周器３９５に供給し、制御信号ＤＬＬＴＡＰをマルチプレクサ２３０に供給する。
図１７は、第２の実施の形態の変形例における量子化部３７３および可変分周器３９５の一構成例を示す回路図である。この量子化部３７３は、加算器３７４および３７５とレジスタ３７６、３７７および３７８とを備える。また、可変分周器３９５は、カウンタ３９６、一致判定部３９７およびフリップフロップ３９８を備える。
量子化部３７３において、加算器３７４は、制御信号ＳＬＯＰＥの上位１０ビットに加算器３７５の加算結果を加算するものである。
レジスタ３７７は、可変分周器３９５からのリセット信号ＲＳがハイレベルの場合に、加算器３７４の加算結果の下位６ビットを保持し、保持値をレジスタ３７６および加算器３７５に供給するものである。
レジスタ３７６は、リセット信号ＲＳがハイレベルの場合に、レジスタ３７７からの信号を保持し、保持値を制御信号ＤＬＬＴＡＰとしてマルチプレクサ２３０に供給するものである。
レジスタ３７８は、リセット信号ＲＳがハイレベルの場合に、加算器３７４の加算結果の上位４ビットを保持し、保持値を分周比ＤＩＶＲとして一致判定部３９７に供給するものである。
加算器３７５は、デルタシグマ変調部３６０からの信号のうち上位８ビットに、レジスタ３７６からの保持値を加算するものである。加算器３７５は８ビットの加算結果を加算器３７４に供給する。
また、可変分周器３９５において、カウンタ３９６は、参照クロック信号ＲＥＦＣＬＫに同期して、４ビットのカウント値を計数して一致判定部３９７に供給するものである。また、カウンタ３９６は、一致判定部３９７からのリセット信号ＲＳが「１」である場合には、カウント値を初期値（例えば「０」）に初期化する。
一致判定部３９７は、レジスタ３７８からの分周比ＤＩＶＲとカウンタ３９６からのカウント値とが一致するか否かを判定するものである。一致判定部３９７は、判定結果をリセット信号ＲＳとしてカウンタ３９６と、レジスタ３７６、３７７および３７８と、フリップフロップ３９８とに供給する。
フリップフロップ３９８は、リセット信号ＲＳを保持し、参照クロック信号ＲＥＦＣＬＫに同期して、低速クロック信号ＤＩＶＣＬＫとして出力するものである。
第２の実施の形態では、４つの加算器と１つの減算器と１つのレジスタとにより、量子化および分周比の分離を行っていたのに対し、変形例では、これらの機能を２つの加算器と３つのレジスタとにより実現することができる。
このように本技術の第２の実施の形態における変形例によれば、演算器の個数を削減したため、より簡易な構成により量子化や分周比の分離を行うことができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、
位相を制御する制御信号に従って前記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、
前記制御信号の値を前記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを前記制御信号に対して行う制御信号処理部と、
前記量子化処理および前記変調処理が行われた前記制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する選択部と、
前記選択された遅延クロック信号に同期して前記低速クロック信号を出力する出力部と
を具備するクロック生成回路。
（２）前記制御信号処理部は、前記制御信号に対して前記量子化処理を行った後に前記変調処理を行う
前記（１）記載のクロック生成回路。
（３）前記変調処理は、前記量子化処理が行われた制御信号の値を前記低速クロック信号に同期して積算して積算値を生成する処理を含み、
前記制御信号処理部は、前記積算値が所定値を超えた場合には前記制御信号の値を前記積算値および前記所定値の差分に変換して当該変換した制御信号を前記低速クロック信号とともに前記参照クロック信号に同期して遅延させる遅延制御をさらに行う
前記（２）記載のクロック生成回路。
（４）前記制御信号処理部は、前記制御信号に対して前記変調処理を行った後に前記量子化処理を行う
前記（１）記載のクロック生成回路。
（５）前記低速クロック生成回路は、前記参照クロック信号に同期して前記制御信号の値を積算して前記積算した値が所定値を超えたか否かを示す信号を前記低速クロック信号として生成する
前記（１）から（４）のいずれかに記載のクロック生成回路。
（６）前記制御信号は、所定の分周比を含み、
前記低速クロック生成回路は、前記制御信号に含まれる前記所定の分周比により前記参照クロック信号を分周して前記低速クロック信号として供給する
前記（１）から（４）のいずれかに記載のクロック生成回路。
（７）前記制御信号処理部は、デルタシグマ変調処理を前記変調処理として行う
前記（１）から（６）のいずれかに記載のクロック生成回路。
（８）参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、
位相を制御する制御信号に従って前記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、
前記制御信号の値を前記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを前記制御信号に対して行う制御信号処理部と、
前記量子化処理および前記変調処理が行われた前記制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する選択部と、
前記選択された遅延クロック信号に同期して前記低速クロック信号を出力する出力部と、
前記出力された低速クロック信号に同期して動作する動作回路と
を具備する電子装置。
１００ 電子装置
２００ クロック生成回路
２１０ デジタル位相比較回路
２２０ デジタルフィルタ
２３０ マルチプレクサ
２４０、３４５、３９８ フリップフロップ
３００ デジタル発振回路
３１０ 数値制御発振器
３１１、３３１、３６２、３６３、３６６、３７１、３７２、３７４、３７５、３８１、３８３、３９１ 加算器
３１２、３３２、３４２、３５１、３６１、３６５、３７６、３７７、３７８、３８４、３９３ レジスタ
３２０、３７０、３７３ 量子化部
３２１、３４１、３８２ 減算器
３２２ 乗算器
３２３ 除算器
３３０、３６０ デルタシグマ変調部
３４０ 遅延制御部
３４３、３４６、３９２ セレクタ
３４４、３６４ シフト演算器
３５０ 除算部
３８０ 分周比分離部
３９０、３９５ 可変分周器
３９４、３９７ 一致判定部
３９６ カウンタ
４００ 遅延同期回路
４１０ 位相差検出器
４２０ ローパスフィルタ
４３０ ディレイライン
４３１ 遅延素子
５００ 論理回路

Claims (8)

  1. 参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、
    位相を制御する制御信号に従って前記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、
    前記制御信号の値を前記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを前記制御信号に対して行う制御信号処理部と、
    前記量子化処理および前記変調処理が行われた前記制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する選択部と、
    前記選択された遅延クロック信号に同期して前記低速クロック信号を出力する出力部と
    を具備するクロック生成回路。
  2. 前記制御信号処理部は、前記制御信号に対して前記量子化処理を行った後に前記変調処理を行う
    請求項１記載のクロック生成回路。
  3. 前記変調処理は、前記量子化処理が行われた制御信号の値を前記低速クロック信号に同期して積算して積算値を生成する処理を含み、
    前記制御信号処理部は、前記積算値が所定値を超えた場合には前記制御信号の値を前記積算値および前記所定値の差分に変換して当該変換した制御信号を前記低速クロック信号とともに前記参照クロック信号に同期して遅延させる遅延制御をさらに行う
    請求項２記載のクロック生成回路。
  4. 前記制御信号処理部は、前記制御信号に対して前記変調処理を行った後に前記量子化処理を行う
    請求項１記載のクロック生成回路。
  5. 前記低速クロック生成回路は、前記参照クロック信号に同期して前記制御信号の値を積算して前記積算した値が所定値を超えたか否かを示す信号を前記低速クロック信号として生成する
    請求項１記載のクロック生成回路。
  6. 前記制御信号は、所定の分周比を含み、
    前記低速クロック生成回路は、前記制御信号に含まれる前記所定の分周比により前記参照クロック信号を分周して前記低速クロック信号として供給する
    請求項１記載のクロック生成回路。
  7. 前記制御信号処理部は、デルタシグマ変調処理を前記変調処理として行う
    請求項１記載のクロック生成回路。
  8. 参照クロック信号に対する遅延時間が互いに異なる所定数の遅延クロック信号を生成する遅延クロック生成部と、
    位相を制御する制御信号に従って前記参照クロック信号より周波数の低い低速クロック信号を生成する低速クロック生成部と、
    前記制御信号の値を前記所定数の離散値に量子化する量子化処理と当該量子化処理における量子化誤差を所定の周波数より高い高周波数帯域に分散させる変調処理とを前記制御信号に対して行う制御信号処理部と、
    前記量子化処理および前記変調処理が行われた前記制御信号に従って前記所定数の遅延クロック信号のいずれかを選択する選択部と、
    前記選択された遅延クロック信号に同期して前記低速クロック信号を出力する出力部と、
    前記出力された低速クロック信号に同期して動作する動作回路と
    を具備する電子装置。
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