JPH11146027A - 直交振幅変調方式における差動デコード装置 - Google Patents
直交振幅変調方式における差動デコード装置Info
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- JPH11146027A JPH11146027A JP10222183A JP22218398A JPH11146027A JP H11146027 A JPH11146027 A JP H11146027A JP 10222183 A JP10222183 A JP 10222183A JP 22218398 A JP22218398 A JP 22218398A JP H11146027 A JPH11146027 A JP H11146027A
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- Signal Processing (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 本発明は、簡単な回路構成であるとともに、
ルックアップテーブルのメモリ容量を少なくすることが
できる差動デコード装置を提供する。 【解決手段】 差動デコーダ１０は、入力されたｎビッ
トの各データのうちの２ビットを差動復号する差動復号
器２０と、第１象限に入力されたｎビットの各データの
うちの他のｎ−２ビットを、差動復号器２０に入力され
たｎビットの各データのうちの２ビットに基づいて、回
転する回転器３０と、回転器３０によって回転されたｎ
−２ビットに基づいて、入力された信号の振幅値をデー
タビットの値に割り当てる単一象限デマッピング回路４
０とを備える。そして、差動復号器２０から出力信号の
２ビットが得られるとともに、単一象限デマッピング回
路４０から出力信号のｎ−２ビットが得られる。
ルックアップテーブルのメモリ容量を少なくすることが
できる差動デコード装置を提供する。 【解決手段】 差動デコーダ１０は、入力されたｎビッ
トの各データのうちの２ビットを差動復号する差動復号
器２０と、第１象限に入力されたｎビットの各データの
うちの他のｎ−２ビットを、差動復号器２０に入力され
たｎビットの各データのうちの２ビットに基づいて、回
転する回転器３０と、回転器３０によって回転されたｎ
−２ビットに基づいて、入力された信号の振幅値をデー
タビットの値に割り当てる単一象限デマッピング回路４
０とを備える。そして、差動復号器２０から出力信号の
２ビットが得られるとともに、単一象限デマッピング回
路４０から出力信号のｎ−２ビットが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、直交振幅変調方式
における差動デコード装置に関し、特に、ケーブルを介
して音声やデータを配信するディジタルマルチプログラ
ムシステムにおけるテレビジョン受像機用の受信装置に
用いられる差動デコード装置に関する。
における差動デコード装置に関し、特に、ケーブルを介
して音声やデータを配信するディジタルマルチプログラ
ムシステムにおけるテレビジョン受像機用の受信装置に
用いられる差動デコード装置に関する。
【０００２】
【従来の技術】ディジタルマルチプログラムのテレビジ
ョン受像機の規格としては、例えば、欧州放送連盟（Ｅ
ＢＵ：European Broadcasting Union）と、欧州電気通
信標準化機構（ＥＴＳＩ：European Telecommunication
s Standards Insititude）との合同技術委員会（ＪＴ
Ｃ：Joint Technical Committee）によって、１９９４
年に作成されたＥＴＳ草案がある。このＥＴＳ草案に
は、ケーブルを用いたディジタルマルチプログラムのテ
レビジョン受像機における変調方式、チャンネル符号化
方式、フレーム構成等が規定されている。この規格は、
欧州ディジタルビデオ放送（ＤＶＢ）プロジェクトの実
施において研究された方式に基づいている。
ョン受像機の規格としては、例えば、欧州放送連盟（Ｅ
ＢＵ：European Broadcasting Union）と、欧州電気通
信標準化機構（ＥＴＳＩ：European Telecommunication
s Standards Insititude）との合同技術委員会（ＪＴ
Ｃ：Joint Technical Committee）によって、１９９４
年に作成されたＥＴＳ草案がある。このＥＴＳ草案に
は、ケーブルを用いたディジタルマルチプログラムのテ
レビジョン受像機における変調方式、チャンネル符号化
方式、フレーム構成等が規定されている。この規格は、
欧州ディジタルビデオ放送（ＤＶＢ）プロジェクトの実
施において研究された方式に基づいている。
【０００３】このケーブルを用いたディジタルマルチプ
ログラムシステムは、装置の機能ブロック図として規格
化されており、図３に示すように、ケーブルに接続され
た送信装置１１０と受信装置１２０との概念的なブロッ
ク図で表される。
ログラムシステムは、装置の機能ブロック図として規格
化されており、図３に示すように、ケーブルに接続され
た送信装置１１０と受信装置１２０との概念的なブロッ
ク図で表される。
【０００４】送信装置１１０には、音声や映像等の各種
データを供給する供給装置１００が接続されている。こ
の供給装置１００は、例えば、いわゆるＭＰＥＧ−２規
格に準拠した画像データからなる番組を供給するローカ
ルの装置、コントリビューションリンク（Contribution
Link）、再多重化装置等からなっている。この供給装
置１００は、データをＭＰＥＧ−２トランスポート多重
化パケットとして、クロック信号とともに送信装置１１
０のベースバンド物理インターフェース回路１１１に供
給する。ベースバンド物理インターフェース回路１１１
には、クロック信号に同期して、所定のデータ構造、す
なわち信号源のフォーマットのデータを入力する。な
お、ベースバンド物理インターフェース回路１１１に入
力されるデータのフレーム構造は、同期バイトを含むＭ
ＰＥＧ−２のトランスポートレイヤに基づいている。
データを供給する供給装置１００が接続されている。こ
の供給装置１００は、例えば、いわゆるＭＰＥＧ−２規
格に準拠した画像データからなる番組を供給するローカ
ルの装置、コントリビューションリンク（Contribution
Link）、再多重化装置等からなっている。この供給装
置１００は、データをＭＰＥＧ−２トランスポート多重
化パケットとして、クロック信号とともに送信装置１１
０のベースバンド物理インターフェース回路１１１に供
給する。ベースバンド物理インターフェース回路１１１
には、クロック信号に同期して、所定のデータ構造、す
なわち信号源のフォーマットのデータを入力する。な
お、ベースバンド物理インターフェース回路１１１に入
力されるデータのフレーム構造は、同期バイトを含むＭ
ＰＥＧ−２のトランスポートレイヤに基づいている。
【０００５】同期反転及びランダム化回路１１２は、Ｍ
ＰＥＧ−２のフレーム構造に基づいた同期バイトを反転
するとともに、スペクトル整形を行うために、データス
トリームをランダム化する。得られたデータストリーム
は、８ビット幅を有しており、リードソロモンコーダ１
１３に供給される。リードソロモンコーダ１１３は、ラ
ンダム化された各トランスポート多重化パケットに短縮
リードソロモン符号を適用し、エラー訂正符号が付加さ
れたパケットを生成する。また、リードソロモンコーダ
１１３は、同期バイトにもこの短縮リードソロモン符号
を付加する。畳込みインターリーブ回路１１４は、エラ
ー訂正符号が付加されたパケットに対して、深さＩ＝１
２バイトの畳込みインターリーブを行う。なお、ここで
同期バイトの周期は、変化しない。
ＰＥＧ−２のフレーム構造に基づいた同期バイトを反転
するとともに、スペクトル整形を行うために、データス
トリームをランダム化する。得られたデータストリーム
は、８ビット幅を有しており、リードソロモンコーダ１
１３に供給される。リードソロモンコーダ１１３は、ラ
ンダム化された各トランスポート多重化パケットに短縮
リードソロモン符号を適用し、エラー訂正符号が付加さ
れたパケットを生成する。また、リードソロモンコーダ
１１３は、同期バイトにもこの短縮リードソロモン符号
を付加する。畳込みインターリーブ回路１１４は、エラ
ー訂正符号が付加されたパケットに対して、深さＩ＝１
２バイトの畳込みインターリーブを行う。なお、ここで
同期バイトの周期は、変化しない。
【０００６】バイト／ｍ倍長（byte to m-tuple）変換
器１１５は、畳込みインターリーブ回路１１４によって
生成されたデータをバイト単位で直交振幅変調（以下、
ＱＡＭ：Quadrature Amplitude Modulationという。）
におけるシンボルに変換する。このバイト／ｍ倍長変換
器１１５の出力は、ｍビット幅を有している。後述する
差動エンコーダ１１６は、ローテーションインヴァリア
ントなデータ点配置（rotation-invariant constellati
on）を得るために、２つのシンボルの最上位ビットを差
動符号化して、ＩデータとＱデータを生成する。
器１１５は、畳込みインターリーブ回路１１４によって
生成されたデータをバイト単位で直交振幅変調（以下、
ＱＡＭ：Quadrature Amplitude Modulationという。）
におけるシンボルに変換する。このバイト／ｍ倍長変換
器１１５の出力は、ｍビット幅を有している。後述する
差動エンコーダ１１６は、ローテーションインヴァリア
ントなデータ点配置（rotation-invariant constellati
on）を得るために、２つのシンボルの最上位ビットを差
動符号化して、ＩデータとＱデータを生成する。
【０００７】送信装置１１０の最終段であるＱＡＭ変調
及び物理インターフェース回路１１７は、ＩデータとＱ
データを、二乗余弦関数の平方根特性を有するフィルタ
でフィルタリングした後、得られる信号によって、互い
に直交した搬送波をそれぞれＱＡＭ変調し、ＱＡＭ変調
された信号（以下、ＱＡＭ変調信号という。）を、ＲＦ
ケーブルチャンネル１３０を介して送信する。
及び物理インターフェース回路１１７は、ＩデータとＱ
データを、二乗余弦関数の平方根特性を有するフィルタ
でフィルタリングした後、得られる信号によって、互い
に直交した搬送波をそれぞれＱＡＭ変調し、ＱＡＭ変調
された信号（以下、ＱＡＭ変調信号という。）を、ＲＦ
ケーブルチャンネル１３０を介して送信する。
【０００８】クロック及び同期信号発生器１１８には、
ベースバンド物理インターフェース回路１１１に入力さ
れているクロック信号と、同期反転及びランダム化回路
１１２からの制御信号とが供給されている。このクロッ
ク及び同期信号発生器１１８は、同期反転及びランダム
化回路１１２〜ＱＡＭ変調及び物理インターフェース回
路１１７の同期をとるとともに、これらを制御する。
ベースバンド物理インターフェース回路１１１に入力さ
れているクロック信号と、同期反転及びランダム化回路
１１２からの制御信号とが供給されている。このクロッ
ク及び同期信号発生器１１８は、同期反転及びランダム
化回路１１２〜ＱＡＭ変調及び物理インターフェース回
路１１７の同期をとるとともに、これらを制御する。
【０００９】一方、受信装置１２０は、ベースバンド信
号を得るために、上述した変調処理と逆の信号処理を行
う。
号を得るために、上述した変調処理と逆の信号処理を行
う。
【００１０】すなわち、ＲＦケーブルチャンネル１３０
を介して受信されるＱＡＭ変調信号は、ＲＦ物理インタ
ーフェース及びＱＡＭ復調回路１２１に入力される。Ｒ
Ｆ物理インターフェース及びＱＡＭ復調回路１２１は、
このＱＡＭ変調信号を復調して、ＱＡＭ復調された信号
（以下、ＱＡＭ復調信号という。）を整合フィルタ及び
等化器１２２に供給するとともに、制御信号を、搬送波
及びクロック及び同期信号再生器１２９に供給する。搬
送波及びクロック及び同期信号再生器１２９は、搬送
波、クロック信号、同期信号を再生して、受信装置１２
０の全ての回路の同期をとり、及び／又は、これらの回
路を制御する。
を介して受信されるＱＡＭ変調信号は、ＲＦ物理インタ
ーフェース及びＱＡＭ復調回路１２１に入力される。Ｒ
Ｆ物理インターフェース及びＱＡＭ復調回路１２１は、
このＱＡＭ変調信号を復調して、ＱＡＭ復調された信号
（以下、ＱＡＭ復調信号という。）を整合フィルタ及び
等化器１２２に供給するとともに、制御信号を、搬送波
及びクロック及び同期信号再生器１２９に供給する。搬
送波及びクロック及び同期信号再生器１２９は、搬送
波、クロック信号、同期信号を再生して、受信装置１２
０の全ての回路の同期をとり、及び／又は、これらの回
路を制御する。
【００１１】整合フィルタ及び等化器１２２は、ＱＡＭ
復調信号を波形等化して、ｍビット幅のＩデータとＱデ
ータを再生し、差動デコーダ１２３に供給する。差動デ
コーダ１２３は、ＩデータとＱデータからｍビット幅の
シンボルを再生して、シンボル／バイトマッピング回路
１２４に供給する。シンボル／バイトマッピング回路１
２４は、各シンボルをバイトに変換して、畳込みデイン
ターリーブ回路１２５に供給する。このシンボル／バイ
トマッピング回路１２４から出力される信号は、８ビッ
トの幅を有する。
復調信号を波形等化して、ｍビット幅のＩデータとＱデ
ータを再生し、差動デコーダ１２３に供給する。差動デ
コーダ１２３は、ＩデータとＱデータからｍビット幅の
シンボルを再生して、シンボル／バイトマッピング回路
１２４に供給する。シンボル／バイトマッピング回路１
２４は、各シンボルをバイトに変換して、畳込みデイン
ターリーブ回路１２５に供給する。このシンボル／バイ
トマッピング回路１２４から出力される信号は、８ビッ
トの幅を有する。
【００１２】畳込みデインターリーブ回路１２５は、８
ビット幅のデータを、畳込みデインターリーブして、ト
ランスポート多重化パケットを再生し、リードソロモン
デコーダ１２６に供給する。リードソロモンデコーダ１
２６は、リードソロモン符号を用いて、トランスポート
多重化パケットをエラー訂正して、同期反転及びエネル
ギ分散除去回路１２７に供給する。同期反転及びエネル
ギ分散除去回路１２７は、ランダム化されているトラン
スポート多重化パケットのデータストリームを元に戻す
とともに、反転されている同期バイトを元に戻して、ベ
ースバンド物理インターフェース回路１２８に供給す
る。ベースバンド物理インターフェース回路１２８は、
ローカルのＭＰＥＧ−２プログラムソース、コントリビ
ューションリンク、再多重化装置等に基づいたＭＰＥＧ
−２のトランスポート多重化パケットとクロック信号を
再生して、出力する。
ビット幅のデータを、畳込みデインターリーブして、ト
ランスポート多重化パケットを再生し、リードソロモン
デコーダ１２６に供給する。リードソロモンデコーダ１
２６は、リードソロモン符号を用いて、トランスポート
多重化パケットをエラー訂正して、同期反転及びエネル
ギ分散除去回路１２７に供給する。同期反転及びエネル
ギ分散除去回路１２７は、ランダム化されているトラン
スポート多重化パケットのデータストリームを元に戻す
とともに、反転されている同期バイトを元に戻して、ベ
ースバンド物理インターフェース回路１２８に供給す
る。ベースバンド物理インターフェース回路１２８は、
ローカルのＭＰＥＧ−２プログラムソース、コントリビ
ューションリンク、再多重化装置等に基づいたＭＰＥＧ
−２のトランスポート多重化パケットとクロック信号を
再生して、出力する。
【００１３】なお、本発明は、ケーブルを用いたディジ
タルマルチプログラムシステムの受信装置１２０におけ
る差動復号に関するものであるので、以下、差動符号及
び復号について説明する。
タルマルチプログラムシステムの受信装置１２０におけ
る差動復号に関するものであるので、以下、差動符号及
び復号について説明する。
【００１４】上述したように、送信装置１１０におい
て、供給装置１００からのデータが、バイト／シンボル
マッピングされた後、連続した２つシンボルの最上位ビ
ットは、π／２ローテーションインヴァリアントなデー
タ点配置を得るために、差動エンコーダ１１６によって
差動符号化される。
て、供給装置１００からのデータが、バイト／シンボル
マッピングされた後、連続した２つシンボルの最上位ビ
ットは、π／２ローテーションインヴァリアントなデー
タ点配置を得るために、差動エンコーダ１１６によって
差動符号化される。
【００１５】ここで、バイト／ｍ倍長変換器１１５及び
差動エンコーダ１１６の詳細について、図４を参照しな
がら詳細に説明する。
差動エンコーダ１１６の詳細について、図４を参照しな
がら詳細に説明する。
【００１６】バイト／ｍ倍長変換器１１５には、畳込み
インターリーブ回路１１４からのデータが、８ビット幅
のパラレルデータとして供給され、バイト／ｍ倍長変換
器１１５は、このデータをｍビットのシンボルとして差
動エンコーダ１１６に供給する。
インターリーブ回路１１４からのデータが、８ビット幅
のパラレルデータとして供給され、バイト／ｍ倍長変換
器１１５は、このデータをｍビットのシンボルとして差
動エンコーダ１１６に供給する。
【００１７】差動エンコーダ１１６は、各シンボルの最
上位ビットを差動符号化する差動符号器１１６ａと、Ｑ
ＡＭ変調方式におけるＩデータとＱデータを生成するマ
ッピング回路１１６ｂとを備える。差動符号器１１６ａ
には、連続した２つの各シンボルの最上位ビット（以
下、Ａk，Ｂkという。）のみが供給されており、差動符
号器１１６ａは、下記式１及び式２に基づいて、ＱＡＭ
変調方式における同相成分であるＩデータ（以下、実数
成分Ｉともいう。）の最上位ビットＩkと、直交成分で
あるＱデータ（以下、虚数成分Ｑともいう。）の最上位
ビットＱkとを生成して、マッピング回路１１６ｂに供
給する。
上位ビットを差動符号化する差動符号器１１６ａと、Ｑ
ＡＭ変調方式におけるＩデータとＱデータを生成するマ
ッピング回路１１６ｂとを備える。差動符号器１１６ａ
には、連続した２つの各シンボルの最上位ビット（以
下、Ａk，Ｂkという。）のみが供給されており、差動符
号器１１６ａは、下記式１及び式２に基づいて、ＱＡＭ
変調方式における同相成分であるＩデータ（以下、実数
成分Ｉともいう。）の最上位ビットＩkと、直交成分で
あるＱデータ（以下、虚数成分Ｑともいう。）の最上位
ビットＱkとを生成して、マッピング回路１１６ｂに供
給する。
【００１８】
【数１】
【００１９】・・・式１
【００２０】
【数２】
【００２１】・・・式２ また、このマッピング回路１１６ｂには、バイト／ｍ倍
長変換器１１５から、シンボルの残りの下位ｑビットが
供給されている。ここで、１６−ＱＡＭ変調方式の場合
には、ｑ＝２であり、３２−ＱＡＭ変調方式の場合に
は、ｑ＝３であり、６４−ＱＡＭ変調方式の場合には、
ｑ＝４である。そして、マッピング回路１１６ｂは、最
上位ビットＩk，Ｑk及び下位ｑビットに基づいて、実数
成分Ｉと虚数成分Ｑを出力する。
長変換器１１５から、シンボルの残りの下位ｑビットが
供給されている。ここで、１６−ＱＡＭ変調方式の場合
には、ｑ＝２であり、３２−ＱＡＭ変調方式の場合に
は、ｑ＝３であり、６４−ＱＡＭ変調方式の場合には、
ｑ＝４である。そして、マッピング回路１１６ｂは、最
上位ビットＩk，Ｑk及び下位ｑビットに基づいて、実数
成分Ｉと虚数成分Ｑを出力する。
【００２２】ここで、１６−ＱＡＭ変調、３２−ＱＡＭ
変調、６４−ＱＡＭ変調方式におけるデータ点配置を、
それぞれ図５、図６、図７に示す。これらの図５〜図７
に示すように、各変調方式における最上位ビットＩk，
Ｑkは、各象限におけるデータ点配置の上位２ビットと
見なすことができる。また、第１象限のデータ点配置
は、図５〜図７に示すように、上位２ビット（ＭＳＢ
ｓ、例えばＩkとＱk）を変化させるとともに、下記表１
に示す規則に従ってｑ個の下位ビット（ＬＳＢｓ）を回
転することによって、第２象限、第３象限、第４象限の
データ点配置とすることができる。
変調、６４−ＱＡＭ変調方式におけるデータ点配置を、
それぞれ図５、図６、図７に示す。これらの図５〜図７
に示すように、各変調方式における最上位ビットＩk，
Ｑkは、各象限におけるデータ点配置の上位２ビットと
見なすことができる。また、第１象限のデータ点配置
は、図５〜図７に示すように、上位２ビット（ＭＳＢ
ｓ、例えばＩkとＱk）を変化させるとともに、下記表１
に示す規則に従ってｑ個の下位ビット（ＬＳＢｓ）を回
転することによって、第２象限、第３象限、第４象限の
データ点配置とすることができる。
【００２３】
【表１】
【００２４】一方、受信装置１２０における差動デコー
ダ１２３は、上述したデータ処理とは逆のデータ処理を
行う。具体的には、この差動デコーダ１２３は、図８に
示すように、従来の４象限デマッピング回路１２３ａ
と、従来の差動復号器１２３ｂとを備える。
ダ１２３は、上述したデータ処理とは逆のデータ処理を
行う。具体的には、この差動デコーダ１２３は、図８に
示すように、従来の４象限デマッピング回路１２３ａ
と、従来の差動復号器１２３ｂとを備える。
【００２５】４象限デマッピング回路１２３ａは、入力
された信号の振幅値を、図５〜図７に示すようなデータ
ビットの値に割り当てるためのものであり、この４象限
デマッピング回路１２３ａには、ｎビットの信号が供給
される。４象限デマッピング回路１２３ａから出力され
るｎビットのデータは、上述した２つの最上位ビットＩ
k及びＱkと、残りのｎ−２ビットの下位ビットとに分割
される。２つの最上位ビットＩk及びＱkは、差動復号器
１２３ｂに供給され、ｎ−２ビットの下位ビットは、図
３に示すシンボル／バイトマッピング回路１２４に供給
される。差動復号器１２３ｂは、２つの最上位ビットＩ
k及びＱkを差動復号して、シンボル／バイトマッピング
回路１２４に供給する。すなわち、この差動デコーダ１
２３は、差動復号された２つの最上位ビットＩk及びＱk
と、残りのｎ−２ビットの下位ビットとを結合し、ｎビ
ットのシンボルとしてシンボル／バイトマッピング回路
１２４に供給する。
された信号の振幅値を、図５〜図７に示すようなデータ
ビットの値に割り当てるためのものであり、この４象限
デマッピング回路１２３ａには、ｎビットの信号が供給
される。４象限デマッピング回路１２３ａから出力され
るｎビットのデータは、上述した２つの最上位ビットＩ
k及びＱkと、残りのｎ−２ビットの下位ビットとに分割
される。２つの最上位ビットＩk及びＱkは、差動復号器
１２３ｂに供給され、ｎ−２ビットの下位ビットは、図
３に示すシンボル／バイトマッピング回路１２４に供給
される。差動復号器１２３ｂは、２つの最上位ビットＩ
k及びＱkを差動復号して、シンボル／バイトマッピング
回路１２４に供給する。すなわち、この差動デコーダ１
２３は、差動復号された２つの最上位ビットＩk及びＱk
と、残りのｎ−２ビットの下位ビットとを結合し、ｎビ
ットのシンボルとしてシンボル／バイトマッピング回路
１２４に供給する。
【００２６】
【発明が解決しようとする課題】ところで、従来の４象
限デマッピング回路１２３ａとしては、２n・ｎビット
の大きさのルックアップテーブルを用いる必要があっ
た。すなわち、例えば、６４−ＱＡＭ変調の場合には、
ｎ＝６であることから、ルックアップテーブルの大きさ
は、２6・６＝６４・６＝３８４ビットと大きいものに
なってしまっていた。そのため、ルックアップテーブル
を構成するメモリは、その容量を非常に大きくする必要
があった。
限デマッピング回路１２３ａとしては、２n・ｎビット
の大きさのルックアップテーブルを用いる必要があっ
た。すなわち、例えば、６４−ＱＡＭ変調の場合には、
ｎ＝６であることから、ルックアップテーブルの大きさ
は、２6・６＝６４・６＝３８４ビットと大きいものに
なってしまっていた。そのため、ルックアップテーブル
を構成するメモリは、その容量を非常に大きくする必要
があった。
【００２７】本発明は、ＱＡＭ変調方式における上述し
た問題点を解決するものであり、本発明の目的は、簡単
な回路構成であるとともに、ルックアップテーブルのメ
モリ容量を少なくすることができる差動復号用の差動デ
コード装置を提供することである。
た問題点を解決するものであり、本発明の目的は、簡単
な回路構成であるとともに、ルックアップテーブルのメ
モリ容量を少なくすることができる差動復号用の差動デ
コード装置を提供することである。
【００２８】
【課題を解決するための手段】この目的を達成する本発
明に係る直交振幅変調方式における差動デコード装置
は、入力されたｎビットの各データのうちの２ビットを
差動復号する差動復号手段と、第１象限に入力されたｎ
ビットの各データのうちの他のｎ−２ビットを、差動復
号手段に入力されたｎビットの各データのうちの２ビッ
トに基づいて、回転する回転手段と、回転手段によって
回転されたｎ−２ビットに基づいて、入力された信号の
振幅値をデータビットの値に割り当てる単一象限デマッ
ピング手段とを備え、差動復号手段から出力信号の２ビ
ットが得られるとともに、単一象限デマッピング手段か
ら出力信号のｎ−２ビットが得られることを特徴として
いる。
明に係る直交振幅変調方式における差動デコード装置
は、入力されたｎビットの各データのうちの２ビットを
差動復号する差動復号手段と、第１象限に入力されたｎ
ビットの各データのうちの他のｎ−２ビットを、差動復
号手段に入力されたｎビットの各データのうちの２ビッ
トに基づいて、回転する回転手段と、回転手段によって
回転されたｎ−２ビットに基づいて、入力された信号の
振幅値をデータビットの値に割り当てる単一象限デマッ
ピング手段とを備え、差動復号手段から出力信号の２ビ
ットが得られるとともに、単一象限デマッピング手段か
ら出力信号のｎ−２ビットが得られることを特徴として
いる。
【００２９】
【発明の実施の形態】以下、本発明に係る直交振幅変調
（以下、ＱＡＭ変調という。）方式における差動デコー
ド装置について図面を参照しながら詳細に説明する。図
１は、本発明を適用した差動デコーダの具体的な構成を
示すブロック図である。なお、この差動デコーダは、上
述した図３に示すケーブルを用いたディジタルマルチプ
ログラムシステムの受信装置１２０に用いられるもので
あり、ディジタルマルチプログラムシステムの詳細につ
いては割愛する。
（以下、ＱＡＭ変調という。）方式における差動デコー
ド装置について図面を参照しながら詳細に説明する。図
１は、本発明を適用した差動デコーダの具体的な構成を
示すブロック図である。なお、この差動デコーダは、上
述した図３に示すケーブルを用いたディジタルマルチプ
ログラムシステムの受信装置１２０に用いられるもので
あり、ディジタルマルチプログラムシステムの詳細につ
いては割愛する。
【００３０】図１に示すように、本発明を適用した差動
デコーダ１０は、入力されたｎビットのデータのうちの
２ビットを差動復号する差動復号器２０と、残りのｎ−
２ビットを回転する回転器３０と、回転器３０からのｎ
−２ビットをデータビットの値に割り当てる単一象限デ
マッピング回路４０とを備える。
デコーダ１０は、入力されたｎビットのデータのうちの
２ビットを差動復号する差動復号器２０と、残りのｎ−
２ビットを回転する回転器３０と、回転器３０からのｎ
−２ビットをデータビットの値に割り当てる単一象限デ
マッピング回路４０とを備える。
【００３１】差動デコーダ１０には、例えば図３に示す
整合フィルタ及び等化器１２２から、ＱＡＭ変調方式に
おけるｎビットのデータが入力され、その同相成分であ
るＩデータ（以下、実数成分Ｉともいう。）の最上位ビ
ットＩk及び直交成分であるＱデータ（以下、虚数成分
Ｑともいう。）の最上位ビットＱkが、差動復号器２０
に供給されるとともに、残りの下位ｎ−２ビットが、回
転器３０に供給される。
整合フィルタ及び等化器１２２から、ＱＡＭ変調方式に
おけるｎビットのデータが入力され、その同相成分であ
るＩデータ（以下、実数成分Ｉともいう。）の最上位ビ
ットＩk及び直交成分であるＱデータ（以下、虚数成分
Ｑともいう。）の最上位ビットＱkが、差動復号器２０
に供給されるとともに、残りの下位ｎ−２ビットが、回
転器３０に供給される。
【００３２】差動復号器２０は、最上位ビットＩk，Ｑk
を、後述するように差動復号して、図３に示すシンボル
／バイトマッピング回路１２４に供給するとともに、最
上位ビットＩk，Ｑkをそのまま象限情報として回転器３
０に供給する。回転器３０は、差動復号器２０からの象
限情報に基づいて、下位ｎ−２ビットを、例えば０゜，
９０゜，１８０゜，２７０゜に回転する。例えば回転器
３０は、第１象限以外の象限におけるｎ−２ビットを第
１象限に回転して、単一象限デマッピング回路４０に供
給する。単一象限デマッピング回路４０は、回転器３０
からのｎ−２ビット、すなわち入力された信号の振幅値
を、データビットの値に割り当てて、このｎ−２ビット
のデータビットの値をシンボル／バイトマッピング回路
１２４に供給する。すなわち、シンボル／バイトマッピ
ング回路１２４には、差動復号器２０からの差動復号さ
れた２ビットが上位ビットとされ、単一象限デマッピン
グ回路４０からのｎ−２ビットが下位ビットとされて、
全体としてｎビットがシンボルとして供給される。
を、後述するように差動復号して、図３に示すシンボル
／バイトマッピング回路１２４に供給するとともに、最
上位ビットＩk，Ｑkをそのまま象限情報として回転器３
０に供給する。回転器３０は、差動復号器２０からの象
限情報に基づいて、下位ｎ−２ビットを、例えば０゜，
９０゜，１８０゜，２７０゜に回転する。例えば回転器
３０は、第１象限以外の象限におけるｎ−２ビットを第
１象限に回転して、単一象限デマッピング回路４０に供
給する。単一象限デマッピング回路４０は、回転器３０
からのｎ−２ビット、すなわち入力された信号の振幅値
を、データビットの値に割り当てて、このｎ−２ビット
のデータビットの値をシンボル／バイトマッピング回路
１２４に供給する。すなわち、シンボル／バイトマッピ
ング回路１２４には、差動復号器２０からの差動復号さ
れた２ビットが上位ビットとされ、単一象限デマッピン
グ回路４０からのｎ−２ビットが下位ビットとされて、
全体としてｎビットがシンボルとして供給される。
【００３３】つぎに、差動復号器２０〜単一象限デマッ
ピング回路４０の具体的な構成について図２を参照して
説明する。ここで、ｎを８とし、すなわち２５６−ＱＡ
Ｍ変調された信号をデマッピングする具体例について説
明する。
ピング回路４０の具体的な構成について図２を参照して
説明する。ここで、ｎを８とし、すなわち２５６−ＱＡ
Ｍ変調された信号をデマッピングする具体例について説
明する。
【００３４】差動デコーダ１０には、４ビットのＩデー
タと４ビットのＱデータとからなる８ビットのデータが
供給される。それぞれの最上位ビットＩk，Ｑkは、差動
復号器２０と回転器３０に入力される。そして、差動デ
コーダ１０は、単一象限デマッピング回路４０から６ビ
ットのＤ０〜Ｄ５と、差動復号器２０から２ビットのＤ
６，Ｄ７とを出力する。ここで、ＩデータとＱデータ
は、２の補数で表されているものとする。また、ビット
Ｄ０〜Ｄ７は、シンボルの各ビットを表し、ビットＤ７
が最上位ビット（ＭＳＢ）である。
タと４ビットのＱデータとからなる８ビットのデータが
供給される。それぞれの最上位ビットＩk，Ｑkは、差動
復号器２０と回転器３０に入力される。そして、差動デ
コーダ１０は、単一象限デマッピング回路４０から６ビ
ットのＤ０〜Ｄ５と、差動復号器２０から２ビットのＤ
６，Ｄ７とを出力する。ここで、ＩデータとＱデータ
は、２の補数で表されているものとする。また、ビット
Ｄ０〜Ｄ７は、シンボルの各ビットを表し、ビットＤ７
が最上位ビット（ＭＳＢ）である。
【００３５】差動復号器２０は、図２に示すように、Ｉ
データ及びＱデータの各最上位ビットＩk，Ｑkを遅延す
る遅延器２１と、最上位ビットＩk，Ｑkと遅延された最
上位ビットＩk-1，Ｑk-1とに基づいてシンボルの上位２
ビットを生成するルックアップテーブル２２とを備え
る。
データ及びＱデータの各最上位ビットＩk，Ｑkを遅延す
る遅延器２１と、最上位ビットＩk，Ｑkと遅延された最
上位ビットＩk-1，Ｑk-1とに基づいてシンボルの上位２
ビットを生成するルックアップテーブル２２とを備え
る。
【００３６】遅延器２１には、Ｉデータ及びＱデータの
最上位ビットＩk，Ｑkが入力され、この遅延器２１は、
最上位ビットＩk，Ｑkを１シンボルクロックだけ遅延し
て、ルックアップテーブル２２に供給する。また、この
ルックアップテーブル２２には、最上位ビットＩk，Ｑk
がそのまま入力されており、ルックアップテーブル２２
は、これらの４ビットに基づいて、シンボルの上位２ビ
ットＤ６，Ｄ７を出力する。具体的には、ルックアップ
テーブル２２は、例えば表２に示すように、入力される
Ｉk，Ｑk，Ｉk-1，Ｑk-1を読出アドレスとして、ビット
Ｄ６，Ｄ７を出力する。
最上位ビットＩk，Ｑkが入力され、この遅延器２１は、
最上位ビットＩk，Ｑkを１シンボルクロックだけ遅延し
て、ルックアップテーブル２２に供給する。また、この
ルックアップテーブル２２には、最上位ビットＩk，Ｑk
がそのまま入力されており、ルックアップテーブル２２
は、これらの４ビットに基づいて、シンボルの上位２ビ
ットＤ６，Ｄ７を出力する。具体的には、ルックアップ
テーブル２２は、例えば表２に示すように、入力される
Ｉk，Ｑk，Ｉk-1，Ｑk-1を読出アドレスとして、ビット
Ｄ６，Ｄ７を出力する。
【００３７】
【表２】
【００３８】回転器３０は、図２に示すように、Ｉデー
タの下位３ビットとその各ビットをそれぞれ反転した３
ビット（以下、反転下位３ビットという。）とを切り換
え選択して出力する切換スイッチ３４と、Ｑデータの下
位３ビットとその反転下位３ビットとを切り換え選択し
て出力する切換スイッチ３５と、これらの切換スイッチ
３４，３５の各出力を切り換え選択して、単一象限デマ
ッピング回路４０に出力する切換スイッチ３６，３７と
を備える。
タの下位３ビットとその各ビットをそれぞれ反転した３
ビット（以下、反転下位３ビットという。）とを切り換
え選択して出力する切換スイッチ３４と、Ｑデータの下
位３ビットとその反転下位３ビットとを切り換え選択し
て出力する切換スイッチ３５と、これらの切換スイッチ
３４，３５の各出力を切り換え選択して、単一象限デマ
ッピング回路４０に出力する切換スイッチ３６，３７と
を備える。
【００３９】インバータ３１には、Ｉデータの下位３ビ
ットが入力され、このインバータ３１は、入力されたＩ
データの下位３ビットを反転し、得られる反転下位３ビ
ットを、切換スイッチ３４の被選択端子３４ｂに供給す
る。また、この切換スイッチ３４の被選択端子３４ｃに
は、Ｉデータの下位３ビットがそのまま供給されてい
る。切換スイッチ３４は、Ｉデータの最上位ビットＩk
によって制御され、例えば最上位ビットＩkが”１”の
ときには、被選択端子３４ｂからのＩデータの反転下位
３ビットを選択し、最上位ビットＩkが”０”のときに
は、被選択端子３４ｃからのＩデータの下位３ビットを
選択し、選択端子３４ａを介して切換スイッチ３６の被
選択端子３６ｂ及び切換スイッチ３７の被選択端子３７
ｃに供給する。
ットが入力され、このインバータ３１は、入力されたＩ
データの下位３ビットを反転し、得られる反転下位３ビ
ットを、切換スイッチ３４の被選択端子３４ｂに供給す
る。また、この切換スイッチ３４の被選択端子３４ｃに
は、Ｉデータの下位３ビットがそのまま供給されてい
る。切換スイッチ３４は、Ｉデータの最上位ビットＩk
によって制御され、例えば最上位ビットＩkが”１”の
ときには、被選択端子３４ｂからのＩデータの反転下位
３ビットを選択し、最上位ビットＩkが”０”のときに
は、被選択端子３４ｃからのＩデータの下位３ビットを
選択し、選択端子３４ａを介して切換スイッチ３６の被
選択端子３６ｂ及び切換スイッチ３７の被選択端子３７
ｃに供給する。
【００４０】インバータ３３には、Ｑデータの下位３ビ
ットが入力され、このインバータ３３は、入力されたＱ
データの下位３ビットを反転し、得られる反転下位３ビ
ットを、切換スイッチ３５の被選択端子３５ｂに供給す
る。また、この切換スイッチ３５の被選択端子３５ｃに
は、Ｑデータの下位３ビットがそのまま供給されてい
る。切換スイッチ３５は、Ｑデータの最上位ビットＱk
によって制御され、例えば最上位ビットＱkが”１”の
ときには、被選択端子３５ｂからのＱデータの反転下位
３ビットを選択し、最上位ビットＱkが”０”のときに
は、被選択端子３５ｃからのＱデータの下位３ビットを
選択し、選択端子３５ａを介して切換スイッチ３６の被
選択端子３６ｃ及び切換スイッチ３７の被選択端子３７
ｂに供給する。
ットが入力され、このインバータ３３は、入力されたＱ
データの下位３ビットを反転し、得られる反転下位３ビ
ットを、切換スイッチ３５の被選択端子３５ｂに供給す
る。また、この切換スイッチ３５の被選択端子３５ｃに
は、Ｑデータの下位３ビットがそのまま供給されてい
る。切換スイッチ３５は、Ｑデータの最上位ビットＱk
によって制御され、例えば最上位ビットＱkが”１”の
ときには、被選択端子３５ｂからのＱデータの反転下位
３ビットを選択し、最上位ビットＱkが”０”のときに
は、被選択端子３５ｃからのＱデータの下位３ビットを
選択し、選択端子３５ａを介して切換スイッチ３６の被
選択端子３６ｃ及び切換スイッチ３７の被選択端子３７
ｂに供給する。
【００４１】一方、排他的論理和ゲート３２には、Ｉデ
ータ及びＱデータの最上位ビットＩk，Ｑkが入力され、
この排他的論理和ゲート３２は、最上位ビットＩk，Ｑk
の排他的論理和を求め、この排他的論理和の値を制御信
号とし、この制御信号によって切換スイッチ３６，３７
を制御する。具体的には、切換スイッチ３６は、排他的
論理和ゲート３２からの制御信号が”０”であるときに
は、被選択端子３６ｂを選択し、制御信号が”１”であ
るときには、被選択端子３６ｃを選択し、すなわち、Ｉ
データの下位３ビットと反転下位３ビットのいずれか一
方を、選択端子３６ａを介して単一象限デマッピング回
路４０に供給する。一方、切換スイッチ３７は、排他的
論理和ゲート３２からの制御信号が”０”であるときに
は、被選択端子３７ｂを選択し、制御信号が”１”であ
るときには、被選択端子３７ｃを選択し、すなわち、Ｑ
データの下位３ビットと反転下位３ビットのいずれか一
方を、選択端子３７ａを介して単一象限デマッピング回
路４０に供給する。かくして、この回転器３０は、第１
象限以外の象限におけるｎ−２ビットを第１象限に回転
して、これらの回転されたデータを、切換スイッチ３
６，３７からの２つの出力として単一象限デマッピング
回路４０に供給する。
ータ及びＱデータの最上位ビットＩk，Ｑkが入力され、
この排他的論理和ゲート３２は、最上位ビットＩk，Ｑk
の排他的論理和を求め、この排他的論理和の値を制御信
号とし、この制御信号によって切換スイッチ３６，３７
を制御する。具体的には、切換スイッチ３６は、排他的
論理和ゲート３２からの制御信号が”０”であるときに
は、被選択端子３６ｂを選択し、制御信号が”１”であ
るときには、被選択端子３６ｃを選択し、すなわち、Ｉ
データの下位３ビットと反転下位３ビットのいずれか一
方を、選択端子３６ａを介して単一象限デマッピング回
路４０に供給する。一方、切換スイッチ３７は、排他的
論理和ゲート３２からの制御信号が”０”であるときに
は、被選択端子３７ｂを選択し、制御信号が”１”であ
るときには、被選択端子３７ｃを選択し、すなわち、Ｑ
データの下位３ビットと反転下位３ビットのいずれか一
方を、選択端子３７ａを介して単一象限デマッピング回
路４０に供給する。かくして、この回転器３０は、第１
象限以外の象限におけるｎ−２ビットを第１象限に回転
して、これらの回転されたデータを、切換スイッチ３
６，３７からの２つの出力として単一象限デマッピング
回路４０に供給する。
【００４２】単一象限デマッピング回路４０は、図２に
示すように、切換スイッチ３６，３７から供給されるＩ
データの下位３ビット、Ｉデータの反転下位３ビット、
Ｑデータの下位３ビット、Ｑデータの反転下位３ビット
の各ビットの排他的論理和を求め、シンボルの下位６ビ
ットを生成する４つの排他的論理和ゲート４１〜４４を
備える。
示すように、切換スイッチ３６，３７から供給されるＩ
データの下位３ビット、Ｉデータの反転下位３ビット、
Ｑデータの下位３ビット、Ｑデータの反転下位３ビット
の各ビットの排他的論理和を求め、シンボルの下位６ビ
ットを生成する４つの排他的論理和ゲート４１〜４４を
備える。
【００４３】排他的論理和ゲート４１には、切換スイッ
チ３６の選択端子３６ａからのＩデータの下位３ビッ
ト、Ｉデータの反転下位３ビット、Ｑデータの下位３ビ
ット又はＱデータの反転下位３ビット（以下、単に３ビ
ットといい、その一番上位のビットを第３ビットとし、
中央のビットを第２ビットとし、最も下位のビットを第
１ビットとする。）のうちの第２ビットと第１ビットが
入力され、この排他的論理和ゲート４１は、第２ビット
と第１ビットの排他的論理和を求め、シンボルのビット
Ｄ０として出力する。
チ３６の選択端子３６ａからのＩデータの下位３ビッ
ト、Ｉデータの反転下位３ビット、Ｑデータの下位３ビ
ット又はＱデータの反転下位３ビット（以下、単に３ビ
ットといい、その一番上位のビットを第３ビットとし、
中央のビットを第２ビットとし、最も下位のビットを第
１ビットとする。）のうちの第２ビットと第１ビットが
入力され、この排他的論理和ゲート４１は、第２ビット
と第１ビットの排他的論理和を求め、シンボルのビット
Ｄ０として出力する。
【００４４】排他的論理和ゲート４２には、切換スイッ
チ３６の選択端子３６ａからの３ビットのうちの第３ビ
ットと第２ビットが入力され、この排他的論理和ゲート
４２は、第３ビットと第２ビットの排他的論理和を求
め、シンボルのビットＤ２として出力する。
チ３６の選択端子３６ａからの３ビットのうちの第３ビ
ットと第２ビットが入力され、この排他的論理和ゲート
４２は、第３ビットと第２ビットの排他的論理和を求
め、シンボルのビットＤ２として出力する。
【００４５】排他的論理和ゲート４３には、切換スイッ
チ３７の選択端子３７ａからの３ビットのうちの第２ビ
ットと第１ビットが入力され、この排他的論理和ゲート
４３は、第２ビットと第１ビットの排他的論理和を求
め、シンボルのビットＤ１として出力する。
チ３７の選択端子３７ａからの３ビットのうちの第２ビ
ットと第１ビットが入力され、この排他的論理和ゲート
４３は、第２ビットと第１ビットの排他的論理和を求
め、シンボルのビットＤ１として出力する。
【００４６】排他的論理和ゲート４４には、切換スイッ
チ３７の選択端子３７ａからの３ビットのうちの第３ビ
ットと第２ビットが入力され、この排他的論理和ゲート
４４は、第３ビットと第２ビットの排他的論理和を求
め、シンボルのビットＤ３として出力する。
チ３７の選択端子３７ａからの３ビットのうちの第３ビ
ットと第２ビットが入力され、この排他的論理和ゲート
４４は、第３ビットと第２ビットの排他的論理和を求
め、シンボルのビットＤ３として出力する。
【００４７】また、単一象限デマッピング回路４０は、
切換スイッチ３６の選択端子３６ａからの３ビットのう
ちの排他的論理和ゲート４２に供給されている第３ビッ
トを、そのままシンボルのビットＤ４として出力する。
さらに、単一象限デマッピング回路４０は、切換スイッ
チ３７の選択端子３７ａからの３ビットのうちの排他的
論理和ゲート４４に供給されている第３ビットを、その
ままシンボルのビットＤ５として出力する。かくして、
単一象限デマッピング回路４０は、シンボルの下位６ビ
ットであるビットＤ０〜Ｄ５を出力する。ここで、ビッ
トＤ０は、シンボルの最下位ビットである。なお、上述
の具体例では、単一象限デマッピング回路４０を４つの
排他的論理和ゲートで構成しているが、例えば切換スイ
ッチ３６，３７の出力を読出アドレスとするルックアッ
プテーブルで構成するようにしてもよい。
切換スイッチ３６の選択端子３６ａからの３ビットのう
ちの排他的論理和ゲート４２に供給されている第３ビッ
トを、そのままシンボルのビットＤ４として出力する。
さらに、単一象限デマッピング回路４０は、切換スイッ
チ３７の選択端子３７ａからの３ビットのうちの排他的
論理和ゲート４４に供給されている第３ビットを、その
ままシンボルのビットＤ５として出力する。かくして、
単一象限デマッピング回路４０は、シンボルの下位６ビ
ットであるビットＤ０〜Ｄ５を出力する。ここで、ビッ
トＤ０は、シンボルの最下位ビットである。なお、上述
の具体例では、単一象限デマッピング回路４０を４つの
排他的論理和ゲートで構成しているが、例えば切換スイ
ッチ３６，３７の出力を読出アドレスとするルックアッ
プテーブルで構成するようにしてもよい。
【００４８】以上のように、差動デコーダ１０は、４ビ
ットのＩデータと４ビットのＱデータからなる８ビット
のデータを８ビットのシンボルとして出力する。
ットのＩデータと４ビットのＱデータからなる８ビット
のデータを８ビットのシンボルとして出力する。
【００４９】ところで、ＩデータとＱデータは、上述し
たように２の補数で表されており、回転器３０は、Ｉデ
ータとＱデータの符号ビット（サインビット）である最
上位ビットＩk，Ｑkに基づいて、データ点配置の実際の
象限を決定している。
たように２の補数で表されており、回転器３０は、Ｉデ
ータとＱデータの符号ビット（サインビット）である最
上位ビットＩk，Ｑkに基づいて、データ点配置の実際の
象限を決定している。
【００５０】回転器３０の各切換スイッチ３４，３５，
３６，３７の図２に示す具体的な切り換え状態、すなわ
ち選択端子３４ａ及び３５ａが、それぞれ被選択端子３
４ｃ及び３５ｃに接続され、選択端子３６ａ及び３７ａ
が、それぞれ被選択端子３６ｂ及び３７ｂに接続されて
いる状態においては、ＩデータとＱデータの符号ビット
は、”０”であり、データ点配置は、第１象限における
ものである。したがって、インバータ３１，３３は、用
いられず、ＩデータとＱデータの値は、変化していな
い。
３６，３７の図２に示す具体的な切り換え状態、すなわ
ち選択端子３４ａ及び３５ａが、それぞれ被選択端子３
４ｃ及び３５ｃに接続され、選択端子３６ａ及び３７ａ
が、それぞれ被選択端子３６ｂ及び３７ｂに接続されて
いる状態においては、ＩデータとＱデータの符号ビット
は、”０”であり、データ点配置は、第１象限における
ものである。したがって、インバータ３１，３３は、用
いられず、ＩデータとＱデータの値は、変化していな
い。
【００５１】また、Ｉデータの符号ビットが高レベル、
すなわち”１”であり、Ｑデータの符号ビットが低レベ
ル、すなわち”０”のときには、データ点配置は、第２
象限におけるものである。したがって、インバータ３１
は、用いられ、Ｉデータが反転されるとともに、Ｑデー
タと入れ換えられる。
すなわち”１”であり、Ｑデータの符号ビットが低レベ
ル、すなわち”０”のときには、データ点配置は、第２
象限におけるものである。したがって、インバータ３１
は、用いられ、Ｉデータが反転されるとともに、Ｑデー
タと入れ換えられる。
【００５２】さらに、Ｉデータの符号ビットが”０”で
あり、Ｑデータの符号ビットが”１”のときには、デー
タ点配置は、第４象限におけるものである。したがっ
て、インバータ３３は、用いられ、Ｑデータが反転され
るとともに、Ｉデータと入れ換えられる。
あり、Ｑデータの符号ビットが”１”のときには、デー
タ点配置は、第４象限におけるものである。したがっ
て、インバータ３３は、用いられ、Ｑデータが反転され
るとともに、Ｉデータと入れ換えられる。
【００５３】さらにまた、ＩデータとＱデータの符号ビ
ットがともに”１”であるときには、データ点配置は、
第３象限におけるものである。したがって、インバータ
３１，３３は、ともに用いられ、ＩデータとＱデータが
ともに反転されるとともに、ＩデータとＱデータは、入
れ換えられない。
ットがともに”１”であるときには、データ点配置は、
第３象限におけるものである。したがって、インバータ
３１，３３は、ともに用いられ、ＩデータとＱデータが
ともに反転されるとともに、ＩデータとＱデータは、入
れ換えられない。
【００５４】図２に示す差動デコーダ１０は、欧州ディ
ジタルビデオ放送（ＤＶＢ）の規格において規定されて
いるように、１６−ＱＡＭ変調，６４−ＱＡＭ変調，２
５６−ＱＡＭ変調方式に対応するものである。２５６−
ＱＡＭ変調方式の場合、差動デコーダ１０の全ての出力
ビットＤ０〜Ｄ７が用いられる。また、６４−ＱＡＭ変
調方式の場合、差動デコーダ１０のビットＤ２〜Ｄ７の
みが用いられる。さらに、１６−ＱＡＭ変調方式の場
合、差動デコーダ１０のビットＤ４〜Ｄ７のみが用いら
れる。単一象限デマッピング回路４０は、次数が低いＱ
ＡＭ変調方式においては用いられないので、省略するこ
とができる。
ジタルビデオ放送（ＤＶＢ）の規格において規定されて
いるように、１６−ＱＡＭ変調，６４−ＱＡＭ変調，２
５６−ＱＡＭ変調方式に対応するものである。２５６−
ＱＡＭ変調方式の場合、差動デコーダ１０の全ての出力
ビットＤ０〜Ｄ７が用いられる。また、６４−ＱＡＭ変
調方式の場合、差動デコーダ１０のビットＤ２〜Ｄ７の
みが用いられる。さらに、１６−ＱＡＭ変調方式の場
合、差動デコーダ１０のビットＤ４〜Ｄ７のみが用いら
れる。単一象限デマッピング回路４０は、次数が低いＱ
ＡＭ変調方式においては用いられないので、省略するこ
とができる。
【００５５】以上の説明で明らかなように、本発明を適
用した差動デコーダ１０では、ルックアップテーブル２
２のサイズは、２(n-2)・（ｎ−２）ビットであり、従
来のルックアップテーブルよりも（３・ｎ＋２）・２
(n-2)分を少なくすることができる。具体的には、例え
ばｎ＝６、すなわち６４−ＱＡＭ変調方式のときには、
従来のルックアップテーブルのサイズは、２6・６＝６
４・６＝３８４ビットであったが、本発明を適用したル
ックアップテーブル２２のサイズは、２4・４＝６４ビ
ットである。したがって、（３・６＋２）・２4＝３２
０ビット分を少なくすることができる。
用した差動デコーダ１０では、ルックアップテーブル２
２のサイズは、２(n-2)・（ｎ−２）ビットであり、従
来のルックアップテーブルよりも（３・ｎ＋２）・２
(n-2)分を少なくすることができる。具体的には、例え
ばｎ＝６、すなわち６４−ＱＡＭ変調方式のときには、
従来のルックアップテーブルのサイズは、２6・６＝６
４・６＝３８４ビットであったが、本発明を適用したル
ックアップテーブル２２のサイズは、２4・４＝６４ビ
ットである。したがって、（３・６＋２）・２4＝３２
０ビット分を少なくすることができる。
【００５６】また、例えば１６−ＱＡＭ変調方式の場合
には、ルックアップテーブル２２として、下記表３に示
すようなルックアップテーブルが用いられる。
には、ルックアップテーブル２２として、下記表３に示
すようなルックアップテーブルが用いられる。
【００５７】
【表３】
【００５８】この場合、ビットＤ７は、入力されるＩ１
データに等しく、ビットＤ６は、入力されるＱ１データ
に等しいので、ルックアップテーブル２２は、必要でな
い。
データに等しく、ビットＤ６は、入力されるＱ１データ
に等しいので、ルックアップテーブル２２は、必要でな
い。
【００５９】
【発明の効果】以上詳細に説明したように、本発明に係
る直交振幅変調方式における差動デコード装置は、入力
されたｎビットの各データのうちの２ビットを差動復号
する差動復号手段と、第１象限に入力されたｎビットの
各データのうちの他のｎ−２ビットを、差動復号手段に
入力されたｎビットの各データのうちの２ビットに基づ
いて、回転する回転手段と、回転手段によって回転され
たｎ−２ビットに基づいて、入力された信号の振幅値を
データビットの値に割り当てる単一象限デマッピング手
段とを備える。そして、差動復号手段から出力信号の２
ビットが得られるとともに、単一象限デマッピング手段
から出力信号のｎ−２ビットが得られることによって、
簡単な回路構成であるとともに、ルックアップテーブル
のメモリ容量を少なくすることができる。
る直交振幅変調方式における差動デコード装置は、入力
されたｎビットの各データのうちの２ビットを差動復号
する差動復号手段と、第１象限に入力されたｎビットの
各データのうちの他のｎ−２ビットを、差動復号手段に
入力されたｎビットの各データのうちの２ビットに基づ
いて、回転する回転手段と、回転手段によって回転され
たｎ−２ビットに基づいて、入力された信号の振幅値を
データビットの値に割り当てる単一象限デマッピング手
段とを備える。そして、差動復号手段から出力信号の２
ビットが得られるとともに、単一象限デマッピング手段
から出力信号のｎ−２ビットが得られることによって、
簡単な回路構成であるとともに、ルックアップテーブル
のメモリ容量を少なくすることができる。
【図１】本発明の実施の形態として示す差動デコーダの
ブロック図である。
ブロック図である。
【図２】同差動デコーダの具体的な構成を示すブロック
図である。
図である。
【図３】ケーブルを介して音声とデータを配信するディ
ジタルマルチプログラムシステムにおける送信装置と受
信装置のブロック図である。
ジタルマルチプログラムシステムにおける送信装置と受
信装置のブロック図である。
【図４】図３に示す送信装置における従来の差動エンコ
ーダのブロック図である。
ーダのブロック図である。
【図５】１６−ＱＡＭ変調方式におけるデータ点配置を
示す図である。
示す図である。
【図６】３２−ＱＡＭ変調方式におけるデータ点配置を
示す図である。
示す図である。
【図７】６４−ＱＡＭ変調方式におけるデータ点配置を
示す図である。
示す図である。
【図８】従来の差動デコーダのブロック図である。
１０ 差動デコーダ、 ２０ 差動復号器、 ２１ 遅
延器、 ２２ ルックアップテーブル、 ３０ 回転
器、 ３１ インバータ、 ３２ 排他的論理和ゲー
ト、 ３３ インバータ、 ３４ 切換スイッチ、 ３
４ａ 選択端子、３４ｂ 被選択端子、 ３４ｃ 被選
択端子、 ３５ 切換スイッチ、 ３５ａ選択端子、
３５ｂ 被選択端子、 ３５ｃ 被選択端子、 ３６
切換スイッチ、 ３６ａ 選択端子、 ３６ｂ 被選択
端子、 ３６ｃ 被選択端子、３７ 切換スイッチ、
３７ａ 選択端子、 ３７ｂ 被選択端子、 ３７ｃ被
選択端子、 ４０ 単一象限デマッピング回路、 ４１
排他的論理和ゲート、 ４２ 排他的論理和ゲート、
４３ 排他的論理和ゲート、 ４４ 排他的論理和ゲ
ート
延器、 ２２ ルックアップテーブル、 ３０ 回転
器、 ３１ インバータ、 ３２ 排他的論理和ゲー
ト、 ３３ インバータ、 ３４ 切換スイッチ、 ３
４ａ 選択端子、３４ｂ 被選択端子、 ３４ｃ 被選
択端子、 ３５ 切換スイッチ、 ３５ａ選択端子、
３５ｂ 被選択端子、 ３５ｃ 被選択端子、 ３６
切換スイッチ、 ３６ａ 選択端子、 ３６ｂ 被選択
端子、 ３６ｃ 被選択端子、３７ 切換スイッチ、
３７ａ 選択端子、 ３７ｂ 被選択端子、 ３７ｃ被
選択端子、 ４０ 単一象限デマッピング回路、 ４１
排他的論理和ゲート、 ４２ 排他的論理和ゲート、
４３ 排他的論理和ゲート、 ４４ 排他的論理和ゲ
ート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シュパリンク ゲルト ドイツ連邦共和国 ディー−70736 フェ ルバッハシュトゥットゥガルター シュト ラーセ 106 ソニー インターナショナ ル （ヨーロッパ） ゲゼルシャフト ミ ット ベシュレンクテル ハフツングシュ トゥットゥガルト テクノロジー センタ ー内
Claims (8)
- 【請求項１】 入力されたｎビットの各データのうちの
２ビットを差動復号する差動復号手段と、 第１象限に入力されたｎビットの各データのうちの他の
ｎ−２ビットを、上記差動復号手段に入力されたｎビッ
トの各データのうちの２ビットに基づいて、回転する回
転手段と、 上記回転手段によって回転されたｎ−２ビットに基づい
て、入力された信号の振幅値をデータビットの値に割り
当てる単一象限デマッピング手段とを備え、 上記差動復号手段から出力信号の２ビットが得られると
ともに、上記単一象限デマッピング手段から出力信号の
ｎ−２ビットが得られることを特徴とする直交振幅変調
方式における差動デコード装置。 - 【請求項２】 上記入力されたｎビットのデータは、ｎ
／２ビットの実数成分と、ｎ／２ビットの虚数成分とか
らなり、これら両成分は、２の補数であり、上記差動復
号手段に入力された２ビットは、上記入力されたデータ
のうちの上記実数成分の最上位ビット及び上記入力され
たデータのうちの上記虚数成分の最上位ビットであり、 上記回転手段に入力されたｎ−２ビットは、上記入力さ
れたデータのうちの上記実数成分の下位ビットと、上記
入力されたデータのうちの上記虚数成分の下位ビットで
あることを特徴とする請求項１記載の直交振幅変調方式
における差動デコード装置。 - 【請求項３】 上記回転手段は、上記実数成分の下位ビ
ットが入力されるとともにこれら下位ビットをそれぞれ
変換する第１の変換手段と、 上記実数成分の下位ビットがそれぞれ入力される第１の
被選択端子と、上記第１の変換手段によって変換された
実数成分の下位ビットがそれぞれ入力される第２の被選
択端子と、上記最上位ビットが低レベルであるときには
上記第１の被選択端子と接続され、一方、上記最上位ビ
ットが高レベルであるときには上記第２の被選択端子と
接続されるように、上記実数成分の最上位ビットに応じ
て、上記第１の被選択端子又は第２の被選択端子と接続
される選択端子とを有する第１の切換スイッチと、 上記虚数成分の下位ビットがそれぞれ入力されるととも
にこれら下位ビットをそれぞれ変換する第２の変換手段
と、 上記虚数成分の下位ビットがそれぞれ入力される第１の
被選択端子と、上記第２の変換手段によって変換された
虚数成分の下位ビットがそれぞれ入力される第２の被選
択端子と、上記最上位ビットが低レベルであるときには
上記第１の被選択端子と接続され、一方、上記最上位ビ
ットが高レベルであるときには上記第２の被選択端子と
接続されるように、上記虚数成分の最上位ビットに応じ
て、上記第１の被選択端子又は第２の被選択端子と接続
される選択端子とを有する第２の切換スイッチと、 上記第２の切換スイッチの選択端子と接続される第１の
被選択端子と、上記第１の切換スイッチの選択端子と接
続される第２の被選択端子と、制御信号が低レベルであ
るときには上記第２の被選択端子と接続され、一方、上
記制御信号が高レベルであるときには上記第１の被選択
端子と接続されるように、上記制御信号に応じて、上記
第１の被選択端子又は第２の被選択端子と接続される選
択端子とを有する第３の切換スイッチと、 上記第１の切換スイッチの選択端子と接続される第１の
被選択端子と、上記第２の切換スイッチの選択端子と接
続される第２の被選択端子と、上記制御信号が低レベル
であるときには上記第２の被選択端子と接続され、一
方、上記制御信号が高レベルであるときには上記第１の
被選択端子と接続されるように、上記制御信号に応じ
て、上記第１の被選択端子又は第２の被選択端子と接続
される選択端子とを有する第４の切換スイッチと、 上記実数成分の最上位ビットと上記虚数成分の最上位ビ
ットとが入力されるとともに上記制御信号を生成する第
１の排他的論理和ゲートとを備えることを特徴とする請
求項２記載の直交振幅変調方式における差動デコード装
置。 - 【請求項４】 上記単一象限デマッピング手段は、上記
第３の切換スイッチの選択端子及び第４の切換スイッチ
の選択端子が接続されるルックアップテーブルからなる
ことを特徴とする請求項３記載の直交振幅変調方式にお
ける差動デコード装置。 - 【請求項５】 上記ｎが８に対応する２５６−直交振幅
変調における上記単一象限デマッピング手段は、 上記第３の切換スイッチの出力の下位２ビットの排他的
論理和を求める第２の排他的論理和ゲートと、 上記第３の切換スイッチの出力の上位２ビットの排他的
論理和を求める第３の排他的論理和ゲートと、 上記第４の切換スイッチの出力の下位２ビットの排他的
論理和を求める第４の排他的論理和ゲートと、 上記第４の切換スイッチの出力の上位２ビットの排他的
論理和を求める第５排他的論理和ゲートとを有し、 当該単一象限デマッピング手段の出力の６ビットの順位
は、上記第２の排他的論理和ゲートからの出力を最下位
ビットとし、上位ビットに向かって上記第４の排他的論
理和ゲートからの出力、上記第３の排他的論理和ゲート
からの出力、上記第５排他的論理和ゲートからの出力、
上記第３の切換スイッチの出力の最上位ビット、上記第
４の切換スイッチの出力の最上位ビットの順となってい
ることを特徴とする請求項３記載の直交振幅変調方式に
おける差動デコード装置。 - 【請求項６】 上記ｎが６に対応する６４−直交振幅変
調における上記単一象限デマッピング手段は、 上記第３の切換スイッチの出力の各ビットの排他的論理
和を求める上記第３の排他的論理和ゲートと、 上記第３の切換スイッチの出力の各ビットの排他的論理
和を求める上記第５の排他的論理和ゲートとを有し、 当該単一象限デマッピング手段の出力の４ビットの順位
は、上記第３の排他的論理和ゲートからの出力を最下位
ビットとし、上位ビットに向かって上記第５排他的論理
和ゲートからの出力、上記第３の切換スイッチの出力の
最上位ビット、上記第４の切換スイッチの出力の最上位
ビットの順となっていることを特徴とする請求項３記載
の直交振幅変調方式における差動デコード装置。 - 【請求項７】 上記ｎが４に対応する１６−直交振幅変
調では、 上記第３の切換スイッチの出力の最上位ビットと、上記
第４の切換スイッチの出力の最上位ビットとが出力され
ることを特徴とする請求項３記載の直交振幅変調方式に
おける差動デコード装置。 - 【請求項８】 上記差動復号手段は、 上記入力されたデータのうちの２ビットが入力されると
ともにこれら２ビットを１シンボルクロックの間だけ遅
延させる遅延手段と、 上記遅延手段によって遅延された２ビットと上記入力さ
れたデータのうちの上位２ビットが読出アドレスとして
入力され、出力信号の上位２ビットを出力するルックア
ップテーブルとからなることを特徴とする請求項１乃至
請求項７のいずれか１項記載の直交振幅変調方式におけ
る差動デコード装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97113520A EP0896458B1 (en) | 1997-08-05 | 1997-08-05 | QAM de-mapping circuit |
| EP97113520.7 | 1997-08-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11146027A true JPH11146027A (ja) | 1999-05-28 |
| JP3822982B2 JP3822982B2 (ja) | 2006-09-20 |
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ID=8227174
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|---|---|---|---|
| JP22218398A Expired - Fee Related JP3822982B2 (ja) | 1997-08-05 | 1998-08-05 | 直交振幅変調方式における差動デコード装置 |
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|---|---|
| US (1) | US6226333B1 (ja) |
| EP (1) | EP0896458B1 (ja) |
| JP (1) | JP3822982B2 (ja) |
| KR (1) | KR100596344B1 (ja) |
| DE (1) | DE69720712T2 (ja) |
| ES (1) | ES2196221T3 (ja) |
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| WO2015137049A1 (ja) * | 2014-03-13 | 2015-09-17 | 三菱電機株式会社 | 尤度生成装置およびその方法 |
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| US7609784B1 (en) | 2004-04-26 | 2009-10-27 | Dgi Creations, Llc | Signal decoding method and apparatus with dynamic noise threshold |
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- 1997-08-05 ES ES97113520T patent/ES2196221T3/es not_active Expired - Lifetime
- 1997-08-05 EP EP97113520A patent/EP0896458B1/en not_active Expired - Lifetime
-
1998
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- 1998-08-05 JP JP22218398A patent/JP3822982B2/ja not_active Expired - Fee Related
- 1998-08-05 KR KR1019980031829A patent/KR100596344B1/ko not_active IP Right Cessation
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