JP2002064579A - 多値変調方式の伝送装置 - Google Patents

多値変調方式の伝送装置

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JP2002064579A JP2000249447A JP2000249447A JP2002064579A JP 2002064579 A JP2002064579 A JP 2002064579A JP 2000249447 A JP2000249447 A JP 2000249447A JP 2000249447 A JP2000249447 A JP 2000249447A JP 2002064579 A JP2002064579 A JP 2002064579A
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Garo Kokuryo
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Abstract

(57)【要約】 【課題】 符号誤り訂正能力が高く、電波の瞬断があっ
ても符号誤りの訂正が可能で、しかも回線状況の変化に
応じて誤り訂正符号の情報率をフレキシブルに変更でき
る、高性能で使い勝手も良好な伝送装置を提供すること
を目的とする。 【解決手段】 信号空間上に前もって定めた各変調信号
点にＮビット(Ｎは２以上の整数)の変調符号を対応させ
て変調して伝送する多値変調方式の伝送装置であって、
上記Ｎビットの変調符号をＭ個(Ｍは２以上の整数)のビ
ットの集まりに分割し、互いに独立に誤り訂正符号に変
換したＭ個の符号列の符号を該Ｍ個のビットの集まりに
割り当てて変調符号を構成して変調する誤り訂正符号化
方式の伝送装置であり、変調信号点配置を考慮した誤り
訂正能力の高い誤り訂正符号方式であるが、安価なビタ
ビ復号専用ＩＣを用いて実現できるため、符号誤り訂正
能力が高く安価な多値変調方式の伝送装置を提供でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタルデータ伝
送における誤り訂正方式に係り、特にディジタル多値変
調方式のもとで動作する誤り訂正符号化方式と復号方
式、及びこの方式を用いた伝送装置に関する。
【０００２】
【従来の技術】従来、移動体や地上系のディジタル無線
通信用の多重伝送方式として、マルチパスフェージング
やゴーストに強い１６ＱＡＭ方式(１６値直交振幅変調
方式)、６４ＱＡＭ方式(６４値直交振幅変調方式)等の
多値振幅変調方式によるディジタル伝送システムが実用
化されている。このディジタル伝送システムの受信装置
で用いられる誤り訂正符号の復号回路には、復調された
全ての符号に同等の確率で誤りが発生することを前提と
して、符号の誤り箇所を探し、符号の誤りを訂正して復
号する硬判定復号回路と、復調した符号(復調符号)の値
の確からしさを表す信頼度を算出し、算出した信頼度を
用いて符号の誤りを訂正して復号する軟判定復号回路が
知られている。一般に後者の方が前者より誤り訂正能力
が数ｄＢ高いため、近年多く用いられている。 ここ
で、軟判定の復号で用いられる「信頼度」あるいはその
逆数を、「重み」あるいは「メトリック」と記すことも
ある。 また、「軟判定」のことを、「ソフトディシジ
ョン」と記すこともある。例えば、ＢＰＳＫ（Binary P
hase Shift Keying：２相位相偏移変調）方式を用いた
伝送システムにおける受信装置の場合、受信信号の振幅
の大きさを信頼度として用いる軟判定のビタビ復号回路
（「ビタビ・デコーダ・ファミリ衛星通信用ＥＣＣデバ
イス」：ＱＵＡＬＣＯＭＭ社カタログ等）がある。ま
た、４値以上の多値変調方式の受信装置、例えば図１９
の信号点配置（以下配置された信号点を変調信号点と記
す）を有する１６ＱＡＭ方式の受信装置では、「符号理
論」 今井秀樹著 電子情報通信学会編、Ｐ２８８に記載
されている様に、受信信号の信号空間上の位置を表す受
信信号点と変調信号点間のユークリッド距離の２乗をメ
トリックとして用いる軟判定ビタビ復号回路が用いられ
ている。
【０００３】この従来の軟判定復号回路を用いる多値変
調方式の伝送装置の動作を、以下に１６ＱＡＭ方式の伝
送装置を用いて説明する。図２０に１６ＱＡＭ方式の送
信装置の回路構成を、図２１に従来の軟判定復号回路を
有する１６ＱＡＭ方式の受信装置の回路構成を示す。図
２０の送信装置に入力された情報符号は、まず畳み込み
符号化回路１に供給され、ここで周知の畳み込み符号化
回路、例えば上述の「符号理論」のＰ２５２の図１１．
４に記載されている回路を情報率３／４に拡張した回
路、あるいは、「Digital Communications（Third Edit
ion)」 John G. Proakis著 MacGraw−Hill発行、Ｐ４
７７、Ｆｉｇ．８−２−１０に記載の回路により、４ビ
ット１組の畳み込み符号に変換されて出力される。 な
お、情報率とは、畳み込み符号化する前と、畳み込み符
号化した後のビット数の比である。畳み込み符号化回路
１から出力された４ビット１組の畳み込み符号は、変調
符号として１６ＱＡＭ変調回路２に入力される。１６Ｑ
ＡＭ変調回路２では、一般の教科書にも記載されている
ように、図１９の信号空間上の１６個の変調信号点の中
から４ビット１組の変調符号に対応する変調信号点を選
択する。そして、選択した変調信号点のＩ成分の値Ｉtx
daとＱ成分の値Ｑtxdaを、１６ＱＡＭ変調方式で変調さ
れた変調信号(Ｉtxda,Ｑtxda)として出力する。
【０００４】１６ＱＡＭ変調回路２から出力されたベー
スバンドの変調信号ＩtxdaとＱtxdaは、Ｄ／Ａ変換回路
３ｉと３ｑでアナログの信号Ｉtxa，Ｑtxaに変換された
後、ミキサ４に入力され、次の式（１）の演算が行わ
れ、直交変調された中間周波数ｆmのＩＦ信号に変換さ
れる。Ｉtxa×ｃｏｓ(２π×ｆm×ｔ)＋Ｑtxa×ｓｉｎ
(２π×ｆm×ｔ) …… (１)さらに、アップコンバータ
５で、更に高い周波数のＲＦ信号に変換された後、アン
テナ６から送信される。そして、図２１の受信装置の受
信アンテナ７で受信されたＲＦ信号は、ダウンコンバー
タ８で中間周波数のＩＦ信号に変換される。 ここで得
られたＩＦ信号は、ミキサ９に入力される。そして、三
角関数の直交性を利用して、ベースバンドのＩ成分の信
号ＩrxaとＱ成分の信号Ｑrxaに直交復調される。ミキサ
９から出力された信号ＩrxaとＱrxaは、それぞれＡ／Ｄ
変換回路１０ｉと１０ｑで、ディジタルのベースバンド
の受信信号ＩdaとＱdaに変換され、１６ＱＡＭ方式対応
の軟判定ビタビ復号回路１１に入力される。なお、同期
再生回路１２は、受信信号から信号空間上の変調信号点
位置を再生すると共に、受信装置のクロックタイミング
を制御する制御信号を発生する回路である。 この同期
再生回路１２の動作手順は、本発明と直接関係が無いの
で、説明を省略する。
【０００５】ところで、１６ＱＡＭ方式対応の軟判定ビ
タビ復号回路１１に入力されたベースバンドの受信信号
の信号点(受信信号点)位置(Ｉda，Ｑda)は、伝送路等で
混入する雑音や波形歪み等の影響を受け、図２２の様
に、正しい変調信号点位置１３からずれる。１６ＱＡＭ
方式対応の軟判定ビタビ復号回路１１では、一般の教科
書、例えば前述した「符号理論」の第１２章等に記載さ
れているように、軟判定ビタビ復号回路で用いるハミン
グ距離の代わりに受信信号点と変調信号点間のユークリ
ッド距離の２乗をメトリックとして用いることにより、
各トレリスのパスメトリックが算出される。 ここで算
出されたパスメトリックは、値が小さいほど、各受信信
号点が変調信号点の近くにあって信頼度が高いことを意
味している。そこで、１６ＱＡＭ方式対応の軟判定ビタ
ビ復号回路１１からは、パスメトリック値が最も小さい
パスの符号が、符号の誤りを訂正され復号された情報符
号として出力される。この様に、４値以上の多値変調方
式の受信装置の一つである１６ＱＡＭ方式の受信装置に
おいても、硬判定の畳み込み符号復号より符号の誤り訂
正能力が高い軟判定の畳み込み符号復号を用いた受信装
置を構成することができる。誤り訂正符号化方式及び復
号方式としては、近年更に訂正能力が高いトレリス符号
化変調方式が提案され、図２３の様に信号点が円上に配
置された遅延検波を用いる変調方式に、この符号化変調
方式を適用する専用ＩＣが市販されるに至っている。こ
の符号化変調方式は、以下の文献に詳しく説明されてい
るので、ここでは、説明を省略する。 “A Pragmatic Approach to Trellis-Coded Modulati
on”Andrew J. Viterbi,Jack K. Wolf, Ephraim Zehav
i, Roberto Padovani： IEEE COMMU. Vol.２７，No.
７，１９８９ 「符号理論入門」：岩垂好裕著 昭晃堂、ｐｐ１７
７−１９８ “Digital Communications(Third Edition)”John G.
Proakis：McGraw-Hill,ｐｐ５１１−５２７
【０００６】
【発明が解決しようとする課題】ところで、ＢＰＳＫ方
式対応の軟判定ビタビ復号用のＬＳＩは既に市販されて
おり、比較的安価に入手可能である。 しかし、４値以
上の多値変調方式対応の軟判定ビタビ復号用のＬＳＩは
市販されていない。 トレリス符号化変調方式に対して
も、図２３の様な変調信号点配置を持つ遅延検波を用い
る変調方式に適用する専用ＬＳＩは市販されているが、
図１９の様な変調信号点配置を有する同期検波を用いる
変調方式に適用する専用ＬＳＩは市販されていない。そ
のため、現状では４値以上の多値変調方式で軟判定のビ
タビ復号を実施する場合、あるいはトレリス符号化変調
方式を用いる場合は、自分でＬＳＩを設計・製作する必
要がある。 しかし、ＬＳＩの開発には長い時間と高い
費用が掛かるため、少量生産の製品では、受信装置の性
能は上がっても製品価格が著しく高くなってしまうとい
った第１の問題が生じる。また、トレリス符号化変調方
式に類似した、変調信号点配置を考慮した誤り訂正符号
化方式として、例えば１６ＱＡＭの変調方式において、
伝送する情報符号を３ビット毎に分割する。 そして、
その中の１ビットを情報率１／２の畳込み符号化回路で
ｎ＝２ビットの誤り訂正符号に変換し、残りのｍ＝２ビ
ットと合わせて得られる（ｎ＋ｍ）＝４ビットの符号
を、図２４の様に信号空間上に設けた変調信号点に対応
させて１６ＱＡＭの信号に変調するものが考えられる。
【０００７】この際、ｎ＝２の２ビットの内の上位ビッ
トを信号空間上のＩ軸方向の最隣接の変調信号点を区別
するビット値として用い、ｎ＝２の２ビットの内の下位
ビットをＱ軸方向の最隣接の変調信号点を区別するビッ
ト値として用いる符号配置にする。この方式では、伝送
する３ビットの情報符号が、４ビットの符号に変換され
て伝送されるので、実効的に情報率３／４の誤り訂正符
号に変換されて伝送されたことになる。ここで復号する
際は、最隣接の変調信号点間の判別の誤りを、情報率１
／２の畳込み符号で誤り訂正することになる。 そのた
め、伝送する全ての情報符号を情報率１／２の畳込み符
号に変換して伝送する場合と同程度の高い誤り訂正能力
を有しながら、更に高い伝送レートを有する伝送装置が
得られる効果がある。しかし、この方式ではｍビットの
符号は誤り訂正符号に変換されずに伝送されるため、誤
りが発生すると訂正することができない。 その結果、
例えば移動体無線等で、建物等の陰に入って電波が瞬断
されると符号誤りが残るため、移動体無線に使用するの
が困難になるといった第２の問題が生じる。また、この
方式では１ビットの情報符号を２ビットの誤り訂正符号
に変換してＩ軸方向とＱ軸方向の最隣接信号点を区別す
る２ビットの符号として用いているため、１６ＱＡＭ等
の変調方式を固定すると、伝送レートが、一意的に定ま
ってしまう。 そのため、回線状況が良好で符号誤りが
発生し難い時には、誤り訂正符号の情報率を上げて伝送
レートを上げる等、回線状況に合わせたフレキシブルな
対応ができないといった第３の問題が生じる。
【０００８】本発明は、これらの欠点を除去し、新たな
ＬＳＩを開発することなく、比較的安価に入手可能なＢ
ＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等を用い
て、トレリス符号化変調方式と同様に変調信号点配置を
考慮した誤り訂正符号化方式で、符号誤り訂正能力が高
く、電波の瞬断があっても符号誤りの訂正が可能で、し
かも回線状況の変化に応じて誤り訂正符号の情報率をフ
レキシブルに変更できる、高性能で使い勝手も良好な伝
送装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、信号空間上に前もって定めた各信号点
(変調信号点)にＮビット(Ｎは２以上の整数)の変調符号
を対応させて変調して伝送する多値変調方式の伝送装置
であって、上記Ｎビットの変調符号をＭ個(Ｍは２以上
の整数)のビットの集まりに分割し、互いに独立に誤り
訂正符号に変換したＭ個の符号列の符号を該Ｍ個のビッ
トの集まりに割り当てて変調符号を構成して変調する誤
り訂正符号化方式の送信装置を有する伝送装置である。
また、多値変調方式を用いた伝送装置であって、伝送す
る符号列を第１符号列と第２符号列に分けて出力する符
号列分割回路と、上記第１符号列を第１誤り訂正符号列
に変換する第１誤り訂正符号化回路と、該第１誤り訂正
符号列の符号をｎビット(ｎは２以上の整数)１ワードと
してワード単位に並べ替えた第１ワード列を出力する第
１シリアル・パラレル変換回路と、上記第２符号列を第
２誤り訂正符号列に変換する第２誤り訂正符号化回路
と、該第２誤り訂正符号列の符号をｍビット(ｍは２以
上の整数)１ワードとしてワード単位に並べ替えた第２
ワード列を出力する第２シリアル・パラレル変換回路
と、信号空間上に前もって定めた２(n+m)個の各信号点
(変調信号点)に（ｎ＋ｍ）ビットの変調符号を対応させ
る多値変調回路であって、該(ｎ＋ｍ)ビットの変調符号
は最隣接の変調信号点間で少なくとも１ビットの値が必
ず変化するｎビットとその他のｍビットで構成され、入
力する上記第１ワード列の１ワードのｎビットと上記第
２ワード列の１ワードのｍビットで構成される(ｎ＋ｍ)
ビットの変調符号に対応する信号点の信号を変調信号と
して出力する多値変調回路を設けた誤り訂正符号化方式
の送信装置を有する伝送装置である。
【００１０】更に、上記第１誤り訂正符号化回路と上記
第２誤り訂正符号化回路を共に畳み込み符号化回路と
し、当該第２畳み込み符号化回路の情報率(畳み込み符
号化前と畳み込み符号化後のビット数の比)の値を、上
記第１畳み込み符号化回路の情報率の値以上としたもの
である。また、受信信号の信号点の座標値を算出し出力
する受信信号点算出回路と、当該受信信号点座標値を入
力し、前もって定めた変調信号点の中から該受信信号点
座標値に最も近い変調信号点を選択すると共に、選択し
た変調信号点に対応する(ｎ＋ｍ)ビットの変調符号の内
の上記第１ワード列のｎビットに対応する符号値を算出
し、受信した第１ワード列として順次出力する第１信号
点位置判別回路と、当該受信した第１ワード列をシリア
ル変換して受信した第１誤り訂正符号列を出力する第１
パラレル・シリアル変換回路と、該受信した第１誤り訂
正符号列を復号して誤り訂正された受信第１符号列を出
力する第１誤り訂正復号回路と、該受信第１符号列を受
信第１誤り訂正符号列に変換して出力する上記第１誤り
訂正符号化回路と同一の機能を有する受信第１誤り訂正
符号化回路と、上記受信第１誤り訂正符号列を上記第１
シリアル・パラレル変換回路と同一タイミングでｎビッ
トを１ワードとしてワード単位に並べ替えた受信第１ワ
ード列を出力する受信第１シリアル・パラレル変換回路
と、上記受信信号点座標値を所定期間遅延する第２遅延
回路と、当該受信信号点座標値と上記受信第１ワード列
を入力し、該受信信号点座標値の信号点に最も近い変調
信号点に対応する(ｎ＋ｍ)ビットの符号の中から上記受
信第１ワード列のｎビットの符号を除く１ワードｍビッ
トの符号を算出し、受信した第２ワード列として順次出
力する第２信号点位置判別回路と、該受信した第２ワー
ド列をシリアル変換して受信した第２誤り訂正符号列を
出力する第２パラレル・シリアル変換回路と、該受信し
た第２誤り訂正符号列を復号して誤り訂正された受信第
２符号列を出力する第２誤り訂正復号回路と、上記受信
第１符号列を所定期間遅延する第１遅延回路と、該第１
遅延回路から出力される受信第１符号列と上記第２誤り
訂正復号回路から出力される受信第２符号列を結合し、
伝送された符号列として出力する符号列結合回路を設け
た受信装置を有する伝送装置である。
【００１１】さらに、上記第１誤り訂正復号回路を軟判
定のビタビ復号を実施する第１ビタビ復号回路、上記第
２誤り訂正復号回路を硬判定のビタビ復号を実施する第
２ビタビ復号回路としたものである。また、上記第１誤
り訂正復号回路と上記第２誤り訂正復号回路を、共に軟
判定のビタビ復号を実施する第１ビタビ復号回路と第２
ビタビ復号回路としたものである。また、多値変調方式
を用いた伝送装置であって、伝送する符号列を第１符号
列と第２符号列に分けて出力する符号列分割回路と、該
第１符号列をパンクチャ処理を用い情報率の異なる複数
の畳み込み符号の１つに切り換えて変換し、第１誤り訂
正符号列として出力する第１畳み込み符号化回路と、該
第１誤り訂正符号列の符号をｎビット(ｎは２以上の整
数)１ワードとしてワード単位に並べ替えた第１ワード
列を出力する第１シリアル・パラレル変換回路と、上記
第２符号列の符号をｍビット(ｍは２以上の整数)１ワー
ドとしてワード単位に並べ替えた第２ワード列を出力す
る第２シリアル・パラレル変換回路と、信号空間上に前
もって定めた２(n+m)個の各信号点(変調信号点)に(ｎ＋
ｍ)ビットの変調符号を対応させる多値変調回路であっ
て、該(ｎ＋ｍ)ビットの変調符号は最隣接の変調信号点
間で少なくとも１ビットの値が必ず変化するｎビットと
その他のｍビットで構成され、入力する上記第１ワード
列の１ワードのｎビットと上記第２ワード列の１ワード
のｍビットで構成される(ｎ＋ｍ)ビットの変調符号に対
応する信号点の信号を変調信号として出力する多値変調
回路を設けた誤り訂正符号化方式の送信装置を有する伝
送装置である。
【００１２】また、受信信号の信号点の座標値を算出し
出力する受信信号点算出回路と、当該受信信号点座標値
を入力し、前もって定めた変調信号点の中から該受信信
号点座標値に最も近い変調信号点を選択すると共に、選
択した変調信号点に対応する(ｎ＋ｍ)ビットの変調符号
の内の上記第１ワード列のｎビットに対応する符号値を
算出し、受信した第１ワード列として順次出力する第１
信号点位置判別回路と、当該受信した第１ワード列をシ
リアル変換して受信した第１誤り訂正符号列を出力する
第１パラレル・シリアル変換回路と、該受信した第１誤
り訂正符号列を復号して誤り訂正された受信第１符号列
を出力する第１誤り訂正復号回路と、該受信第１符号列
を受信第１誤り訂正符号列に変換して出力する上記第１
誤り訂正符号化回路と同一の機能を有する受信第１誤り
訂正符号化回路と、上記受信第１誤り訂正符号列を上記
第１シリアル・パラレル変換回路と同一タイミングでｎ
ビットを１ワードとしてワード単位に並べ替えた受信第
１ワード列を出力する受信第１シリアル・パラレル変換
回路と、上記受信信号点座標値を所定期間遅延する第２
遅延回路と、当該受信信号点座標値と上記受信第１ワー
ド列を入力し、該受信信号点座標値の信号点に最も近い
変調信号点に対応する(ｎ＋ｍ)ビットの符号の中から上
記受信第１ワード列のｎビットの符号を除く１ワードｍ
ビットの符号を算出し、受信した第２ワード列として順
次出力する第２信号点位置判別回路と、該受信した第２
ワード列をシリアル変換し受信第２符号列を出力する第
２パラレル・シリアル変換回路と、上記受信第１符号列
を所定期間遅延する第１遅延回路と、該受信第１符号列
と上記受信第２符号列を結合し、伝送された符号列とし
て出力する符号列結合回路を設けた受信装置を有する伝
送装置である。
【００１３】さらに、上記第１ワード列あるいは上記受
信した第１ワード列、受信第１ワード列に対し、ビット
インターリーブを実施するようにしたものである。ま
た、受信信号を外符号であるリードソロモン符号(ＲＳ
符号)に変換するＲＳ符号化回路あるいは外符号である
ＲＳ符号を情報符号に復号するＲＳ復号回路を有し、上
記符号列分割回路を、変調符号を構成する(ｎ＋ｍ)ビッ
トの符号を構成する上記第２符号列のｍビットの符号
が、上記ＲＳ符号化回路から出力されるＲＳワード列の
１ワード内に同時に含まれるように分割する符号列分割
回路とし、上記符号列結合回路を、変調符号を構成する
(ｎ＋ｍ)ビットの符号を構成する上記受信第２符号列の
ｍビットの符号が、上記ＲＳ復号回路に入力する受信Ｒ
Ｓワード列の１ワード内に同時に含まれるように結合す
る符号列結合回路としたものである。
【００１４】即ち、情報率が異なる２つの畳み込み符号
化回路を設け、伝送する情報符号を２つに分けてそれぞ
れ異なる情報率の誤り訂正符号に変換する。そして、情
報率が低く誤り訂正能力が高い誤り訂正符号を、信号空
間上の最隣接の変調信号点を区別する符号ビットとして
用いる様に変調符号を配置する。これにより、信号空間
上に前もって定めた２(n+m)個の各変調信号点に対応さ
せた(ｎ＋ｍ)ビットの変調符号の内、最隣接の変調信号
点を区別するビットであって、最も符号誤りを発生し易
いビットには情報率が低く誤り訂正能力が高い誤り訂正
符号を配置し、符号誤りを生じ難いその他のビットには
情報率が高く誤り訂正能力は低いが伝送レートは高い誤
り訂正符号を配置することになる。即ち、この変調符号
の配置は、トレリス符号化変調方式と同様に、変調信号
点配置を考慮した符号配置になっている。この符号配置
では、全ての情報符号を通常の様に伝送レートは低いが
誤り訂正能力が高い誤り訂正符号、即ち情報率が低い誤
り訂正符号を用いたときと同程度の低い符号誤り率を実
現しつつ、しかも高い伝送レートが得られる伝送装置を
実現できる。 また、容易に入手が可能で安価なＬＳＩ
を利用できるため、小形で安価な伝送装置で実現でき
る。 また、全てのビットの符号も誤り訂正符号に変換
して伝送するので、移動体無線等で電波が瞬断しても、
符号誤りが発生しない伝送装置を実現できる。さらに、
２つの誤り訂正符号化回路としてパンクチャを用いて情
報率を容易に変更できる畳み込み符号を用いることによ
り、回線状況に応じてフレキシブルに情報率を変更でき
る伝送装置を実現できる。そのため、誤り訂正能力が高
いにも関わらず伝送レートの高いことが要求される移動
体無線でも使用可能で、しかも回線状況に応じて情報率
を変更できる使い勝手が良好で性能が高い伝送装置が得
られる。また、外符号としてリードソロモン符号を用い
る場合、誤りが発生する符号が１つのワードに集められ
るので、リードソロモン符号の復号による訂正能力を、
充分に発揮させることができる効果が得られる。
【００１５】
【発明の実施の形態】本発明の第１の実施例の送信装置
の回路構成を図２に、受信装置の回路構成例を図１に示
す。 以下、説明の都合上、６４ＱＡＭで変調する伝送
装置を用いて説明するが、本発明は、１６ＱＡＭ，３２
ＱＡＭ，６４ＱＡＭ，１２８ＱＡＭ，２５６ＱＡＭ，・
・・等の変調方式にも適用できるのは言うまでもない。
図２の送信装置に入力された情報符号は、まず符号列分
割回路２０に供給され、２つの符号列である第１符号列
と第２符号列に分割される。 この符号列分割回路２０
の内部の回路構成例を図４に、各部の情報符号の模式図
を図３に示す。符号列分割回路２０に入力された図３
（ａ）に示す情報符号は、スイッチ２１によって図３の
（ｂ１）と（ｂ２）の２つの符号列に分割され、一旦、
それぞれ第１のＦＩＦＯ(First In First Out)メモリ２
２と第２のＦＩＦＯメモリ２３に蓄積される。なお、図
３の時間ｔ1からｔ2の期間が、スイッチングパターンの
繰り返しの１周期を構成し、以後同じスイッチングパタ
ーンを繰り返すように動作させる。また、図３の（ａ）
から（ｃ２）までの長方形枠内の数字は、時系列で順次
入力される情報符号の時間順序を表すビット番号であ
る。第１のＦＩＦＯメモリ２２と第２のＦＩＦＯメモリ
２３に蓄積された情報符号は、符号列分割回路２０に入
力される情報符号のクロックＣＫ0の周波数よりも低い
周波数のクロックＣＫ1を用いて、図３の（ｃ１）と
（ｃ２）に示す様に、第１符号列と第２符号列の情報符
号として、それぞれ読み出される。 ここで、図３の
（ｃ１）に示す、符号がない期間２４の取り扱いについ
ては後述する。
【００１６】図２において、符号列分割回路２０から出
力された第１符号列は、第１の畳み込み符号化回路３１
に入力され、情報率１／２の畳み込み符号に変換された
後、図３の（ｄ１）に示す様に、パンクチャを施して情
報率２／３の第１の畳み込み符号に変換され、第１誤り
訂正符号列として出力される。 なお、図３において点
模様を付された長方形の枠は、そのビット値が誤り訂正
符号であることを表し、内部の数字はビット番号を表
す。 また×印は、パンクチャされたビット位置を表
す。図２の第１の畳み込み符号化回路３１から出力され
た第１誤り訂正符号列は、第１シリアル・パラレル(シ
リパラ)変換回路４１に入力され、２ビット１ワードの
ワード単位に並べ替えられた後、その中のＦＩＦＯメモ
リに一旦蓄積される。この第１シリパラ変換回路４１の
内部の回路構成例を図５に示す。図２の第１畳み込み符
号化回路３１でパンクチャを施され、図３の（ｅ１）の
様にシリアルな符号列に並べ替えられて出力された第１
誤り訂正符号列は、図５のスイッチ回路４３に入力さ
れ、図３の（ｆ１）の様に、ｎ＝２とした２ビット１ワ
ードのワード単位に並べ替えられる。そして、ビットイ
ンターリーブ回路４４で下位のビットの符号を上位のビ
ットの符号に対して３ビット遅延された後、第１ワード
列としてＦＩＦＯメモリ４５に一旦蓄積される。この
時、第１畳み込み符号化回路３１から第１シリパラ変換
回路４１に送られる第１誤り訂正符号列は、必ずしも図
３の（ｅ１）の様に、シリアルな符号列に並べ替えられ
た符号列である必要はない。 図３の（ｄ１）のパンク
チャされた２ビット１ワードの畳み込み符号をそのまま
送るようにしてもよい。 あるいは更に、第１畳み込み
符号化回路３１と第１シリパラ変換回路４１を一体化し
て、図３の（ｄ１）のパンクチャされた畳み込み符号を
直接、（ｆ１）に示すように並べ替えた後、ビットイン
ターリーブ回路４４を通して、ＦＩＦＯメモリ４５に蓄
積するようにしてもよい。
【００１７】同様に、図２の符号列分割回路２０から出
力された第２符号列を、第２の畳み込み符号化回路３２
に入力し、情報率１／２の畳み込み符号に変換した後、
図３の（ｄ２）のようにパンクチャを施して情報率７／
８の畳み込み符号に変換し、第２誤り訂正符号列として
出力する。 この第２誤り訂正符号列は、第２シリパラ
変換回路４２に入力される。そして、第２誤り訂正符号
列は、第２シリパラ変換回路４２で図３の（ｆ２）に示
すように、ｍ＝４とした４ビット１ワードのワード単位
に並べ替えられて、第２ワード列として第２シリパラ変
換回路４２内のＦＩＦＯメモリに、一旦蓄積される。こ
の第２シリパラ変換回路４２としては、例えば図５の回
路を単に４ビット化した回路を用いることができる。
但し本実施例では、図３の（ｇ２）の説明図の都合上、
第２シリパラ変換回路４２ではビットインターリーブを
施さない回路を用いるものとして説明する。 ここで、
第２畳み込み符号化回路３２から第２シリパラ変換回路
４２に送る第２誤り訂正符号列は、必ずしも図３の（ｅ
２）の様に、シリアルな符号列に並べ替えられた符号列
である必要はないことは、第１シリパラ変換回路４１の
場合と同様である。以上のようにして、図２の第１シリ
パラ変換回路４１内のＦＩＦＯメモリと、第２シリパラ
変換回路４２内のＦＩＦＯメモリに蓄積された２ビット
１ワードの第１ワード列と４ビット１ワードの第２ワー
ド列の符号は、変調信号のシンボルクロックＣＫ2によ
って図３の（ｇ１）と（ｇ２）の様に、１ワードずつ同
時に読み出され、６４ＱＡＭ変調回路５０に入力され
る。
【００１８】６４ＱＡＭ変調回路５０では、信号空間上
に前もって定めた、２(n+m)＝２6＝６４個の各信号点
(変調信号点)に対応させる６ビットの変調符号を、ｎ＝
２の２ビットとｍ＝４の４ビットに分け、図６の様に配
置しておく。この変調符号の配置は、最隣接の変調信号
点間では、ｎ＝２の２ビットの符号の一方の桁の符号値
が、必ず互いに異なる配置になっている。また、図６に
おいて太い一点鎖線枠で囲む４つの変調信号点は、共通
のｍ＝４の４ビットの値を有するブロックを形成する
が、これらのブロックの値が互いにグレーコードの関係
にあり、隣接するブロックのｍ＝４の４ビットの値は、
その１ビットの値のみが異なる関係になっている。そし
て６４ＱＡＭ変調回路５０に入力した第１ワード列と第
２ワード列の内、第１ワード列の２ビットは、ｎ＝２の
２ビットに割り付けられ、第２ワード列の４ビットは、
ｍ＝４の４ビットに割り付けられて変調される。６４Ｑ
ＡＭ変調回路５０からは、従来の伝送装置の送信装置と
同様に、選択した変調信号点のＩ成分の値ＩtxdaとＱ成
分の値Ｑtxdaを、６４ＱＡＭ変調方式で変調された変調
信号として出力し、Ｄ／Ａ変換回路３ｉと３ｑ、ミキサ
４、アップコンバータ５を通してアンテナ６から送信す
る。
【００１９】本実施例の伝送装置の受信装置において
も、受信アンテナ７からＡ／Ｄ変換回路１０ｉと１０ｑ
までの回路は、図２１の従来の伝送装置の受信装置と同
じ信号処理を実施するだけなので、図１の本実施例の受
信装置の回路図では、この回路部分を省略してある。Ａ
／Ｄ変換回路１０ｉと１０ｑにてディジタル信号に変換
された受信信号は、まず、受信信号点算出回路６０に入
力され、同期再生回路１２で再生された基準信号を基
に、振幅レベルと位相の回転角の補正を施される。そし
て、信号空間上における受信信号の信号点座標値（受信
信号点座標値）が算出されて出力され、第１信号点位置
判別回路７１と第２遅延回路８２に入力される。第１信
号点位置判別回路７１では、入力された受信信号点座標
値を基に、図７の信号空間上の×印１４の受信信号点位
置に最も近い変調信号点、すなわち符号［００００；１
１］に対応した信号点を算出し、この符号のｎ＝２の２
ビットの値［１１］を、雑音などの影響で生じる符号誤
りが含まれた受信した第１ワード列の１ワードとして出
力する。この後、受信した第１ワード列に含まれる符号
誤りを第１誤り訂正復号回路１０１で訂正して復号する
のであるが、受信した第１ワード列は、図３の（ｇ１）
のように、ビットインターリーブ処理を施された構造に
なっている。そこで、受信した第１ワード列は、まず、
第１パラレル・シリアル(パラシリ)変換回路９１に入力
され、第１シリパラ変換回路４１で実施した手順と逆の
手順で、ビットインターリーブを戻し、図３の（ｆ１）
の状態に戻す。その後、更に図３の（ｅ１）の様なシリ
アルな受信した第１誤り訂正符号列に戻してから、第１
誤り訂正復号回路１０１に供給される。
【００２０】第１誤り訂正復号回路１０１では、更にパ
ンクチャを考慮して図３の（ｄ１）の様な符号列に直し
た後、通常のＢＰＳＫ方式に対応のビタビ復号用のＬＳ
Ｉ等を用いて復号し、符号誤りを訂正された正しい符号
からなる受信第１符号列として出力する。なお、第１パ
ラシリ変換回路９１から第１誤り訂正復号回路１０１に
送られる受信した第１誤り訂正符号列は、必ずしも図３
の（ｅ１）の様にシリアルな符号列に並べ替えられた符
号列である必要のないことは、前記第１シリパラ変換回
路４１の場合と同様である。ところで、第１誤り訂正復
号回路１０１で符号誤りを訂正して復号する必要が生じ
た場合、このことは同時に、第１誤り訂正復号回路１０
１に入力された受信した第１誤り訂正符号列に、あるい
は更にさかのぼって第１信号点位置判別回路７１で選択
した変調信号点位置に誤りがあったことを意味してい
る。この変調信号点位置の選択に誤りが有ると、ｍ＝４
の４ビットの符号値にも、誤りが発生し誤り訂正能力の
劣化を招く。この問題は、符号誤りを訂正して復号され
た正しい受信第１符号列から正しい受信第１ワード列を
逆算し、逆算して求めた受信第１ワード列を用いて、正
しい変調信号点を選択し直してから、ｍ＝４の４ビット
の符号値を算出することにより解消できる。
【００２１】図１の受信第１畳み込み符号化回路１１１
と受信第１シリパラ変換回路１２１は、正しい受信第１
ワード列を逆算するための回路であり、図２の第１畳み
込み符号化回路３１及び第１シリパラ変換回路４１と同
じ信号処理を実施する回路である。即ち、第１誤り訂正
復号回路１０１で復号された受信第１符号列は、受信第
１畳み込み符号化回路１１１で受信第１誤り訂正符号列
に変換された後、受信第１シリパラ変換回路１２１に供
給される。そして、符号誤りの無い受信第１ワード列に
変換された後に、第２信号点位置判別回路７２に入力さ
れる。一方、受信信号点算出回路６０にて算出された受
信信号点座標値は、第２遅延回路８２を経て、第２信号
点位置判別回路７２に入力される。第２遅延回路８２
は、受信第１ワード列のシンボルのワードの符号タイミ
ングに合わせて、同じシンボルの受信信号点座標値が、
第２信号点位置判別回路７２に入力される様にタイミン
グを調整する回路である。第２信号点位置判別回路７２
では、入力された受信第１ワード列の、ｎ＝２の２ビッ
トの符号を持つ複数の変調信号点を図６の変調信号点の
中から取り出す。そして、取り出した複数の変調信号点
の中から、同時に入力された同じシンボルの受信信号点
の座標値に最も近い変調信号点を選択し、選択した変調
信号点に対応する符号のｍ＝４の４ビットの符号を算出
し、受信した第２ワード列の符号として出力する。例え
ば、第１信号点位置判別回路７１において、図７の信号
空間上の×印１４の受信信号点位置からｎ＝２の２ビッ
トの値［１１］が検出されたにも関わらずこの符号に誤
りがあり、誤りを訂正された受信第１ワード列のｎ＝２
の２ビットの値が［０１］であるとする。この場合、図
６の変調信号点の中から、ｎ＝２の２ビットの値が［０
１］である、図８の四角の枠で示す１６点の変調信号点
を選び出す。そして、その中から×印１４の受信信号点
位置に最も近い変調信号点、即ち、変調符号が［０１０
０；０１］の変調信号点を選択し、そのｍ＝４の４ビッ
トの符号［０１００］を、受信した第２ワード列の１ワ
ードの符号として出力する。
【００２２】ところで、移動体無線においては、フェー
ジングにより通常以上に受信信号のレベルが低下し、雑
音の影響を大きく受けることがある。例えば、図８にお
いて、送信装置で実際に変調に用いた変調信号点は変調
符号［０１１０；０１］の四角印１５の変調信号点であ
った場合、依然としてｍ＝４の４ビットの符号に誤りが
残る。 電波が瞬断された場合にも同様の現象が発生す
る。そこで本実施例では、第２信号点位置判別回路７２
で算出した受信した第２ワード列に対して更に誤り訂正
を施し、その符号誤りを訂正する。すなわち、第２信号
点位置判別回路７２から出力された受信した第２ワード
列は、第２パラシリ変換回路９２に入力され、第２シリ
パラ変換回路で実施した手順と逆の手順を実施される。
そして、図３の（ｇ２）の受信した第２ワード列は、
（ｅ２）の受信した第２誤り訂正符号列に変換されて出
力される。該受信した第２誤り訂正符号列は、更に第２
誤り訂正復号回路１０２に入力され、パンクチャを考慮
し図３の（ｄ２）の様な符号列に直された後、通常のＢ
ＰＳＫ方式に対応のビタビ復号用のＬＳＩ等を用いて復
号され、符号誤りを訂正された符号からなる受信第２符
号列として出力される。
【００２３】符号列結合回路１３０の内部の回路構成
は、図４の回路を逆にした構造を有したもので、第２誤
り訂正復号回路１０２から出力された受信第２符号列
は、符号列結合回路１３０の中の第２のＦＩＦＯメモり
に一旦蓄積される。 また、第１誤り訂正復号回路１０
１で復号された受信第１符号列は、第１遅延回路８１に
て遅延されて受信第２符号列の出力タイミングに調整さ
れた後、やはり符号列結合回路１３０内の第１のＦＩＦ
Ｏメモりに一旦蓄積される。ここで、第１のＦＩＦＯメ
モりの蓄積容量を、充分大きく設定しておくことによ
り、第１遅延回路８１を兼ねさせることができる。符号
列結合回路１３０では、第１と第２のＦＩＦＯメモり内
に蓄積されている図３の（ｃ１）と（ｃ２）の符号を
（ｂ１）と（ｂ２）のタイミングで順次読み出しつつ結
合することにより、伝送されてきた図３（ａ）の情報符
号を再生して出力する。上記の説明から明らかな様に、
本実施例による方法では、最隣接の変調信号点間を区別
するビットであって、雑音等の影響を受けて符号誤りが
頻繁に発生するビットの符号は、誤り訂正能力が高い、
例えば、情報率２／３の誤り訂正符号で符号化し、逆に
符号誤りが発生し難い他のビットの符号は、誤り訂正能
力は低いけれど伝送レートが高い、例えば、情報率７／
８の誤り訂正符号で符号化し伝送する。そのため、全て
の情報符号を誤り訂正能力が高い情報率２／３の誤り訂
正符号で符号化する通常の伝送装置と同程度に符号誤り
率が低く、高性能の特性を有しながら、この通常の伝送
装置より高い伝送レートを有する伝送装置を得ることが
できる。
【００２４】また、本実施例による方法では、誤り訂正
能力が高い誤り訂正符号により復号した正しいｎ＝２の
２ビットの符号を用いて、改めて正しい変調信号点を選
択し直し、残りのｍ＝４の４ビットの符号を算出するの
で、ｍ＝４の４ビットの符号に対する信号点間隔は、実
質的に１６ＱＡＭの場合と同等になり、総合的には、全
ての情報符号を情報率２／３の誤り訂正符号で符号化す
る通常の伝送装置より符号誤り率が低く、高性能の特性
を得ることができる。また、ｍ＝４の４ビットの符号に
対しても誤り訂正復号を実施して符号誤りを訂正するの
で、電波の瞬断が発生する可能性が高い移動体無線で
も、使用可能な伝送装置を得ることができる。また、誤
り訂正符号の構造は、変調信号点配置を考慮したトレリ
ス符号化変調方式に類似しているにも関わらず、トレリ
ス符号化変調方式の様な高価で特殊な専用ＬＳＩが不要
で、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等
の比較的安価に入手可能なＬＳＩ等を用いて実現できる
ので、伝送装置を安価に構成できる効果が得られる。
【００２５】また、本実施例による方法では、情報率１
／２の誤り訂正符号の各１ビットをＩ軸とＱ軸に割り当
てる様な制限が不要で、ｎ＝２の２ビットとｍ＝４の４
ビットで用いる誤り訂正符号の情報率は、任意に設定す
ることができる。そのため、伝送回線状況の変化に応じ
て誤り訂正符号の情報率をフレキシブルに変更できる、
高性能で使い勝手も良好な伝送装置を得ることができ
る。この様に、本実施例による方法では、新たなＬＳＩ
を開発することなく、比較的安価に入手可能なＢＰＳＫ
方式対応の軟判定ビタビ復号用のＬＳＩ等を用いること
ができる。 即ち、トレリス符号化変調方式と同様に変
調信号点配置を考慮した誤り訂正符号化方式であって、
符号誤り訂正能力が高く、また電波の瞬断があっても符
号誤りの訂正が可能であり、しかも回線状況の変化に応
じて誤り訂正符号の情報率をフレキシブルに変更できる
高性能で使い勝手も良好な伝送装置を得ることができ
る。
【００２６】次に、本発明の第２の実施例について、詳
しく説明する。 本実施例は、誤り訂正復号回路として
軟判定の復号回路を用い、誤り訂正能力を更に上げるも
のである。送信装置の回路構成は図２の回路と同一であ
り、受信装置の基本的な回路構成も図１の回路と同一で
ある。 異なる点は、図１の受信装置の第１誤り訂正復
号回路１０１と第２誤り訂正復号回路１０２に、ＢＰＳ
Ｋ方式対応の軟判定ビタビ復号用のＬＳＩ等を用いる点
にある。 軟判定のビタビ復号の方法は、既に良く知ら
れた方法なので、ここでは、軟判定に用いるメトリック
の算出方法についてのみ説明する。ところで通常の軟判
定ビタビ復号では、前述した「符号理論」の第１２章等
の一般の教科書に記載されているように、受信信号点の
位置に関わらず、常に受信信号点と変調信号点間のユー
クリッド距離の２乗をメトリックとして用いることによ
り、各トレリスのパスメトリックを算出する。これに対
して、本実施例の方法では、信号空間上の受信信号点の
位置によってメトリックの算出方法を変えるようにした
ものである。図９は、図６の第１象現の原点近傍の変調
信号点配置を拡大して示したものである。
【００２７】まず、図９の×印１６の位置に受信信号点
があった場合のメトリックの算出について説明する。図
９の×印１６の様に、受信信号点の左側にある変調信号
点１６Ｌのｎ＝２の２ビットの内で上位のビット、即
ち、Ｉ軸方向の変調信号点を区別するビットの値が
「０」であり、右側にある変調信号点１６Ｒの同じ上位
ビットの値が「１」の場合は、最も左側(変調信号点１
６Ｌ)の座標位置に相当するメトリックの値を［００
０］、最も右側(変調信号点１６Ｒ)の座標位置に相当す
るメトリックの値を［１１１］とし、これらの中間の座
標位置に相当するメトリック値は、左から等間隔で順に
［００１］［０１０］［０１１］［１００］［１０１］
［１１０］とする。 これらのメトリック値は、座標位
置と対応付けたメトリック設定用のメモり１７に設定さ
れる。従って、×印１６にある受信信号点における上記
上位ビットのメトリック値としては、その座標位置に対
応する［１０１］が用いられることになる。
【００２８】次に、図９の×印１８の位置に受信信号点
があった場合のメトリックの値は、以下のようにして算
出される。図９の×印１８の様に、上記と逆に受信信号
点の右側にある変調信号点１８Ｒのｎ＝２の２ビットの
内で上位ビットの値が「０」で、左側の変調信号点１８
Ｌの上位ビットの値が「１」の場合は、最も右側(変調
信号点１８Ｒ)の座標位置に相当するメトリック値を
［０００］、最も左側(変調信号点１８Ｌ)の座標位置に
相当するメトリック値を［１１１］、中間の座標位置に
相当するメトリック値を、右から順に［００１］［０１
０］［０１１］［１００］［１０１］［１１０］とす
る。 これらのメトリック値は、座標位置と対応付けた
メトリック設定用のメモり１７’に設定される。従っ
て、×印１８にある受信信号点における上記上位ビット
のメトリック値としては、その座標位置に対応する［０
１０］が用いられることになる。
【００２９】また、受信信号点のｎ＝２の２ビットの内
で下位ビット、即ちＱ軸方向の変調信号点を区別するビ
ットに対するメトリック値も、受信信号点の上下の変調
信号点の下位ビットの値によって、上側から、［００
０］［００１］……［１１１］と設定するか、［１１
１］［１１０］……［０００］と設定するかを使い分
け、それぞれ対応するメモリに設定される。ここで、ｎ
＝２の２ビットの符号に対する軟判定の符号誤り訂正能
力は非常に高いため、残りのｍ＝４の４ビットの符号に
対しては必ずしも軟判定にする必要はない。 例えば、
ｍ＝４の４ビットの符号に対して、硬判定のビタビ復号
回路を用いた場合、軟判定のビタビ復号回路より回路規
模を縮小できる。なお、更に誤り訂正能力を高めるため
に、ｍ＝４の４ビットに対しても軟判定の誤り訂正復号
を実施するときは、以下の様にすればよい。まず、受信
信号点が、例えば、図９の×印１６の位置の様に、最隣
接の４つの変調信号点の内の何れの変調信号点が選択さ
れても、ｍ＝４の４ビットの符号の値は［００００］で
あって、符号に誤りが生じることが無い場合には、ｍ＝
４の４ビットの全てのビットに対して、信頼度が最も高
いことを表すメトリック値を用いる。 例えば、このビ
ットの符号値が「０」の時はメトリック値［０００］を
用い、またビットの符号値が「１」の時はメトリック値
［１１１］を用いる。
【００３０】一方、受信信号点が、例えば、図９の×印
１８の位置の様に、選択する最隣接の変調信号点によっ
て、ｍ＝４の４ビットの符号に値が異なるビットが有る
場合は、選択する変調信号点により、値が変化しないビ
ットに対しては信頼度が最も高いことを表すメトリック
の値を用い、値が変化するビットに対しては信頼度がや
や低いことを表すメトリック値を用いる。つまり、受信
信号点が図９の×印１８の位置にあり、選択される変調
信号点により、ｍ＝４の４ビットの内の一部のビット値
が変化する場合は、信頼度がやや低いことを表すメトリ
ック値を用いる。例えば、変調符号［０１０１；００］
の変調信号点１８Ｒが選択された場合、ｍ＝４の４ビッ
トの値［０１０１］の内で、ビット０とビット２の値
「１」は、選択する最隣接の変調信号点を誤ると変化す
る。そこで、この場合、信頼度がやや低いことを表すメ
トリック値である、例えばメトリック値［１１０］を用
いる。また、変化するビットの値が「０」の時は、例え
ば、メトリック値［００１］を用いる。 あるいは、ｎ
＝２の２ビットに対するＩ軸方向のメトリック値か、Ｑ
軸方向のメトリック値をそのまま用いても良い。以上の
算出方法を、ｍ＝４の各ビットに対して実施することに
より、ｍ＝４の全てのビットに対するメトリック値を算
出することができる。この様に、本実施例による方法を
用いると、軟判定のビタビ復号で必要になるメトリック
を算出することができる。 そのため、第１の実施例と
同様の効果の他に、誤り訂正能力が更に高い伝送装置を
得ることができる。また、第２符号列に対する誤り訂正
復号を硬判定のビタビ復号にする場合は、誤り訂正能力
は若干低下するものの、回路規模を縮小できる効果が得
られる。
【００３１】次に、本発明の第３の実施例の送信装置の
ブロック構成を図１０に、受信装置のブロック構成例を
図１１に示し、以下説明する。本実施例は、第１の実施
例である図２と図１の構成から、第２畳み込み符号化回
路３２と第２ビタビ復号回路１０２を取り除いたもので
ある。但し、この変更に伴い、第２シリパラ変換回路４
２を、図３の（ｃ２）の第２符号列から（ｇ２）の第２
ワード列に一挙に並べ替える回路である第２シリパラ変
換回路４２’に変更する。 また、第２パラシリ変換回
路９２を、上記と逆に図３の（ｇ２）の受信した第２ワ
ード列を一挙に（ｃ２）の受信第２符号列に並べ替える
回路である第２パラシリ変換回路９２’に変更する。こ
れらの回路の動作手順は、第２符号列に対する誤り訂正
符号化とその復号を実施しない点を除けば第１の実施例
と同じなので、説明を省略する。この実施例の方法で
は、ｍ＝４の４ビットの符号に生じる符号誤りは訂正で
きない。 そのため、この伝送装置は、電波が瞬断され
る可能性のある移動体無線での使用は困難である。 し
かし、通常のランダム雑音のみの場合は、ｍ＝４の４ビ
ットの符号に誤りが生じるのは、極めてまれである。
そのため、半固定で使用する場合は、第１の実施例によ
る伝送装置と同様、誤り訂正能力が高いにも関わらず、
伝送レートが高い良好な伝送装置を得ることができる。
また、本実施例においても第１符号列に対する誤り訂正
符号の情報率を自由に変更できるので、回線状況の変化
に応じて誤り訂正符号の情報率をフレキシブルに変更で
きる、高性能で使い勝手も良好な伝送装置を得ることが
できる。この様に、本実施例による方法を用いると、第
１の実施例による伝送装置より回路規模が小さいにも関
わらず、半固定で使用する場合は、第１の実施例による
伝送装置と同様に誤り訂正能力が高く、しかも伝送レー
トも高い良好な伝送装置を得ることができる。 また、
誤り訂正符号の情報率を自由に変更でき、回線状況の変
化に応じて誤り訂正符号の情報率をフレキシブルに変更
できる、高性能で使い勝手も良好な伝送装置を得ること
ができる。
【００３２】次に、本発明の第４の実施例の送信装置の
回路構成例を図１２に、受信装置の回路構成例を図１３
に示し、以下に説明する。本実施例は、第３の実施例の
伝送装置に更に外符号としてリードソロモン符号を用い
るものであって、新たに８ビット１ワードとして処理す
るリードソロモン符号化回路であるＲＳ符号化回路１４
２と、同じく８ビット１ワードとして処理するリードソ
ロモン復号回路であるＲＳ復号回路１４３を加えた点、
及び符号列分割回路２０’と符号列結合回路１３０’で
処理する処理内容を変更した点が、第３の実施例と異な
る。図１２の破線枠１４０の内部回路は、図１０の送信
装置の回路と同一であり、図１３の破線枠１４１の内部
回路は、図１１の受信装置の回路と同一である。これら
の内部回路の動作は、第３の実施例と同じなので説明を
省略し、第３の実施例と異なる符号列分割回路２０’と
符号列結合回路１３０’の信号処理方法のみ説明する。
ところで、リードソロモン符号の復号では、ワード単位
で符号誤りを検出して訂正する。 例えば、前もって定
める１ブロック２０４ワードの中で符号に誤りがあるワ
ード数が８ワード以内であれば、伝送されてきた情報符
号の誤りを完全に訂正することができる。 しかし、誤
りのあるワード数が８ワードを越えると誤りを訂正でき
ないばかりでなく、誤訂正が発生し却って符号誤りを増
加させる問題が発生する。ここで、１つのワードの中の
１ビットでも誤りがあれば、誤りがあるワード数は１ワ
ードになるが、１つのワードの中の全てのビットが誤っ
ている場合でも、符号に誤りがあるワード数は、１ワー
ドに過ぎない。 そのため、一度に複数のビット誤りが
発生する現象が起きるときは、同時に誤りが発生しやす
いビットを前もって１つのワードに集めておくと、リー
ドソロモンの復号で生じる誤訂正の可能性を大幅に改善
することが可能になる。
【００３３】一方、フェージングに因る大きなレベル低
下や電波の瞬断が発生すると、図７の×印の受信信号点
位置は更に大きくずれ、ｍ＝４の４ビットの符号にも誤
りが発生する。 極端な場合は、この４ビットの内の２
ビット以上に誤りが発生する可能性もある。この様な状
況の場合、図１３の第１信号点位置判別回路７１で検出
される変調符号の状態を、図１４の（ｇ１）と（ｇ２）
に示す。 図１４において、斜線の施された枠のビット
は、誤りが発生しているビットを表す。 ここで、図１
４の（ｃ１），（ｄ１），（ｅ２），（ｆ２）等の番号
は、それぞれ図３と同じ処理段階の状態を表している。
ところで、図１４の（ｇ１）のｎ＝２の２ビットに発生
する誤りは第１ビタビ復号回路１０１で訂正されるが、
（ｇ２）のｍ＝４の４ビットの符号に対しては誤り訂正
が実施されない。 そのため、符号列結合回路１３０’
に入力される第２符号列には、図１４の（ｃ２）の様に
符号誤りがそのまま残る。この符号列を、単純に８ビッ
ト１ワードで分割し、ＲＳ復号回路１４３に入力するＲ
Ｓワード列を構成すると、図１４の（ａ）の様に、２ワ
ードにまたがって符号誤りが発生し、リードソロモン符
号の復号で誤訂正が発生し易くなる。
【００３４】そこで、本実施例では、符号列結合回路１
３０’を、第２信号点位置判別回路７２で検出されるｍ
＝４の４ビットの符号、即ち、図１５の（ｇ２）に太線
枠で囲まれた４ビットの符号が、（ａ）に太線枠で示す
様に、ＲＳワード列の１つのワードの中に含まれるよう
に分割する回路構成とする。また逆に、符号列分割回路
２０’を、図１５の（ａ）のＲＳワード列の符号を（ｃ
２）のように分割して変調し、（ａ）の太線枠で示す１
つのワード内にある符号が、（ｇ２）の様に、変調符号
のｍ＝４の４ビットとして配置されるように分配する回
路構成とする。 あるいは、図１６の（ａ），（ｃ
２），（ｇ２）のように分割あるいは結合する回路構成
とする。また、 ｍ＝４の４ビットの第２ワード列に対
しては、ビットインターリーブを実施しないようにす
る。 従って、受信した第２ワード列と受信第２ワード
列に対しても、逆ビットインターリーブを実施しないよ
うにする。このような符号列分割回路２０’と符号列結
合回路１３０’を用いると、変調符号のｍ＝４の４ビッ
トの符号は常にＲＳ符号列の同じワード内に配置され
る。そのため、フェージングによって受信信号レベルが
大きく低下したり電波が瞬断し、受信信号の特定のシン
ボルで複数ビットの符号誤りが発生しても、ＲＳ符号列
では単に１ワードに誤りが発生するに止まるため、この
様な場合に発生しがちな誤訂正を低減し、第３の実施例
による伝送装置より、更に符号誤り率が低く、高性能な
伝送装置を得ることができる。
【００３５】このように、本実施例による方法を用いる
と、第３の実施例による伝送装置に単純にリードソロモ
ン符号の外符号を付ける場合に比べ、更に符号誤り率が
低い、良好な伝送装置を得ることができる。なお、変調
符号の分割方法としては、図６に示す様な、ｎ＝２，ｍ
＝４の分割方法に限らず、図１７の様に、ｎ＝４，ｍ＝
２等の任意の分割方法を用いることができる。 ここ
で、ｎ＝４の４ビットと、ｍ＝２の２ビットは、図６の
場合と同様に、ブロック内の符号の関係、あるいはブロ
ックを表す符号の関係を、それぞれ互いにグレーコード
の関係にしておくことが望ましい。なお図１７の信号符
号点配置を用いる場合、図１の受信第１シリパラ変換回
路１２１から出力されるｎ＝４の４ビットの符号値が、
例えば［１１１１］であると、第２信号点位置判別回路
７２で選択される変調信号点は、図１８に四角の枠で示
す４点の変調信号点になる。従って、これらの変調信号
点の間隔は実質的にＱＰＳＫの場合と同等になり、ｍ＝
２の２ビットに対する符号誤り率を大幅に低減すること
ができる効果が得られる。 この変調符号の位置は、２
５６ＱＡＭ等の更に多値数が大きな変調方式で大きな効
果が得られる。 ここで、この変調符号は、第３の実施
例の伝送装置にも適用できるのは言うまでもない。ま
た、ｎの値は任意の正数に設定できるが、Ｉ軸方向とＱ
軸方向を対等にするため、偶数値に設定しておくことが
好ましい。
【００３６】また、以上の実施例では変調符号をｎビッ
トとｍビットの２つに分割してそれぞれを独立に誤り訂
正符号に変換する場合を説明したが、更に一般的には、
変調符号をｋビットとｎビットとｍビット・・・等、複
数のビットの集まりに分割し、それぞれ独立に誤り訂正
符号に変換して伝送するようにしても良い。また、以上
の実施例では第２符号列で用いる誤り訂正符号として畳
み込み符号を用いる場合についてのみ説明したが、第２
符号列に発生する誤りの頻度は充分低いので、リードソ
ロモン符号も使用可能である。 なお、符号誤り率が一
定数以下である場合は、リードソロモン符号による誤り
訂正能力は極めて高いので、リードソロモン符号を用い
ることにより、誤り訂正能力が高い伝送装置を得ること
ができる。また、本発明は搬送波が１つの通常のディジ
タル変調方式の伝送装置だけでなく、互いに直交する複
数本の搬送波(キャリア)で情報符号を伝送する直交周波
数分割多重変調方式(ＯＦＤＭ方式)の伝送装置にも適用
できることは、言うまでもない。また、多値変調された
１次元のディジタル信号をＦＭ変調して伝送するなど、
１次元方向に多値変調される変調方式にも適用できるの
は言うまでもない。
【００３７】
【発明の効果】以上説明したように、本発明を用いる
と、新たなＬＳＩを開発することなく、比較的安価に入
手可能な、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬ
ＳＩ等を用いて、トレリス符号化変調方式と同様に、変
調信号点配置を考慮した誤り訂正符号化方式で、符号誤
り訂正能力が高く、電波の瞬断があっても符号誤りの訂
正が可能であり、しかも回線状況の変化に応じて誤り訂
正符号の情報率をフレキシブルに変更できる高性能で使
い勝手も良好な伝送装置を構成することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施例の受信装置の回路構
成を示すブロック図
【図２】本発明による第１の実施例の送信装置の回路構
成を示すブロック図
【図３】本発明による第１の実施例の信号処理を説明す
るための模式図
【図４】本発明の符号列分割回路の回路構成を示すブロ
ック図
【図５】本発明の第１シリパラ変換回路の回路構成を示
すブロック図
【図６】本発明の第１の実施例の変調信号点と変調符号
の配置を示す模式図
【図７】本発明の第１信号点位置判別回路で実施する信
号処理を説明する模式図
【図８】本発明の第２信号点位置判別回路で実施する信
号処理を説明する模式図
【図９】本発明による第２の実施例のメトリック算出処
理を説明する模式図
【図１０】本発明による第３の実施例の送信装置の回路
構成を示すブロック図
【図１１】本発明による第３の実施例の受信装置の回路
構成を示すブロック図
【図１２】本発明による第４の実施例の送信装置の回路
構成を示すブロック図
【図１３】本発明による第４の実施例の受信装置の回路
構成を示すブロック図
【図１４】本発明による第４の実施例の信号処理の問題
点を説明する模式図
【図１５】本発明による第４の実施例の第１の信号処理
方法を説明する模式図
【図１６】本発明による第４の実施例の第２の信号処理
方法を説明する模式図
【図１７】本発明の変調符号の他の配置例を示す模式図
【図１８】本発明の変調符号の他の配置例の効果を説明
する模式図
【図１９】従来の変調信号点と変調符号の配置例を説明
する模式図
【図２０】従来の１６ＱＡＭ変調方式の送信装置の回路
構成を示すブロック図
【図２１】従来の１６ＱＡＭ変調方式の受信装置の回路
構成を示すブロック図
【図２２】従来の受信信号点がずれた状態を説明する模
式図
【図２３】トレリス符号化変調方式を説明する模式図
【図２４】変調信号点配置を考慮した変調信号点と変調
符号の配置を示す模式図
【符号の説明】
１：畳み込み符号化回路、２：１６ＱＡＭ変調回路、３
ｉ，３ｑ：ＤＡ変換回路、４，９：ミキサ、５：アップ
コンバータ、６：送信アンテナ、７：受信アンテナ、
８：ダウンコンバータ、１０ｉ，１０ｑ：ＡＤ変換回
路、１１：１６ＱＡＭ軟判定ビタビ復号回路、１２：同
期再生回路、２０：符号列分割回路、２１：スイッチ、
２２，２３： ＦＩＦＯメモり、３１：第１畳み込み符
号化回路、３２：第２畳み込み符号化回路、４１：第１
シリパラ変換回路、４２：第２シリパラ変換回路、４
３：スイッチ回路、４４：ビットインターリーブ回路、
５０：６４ＱＡＭ変調回路、１４２： ＲＳ符号化回
路、１４３： ＲＳ復号回路、６０：受信信号点算出回
路、７１：第１信号点位置判別回路、７２：第２信号点
位置判別回路、８２：第２遅延回路、９１：第１パラシ
リ変換回路、９２：第２パラシリ変換回路、１０１：第
１ビタビ復号回路、１０２：第２ビタビ復号回路、１１
１：第１畳み込み符号化回路、１２１：受信第１シリパ
ラ変換回路、 １３０：符号列結合回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 13/41 Ｈ０４Ｌ 1/00 Ｂ Ｈ０４Ｌ 1/00 27/00 Ｅ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 信号空間上に前もって定めた各信号点
    (変調信号点)にＮビット(Ｎは２以上の整数)の変調符号
    を対応させて変調して伝送する多値変調方式の伝送装置
    であって、上記Ｎビットの変調符号をＭ個(Ｍは２以上
    の整数)のビットの集まりに分割し、互いに独立に誤り
    訂正符号に変換したＭ個の符号列の符号を該Ｍ個のビッ
    トの集まりに割り当てて変調符号を構成して変調する誤
    り訂正符号化方式の送信装置を有することを特徴とする
    伝送装置。
  2. 【請求項２】 多値変調方式を用いた伝送装置であっ
    て、伝送する符号列を第１符号列と第２符号列に分けて
    出力する符号列分割回路と、上記第１符号列を第１誤り
    訂正符号列に変換する第１誤り訂正符号化回路と、該第
    １誤り訂正符号列の符号をｎビット(ｎは２以上の整数)
    １ワードとしてワード単位に並べ替えた第１ワード列を
    出力する第１シリアル・パラレル変換回路と、上記第２
    符号列を第２誤り訂正符号列に変換する第２誤り訂正符
    号化回路と、該第２誤り訂正符号列の符号をｍビット
    (ｍは２以上の整数)１ワードとしてワード単位に並べ替
    えた第２ワード列を出力する第２シリアル・パラレル変
    換回路と、信号空間上に前もって定めた２(n+m)個の各
    信号点(変調信号点)に（ｎ＋ｍ）ビットの変調符号を対
    応させる多値変調回路であって、該(ｎ＋ｍ)ビットの変
    調符号は最隣接の変調信号点間で少なくとも１ビットの
    値が必ず変化するｎビットとその他のｍビットで構成さ
    れ、入力する上記第１ワード列の１ワードのｎビットと
    上記第２ワード列の１ワードのｍビットで構成される
    (ｎ＋ｍ)ビットの変調符号に対応する信号点の信号を変
    調信号として出力する多値変調回路を設けた誤り訂正符
    号化方式の送信装置を有することを特徴とする伝送装
    置。
  3. 【請求項３】 請求項２において、上記第１誤り訂正符
    号化回路と上記第２誤り訂正符号化回路を共に畳み込み
    符号化回路とし、当該第２畳み込み符号化回路の情報率
    (畳み込み符号化前と畳み込み符号化後のビット数の比)
    の値を、上記第１畳み込み符号化回路の情報率の値以上
    としたことを特徴とする伝送装置。
  4. 【請求項４】 請求項１において、受信信号の信号点の
    座標値を算出し出力する受信信号点算出回路と、当該受
    信信号点座標値を入力し、前もって定めた変調信号点の
    中から該受信信号点座標値に最も近い変調信号点を選択
    すると共に、選択した変調信号点に対応する(ｎ＋ｍ)ビ
    ットの変調符号の内の上記第１ワード列のｎビットに対
    応する符号値を算出し、受信した第１ワード列として順
    次出力する第１信号点位置判別回路と、当該受信した第
    １ワード列をシリアル変換して受信した第１誤り訂正符
    号列を出力する第１パラレル・シリアル変換回路と、該
    受信した第１誤り訂正符号列を復号して誤り訂正された
    受信第１符号列を出力する第１誤り訂正復号回路と、該
    受信第１符号列を受信第１誤り訂正符号列に変換して出
    力する上記第１誤り訂正符号化回路と同一の機能を有す
    る受信第１誤り訂正符号化回路と、上記受信第１誤り訂
    正符号列を上記第１シリアル・パラレル変換回路と同一
    タイミングでｎビットを１ワードとしてワード単位に並
    べ替えた受信第１ワード列を出力する受信第１シリアル
    ・パラレル変換回路と、上記受信信号点座標値を所定期
    間遅延する第２遅延回路と、当該受信信号点座標値と上
    記受信第１ワード列を入力し、該受信信号点座標値の信
    号点に最も近い変調信号点に対応する(ｎ＋ｍ)ビットの
    符号の中から上記受信第１ワード列のｎビットの符号を
    除く１ワードｍビットの符号を算出し、受信した第２ワ
    ード列として順次出力する第２信号点位置判別回路と、
    該受信した第２ワード列をシリアル変換して受信した第
    ２誤り訂正符号列を出力する第２パラレル・シリアル変
    換回路と、該受信した第２誤り訂正符号列を復号して誤
    り訂正された受信第２符号列を出力する第２誤り訂正復
    号回路と、上記受信第１符号列を所定期間遅延する第１
    遅延回路と、該第１遅延回路から出力される受信第１符
    号列と上記第２誤り訂正復号回路から出力される受信第
    ２符号列を結合し、伝送された符号列として出力する符
    号列結合回路を設けた受信装置を有することを特徴とす
    る伝送装置。
  5. 【請求項５】 請求項４において、上記第１誤り訂正復
    号回路を軟判定のビタビ復号を実施する第１ビタビ復号
    回路、上記第２誤り訂正復号回路を硬判定のビタビ復号
    を実施する第２ビタビ復号回路としたことを特徴とする
    伝送装置。
  6. 【請求項６】 請求項４において、上記第１誤り訂正復
    号回路と上記第２誤り訂正復号回路を、共に軟判定のビ
    タビ復号を実施する第１ビタビ復号回路と第２ビタビ復
    号回路としたことを特徴とする伝送装置。
  7. 【請求項７】 多値変調方式を用いた伝送装置であっ
    て、伝送する符号列を第１符号列と第２符号列に分けて
    出力する符号列分割回路と、該第１符号列をパンクチャ
    処理を用い情報率の異なる複数の畳み込み符号の１つに
    切り換えて変換し、第１誤り訂正符号列として出力する
    第１畳み込み符号化回路と、該第１誤り訂正符号列の符
    号をｎビット(ｎは２以上の整数)１ワードとしてワード
    単位に並べ替えた第１ワード列を出力する第１シリアル
    ・パラレル変換回路と、上記第２符号列の符号をｍビッ
    ト(ｍは２以上の整数)１ワードとしてワード単位に並べ
    替えた第２ワード列を出力する第２シリアル・パラレル
    変換回路と、信号空間上に前もって定めた２(n+m)個の
    各信号点(変調信号点)に(ｎ＋ｍ)ビットの変調符号を対
    応させる多値変調回路であって、該(ｎ＋ｍ)ビットの変
    調符号は最隣接の変調信号点間で少なくとも１ビットの
    値が必ず変化するｎビットとその他のｍビットで構成さ
    れ、入力する上記第１ワード列の１ワードのｎビットと
    上記第２ワード列の１ワードのｍビットで構成される
    (ｎ＋ｍ)ビットの変調符号に対応する信号点の信号を変
    調信号として出力する多値変調回路を設けた誤り訂正符
    号化方式の送信装置を有することを特徴とする伝送装
    置。
  8. 【請求項８】 請求項１において、受信信号の信号点の
    座標値を算出し出力する受信信号点算出回路と、当該受
    信信号点座標値を入力し、前もって定めた変調信号点の
    中から該受信信号点座標値に最も近い変調信号点を選択
    すると共に、選択した変調信号点に対応する(ｎ＋ｍ)ビ
    ットの変調符号の内の上記第１ワード列のｎビットに対
    応する符号値を算出し、受信した第１ワード列として順
    次出力する第１信号点位置判別回路と、当該受信した第
    １ワード列をシリアル変換して受信した第１誤り訂正符
    号列を出力する第１パラレル・シリアル変換回路と、該
    受信した第１誤り訂正符号列を復号して誤り訂正された
    受信第１符号列を出力する第１誤り訂正復号回路と、該
    受信第１符号列を受信第１誤り訂正符号列に変換して出
    力する上記第１誤り訂正符号化回路と同一の機能を有す
    る受信第１誤り訂正符号化回路と、上記受信第１誤り訂
    正符号列を上記第１シリアル・パラレル変換回路と同一
    タイミングでｎビットを１ワードとしてワード単位に並
    べ替えた受信第１ワード列を出力する受信第１シリアル
    ・パラレル変換回路と、上記受信信号点座標値を所定期
    間遅延する第２遅延回路と、当該受信信号点座標値と上
    記受信第１ワード列を入力し、該受信信号点座標値の信
    号点に最も近い変調信号点に対応する(ｎ＋ｍ)ビットの
    符号の中から上記受信第１ワード列のｎビットの符号を
    除く１ワードｍビットの符号を算出し、受信した第２ワ
    ード列として順次出力する第２信号点位置判別回路と、
    該受信した第２ワード列をシリアル変換し受信第２符号
    列を出力する第２パラレル・シリアル変換回路と、上記
    受信第１符号列を所定期間遅延する第１遅延回路と、該
    受信第１符号列と上記受信第２符号列を結合し、伝送さ
    れた符号列として出力する符号列結合回路を設けた受信
    装置を有することを特徴とする伝送装置。
  9. 【請求項９】 請求項２乃至８において、上記第１ワー
    ド列あるいは上記受信した第１ワード列、受信第１ワー
    ド列に対し、ビットインターリーブを実施することを特
    徴とする伝送装置。
  10. 【請求項１０】 請求項７乃至９において、受信信号を
    外符号であるリードソロモン符号(ＲＳ符号)に変換する
    ＲＳ符号化回路あるいは外符号であるＲＳ符号を情報符
    号に復号するＲＳ復号回路を有し、上記符号列分割回路
    を、変調符号を構成する(ｎ＋ｍ)ビットの符号を構成す
    る上記第２符号列のｍビットの符号が上記ＲＳ符号化回
    路から出力されるＲＳワード列の１ワード内に同時に含
    まれるように分割する符号列分割回路とし、上記符号列
    結合回路を、変調符号を構成する(ｎ＋ｍ)ビットの符号
    を構成する上記受信第２符号列のｍビットの符号が上記
    ＲＳ復号回路に入力する受信ＲＳワード列の１ワード内
    に同時に含まれるように結合する符号列結合回路とした
    ことを特徴とする伝送装置。
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Publication number Priority date Publication date Assignee Title
JP2005525019A (ja) * 2002-05-03 2005-08-18 アイビキュイティ・デジタル・コーポレイション 相補パターンマップ式畳込みコードを用いるデジタル音声放送方式及び装置
JP2007208869A (ja) * 2006-02-06 2007-08-16 Univ Meijo 誤り訂正装置、受信装置、誤り訂正方法および誤り訂正プログラム
WO2007110901A1 (ja) * 2006-03-24 2007-10-04 Mitsubishi Denki Kabushiki Kaisha インタリーブ方法および通信装置
JP2013085217A (ja) * 2011-10-10 2013-05-09 Lsi Corp パリティ共有データ符号化のためのシステム及び方法
JP2016115973A (ja) * 2014-12-11 2016-06-23 Ｎｅｃエンジニアリング株式会社 誤り訂正符号化回路、誤り訂正復号化回路および方法
WO2016125485A1 (ja) * 2015-02-03 2016-08-11 日本電気株式会社 信号処理装置及び信号処理方法
JP2018198467A (ja) * 2018-09-20 2018-12-13 Ｎｅｃプラットフォームズ株式会社 誤り訂正符号化回路、誤り訂正復号化回路および方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630143B1 (ko) 2002-09-30 2006-09-29 삼성전자주식회사 통신 시스템에서 셔플링 데이터의 수신 방법 및 장치
US6954504B2 (en) * 2002-10-25 2005-10-11 Qualcomm, Incorporated Method and system for code combining in a communication system
US20050232139A1 (en) * 2004-04-20 2005-10-20 Texas Instruments Incorporated Dual length block codes for multi-band OFDM
EP1940102B1 (en) * 2005-10-21 2016-04-27 NEC Corporation Modulating/demodulating method, modulating apparatus and demodulating apparatus
JP2008065546A (ja) * 2006-09-06 2008-03-21 Sony Computer Entertainment Inc データ転送システム、データ転送装置、ファイル形式変換装置、およびデータ転送方法
JP5177788B2 (ja) * 2007-04-27 2013-04-10 横河電機株式会社 シリアルデータ通信装置およびこれを用いた測定器
AU2007254595B2 (en) * 2007-12-20 2011-04-07 Canon Kabushiki Kaisha Constellation detection
US8296630B2 (en) * 2008-10-02 2012-10-23 Fujitsu Limited Multi-mode forward error correction
JP4867980B2 (ja) * 2008-11-26 2012-02-01 住友電気工業株式会社 誤り訂正復号装置
US8537938B2 (en) 2009-01-14 2013-09-17 Thomson Licensing Method and apparatus for demultiplexer design for multi-edge type LDPC coded modulation
JP5195550B2 (ja) * 2009-03-17 2013-05-08 沖電気工業株式会社 復号装置及び符号化システム
US8509329B2 (en) * 2009-11-06 2013-08-13 Samsung Electronics Co., Ltd. Data receiving apparatus for receiving data frame using constellation mapping scheme and data transmission apparatus for transmitting the date frame
CN102714649B (zh) * 2009-12-01 2015-02-18 日本电气株式会社 数据传输方法、数据接收方法、数据调制设备、数据解调设备
TWI521528B (zh) * 2012-08-08 2016-02-11 群聯電子股份有限公司 記憶體儲存裝置、其記憶體控制器與資料處理方法
JP6160802B2 (ja) * 2012-08-14 2017-07-12 シャープ株式会社 ビット符号化装置、ビット復号装置、送信装置、受信装置、ビット符号化方法、ビット復号方法、送信方法、受信方法およびプログラム
US9130599B2 (en) * 2013-12-24 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods of converting detector output to multi-level soft information
JP7299496B2 (ja) * 2019-09-10 2023-06-28 富士通株式会社 符号化回路、復号化回路、符号化方法、復号化方法、伝送装置、及び光伝送システム
JP2021111864A (ja) * 2020-01-09 2021-08-02 富士通株式会社 符号化回路、復号化回路、符号化方法、及び復号化方法
JP2022026454A (ja) * 2020-07-31 2022-02-10 富士通株式会社 通信装置および通信システム
CN112036109B (zh) * 2020-08-31 2024-04-16 合肥工业大学 一种基于量子元胞自动机线延迟的比特位重排电路及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233629A (en) * 1991-07-26 1993-08-03 General Instrument Corporation Method and apparatus for communicating digital data using trellis coded qam
US5305352A (en) * 1991-10-31 1994-04-19 At&T Bell Laboratories Coded modulation with unequal error protection
US5892879A (en) * 1992-03-26 1999-04-06 Matsushita Electric Industrial Co., Ltd. Communication system for plural data streams
US5258987A (en) * 1992-04-16 1993-11-02 At&T Bell Laboratories Multilevel coding using trellis-coded modulation and reed-solomon codes
US5548615A (en) * 1993-05-03 1996-08-20 At&T Corp. Methods and apparatus for rotationally invariant multilevel coding
US5675590A (en) * 1994-11-23 1997-10-07 At&T Wireless Services, Inc. Cyclic trellis coded modulation
US6356555B1 (en) * 1995-08-25 2002-03-12 Terayon Communications Systems, Inc. Apparatus and method for digital data transmission using orthogonal codes
DE19609909A1 (de) * 1996-03-14 1997-09-18 Deutsche Telekom Ag Verfahren und System zur OFDM-Mehrträger-Übertragung von digitalen Rundfunksignalen
FI104133B1 (fi) * 1997-11-28 1999-11-15 Nokia Mobile Phones Ltd Koodaus- ja modulointimenetelmä ja laite sen soveltamiseksi
US6130643A (en) * 1999-04-14 2000-10-10 Trw Inc. Antenna nulling system for suppressing jammer signals

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005525019A (ja) * 2002-05-03 2005-08-18 アイビキュイティ・デジタル・コーポレイション 相補パターンマップ式畳込みコードを用いるデジタル音声放送方式及び装置
JP2007208869A (ja) * 2006-02-06 2007-08-16 Univ Meijo 誤り訂正装置、受信装置、誤り訂正方法および誤り訂正プログラム
JP4729727B2 (ja) * 2006-02-06 2011-07-20 学校法人 名城大学 誤り訂正装置、受信装置、誤り訂正方法および誤り訂正プログラム
WO2007110901A1 (ja) * 2006-03-24 2007-10-04 Mitsubishi Denki Kabushiki Kaisha インタリーブ方法および通信装置
US8261135B2 (en) 2006-03-24 2012-09-04 Mitsubishi Electric Corporation Interleaving method and communication device
JP2013085217A (ja) * 2011-10-10 2013-05-09 Lsi Corp パリティ共有データ符号化のためのシステム及び方法
JP2016115973A (ja) * 2014-12-11 2016-06-23 Ｎｅｃエンジニアリング株式会社 誤り訂正符号化回路、誤り訂正復号化回路および方法
WO2016125485A1 (ja) * 2015-02-03 2016-08-11 日本電気株式会社 信号処理装置及び信号処理方法
JPWO2016125485A1 (ja) * 2015-02-03 2017-11-24 日本電気株式会社 信号処理装置及び信号処理方法
JP2018198467A (ja) * 2018-09-20 2018-12-13 Ｎｅｃプラットフォームズ株式会社 誤り訂正符号化回路、誤り訂正復号化回路および方法

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Publication number Publication date
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