JP2021111864A - 符号化回路、復号化回路、符号化方法、及び復号化方法 - Google Patents

Abstract

【課題】 非対称なシンボルマッピングを行うプロバビリスティックシェーピングを実現することができる符号化回路、復号化回路、符号化方法、及び復号化方法を提供する。【解決手段】 符号化回路は、多値変調方式のコンスタレーション内のシンボルのうち、フレーム内の各ビット列の値に応じたシンボルをビット列に割当てる割当部と、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、所定のビット列以外の各ビット列の値を変換する変換部と、各ビット列の変換後、ビット列の誤り訂正符号を生成する生成部と、誤り訂正符号を遅延させ後続のフレーム内の所定のビット列に挿入する挿入部とを有し、割当部は、所定のビット列の値に応じたコンスタレーションの象限内のシンボルから、他の各ビット列の値に対応するシンボルをビット列に割当て、変換部は、所定のビット列に値に応じ、他の各ビット列の変換前後の値の対応関係を切り替える。【選択図】図１０

Description

本件は、符号化回路、復号化回路、符号化方法、及び復号化方法に関する。

光伝送装置の伝送容量の増加に応じ、例えばＱＰＳＫ（Quadrature Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）、及び６４ＱＡＭなどの多値変調方式が用いられている。多値変調方式では、コンスタレーション内に配置された各シンボルのうち、変調対象のフレーム内の各ビット列の値の組み合わせに応じたシンボルが各ビット列に割り当てられる（以下、「シンボルマッピング」と表記）ことにより、シンボルに応じた位相及び強度の光信号が生成される。

プロバビリスティックシェーピング（PS: Probabilistic Shaping）の技術（以下、「ＰＳ」と表記）は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるようにビット列の値を変換することによりシンボルマッピングの確率分布を形成する（例えば特許文献１を参照）。これにより、フレームから生成した信号光のノイズ耐力が向上する。

ＰＳは、例えばＤＭ（Distribution Matching）処理を用いてビット列のマーク率を５０（％）より大きいレート（例えば８０（％））に変化させることによりビット値を偏らせておき、コンスタレーションを区切る第１〜第４象限の各々においてシンボルマッピングの確率が中心寄りに偏るようにビット値を変換する。ここで、割り当て対象のシンボルが位置する象限の決定には、マーク率がほぼ５０（％）に維持されるランダムビットが用いられる。

ランダムビットとしては、例えば、ビット列の誤り訂正のためのＦＥＣ（Forward Error Correction）の符号化処理で生成されるパリティビットが挙げられる。ＰＳがＦＥＣと組み合わされて用いられる場合、パリティビットは、ＤＭ処理の対象外となるビット列の何れかに挿入され、シンボルマッピングの確率が中心寄りに偏った分布を形成するためのコンスタレーションの象限の決定に用いられる（例えば非特許文献１を参照）。

米国特許第１００９１０４６号明細書

F. Buchali, et al., "Rate Adaptation and Reach Increase by Probabilistically Shaped 64-QAM: An Experimental Demonstration,", JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL., 34, NO. 7, APRIL 1, 2016

ＰＳに誤り訂正符号を組み合わせる場合、フレームの受信処理では、各ビット列の値の誤り訂正を行った後、誤り訂正で得られた正常なビット列の値をＰＳの変換前の値に戻す必要がある。このため、フレームの送信処理では、受信処理の順序に合わせて、誤り訂正符号を生成する前にＰＳの変換処理を実行する必要がある。

したがって、ＰＳの変換処理では割り当て対象のシンボルの象限を誤り訂正符号により決定することができず、パリティビットが挿入されていない他のビット列の値だけが変換前後の値の所定の対応関係に基づいて変換される。ここで、コンスタレーション内で互いに隣接する各象限内のシンボルに対応するビット列の値が線対称となるシンボルマッピング（以下、「対称なシンボルマッピング」と表記）を行う場合、変換後の値のビット列の値の分布が象限間で線対称となる。このため、シンボルマッピングの確率が中心寄りに偏った分布を形成することができる。

しかし、コンスタレーション内で互いに隣接する各象限内のシンボルに対応するビット列の値が線対称とならないシンボルマッピング（以下、「非対称なシンボルマッピング」と表記）を行う場合、変換後の値のビット列の値の分布が象限間で線対称とならない。このため、シンボルマッピングの確率が中心寄りに偏った分布を形成することができず、ＰＳを実現することができない。

そこで本件は、非対称なシンボルマッピングを行うプロバビリスティックシェーピングを実現することができる符号化回路、復号化回路、符号化方法、及び復号化方法を提供することを目的とする。

１つの態様では、符号化回路は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換する変換部と、前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入する挿入部とを有し、前記割当部は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、前記変換部は、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替える。

１つの態様では、復号化回路は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定する判定部と、前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正する訂正部と、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換する逆変換部と、前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させる第１遅延生成部と、前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させる第２遅延生成部とを有し、前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、前記逆変換部は、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替える。

１つの態様では、符号化方法は、多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換し、前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成し、前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入し、前記シンボルの割り当てでは、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、前記所定のビット列以外の各ビット列の値の変換では、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替える方法である。

１つの態様では、復号化方法は、多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定し、前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正し、前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換し、前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させ、前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させ、前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、前記所定のビット列以外の各ビット列の値の逆変換では、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替える方法である。

１つの側面として、非対称なシンボルマッピングを行うプロバビリスティックシェーピングを実現することができる。

光伝送システムの一例を示す構成図である。 トランスポンダの一例を示す構成図である。 比較例の符号化回路を示す構成図である。 比較例の復号化回路を示す構成図である。 プロバビリスティックシェーピングの処理の一例を示す図である。 対称なシンボルマッピングの一例を示す図である。 ビット列の値の変換によるシンボルマッピングの確率分布の形成の一例を示す図である。 非対称なシンボルマッピングの一例を示す図である。 ビット列の値の変換によるシンボルマッピングの確率分布の形成の他の例を示す図である。 実施例の符号化回路を示す構成図である。 実施例におけるビット列の値の変換によるシンボルマッピングの確率分布の形成の一例を示す図である。 １６ＱＡＭの場合の非対称なシンボルマッピングの一例を示す図である。 １６ＱＡＭの場合のルックアップテーブルの一例を示す図である。 ２５６ＱＡＭの場合の非対称なシンボルマッピングの一例を示す図である。 ２５６ＱＡＭの場合のルックアップテーブルの一例を示す図である。 実施例の復号化回路を示す構成図である。 ＰＳ逆変換部のルックアップテーブルの一例を示す図である。 他の実施例の符号化回路を示す構成図である。

（光伝送システム）
図１は、光伝送システムの一例を示す構成図である。光伝送システムは、光ファイバなどの伝送路８０，８１を介して接続された一組の波長多重光伝送装置７ａ，７ｂを含む。波長多重光伝送装置７ａ，７ｂは、波長の異なる複数の光信号が波長多重された波長多重光信号Ｓを互いに送受信する。

波長多重光伝送装置７ａは、複数のトランスポンダ１ａ、光合波部３０ａ、光分波部３１ａ、光アンプ５０ａ，５１ａ、及び管理部６ａを有する。また、波長多重光伝送装置７ｂは、複数のトランスポンダ１ｂ、光合波部３０ｂ、光分波部３１ｂ、光アンプ５０ｂ，５１ｂ、及び管理部６ｂを有する。

トランスポンダ１ａ，１ｂは光信号を送受信する。光信号は、一例としてＩＴＵ−Ｔ勧告Ｇ．７０９に規定されたＯＴＵＣｎフレームの形式を有する。

トランスポンダ１ａ，１ｂは、クライアントネットワーク側のルータなどのネットワーク（ＮＷ）機器９と接続されている。トランスポンダ１ａ，１ｂは、ネットワーク機器９との間で複数のクライアント信号を送受信する。トランスポンダ１ａ，１ｂは、ネットワーク機器９からの複数のクライアント信号を共通のフレームに収容して光合波部３０ａ，３０ｂに出力し、光分波部３１ａ，３１ｂからのフレームから複数のクライアント信号を取り出してネットワーク機器９に送信する。

光合波部３０ａ，３０ｂは、例えば光選択スイッチや光フィルタであり、複数のトランスポンダ１ａ，１ｂから入力された光信号を波長多重光信号に波長多重して光アンプ５０ａ，５０ｂに出力する。光アンプ５０ａ，５０ｂは波長多重光信号を増幅して伝送路８０，８１に出力する。

光アンプ５１ａ，５１ｂには伝送路８１，８０から波長多重光信号が入力される。光アンプ５１ａ，５１ｂは波長多重光信号を増幅して光分波部３１ａ，３１ｂに出力する。

光分波部３１ａ，３１ｂは、例えば光選択スイッチや光フィルタであり、波長多重光信号を波長ごとの光信号に分離する。光信号は、光分波部３１ａ，３１ｂから複数のトランスポンダ１ａ，１ｂに入力される。

管理部６ａ，６ｂは、例えばＣＰＵ（Central Processing Unit）などのプロセッサを備えた回路であり、波長多重光伝送装置７ａ，７ｂを制御する。管理部６ａ，６ｂは、例えば、光アンプ５０ａ，５０ｂに対してゲインを設定し、光合波部３０ａ，３０ｂに対して波長多重対象のフレームを設定する。また、管理部６ａ，６ｂは、例えば、光分波部３１ａ，３１ｂに対して分離対象の光信号を設定し、トランスポンダ１ａ，１ｂに対してフレーム内のクライアント信号の収容に関する設定を行う。

（トランスポンダ）
図２は、トランスポンダ１ａ，１ｂの一例を示す構成図である。トランスポンダ１ａ，１ｂは、複数の送受信モジュール１０、フレーマチップ１１、ＤＳＰ（Digital Signal Processor）１２、アナログ−デジタル変換部（ＤＡ／ＡＤ）１３、ＡＣＯ（Analog Coherent Optics）１４、及び設定処理部１５を有する。

送受信モジュール１０は、例えば電気コネクタを介し、フレーマチップ１１が実装された回路基板に対して着脱自在な光モジュールである。送受信モジュール１０は、ネットワーク機器９との間でクライアント信号を送受信する。クライアント信号のフレーム形式としては、例えばＳＯＮＥＴ（Synchronous Optical Network）フレームやＧｂＥ（Gigabit Ethernet（登録商標））フレームが挙げられるが、これに限定されない。

まず、送受信モジュール１０からＡＣＯ１４に向かう上り方向の処理を説明する。

送受信モジュール１０は、ネットワーク機器９から受信したクライアント信号を光−電気変換してフレーマチップ１１に出力する。フレーマチップ１１は、各送受信モジュール１０から入力されたクライアント信号をフレームに収容する。本例では、フレームの一例としては、ＯＴＵＣｎフレームが挙げられるが、これに限定されず、他のフレームが用いられてもよい。

フレーマチップ１１はフレームをＤＳＰ１２に出力する。ＤＳＰ１２は、フレームの誤り訂正符号を生成し、フレームを多値変調方式で変調してアナログ−デジタル変換部１３に出力する。アナログ−デジタル変換部１３はフレームをデジタル信号からアナログ信号に変換してＡＣＯ１４に出力する。ＡＣＯ１４はフレームを電気信号から光信号に変換して光合波部３０ａ，３０ｂに出力する。

次にＡＣＯ１４から送受信モジュール１０に向かう下り方向の処理を説明する。

ＡＣＯ１４は、光分波部３１ａ，３１ｂから光信号を受信して電気信号に変換し、アナログ−デジタル変換部１３に出力する。アナログ−デジタル変換部１３は、電気信号をアナログ信号からデジタル信号に変換してＤＳＰ１２に出力する。ＤＳＰ１２は、電気信号を復調処理してフレームを再生し誤り訂正して、フレーマチップ１１に出力する。

フレーマチップ１１は、フレームからクライアント信号を取り出して送受信モジュール１０に出力する。送受信モジュール１０は、クライアント信号を電気信号から光信号に変換してネットワーク機器９に送信する。

また、設定処理部１５は、管理部６ａ，６ｂの指示に従って、フレーマチップ１１、ＤＳＰ１２、及びＡＣＯ１４に各種の設定を行う。

また、ＤＳＰ１２は、上り方向のフレーム内の複数のビット列を符号化する符号化回路１２０と、下り方向のフレーム内の複数のビット列を復号化する復号化回路１２１とを有する。各ビット列はフレームのシリアルデータをパラレル変換して得られた一例のビット値である。

（比較例）
図３は、比較例の符号化回路１２０を示す構成図である。符号化回路１２０は、分離部（ＤＭＵＸ）２０、ＰＳ変換部２１、合成部（ＭＵＸ）２２、ＦＥＣ符号化部（ＦＥＣ−ＥＮＣ）２３、及びシンボルマッピング部２４を有する。ＰＳ変換部２１は、ＤＭ処理部２１０及びＬＵＴ（Look-Up Table）２１１を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。

まず、フレームの構成例を説明する。符号Ｘａは、シンボルマッピング部２４に連続して入力されるフレームＦＲn，ＦＲn+1内の各ビット列の内容を示す。ここで、横軸は時刻を示す。フレームＦＲn，ＦＲn+1は、一定の周期Ｔを有し、パラレルなレベル−０〜２のビット列を有する。レベル−２のビット列はＭＳＢ（Most Significant Bit）であり、レベル−０のビット列はＬＳＢ（Lest Significant Bit）である。なお、レベル−２のビット列は所定のビット列の一例である。

レベル−０〜２の各ビット列は、クライアント信号のデータ＃０〜＃２をそれぞれ含む。データ＃０，＃１には、ＤＭ処理部２１０によりＤＭ処理が施されているが、データ＃２にはＤＭ処理が施されていない。

また、レベル−２のビット列には、ＦＥＣ符号化部２３により生成されたパリティビットが挿入されている。フレームＦＲnの場合、ＦＥＣ符号化部２３は、データ＃０〜２を含むデータ領域ＤＴｎの符号化処理によりＦＥＣパリティビットＰＹnを生成し、データ＃２の最後尾に付与する。フレームＦＲn+1の場合、ＦＥＣ符号化部２３は、データ＃０〜２を含むデータ領域ＤＴｎ+1の符号化処理によりＦＥＣパリティビットＰＹn+1を生成し、データ＃２の後に挿入する。

次に符号化回路１２０の動作を説明する。分離部２０には、フレーマチップ１１からフレーム信号Ｓｉｎが入力される。フレーム信号Ｓｉｎはシリアルなビット列である。分離部２０は、フレーム信号Ｓｉｎをシリアル−パラレル変換することによりフレーム信号Ｓｉｎをレベル−０〜２の各ビット列に分離する。

レベル−０〜レベル−２の各ビット列は個別のレーン上に伝送される。レベル−２のビット列は合成部２２に入力される。レベル−０，１の各ビット列は、ＰＳ変換部２１を経由して合成部２２に入力される。

ＰＳ変換部２１は、シンボルマッピング部２４によるレベル−０〜レベル−２の各ビット列に対するシンボルマッピングの確率分布をＰＳにより形成する。ＤＭ処理部２１０はレベル−０，１の各ビット列をＤＭ処理する。これにより、例えばレベル−０，１の各ビット列のマーク率が５０（％）より大きいレート（例えば８０（％））に増加し、レベル−０，１の各ビット列の値は「０」より「１」が多くなる。このため、ビット列の値の分布に偏りが生ずる。なお、この例とは逆に、ＤＭ処理によりマーク率が５０（％）未満に低下してもよい。

ＤＭ処理を施されたビット列はＬＵＴ２１１に入力される。ビット列の値はＬＵＴ２１１により変換される。これにより、コンスタレーション内のコンスタレーションを区切る第１〜第４象限の各々においてシンボルマッピングの確率が中心寄りに偏るようにビット値が変換される。変換後のビット列は合成部２２に入力される。なお、ＬＵＴ２１１は例えばメモリ回路などにより構成される。

合成部２２は、レベル−０〜２の各ビット列を合成してＦＥＣ符号化部２３に出力する。

ＦＥＣ符号化部２３は、フレームの周期Ｔに同期し、フレームごとに各ビット列のデータ＃０〜＃２を符号化することによりＦＥＣのパリティビットを生成する。ＦＥＣ符号化部２３はレベル−２のビット列にパリティビットを挿入する。パリティビットは、誤り訂正符号の一例であり、復号化回路１２１においてデータ＃０〜＃２の誤り訂正に用いられる。ＦＥＣ符号化部２３は、符号化したレベル−０〜２の各ビット列をシンボルマッピング部２４に出力する。

シンボルマッピング部２４は、６４ＱＡＭのコンスタレーション内の複数のシンボルのうち、レベル−０〜レベル−２の各ビット列の値に応じたシンボルをビット列に割り当てる。シンボルマッピング部２４は、割り当てたシンボルに応じた出力信号Ｓｏｕｔをアナログ−デジタル変換部１３に出力する。このようにして復号化回路１２１は動作する。

図４は、比較例の復号化回路１２１を示す構成図である。復号化回路１２１は、復調部４０、合成部（ＭＵＸ）４１、ＦＥＣ復号化部（ＦＥＣ−ＤＥＣ）４２、分離部（ＤＭＵＸ）４３、ＰＳ逆変換部４４、及び合成部（ＭＵＸ）４５を有する。ＰＳ逆変換部４４は、ＬＵＴ４４０及びＩＤＭ（Inverse Distribution Matching）処理部４４１を有する。

復調部４０は、アナログ−デジタル変換部１３から入力された入力信号Ｓｉｎ’からレベル−０〜２の各ビット列の値を判定する。復調部４０は、入力信号Ｓｉｎ’が示すシンボルに基づいてビット列の値「０」，「１」の確からしさ、つまり尤度を判定する。レベル−０〜２の各ビット列は、対数尤度比（ＬＬＲ：Log-Likelihood Ratio）として個別のレーンに伝送される。復調部４０は、レベル−０〜２の各ビット列の値を合成部４１に出力する。

合成部４１は、レベル−０〜２の各ビット列を合成してＦＥＣ復号化部４２に出力する。

ＦＥＣ復号化部４２は、レベル−２のビット列に挿入されたパリティビットに基づいて判定の結果の誤りを訂正する。ＦＥＣ復号化部４２は、フレームの周期Ｔと同期し、レベル−２のビット列からＦＥＣのパリティビットを取り出す。ＦＥＣ復号化部４２は、パリティビットにより各ビット列のデータ＃０〜＃２を復号化することにより各ビット列の誤り訂正を行う。ＦＥＣ復号化部４２は、誤り訂正した各ビット列を分離部４３に出力する。

分離部４３は、ＦＥＣ復号化部４２から入力された信号をレベル−０〜２の各ビット列に分離する。レベル−２のビット列は合成部４５に入力される。レベル−０，１の各ビット列はＰＳ逆変換部４４を経由して合成部４５に入力される。

ＰＳ逆変換部４４は、レベル−０〜２の各ビット列に対しＰＳ変換部２１とは逆の変換を行う。つまり、ＰＳ逆変換部４４は、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換されたレベル−０，１の各ビット列の値を逆変換する。レベル−０，１の各ビット列の値はＬＵＴ４４０により変換される。これにより、各ビット列の値は、符号化回路１２０のＬＵＴ２１１により変換される前の値に戻る。なお、ＬＵＴ４４０は例えばメモリ回路などにより構成される。

ＩＤＭ処理部４４１は、ＤＭ処理部２１０のＤＭ処理の逆変換処理であるＩｎｖｅｒｓｅ−ＤＭ処理をレベル−０，１の各ビット列に対してそれぞれ行う。これにより、レベル−０，１の各ビット列は、ＤＭ処理部２１０により変換される前の値となる。

合成部４５は、レベル−０〜２の各ビット列を合成して出力信号Ｓｏｕｔ’としてフレーマチップ１１に出力する。このようにして復号化処理は行われる。

次にＰＳの処理について述べる。

図５は、ＰＳの処理の一例を示す図である。本例では、説明の便宜上、１６ＱＡＭのコンスタレーションを挙げる。コンスタレーション内には、信号点であるシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４が第１〜第４象限に均等に分かれて配置されている。

各シンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４を示す丸の大きさはシンボルマッピングの確率の値を示す。ＰＳ前のシンボルマッピングの確率は、各シンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の間で等しい。

ＰＳ後のシンボルマッピングの確率が、中心点Ｏに近いシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４ほど高くなる。例えば、中心点Ｏからの距離が最短であるシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボルマッピングの確率は最大であり、中心点Ｏからの距離が最長であるシンボルＰ１１，Ｐ１４，Ｐ４１，Ｐ４４のシンボルマッピングの確率は最小となる。

シンボルマッピングの確率分布の形成では、中心点Ｏ寄りのシンボルＰ２２，Ｐ２３，Ｐ３２，Ｐ３３のシンボル割り当ての確率が高くなるようにレベル−０，１の各ビット列の値を変換し、レベル−２のビット列の値によりシンボルＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の象限が決定される。

図６は、対称なシンボルマッピングの一例を示す図である。シンボルマッピングでは、コンスタレーションの中心Ｏで直交するＩ軸及びＱ軸に沿って縦横に配列された複数のシンボル（升目内の「〇」を参照）のうち、各ビット列の値の組み合わせに応じたシンボルが割り当てられる。

本例においてシンボルマッピング部２４は、レベル−０〜２の各ビット列をグレイコードマッピングによりシンボルにマッピングする。グレイコードマッピングは、例えば誤り訂正符号の符号化方法がビットインターリーブド符号化変調（BICM: Bit-Interleaved Coded Modulation）である場合に用いられる。

シンボルマッピング部２４は、割り当て対象のシンボルを、グレイコードとしてそれぞれ配列されたＩ値及びＱ値に基づいて決定する。シンボルマッピング部２４は、レベル−０〜２の各ビット列の値をＩ値及びＱ値として用いる。例えばＩ値としてのレベル−０〜２の各ビット列の値が「０」，「０」，「１」であり、Ｑ値としてのレベル−０〜２の各ビット列の値が「１」，「０」，「１」である場合、符号Ｗで示されるシンボルが割り当てられる。なお、Ｉ軸沿いのシンボルに対応するＩ値の配列、及びＱ軸沿いのシンボルに対応するＱ値の配列は互いに同一である。

例えばシンボルマッピング部２４は、レベル−０〜２の各ビット列の同一値をＩ値及びＱ値の両方に割り当ててもよい。例えばレベル−０〜２の各ビット列の値が「１」，「１」，「１」である場合、Ｉ値及びＱ値はそれぞれ「１」，「１」，「１」となる。

また、シンボルマッピング部２４は、レベル−０〜２の各ビット列の値を交互にＩ値及びＱ値に割り当ててもよい。例えば連続する２ビット分のレベル−０〜２の各ビット列の値が「１」，「０」，「１」と「０」，「１」，「０」である場合、Ｉ値は「１」，「０」，「１」となり、Ｑ値は「０」，「１」，「０」となる。

レベル−２のビット列のＩ値及びＱ値は、割り当てるシンボルの象限を決定する。Ｉ値＝「０」かつＱ値＝「０」である場合、第１象限内のシンボルが割り当てられ、Ｉ値＝「１」かつＱ値＝「０」である場合、第２象限内のシンボルが割り当てられる。また、Ｉ値＝「１」かつＱ値＝「１」である場合、第３象限内のシンボルが割り当てられ、Ｉ値＝「０」かつＱ値＝「０」である場合、第４象限内のシンボルが割り当てられる。

このようにシンボルマッピング部２４は、コンスタレーションを区切る第１〜第４象限のうち、レベル−２のビット列の値に基づき割り当て対象のシンボルが位置する象限を決定する。

パリティビットは、ＰＳ変換部２１の後段のＦＥＣ符号化部においてレベル−２のビット列に挿入される。このため、ＰＳ変換部２１は、割り当て対象のシンボルの象限を決定することができず、他のレベル−０，１の各ビット列の値のみから各象限内のシンボルの位置を決定する。

ＰＳ変換部２１は、ＤＭ処理部２１０によりレベル−０，１の各ビット列の値の分布を偏らせた後、中心点Ｏに近いシンボルほど、シンボルマッピングの確率が高くなるように、レベル−０，１の各ビット列の値をＬＵＴ２１１により変換する。

グレイコードマッピングでは、コンスタレーション内で互いに隣接する第１及び第２象限内のシンボル並びに第３及び第４象限内のシンボルに対応するレベル−０，１のビット列の値が線対称となる。つまり、Ｉ軸を挟んで線対称な位置のシンボルに対応するレベル−０，１のビット列の値が同一であり、Ｑ軸を挟んで線対称な位置のシンボルに対応するレベル−０，１のビット列の値が同一である。なお、グレイコードマッピングは、対称なシンボルマッピングの一例である。

図７は、ビット列の値の変換によるシンボルマッピングの確率分布の形成の一例を示す図である。ＬＵＴ２１１には、変換の前後の値、つまりＤＭ処理部２１０から入力される入力ビット列の値、及び合成部２２に出力される出力ビット列の値とが対応付けられて登録されている。例えばレベル−１，０の入力ビット列の値が「０」，「０」である場合、出力ビット列の値は「１」，「０」となる。

入力ビット列の値は、２ビットの符号なし整数（本例では０，１，２，３）によってコンスタレーション内の振幅に対応する。入力ビット列の値「０」，「０」は、コンスタレーション内の最も内側の最小振幅のシンボルを示し、入力ビット列の値「１」，「１」は、コンスタレーション内の最も外側の最大振幅のシンボルを示す。

符号Ｇａは、コンスタレーションにおけるＩ値またはＱ値に応じたシンボルマッピングの確率の分布の一例を示す。例えばＤＭ処理部２１０が入力ビット列の値を偏らせることにより、レベル−１，０のビット列の値「０」，「０」の確率が最も高く、値「０」，「１」の確率が２番目に高く、値「１」，「０」の確率が３番目に高く、値「１」，「１」の確率が最も低くなると仮定する。この場合、レベル−１，０の出力ビット列の確率は、値「１」，「０」が最も高く、値「１」，「１」が２番目に高く、値「０」，「１」が３番目に高く、値「０」，「０」が最も低くなる。

グレイコードマッピングは対称なシンボルマッピングであるため、レベル−１，０の各ビット列の値は中心Ｏを通るＩ軸及びＱ軸を挟んで線対称となる。したがって、シンボルマッピングの確率は、コンスタレーション内の中心Ｏに近いほど高くなる。

これに対し、シンボルマッピング部２４が非対称なシンボルマッピングを行う場合、ＬＵＴ２１１は上記のような確率分布を形成することができない。

図８は、非対称なシンボルマッピングの一例を示す図である。本例では、シンボルマッピング部２４は、レベル−０〜２の各ビット列をセットパーティショニング（Set-partitioning）によりシンボル（升目内の「〇」を参照）にマッピングする。セットパーティショニングは、例えば誤り訂正符号の符号化方法がマルチレベル符号化（MLC: Multilevel Coding）である場合に用いられる。

シンボルマッピング部２４は、割り当て対象のシンボルを、セットパーティショニングに従ってそれぞれ配列されたＩ値及びＱ値に基づいて決定する。なお、Ｉ軸沿いのシンボルに対応するＩ値の配列、及びＱ軸沿いのシンボルに対応するＱ値の配列は互いに同一である。

セットパーティショニングにおけるレベル−０，１の各ビット列の値の配列はグレイコードとは異なる。セットパーティショニングでは、コンスタレーション内で互いに隣接する第１及び第２象限内のシンボル並びに第３及び第４象限内のシンボルに対応するレベル−０，１のビット列の値が線対称とならない。つまり、Ｉ軸を挟んで線対称な位置のシンボルに対応するレベル−０，１のビット列の値が相違し、Ｑ軸を挟んで線対称な位置のシンボルに対応するレベル−０，１のビット列の値が相違する。なお、セットパーティショニングは、非対称なシンボルマッピングの一例である。

非対称なシンボルマッピングの場合、以下に述べるように、シンボルマッピングの確率を、コンスタレーション内の中心Ｏに近いほど高くすることができない。

図９は、ビット列の値の変換によるシンボルマッピングの確率分布の形成の他の例を示す図である。ＬＵＴ２１１は、図７に示されるものと同様である。

符号Ｇｂは、コンスタレーションにおけるＩ値またはＱ値に応じたシンボルマッピングの確率の分布の一例を示す。例えばＤＭ処理部２１０が入力ビット列の値を偏らせることにより、レベル−１，０のビット列の値「１」，「１」の確率が最も高く、値「１」，「０」の確率が２番目に高く、値「０」，「０」の確率が３番目に高く、値「０」，「１」の確率が最も低くなると仮定する。この場合、レベル−１，０の出力ビット列の確率は、値「０」，「０」が最も高く、値「０」，「１」が２番目に高く、値「１」，「０」が３番目に高く、値「１」，「１」が最も低くなる。

セットパーティショニングは非対称なシンボルマッピングであるため、レベル−１，０の各ビット列の値はＩ軸及びＱ軸を挟んで線対称とならない。したがって、Ｉ軸及びＱ軸を挟んだ一方側の象限では、シンボルマッピングの確率が中心Ｏに近いほど高くなるが、反対側の象限では、シンボルマッピングの確率が中心Ｏに近いほど低くなる。

このため、比較例の構成によると、非対称なシンボルマッピングを行うプロバビリスティックシェーピングを実現することができない。

（実施例）
これに対し、実施例の符号化回路１２０は、先行するフレームの確定済みのパリティビットが挿入されたレベル−２のビット列の値に応じてＬＵＴ内の入力ビット列及び出力ビット列の対応関係を切り替える。これにより、符号化回路１２０は、確定済みのレベル−２のビット列の値に基づきコンスタレーション内の象限ごとに入力ビット列及び出力ビット列の対応関係を異ならせることができるため、シンボルマッピングの確率をコンスタレーションの中心Ｏに近いほど高くすることができる。

図１０は、実施例の符号化回路１２０を示す構成図である。図１０において、図３と共通する構成には同一の符号を付し、その説明は省略する。符号化回路１２０は、実施例の符号化方法を実行する。

符号化回路１２０は、分離部２０，２６，２７、ＰＳ変換部２１ａ、ＦＥＣ符号化部２３、パリティビット挿入部２５、及びシンボルマッピング部２４を有する。ＰＳ変換部２１ａは、ＤＭ処理部２１０、ＬＵＴ２１１ａ、及び合成部２１２を有する。パリティビット挿入部２５は、遅延生成部（ＤＥＬＡＹ）２５０及びセレクタ（ＳＥＬ）２５１を有する。なお、本例では多値変調方式として６４ＱＡＭを挙げるが、これに限定されない。

まず、フレームの構成例を説明する。符号Ｘｂは、シンボルマッピング部２４に連続して入力されるフレームＦＲn，ＦＲn+1内の各ビット列の内容を示す。ここで、横軸は時刻を示す。比較例と同様に、レベル−０〜２の各ビット列は、クライアント信号のデータ＃０〜＃２をそれぞれ含む。データ＃０，＃１には、ＤＭ処理部２１０によりＤＭ処理が施されているが、データ＃２にはＤＭ処理が施されていない。

また、レベル−２のビット列には、ＦＥＣ符号化部２３により生成されたパリティビットが挿入されている。パリティビットＰＹnは、比較例とは異なり、生成元のデータ＃０〜＃２を含むフレームＦＲnではなく、その後続のフレームＦＲn+1のレベル−２のビット列に挿入される。このため、パリティビットＰＹnは、パリティビットＰＹnのデータ量に相当する遅延の時間Ｔｄが与えられる。

これと同様に、フレームＦＲnのレベル−２のビット列には、フレームＦＲnに先行する他のフレームＦＲnのデータ＃０〜＃２から生成されたパリティビットＰＹn-1が挿入され、フレームＦＲn+1のデータ＃０〜＃２から生成されたパリティビットＰＹn+1は、さらに後続のフレームのレベル−２のビット列に挿入される。

このように、パリティビットＰＹn-1，ＰＹn，ＰＹn+1は遅延して後続のフレームＦＲn，ＦＲn+1のレベル−２のビット列に挿入されるため、ＦＥＣ符号化部２３の前段のＰＳ変換部２１ａは、確定したパリティビットに基づき、割り当て対象のシンボルが位置する象限を特定することができる。

次に符号化回路１２０の動作を説明する。レベル−０，１の各ビット列は分離部２０からＤＭ処理部２１０に入力される。ＤＭ処理部２１０は各ビット列の値の分布を偏らせる。各ビット列は合成部２１２に入力される。

また、レベル−２のビット列は、パリティビット挿入部２５を経由して合成部２１２に入力される。

パリティビット挿入部２５は、挿入部の一例であり、パリティビットを遅延させて、その生成元のフレームの後続のフレーム内のレベル−２のビット列に挿入する。レベル−２のビット列は、パリティビット挿入部２５内のセレクタ２５１に入力される。

セレクタ２５１は、合成部２１２へ出力するデータを、設定処理部１５からの選択信号に従ってレベル−２のビット列及びパリティビットから選択する。パリティビットは、ＦＥＣ符号化部２３から遅延生成部２５０を経由してセレクタ２５１に入力される。遅延生成部２５０は、例えばバッファ回路であり、パリティビットを時間Ｔｄだけ遅延させてセレクタ２５１に出力する。

選択信号は、時刻に応じて出力データの選択を指示する。これにより、セレクタ２５１は、フレームの先頭の時刻Ｔｆにおいてパリティビットを選択し、時刻（Ｔｆ＋Ｔｄ）において分離部２０からのビット列、つまりデータ＃２を選択する。これにより、符号Ｘｂで示されるように、パリティビットが後続のフレームに挿入される。なお、本例では、パリティビットが、その生成元のフレームの１個だけ後ろのフレームに挿入されるが、後続のフレームであれば、何れのフレームに挿入されてもよい。

合成部２１２は、レベル−０〜２の各ビット列を合成してＬＵＴ２１１ａに出力する。

ＬＵＴ２１１ａは、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、レベル−０，１の各ビット列の値を変換する。ＬＵＴ２１１ａは、レベル−２のビット列の値に応じ、レベル−０，１の各ビット列の変換後の値を切り替える。なお、ＬＵＴ２１１ａは例えばメモリ回路などにより構成される。

図１１は、実施例におけるビット列の値の変換によるシンボルマッピングの確率分布の形成の一例を示す図である。ＬＵＴ２１１ａには、変換の前後の値、つまり合成部２１２から入力される入力ビット列の値、及びシンボルマッピング部２４に出力される出力ビット列の値とが対応付けられて登録されている。

また、ＬＵＴ２１１ａには、比較例とは異なり、入力ビット列及び出力ビット列としてレベル−２のビット列の値も登録されている。レベル−２のビット列の値は変換されないため、入力ビット列及び出力ビット列の値は互いに同一である。

変換の前後のレベル−０，１のビット列の値の対応関係は、レベル−２のビット列の値に応じて切り替わる。例えばレベル−２のビット列の値が「０」である場合、レベル−０，１の入力ビット列の値「０」，「０」は出力ビット列の値「１」，「１」に対応するが、レベル−２のビット列の値が「１」である場合、レベル−０，１の入力ビット列の値「０」，「０」は出力ビット列の値「０」，「０」に対応する。つまり、入力ビット列の値「０」，「０」に対応する出力ビット列の値がレベル−２のビット列の値に応じて異なる。

ここで、レベル−２のビット列は、シンボルマッピング部２４において割り当て対象のシンボルの象限の決定に用いられる。このため、ＬＵＴ２１１ａは、象限ごとにレベル−０，１の各ビット列の変換の前後の値の対応関係を異ならせることができる。したがって、ＰＳ変換部２１ａは、非対称なシンボルマッピングを用いる場合でも、以下に述べるようにシンボルマッピングの確率をコンスタレーションの中心Ｏに近いほど高くすることができる。

符号Ｇｃは、コンスタレーションにおけるＩ値またはＱ値に応じたシンボルマッピングの確率の分布の一例を示す。本例では、非対称なシンボルマッピングの一例として、図８に示されるセットパーティショニングが用いられる。例えばＤＭ処理部２１０が入力ビット列の値を偏らせることにより、レベル−１，０のビット列の値「０」，「０」の確率が最も高く、値「０」，「１」の確率が２番目に高く、値「１」，「０」の確率が３番目に高く、値「１」，「１」の確率が最も低くなると仮定する。

ここで、レベル−２のビット列の値が「０」である場合、レベル−１，０の出力ビット列の確率は、値「１」，「１」が最も高く、値「１」，「０」が２番目に高く、値「０」，「１」が３番目に高く、値「０」，「０」が最も低くなる。一方、レベル−２のビット列の値が「１」である場合、レベル−１，０の出力ビット列の確率は、値「０」，「０」が最も高く、値「０」，「１」が２番目に高く、値「１」，「０」が３番目に高く、値「１」，「１」が最も低くなる。

このように、ＬＵＴ２１１ａは、割り当て対象のシンボルの象限を決定するレベル−２のビット列の値に応じてレベル−０，１のビット列の変換後の値を異ならせることができる。したがって、ＰＳ変換部２１ａは、非対称なシンボルマッピングを用いる場合でも、図９に示される比較例とは異なり、コンスタレーションの中心Ｏに近いシンボルほど、多く割り当てられるように、レベル−０，１の各ビット列の値を変換することができる。なお、ＰＳ変換部２１ａは変換部の一例である。

再び図１０を参照すると、レベル−０〜２の各ビット列は、分離部２６及びシンボルマッピング部２４にそれぞれ入力される。

分離部２６は、レベル−２のビット列からパリティビットを除去して、各ビット列をＦＥＣ符号化部２３に出力する。このため、符号化に不要な挿入済みのパリティビットが廃棄される。

ＦＥＣ符号化部２３は、生成部の一例であり、レベル−０，１の各ビット列の値が変換された後、パリティビットを生成する。ＦＥＣ符号化部２３は、レベル−２のビット列のデータ＃２の最後尾にパリティビットを挿入する。レベル−０，１のビット列の変換後にパリティビットが生成されるため、受信側の復号化回路１２１は、パリティビットに基づき各ビット列の誤り訂正を行った後、Ｉｎｖｅｒｓｅ−ＤＭ処理を正常に行うことができる。

なお、符号化の方式としては、マルチレベル符号化（MLC: Multilevel Coding）が挙げられるが、データ＃０〜＃２とパリティビットを分離することができる方式であれば、他のブロック符号や畳み込み符号などが用いられてもよい。ＦＥＣ符号化部２３は、各ビット列を分離部２７に出力する。

分離部２７は、ＦＥＣ符号化部２３が新たに生成したパリティビットをレベル−２のビット列から抽出して、後続のフレームにパリティビットが挿入されるように遅延生成部２５０に出力する。分離部２７は、パリティビット以外のデータ＃０〜＃２を廃棄する。

シンボルマッピング部２４は、割当部の一例であり、各ビット列の値に応じたシンボルを各ビット列に割り当てる。シンボルマッピング部２４は、セットパーティショニングのような非対称なシンボルマッピングを行う。

シンボルマッピング部２４は、レベル−２のビット列の値に応じた象限内の各シンボルから、レベル−０，１の各ビット列の値に対応するシンボルの１つを各ビット列に割り当てる。また、ＰＳ変換部２１ａは、変換部の一例であり、上記のように、レベル−２のビット列に値に応じ、レベル−０，１の各ビット列の変換の前後の値の対応関係を切り替える。

このため、確定済みのレベル−２のビット列の値に基づき、コンスタレーションの象限ごとにレベル−０，１のビット列の値が変換されることで、シンボルマッピングの確率をコンスタレーションの中心Ｏに近いほど高くすることができる。よって、本例の符号化回路１２０は、非対称なシンボルマッピングを行うＰＳを実現することができる。

また、ＰＳ変換部２１ａは、ＤＭ処理部２１０によりレベル−０，１の各ビット列の値の確率分布を偏らせた後、ＬＵＴ２１１ａの入力ビット列及び出力ビット列の対応関係に基づき各ビット列の値を変換する。このようにＰＳ変換部２１ａは、ＤＭ処理部２１０及びＬＵＴ２１１ａに機能が分離されているため、１つの機能で構成する場合より単純化される。

（他の多変調方式の例）
上記の例では、多変調方式として６４ＱＡＭを挙げたが、これに限定されず、他の方式も適用することができる。

図１２は、１６ＱＡＭの場合の非対称なシンボルマッピングの一例を示す図である。本例では、ビット列はレベル−０，１から構成される。レベル−１のビット列は、所定のビット列の一例であり、割り当て対象のシンボルの象限を決定する。

例えばＩ値及びＱ値のレベル−１のビット列が両方とも「１」である場合、シンボルの象限は第３象限となる。このマッピングも、コンスタレーション内で互いに隣接する第１及び第２象限内のシンボル並びに第３及び第４象限内のシンボルに対応するレベル−０，１のビット列の値が線対称とならない。

図１３は、１６ＱＡＭの場合のＬＵＴ２１１ａの一例を示す図である。ＬＵＴ２１１ａには、レベル−０の入力ビット列及び出力ビット列の対応関係が登録されている。

また、ＬＵＴ２１１ａには、レベル−１の入力ビット列及び出力ビット列も登録されている。レベル−１のビット列の値は変換されないが、レベル−０の入力ビット列及び出力ビット列の対応関係は、レベル−１のビット列の値に応じて切り替わる。

このため、本例でも、６４ＱＡＭの場合と同様に、コンスタレーションの象限ごとに対応関係を異ならせることができるため、非対称なシンボルマッピングを用いたＰＳを実現することができる。

図１４は、２５６ＱＡＭの場合の非対称なシンボルマッピングの一例を示す図である。本例では、ビット列はレベル−０〜３から構成される。レベル−３のビット列は、所定のビット列の一例であり、割り当て対象のシンボルの象限を決定する。

例えばＩ値及びＱ値のレベル−１のビット列が両方とも「１」である場合、シンボルの象限は第３象限となる。このマッピングも、コンスタレーション内で互いに隣接する第１及び第２象限内のシンボル並びに第３及び第４象限内のシンボルに対応するレベル−０，１のビット列の値が線対称とならない。

図１５は、２５６ＱＡＭの場合のＬＵＴ２１１ａの一例を示す図である。ＬＵＴ２１１ａには、レベル−０〜２の入力ビット列及び出力ビット列の対応関係が登録されている。

また、ＬＵＴ２１１ａには、レベル−３の入力ビット列及び出力ビット列も登録されている。レベル−３のビット列の値は変換されないが、レベル−０〜２の入力ビット列及び出力ビット列の対応関係は、レベル−３のビット列の値に応じて切り替わる。

このため、本例でも、６４ＱＡＭの場合と同様に、コンスタレーションの象限ごとに対応関係を異ならせることができるため、非対称なシンボルマッピングを用いたＰＳを実現することができる。このように、図１０に示される符号化回路１２０は、他の多値変調方式にも用いることができる。

次に実施例の復号化回路１２１について述べる。

図１６は、実施例の復号化回路１２１を示す構成図である。図１６において、図４と共通する構成には同一の符号を付し、その説明は省略する。本例の復号化回路１２１は、図１０に示される符号化回路１２０に対応する。なお、復号化回路１２１は、実施例の復号化方法を実行する。

復号化回路１２１は、復調部４０、合成部４１、ＦＥＣ復号化部４２、分離部４３、ＰＳ逆変換部４４ａ、合成部４５、及び遅延生成部４６，４７を有する。ＰＳ逆変換部４４ａは、ＬＵＴ４４０ａ及びＩＤＭ処理部４４１を有する。

復調部４０は、判定部の一例であり、シンボルの１つが割り当てられたフレーム内のレベル−０〜２の各ビット列の値を、割り当てられたシンボルに基づき判定する。レベル−２のビット列は合成部４１に入力される。また、レベル−０，１の各ビット列は遅延生成部４６を経由して合成部４１に入力される。

遅延生成部４６は、符号化回路１２０内のパリティビットの遅延の時間Ｔｄだけレベル−０，１の各ビット列を遅延させる。これにより、各ビット列のデータ＃０〜＃２は、互いの先頭がそろった状態でＦＥＣ復号化部４２に入力される。

ＦＥＣ復号化部４２は、訂正部の一例であり、レベル−２のビット列に挿入されたパリティビットに基づいて復調部４０の判定の結果の誤りを訂正する。ここで、パリティビットは、符号化回路１２０において生成元のフレームの後続のフレームのレベル−２のビット列に挿入されているが、遅延生成部４６がレベル−０，１のビット列を時間Ｔｄだけ遅延させるため、パリティビットは生成元のフレームに含まれるため、正常に復号化が行われる。

このように遅延生成部４６は、フレームの後続のフレーム内のレベル−２のビット列に挿入されたパリティビットに基づいて、復調部４０での判定の結果の誤りが訂正されるように、レベル−０，１の各ビット列を遅延させる。なお、遅延生成部４６は第１遅延生成部の一例である。

復号化の後、レベル−２のビット列は遅延生成部４７を経由してＰＳ逆変換部４４ａに入力され、レベル−０，１の各ビット列はＰＳ逆変換部４４に入力される。

遅延生成部４７は、ＰＳ逆変換部４４での逆変換が正常に行われるように、レベル−２のビット列をパリティビットの遅延の時間Ｔｄだけ遅延させる。これにより、図１０の符号Ｘｂで示されるフレーム構成が再生成される。

ＰＳ逆変換部４４ａは、逆変換部の一例であり、コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換されたレベル−０，１の各ビット列の値を逆変換する。つまり、ＰＳ逆変換部４４ａは、符号化回路１２０のＰＳ変換部２１ａの変換を元に戻す処理を行う。

ＰＳ逆変換部４４ａは、ＬＵＴ４４０ａ及びＩＤＭ処理部４４１を有する。ＬＵＴ４４０ａには、符号化回路１２０のＬＵＴ２１１ａにより変換されたレベル−０，１の各ビット列の値を変換前の値に戻す。

図１７は、ＰＳ逆変換部４４ａのＬＵＴ４４０ａの一例を示す図である。ＬＵＴ４４０ａには、レベル−０〜２の入力ビット列及び出力ビット列が登録されている。入力ビット列は、分離部４３及び遅延生成部４７からＬＵＴ４４０ａに入力されるビット列であり、出力ビット列は、ＬＵＴ４４０ａから合成部４５及びＩＤＭ処理部４４１に出力されるビット列である。

ＬＵＴ４４０ａは、符号化回路１２０のＬＵＴ２１１ａの入力ビット列及び出力ビット列を入れ替えたものである。このため、ＬＵＴ４４０ａは、レベル−２のビット列の値に応じて、レベル−０，１の各ビット列の変換の前後の値の対応関係を切り替える。なお、ＬＵＴ４４０ａは例えばメモリ回路などにより構成される。

例えばレベル−２のビット列の値が「０」である場合、レベル−０，１の入力ビット列の値「０」，「０」は出力ビット列の値「１」，「１」に対応するが、レベル−２のビット列の値が「１」である場合、レベル−０，１の入力ビット列の値「０」，「０」は出力ビット列の値「０」，「０」に対応する。つまり、入力ビット列の値「０」，「０」に対応する出力ビット列の値がレベル−２のビット列の値に応じて異なる。

これにより、レベル−０，１の各ビット列の値は、ＬＵＴ２１１ａにより変換される前の値に戻される。ここで、レベル−２のビット列として、符号化回路１２０のＬＵＴ２１１ａに合わせて、レベル−０，１の各ビット列のフレームの後続のフレームのレベル−２のビット列に挿入されたパリティビットが用いられる必要がある。

このため、遅延生成部４７は、レベル−２のビット列をレベル−０，１の各ビット列よりパリティビットの遅延の時間Ｔｄだけ遅らせる。

このように、遅延生成部４７は、レベル−２のビット列に挿入されたパリティビットがフレームの後続のフレーム内のレベル−０，１の各ビット列の値の逆変換に用いられるように、レベル−２のビット列を遅延させる。なお、遅延生成部４７は第２遅延生成部の一例であり、例えばバッファ回路である。

再び図１６を参照すると、レベル−２のビット列はＬＵＴ４４０ａから合成部４５に入力される。レベル−０，１の各ビット列はＬＵＴ４４０ａからＩＤＭ処理部４４１を経由して合成部４５に入力される。ＩＤＭ処理部４４１は各ビット列の値の偏りを低減する。

このように、遅延生成部４６，４７は、符号化回路１２０におけるパリティビットの遅延に合わせてレベル−０〜２の各ビット列を遅延させる。また、ＬＵＴ４４０ａは、符号化回路１２０のＬＵＴ２１１ａに合わせて、レベル−２のビット列の値に応じて、レベル−０，１の各ビット列の逆変換の前後の値の対応関係を切り替える。

したがって、復号化回路１２１は、符号化回路１２０で符号化されたフレームの各ビット列を正常に復号化することができる。

（他の実施例の符号化回路１２０）
図１０に示される符号化回路１２０は、パリティビットだけを後続のフレームのレベル−２のビット列に挿入するが、パリティビットとともにデータ＃２も後続のフレームに挿入してもよい。これにより、フレームの周期Ｔに同期した各種の処理が容易となる。

図１８は、他の実施例の符号化回路１２０を示す構成図である。図１８において、図１０と共通する構成には同一の符号を付し、その説明は省略する。

符号化回路１２０は、パリティビット挿入部２５に代えてパリティビット挿入部２５ａを有し、分離部２６に代えて合成分離部（ＭＵＸ／ＤＭＵＸ）２６ａを有する。パリティビット挿入部２５ａは、遅延生成部２５０ａ，２５２及びセレクタ２５１を有する。なお、パリティビット挿入部２５ａは挿入部の一例である。

遅延生成部２５２は、分離部２０から出力されたレベル−２のビット列を、フレームの周期Ｔだけ遅延させる。このため、レベル−２のビット列は、レベル−０，１の各ビット列より周期Ｔだけ遅れてセレクタ２５１に入力される。したがって、レベル−２のビット列のデータ＃２は、符号化回路１２０の入力されたときのフレームの後続のフレームに挿入される。

また、遅延生成部２５０ａは、パリティビットを遅延させる時間が遅延生成部２５０とは異なる。遅延生成部２５０ａは、フレームの周期Ｔ（＞Ｔｄ）だけパリティビットを遅延させてセレクタ２５１に出力する。このため、パリティビットは、その生成元のフレームの後続のフレームのレベル−２のビット列におけるデータ＃２の最後尾の位置に挿入される。なお、遅延生成部２５０ａ，２５２は例えばバッファ回路である。

選択信号は、時刻に応じて出力データの選択を指示する。これにより、セレクタ２５１は、フレームの先頭の時刻Ｔｆにおいて分離部２０からのビット列、つまりデータ＃２を選択し、時刻（Ｔｆ＋Ｔｓ）において遅延生成部２５０ａからのパリティビットを選択する。ここで、時間Ｔｓはデータ＃２のデータ量分の時間である。

これにより、符号Ｘｃで示されるように、データ＃２及びパリティビットが後続のフレームに挿入される。例えばフレームＦＲnのデータ＃２及びパリティビットＰＹnは、後続のフレームＦＲn+1に挿入される。これと同様に、フレームＦＲnには、先行するフレームのデータ＃２（ＤＴｎ-1）及びパリティビットＰＹn-1が挿入され、フレームＦＲn+1のデータ＃２（ＤＴｎ+1）及びパリティビットは後続のフレームに挿入される。なお、本例では、データ＃２及びパリティビットが、その生成元のフレームの１個だけ後ろのフレームに挿入されるが、後続のフレームであれば、何れのフレームに挿入されてもよい。

また、合成分離部２６ａには、分離部２０から遅延生成部２５２に入力されるレベル−２のビット列と、ＬＵＴ２１１ａからのレベル−０〜２の各ビット列が入力される。合成分離部２６ａは、ＬＵＴ２１１ａからのレベル−２のビット列を廃棄して、分離部２０からのレベル−２のビット列とＬＵＴ２１１ａからのレベル−０，１の各ビット列を合成してＦＥＣ復号化部４２に出力する。これにより、レベル−０〜２のビット列がそろってＦＥＣ復号化部４２に入力されるため、フレームごとのデータ＃０〜＃２からパリティビットが正常に生成される。

このように、パリティビット挿入部２５ａは、パリティビットを挿入する前、遅延生成部２５２によりレベル−２のビット列を遅延させて後続のフレームに挿入する。このため、レベル−２のビット列内のデータ＃２及びパリティビットがまとめて後続のフレームに挿入されるため、フレームの周期Ｔに同期した各種の処理が容易となる。

なお、本例の符号化回路１２０に対応する復号化回路１２１の構成は、図１６に示される復号化回路１２１と同様である。ここで、復号化回路１２１の遅延生成部４６，４７が与える遅延時間は、符号化回路１２０に合わせてフレームの周期Ｔとなる。

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形して実施可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換する変換部と、
前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、
前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入する挿入部とを有し、
前記割当部は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、
前記変換部は、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替えることを特徴とする符号化回路。
（付記２） 前記変換部は、前記所定のビット列以外の各ビット列の値の確率分布を偏らせた後、前記対応関係に基づき各ビット列の値を変換することを特徴とする付記１に記載の符号化回路。
（付記３） 前記挿入部は、前記誤り訂正符号を挿入する前、前記所定のビット列を遅延させて前記後続のフレームに挿入することを特徴とする付記１または２に記載の符号化回路。
（付記４） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定する判定部と、
前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正する訂正部と、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換する逆変換部と、
前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させる第１遅延生成部と、
前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させる第２遅延生成部とを有し、
前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、
前記逆変換部は、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替えることを特徴とする復号化回路。
（付記５） 多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換し、
前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成し、
前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入し、
前記シンボルの割り当てでは、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、
前記所定のビット列以外の各ビット列の値の変換では、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替えることを特徴とする符号化方法。
（付記６） 前記所定のビット列以外の各ビット列の値の変換では、前記所定のビット列以外の各ビット列の値の確率分布を偏らせた後、前記対応関係に基づき各ビット列の値を変換することを特徴とする付記５に記載の符号化方法。
（付記７） 前記所定のビット列の挿入では、前記誤り訂正符号を挿入する前、前記所定のビット列を遅延させて前記後続のフレームに挿入することを特徴とする付記５または６に記載の符号化方法。
（付記８） 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定し、
前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正し、
前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換し、
前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させ、
前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させ、
前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、
前記所定のビット列以外の各ビット列の値の逆変換では、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替えることを特徴とする復号化方法。

２１，２１ａ ＰＳ変換部
２３ ＦＥＣ復号化部
２４ シンボルマッピング部
２５，２５ａ パリティビット挿入部
４０ 復調部
４２ ＦＥＣ復号化部
４４，４４ａ ＰＳ逆変換部
４６，４７ 遅延生成部
１２０ 符号化回路
１２１ 復号化回路

Claims (6)

1. 多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当てる割当部と、
   前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換する変換部と、
   前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成する生成部と、
   前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入する挿入部とを有し、
   前記割当部は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、
   前記変換部は、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替えることを特徴とする符号化回路。
2. 前記変換部は、前記所定のビット列以外の各ビット列の値の確率分布を偏らせた後、前記対応関係に基づき各ビット列の値を変換することを特徴とする請求項１に記載の符号化回路。
3. 前記挿入部は、前記誤り訂正符号を挿入する前、前記所定のビット列を遅延させて前記後続のフレームに挿入することを特徴とする請求項１または２に記載の符号化回路。
4. 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定する判定部と、
   前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正する訂正部と、
   前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換する逆変換部と、
   前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させる第１遅延生成部と、
   前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させる第２遅延生成部とを有し、
   前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、
   前記逆変換部は、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替えることを特徴とする復号化回路。
5. 多値変調方式のコンスタレーション内の複数のシンボルのうち、フレーム内の複数のビット列の各々の値に応じたシンボルを前記複数のビット列に割り当て、
   前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように、前記複数のビット列のうち、所定のビット列以外の各ビット列の値を変換し、
   前記所定のビット列以外の各ビット列の値が変換された後、前記複数のビット列の誤りを訂正するための誤り訂正符号を生成し、
   前記誤り訂正符号を遅延させて、前記フレームの後続のフレーム内の前記複数のビット列のうち、前記所定のビット列に挿入し、
   前記シンボルの割り当てでは、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つを前記複数のビット列に割り当て、
   前記所定のビット列以外の各ビット列の値の変換では、前記所定のビット列に値に応じ、前記所定のビット列以外の各ビット列の変換の前後の値の対応関係を切り替えることを特徴とする符号化方法。
6. 多値変調方式のコンスタレーション内の複数のシンボルの１つが割り当てられたフレーム内の複数のビット列の各値を前記複数のシンボルの１つに基づき判定し、
   前記複数のビット列のうち、所定のビット列に挿入された誤り訂正符号に基づいて前記判定の結果の誤りを訂正し、
   前記複数のシンボルのうち、前記コンスタレーションの中心に近いシンボルほど、多く割り当てられるように変換された前記所定のビット列以外の各ビット列の値を逆変換し、
   前記フレームの後続のフレーム内の前記所定のビット列に挿入された前記誤り訂正符号に基づいて前記判定の結果の誤りが訂正されるように、前記所定のビット列以外の各ビット列を遅延させ、
   前記所定のビット列に挿入された前記誤り訂正符号が前記フレームの後続のフレーム内の前記所定のビット列以外の各ビット列の値の逆変換に用いられるように、前記所定のビット列を遅延させ、
   前記複数のビット列は、前記コンスタレーションを区切る複数の象限のうち、前記所定のビット列の値に応じた象限内の各シンボルから、前記所定のビット列以外の各ビット列の値に対応するシンボルの１つが割り当てられ、
   前記所定のビット列以外の各ビット列の値の逆変換では、前記所定のビット列に挿入された前記誤り訂正符号に応じ、前記所定のビット列以外の各ビット列の逆変換の前後の値の対応関係を切り替えることを特徴とする復号化方法。
   
   

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