WO2023105685A1 - 符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム - Google Patents

符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム Download PDF

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WO2023105685A1
WO2023105685A1 PCT/JP2021/045139 JP2021045139W WO2023105685A1 WO 2023105685 A1 WO2023105685 A1 WO 2023105685A1 JP 2021045139 W JP2021045139 W JP 2021045139W WO 2023105685 A1 WO2023105685 A1 WO 2023105685A1
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WO
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data
divided data
uniform
serial
sequence
Prior art date
Application number
PCT/JP2021/045139
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Inventor
武 柿崎
政則 中村
福太郎 濱岡
Original Assignee
日本電信電話株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • the present invention relates to an encoding circuit, a decoding circuit, an encoding method, a decoding method and a computer program.
  • PCS+MLC a technology that combines PCS technology and MLC technology
  • MLC massive machine type Communication
  • a symbol mapper is used to make the communication channel capacity non-uniform between bit levels in order to reduce the amount of calculation, and to reduce the bit-level SD-FEC with a large communication channel capacity
  • the amount of computation that can be reduced is limited in modulation multi-level (for example, 16QAM (Quadrature Amplitude Modulation)). Therefore, the same problem arises in the technology combining the PCS technology and the MLC technology.
  • CP-MLC Chombol-Polarized multilevel coding
  • the channel is divided into sub-channels with high reliability (sub-channels with large channel capacity) and sub-channels with low reliability (sub-channels with small channel capacity) due to a phenomenon called channel polarization.
  • the CP-MLC configuration can be applied to PAS, it is possible to realize a configuration that achieves high frequency utilization efficiency and reduces the FEC calculation amount regardless of the modulation level.
  • the configuration of CP-MLC to PAS, there is a problem that it cannot be applied to PAS because it is not a systematic code depending on the degree of modulation and configuration. for that reason,
  • the present invention aims to provide a technology capable of achieving high frequency utilization efficiency and reducing the amount of FEC calculations regardless of the degree of modulation.
  • One aspect of the present invention is an encoding circuit used for coherent digital signal processing, comprising: a serial-parallel circuit that serial-parallel converts input uniform series data to divide it into a plurality of divided data; a sequence conversion unit that encodes data and converts it into divided data of a non-uniform sequence; the divided data output from the serial-parallel circuit; and the divided data of the non-uniform sequence converted by the sequence conversion unit.
  • a parallel-serial circuit that converts to serial data by parallel-to-serial conversion; an external code unit that adds an error correction code to the serial data and encodes the serial data; and the serial data to which the error correction code is added.
  • a dividing unit that divides the data into a plurality of divided data, and the data that transmits the plurality of divided data divided by the dividing unit on separate subchannels, and the channel capacity of each subchannel is made uneven.
  • a bit conversion circuit that converts a bit sequence for the above purpose, and in the plurality of divided data output from the bit conversion circuit, the uniform sequence data is assigned to the least significant bit, and the non-uniform sequence data is assigned to the most significant bit. and a conversion unit.
  • One aspect of the present invention is a decoding circuit used for coherent digital signal processing, comprising: a serial-parallel circuit that serial-parallel converts input data to divide it into a plurality of divided data; a first likelihood calculation circuit for calculating likelihood by soft decision based on part of divided data and information on noise generated in a communication channel; a decoding unit that corrects errors in the divided data input to the decoder, a code word error-corrected by the decoding unit, part of the divided data among the plurality of divided data, and information about noise generated in a communication channel.
  • synthesizing unit for synthesizing the obtained bit sequence and the decoded information bits; an outer code decoding unit that decodes a code; a serial-parallel circuit that serial-parallel converts the input data to divide it into divided data of a uniform sequence and divided data of a non-uniform sequence; a sequence conversion unit that decodes the divided data of the uniform sequence and converts it into divided data of the uniform sequence; the divided data of the uniform sequence output from the sequence conversion unit; and the divided data of the divided uniform sequence and a parallel-serial circuit that restores uniform series data by parallel-serial converting the data.
  • One aspect of the present invention is an encoding method used for coherent digital signal processing, in which input uniform sequence data is serial-parallel converted to be divided into a plurality of divided data, and the divided data are encoded. converts the divided data and the divided data of the non-uniform series into serial data by performing parallel-serial conversion on the divided data and the divided data of the non-uniform series by applying an error correction code to the serial data; The serial data to which the error correction code is added and encoded is divided into a plurality of divided data, and the plurality of divided data are regarded as data to be transmitted on separate sub-channels, respectively.
  • One aspect of the present invention is a decoding method used in coherent digital signal processing, wherein input data is serial-parallel converted to be divided into a plurality of divided data, and a part of the plurality of divided data is divided.
  • a likelihood is calculated by soft decision based on data and information on noise generated in a communication channel, an error in the divided data is corrected using the likelihood as an input, and an error-corrected codeword and the Based on some divided data out of a plurality of divided data and information on noise occurring in the communication channel, the likelihood regarding the conditional probability is calculated, hard decision is made, and the obtained bit sequence and the decoded Information bits are synthesized, the outer code is decoded, and the input data is serial-parallel converted to divide into uniform series divided data and non-uniform series divided data, and the non-uniform A uniform sequence is obtained by decoding divided data of a sequence, converting it into divided data of a uniform sequence, and performing parallel-to-serial conversion of the divided data of the converted uniform sequence and the divided
  • a computer serial-parallel converts input uniform series data to divide it into a plurality of divided data, encodes the divided data, and converts the divided data into non-uniform series divided data. and converting the divided data and the divided data of the non-uniform series into serial data by parallel-serial conversion, adding an error correction code to the serial data for encoding, and adding the error correction code to the serial data.
  • the serial data to which is added is divided into a plurality of divided data, and the plurality of divided data are regarded as data to be transmitted on separate sub-channels, and the channel capacity of each sub-channel is made uneven.
  • the computer program converts a bit sequence for the above-mentioned plurality of divided data, assigns uniform sequence data to the least significant bit, and assigns non-uniform sequence data to the most significant bit in the plurality of divided data.
  • input data is serial-parallel converted into a computer to divide it into a plurality of divided data, and part of the plurality of divided data and noise generated in a communication path are divided into a plurality of divided data.
  • the likelihood of the conditional probability is calculated, hard decision is made, the obtained bit sequence is combined with the decoded information bits, and the outer code is generated.
  • FIG. 3 is a block diagram showing a configuration example of a transmission device in the first embodiment
  • FIG. 2 is a block diagram showing a configuration example of a receiving device according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining details of processing performed by an S/P conversion unit, a sequence conversion unit, a P/S conversion unit, and an outer encoder provided in a transmission device
  • FIG. 4 is a diagram for explaining details of processing performed by a 1:d converter included in the transmission device
  • FIG. 4 is a diagram for explaining details of processing performed by an SD-FEC encoding unit and a bit conversion circuit provided in a transmission device
  • FIG. 3 is a diagram for explaining details of processing performed by a d:m converter and a symbol mapper provided in a transmitting device;
  • FIG. 11 is a block diagram showing a configuration example of a transmission device according to a second embodiment;
  • FIG. 10 is a diagram for explaining details of processing performed by a preprocessing circuit included in the transmission device according to the second embodiment;
  • FIG. 11 is a block diagram showing a configuration example of a receiving device according to a second embodiment;
  • FIG. FIG. 4 is a diagram showing numerical simulation results of the present invention and conventional PAS technology;
  • FIG. 1 is a block diagram showing a configuration example of a transmission device 1 according to the first embodiment.
  • the transmitting device 1 is a part of a digital coherent communication system and is used for transmitting data to be transmitted (hereinafter referred to as "transmission data").
  • a transmitting device 1 transmits transmission data to a receiving device connected via a communication path.
  • the communication channel is, for example, an AWGN (Additive White Gaussian Noise) communication channel.
  • AWGN Additional White Gaussian Noise
  • the transmitting device 1 includes an encoding circuit 10, a symbol mapper 11 and a transmitting section 12.
  • Encoding circuit 10 includes S/P converter 110, sequence converter 120, P/S converter 130, outer encoder 140, 1:d converter 150, and SD-FEC encoder 160. , a bit conversion circuit 170 and a d:m converter 180 .
  • the S/P conversion unit 110 serial-parallel converts the input data to be transmitted, thereby dividing the data to be transmitted into a plurality of pieces of data. For example, the S/P converter 110 divides the data to be transmitted into two pieces of data.
  • the data to be transmitted is uniform sequence data.
  • a uniform sequence represents an information sequence in which an information sequence (for example, bits) is generated according to a uniform distribution.
  • the series conversion unit 120 converts a uniform series into a non-uniform series. Specifically, sequence conversion section 120 reversibly transforms a uniform bit sequence of length k (k is an integer of 1 or more) into a non-uniform symbol sequence of length n (n is an integer of 1 or more). is a converter. Note that k ⁇ n ⁇ (m ⁇ 1), and the redundancy nk is determined according to the shape of the non-uniform distribution. m is the bit length per symbol (bit/symbol).
  • a non-uniform sequence represents an information sequence that is not a uniform sequence.
  • d ⁇ m. d represents the number of lanes in the 1:d converter 150 .
  • P/S conversion section 130 converts the uniform sequence data output from S/P conversion section 110 and the non-uniform sequence data converted by sequence conversion section 120 into parallel-to-serial data. Convert to
  • the outer encoder 140 simultaneously corrects the SD-FEC uncorrected errors and all remaining errors.
  • Outer encoder 140 is one aspect of an outer encoder.
  • the 1:d converter 150 divides the output from the outer encoder 140 into d lanes (d is an integer equal to or greater than 2), assigns part of the uniform sequence data to the first lane, and assigns the remaining uniform sequence data to the first lane. and amplitude series are assigned to lanes 2 to d. Note that the 1:d converter 150 may perform interleaving to prevent burst errors caused by the inner code, if desired.
  • the SD-FEC encoding unit 160 performs encoding using error correction codes.
  • the bit conversion circuit 170 is a conversion circuit such that the rate at which the input is output as is with respect to the number of bits d per symbol is (d ⁇ 1)/d or less. Combined with the receiver, it concentrates the errors on the bits in the first lane and virtually reduces the errors in the bits in the 2nd to dth lanes.
  • the d:m converter 180 converts the series data transmitted by each of the 1 to d lanes into the m-lane series data.
  • the symbol mapper 11 assigns uniformly distributed bits to LSBs (Least Significant Bits) corresponding to the positive and negative signs of symbols, and assigns non-uniformly distributed bits to MSBs (Most Significant Bits) corresponding to amplitudes, as in the conventional PAS. to generate transmission data.
  • the transmission unit 12 transmits transmission data generated by the symbol mapper 11 .
  • FIG. 2 is a block diagram showing a configuration example of the receiving device 2 in the first embodiment.
  • the receiving device 2 is a transmitting device used in a digital coherent communication system.
  • the receiving device 2 receives transmission data transmitted from the transmitting device 1 connected via the communication path.
  • the receiving device 2 includes a receiving section 20 , a symbol demapper 21 and a decoding circuit 22 .
  • the receiving unit 20 receives the transmission data transmitted from the transmission device 1 via the communication channel.
  • the symbol demapper 21 demodulates the transmission data received by the receiving section 20 using a demodulation scheme corresponding to the modulation scheme.
  • the decoding circuit 22 includes an S/P conversion unit 220, an SD likelihood calculation unit 230, an SD-FEC decoding unit 240, a plurality of HD likelihood calculation units 250-1 to 250-d, and a d:1 converter. 260 , an outer code decoder 270 , an S/P converter 280 , an inverse sequence converter 290 and a P/S converter 300 .
  • the S/P converter 220 serial-parallel converts the transmission data demodulated by the symbol demapper 21, thereby dividing the transmission data into a plurality of data. For example, the S/P conversion unit 220 divides the transmission data into a number d corresponding to the number of lanes.
  • the SD likelihood calculation unit 230 calculates likelihood based on the data output from the S/P conversion unit 220 and the communication channel information.
  • the channel information represents the noise distribution of the channel.
  • Channel information can be measured with a spectrum analyzer or the like. It is assumed that the channel information is measured in advance and stored in SD likelihood calculation section 230 .
  • SD likelihood calculation section 230 estimates codeword z (1) output from SD-FEC encoding section 160 from received word y and channel information P(y
  • z (1) ) is independent for each symbol like y [y 1 y 2 . to calculate the likelihood L i (1) .
  • n' n/d, an integer.
  • n' n/d
  • y i [y i (1) y i (2) . . . y i (d) ].
  • the SD-FEC decoding unit 240 performs error correction decoding using the likelihood L i (1) calculated by the SD likelihood calculation unit 230, and acquires the error-corrected codeword z (1) .
  • a plurality of HD likelihood calculation units 250-1 to 250- d calculate conditional probability P(y, Compute the likelihood for z (1)
  • z (1) ) is independent for each subscript like y [ y1y2 ...yn ' ], each HD The likelihood calculator 250 makes a hard decision based on Equation 2 below to calculate bits z (s) . Note that s is an integer of 2 or more and d or less.
  • the d:1 converter 260 puts together the information bit sequence corresponding to the codeword z (1) transmitted on one lane and each z (s) .
  • the outer code decoder 270 decodes the outer code after converting the bit sequence.
  • the S/P conversion unit 280 divides the data into a plurality of data by serial-parallel converting the input data. For example, the S/P converter 280 divides the data into two data.
  • the S/P conversion section 280 outputs non-uniform series data to the inverse series conversion section 290 and outputs uniform series data to the P/S conversion section 300 .
  • the inverse sequence conversion unit 290 converts the non-uniform sequence into a uniform sequence.
  • the inverse sequence converter 290 is a converter that reversibly transforms a non-uniform symbol sequence of length n into a uniform bit sequence of length k. This restores the original uniform sequence.
  • the P/S conversion unit 300 converts the uniform series data output from the S/P conversion unit 280 and the uniform series data converted by the inverse series conversion unit 290 into parallel-to-serial data, thereby producing serial data. Convert to This allows the transmission data to be decoded.
  • FIG. 3 is a diagram for explaining the details of processing performed by S/P converter 110, sequence converter 120, P/S converter 130, and outer encoder 140 provided in transmitting apparatus 1.
  • S/P conversion section 110 divides the input transmission target data of uniform sequence i into a plurality of data.
  • S/P conversion section 110 divides data to be transmitted of uniform sequence i into data to be transmitted of uniform sequence i1 and data to be transmitted of uniform sequence i2 .
  • the data to be transmitted of the uniform sequence i1 is indicated as a uniform sequence i1
  • the data to be transmitted of the uniform sequence i2 is indicated as a uniform sequence i2 .
  • S/P conversion section 110 outputs data to be transmitted of uniform sequence i1 to P/S conversion section 130 and outputs data to be transmitted of uniform sequence i2 to sequence conversion section 120 .
  • Sequence conversion section 120 encodes the input data to be transmitted of uniform sequence i2 to obtain data to be transmitted of non-uniform sequence j2 .
  • FIGS. 3 to 6 the data to be transmitted of the non-uniform sequence j2 is shown as the non-uniform sequence j2 .
  • the sequence conversion unit 120 After converting from bits to non-uniform symbols, the sequence conversion unit 120 converts to bit strings corresponding to symbol mappers that associate m-bits and 1-symbols one-to-one with a lookup table.
  • the input of the sequence conversion unit 120 is a bit sequence, and the output is a bit sequence corresponding to a non-uniform symbol sequence.
  • P/S conversion section 130 receives as input data to be transmitted of uniform sequence i1 and data to be transmitted of non-uniform sequence j2 .
  • the P/S conversion unit 130 converts each piece of data to be transmitted that is input into serial data by parallel-to-serial conversion.
  • the data to be transmitted of the uniform sequence i1 and the data to be transmitted of the non-uniform sequence j2 are connected in series.
  • the data to be transmitted [i 1 j 2 ] is input to the outer encoder 140 .
  • FIG. 4 is a diagram for explaining details of processing performed by the 1:d converter 150 included in the transmission device 1.
  • the processing performed by the 1:d converter 150 has three features.
  • the first feature is that the uniform sequence and the non-uniform sequence are interleaved separately.
  • the second feature is that a part of the uniform series data and the non-uniform series data are output to the second and subsequent stages.
  • a third feature is that the division length is determined based on each code parameter and the degree of multilevel.
  • the 1:d converter 150 performs interleaving on a symbol-by-symbol basis when interleaving non-uniform sequences.
  • the reason for interleaving non-uniform sequences in units of symbols is that m-bits and 1-symbols correspond one-to-one under the correspondence of the lookup table defined by the symbol mapper for non-uniform sequences. are doing. Therefore, the interleaving at the non-uniform sequence must be performed in units of symbols corresponding to m bits. This is because if interleaving is performed on a bit-by-bit basis, the non-uniform sequence will collapse.
  • the 1:d converter 150 interleaves data to be transmitted in the uniform sequence [p 1 i 1 ].
  • the 1:d converter 150 interleaves the data to be transmitted of the non-uniform sequence j2 .
  • the 1:d converter 150 then divides the interleaved uniform sequence of data.
  • the division length is the length determined based on each code parameter and the degree of multi-value as described above.
  • the 1:d converter 150 outputs part of the divided uniform series data (hereinafter referred to as “data b 1 ”) to the first lane.
  • the 1:d converter 150 adds the remainder of the divided uniform sequence data to the interleaved non-uniform sequence data, and then divides the data.
  • the 1:d converter 150 outputs the divided data z 2 , z 3 , z d to the second, . . . , d-th lanes.
  • the data b 1 output to the first lane is input to the SD-FEC encoding unit 160, and the data z 2 , z 3 , z d output to the second, . is entered.
  • FIG. 5 is a diagram for explaining the details of the processing performed by the SD-FEC encoding unit 160 and the bit conversion circuit 170 included in the transmission device 1.
  • the SD-FEC encoding unit 160 encodes the data b1 in the first lane for each divided series, and outputs the series z1 to the bit conversion circuit 170.
  • the bit conversion circuit 170 converts the sequence z 1 encoded by the SD-FEC encoding unit 160 and the sequences z 2 , z 3 and z d output to the second to d lanes.
  • the XORed sequence x1 is output, and the sequence is output as it is in the 2nd to d lanes.
  • the bit conversion circuit 170 takes an exclusive OR for each element. From information theory properties, when there is no correlation, the exclusive OR of a uniform sequence and an arbitrary bit sequence also results in a bit sequence following a uniform distribution, so the output is also a uniform sequence.
  • FIG. 6 is a diagram for explaining the details of the processing performed by the d:m converter 180 and the symbol mapper 11 provided in the transmission device 1.
  • the d:m converter 180 assigns uniform sequences to the LSBs and non-uniform sequences to the MSBs.
  • the symbol mapper 11 assigns the uniform sequence to the sign of the symbol and the non-uniform sequence to the amplitude of the symbol.
  • a non-uniform sequence can be assigned to the amplitude and a uniform sequence can be assigned to the positive and negative sides in the same way as in the conventional PAS, and shaping can be performed by performing it on both sides of the IQ.
  • FIG. 7 is a diagram showing an example of allocation by the symbol mapper 11.
  • FIG. FIG. 7 shows allocation by the symbol mapper 11 in, for example, 64QAM (8PAM on one side).
  • a uniform sequence is assigned to the LSB (left first bit), and a bit sequence corresponding to the amplitude sequence is assigned to the MSB (second and third bits).
  • Equation (3) shows the bit length at the time of input/output of each functional unit shown in FIG.
  • n represents the bit length of the final sequence output from d:m converter 180
  • k represents the bit length of transmission target data input to S/P conversion section 110 .
  • R LSB , R out , and R DM in equation (3) represent the coding rates of SD-FEC encoding section 160, outer encoder 140, and sequence conversion section 120, respectively.
  • (A1) in equation (3) represents the bit length of the uniform sequence output from S/P converter 110 and input to P/S converter 130, and (A2) from S/P converter 110.
  • (A3) represents the bit length of the non-uniform sequence output from the sequence conversion unit 120
  • (A4) represents the 1:d converter.
  • 150 represents the bit length of the sequence output from the first lane
  • (A5) represents the bit length of the sequence output from the second to d-th lanes in the 1:d converter 150
  • (A6) represents the bit length It represents the bit length of the series exclusive-ORed by the conversion circuit 170 .
  • FIG. 8 is a flow chart showing the processing flow of the transmission device 1 in the first embodiment.
  • the S/P converter 110 serial-parallel converts data to be transmitted (step S101). For example, the S/P converter 110 divides the data to be transmitted into two pieces of data. S/P conversion section 110 outputs one piece of data after division to P/S conversion section 130 and outputs the remaining data to sequence conversion section 120 .
  • the sequence conversion unit 120 encodes the input data to convert uniform sequence data into non-uniform sequence data (step S102). Sequence conversion section 120 outputs non-uniform sequence data to P/S conversion section 130 .
  • the P/S conversion unit 130 converts the data output from the S/P conversion unit 110 and the non-uniform sequence data output from the sequence conversion unit 120 into serial data by parallel-to-serial conversion (step S103). Specifically, the P/S conversion unit 130 combines the data output from the S/P conversion unit 110 and the non-uniform sequence data output from the sequence conversion unit 120 and converts them into serial data. do. P/S conversion section 130 outputs the converted data to outer encoder 140 .
  • the outer encoder 140 calculates parity bits using the uniform sequence data and the non-uniform sequence data (step S104).
  • the outer encoder 140 adds the calculated parity bits to the serial data and outputs the serial data to the 1:d converter 150 .
  • the 1:d converter 150 interleaves the data output from the outer encoder 140 (step S105).
  • the 1:d converter 150 separately interleaves the uniform sequence data and the non-uniform sequence data.
  • the 1:d converter 150 divides each data after interleaving (step S106).
  • the 1:d converter 150 divides the interleaved uniform sequence data into predetermined code lengths, as described with reference to FIG.
  • the 1:d converter 150 outputs the divided partial uniform series data to the first lane.
  • the 1:d converter 150 divides the remaining uniform sequence data and non-uniform sequence data into predetermined code lengths.
  • the 1:d converter 150 outputs the divided data to the 2nd to dth lanes.
  • the data output to the 2nd to dth lanes are input to the bit conversion circuit 170 .
  • the SD-FEC encoding unit 160 encodes part of the uniform sequence data (step S107).
  • SD-FEC encoding section 160 outputs the encoded data to bit conversion circuit 170 .
  • the bit conversion circuit 170 converts the bit series of the input data (step S108).
  • the d:m converter 180 assigns the uniform sequence data output from the bit conversion circuit 170 to LSBs and the non-uniform sequence data to MSBs (step S109).
  • the symbol mapper 11 generates transmission data by allocating the uniform sequence to the positive and negative symbols and the non-uniform sequence to the amplitude of the symbols (step S110).
  • the transmission unit 12 transmits the generated transmission data (step S111).
  • CP-MLC can be incorporated into PAS, and FEC and PCS techniques with high frequency efficiency and low computational complexity can be realized regardless of the modulation level. Become.
  • FIG. 9 is a block diagram showing a configuration example of a transmission device 1a according to the second embodiment.
  • the transmitter 1a includes an encoding circuit 10a, a symbol mapper 11 and a transmitter 12.
  • FIG. Encoding circuit 10a includes S/P converter 110, sequence converter 120, P/S converter 130, outer encoder 140, 1:d converter 150, and SD-FEC encoder 160a. , a bit conversion circuit 170 , a d:m converter 180 and a preprocessing circuit 190 .
  • the encoding circuit 10a differs in configuration from the encoding circuit 10 in that it includes an SD-FEC encoding unit 160a instead of the SD-FEC encoding unit 160 and that it additionally includes a preprocessing circuit 190.
  • Other configurations of the encoding circuit 10 a are the same as those of the encoding circuit 10 . Therefore, the SD-FEC encoding unit 160a and the preprocessing circuit 190 will be explained.
  • the preprocessing circuit 190 preprocesses the data output from the 1:d converter 150 to each lane. Specifically, the preprocessing circuit 190 adds only the non-uniform sequence bits used for the amplitude out of the bits b1 included in the top sub-channel to the bits in the second and subsequent lanes that are added by the bit conversion circuit 170.
  • the series are exclusive ORed in advance.
  • the SD-FEC encoding unit 160a encodes the data to which the bits have been added by the preprocessing circuit 190.
  • the SD-FEC encoding unit 160a uses a systematic code only when d ⁇ m.
  • FIG. 10 is a diagram for explaining the details of the processing performed by the preprocessing circuit 190 included in the transmission device 1a according to the second embodiment.
  • the preprocessing circuit 190 exclusive-ORs the ratio of (m-1)/m-(d-1)/d with respect to the non-uniform sequence data input from the first lane. In the example shown in FIG. 10, the preprocessing circuit 190 adds 1/4 bits to the data input from the first lane.
  • the exclusive OR is a reversible operation
  • the non-uniform sequence is destroyed by the exclusive OR with the bit sequence of the second and subsequent lanes in the bit conversion circuit 170. while outputting the non-uniform sequence as it is, it is possible to make the reliability non-uniform by polarization.
  • FIG. 11 is a block diagram showing a configuration example of the receiving device 2a according to the second embodiment.
  • the receiving device 2a includes a receiving section 20, a symbol demapper 21 and a decoding circuit 22a.
  • the decoding circuit 22a includes an S/P conversion unit 220, an SD likelihood calculation unit 230, an SD-FEC decoding unit 240, a plurality of HD likelihood calculation units 250-1 to 250-d, and a d:1 converter. 260 , an outer code decoder 270 , an S/P converter 280 , an inverse sequence converter 290 , a P/S converter 300 and an inverse preprocessing circuit 310 .
  • the configuration of the decoding circuit 22a differs from that of the decoding circuit 22 in that a reverse preprocessing circuit 310 is newly provided.
  • Other configurations of the decoding circuit 22 a are the same as those of the decoding circuit 22 . Therefore, the reverse preprocessing circuit 310 will be described.
  • the reverse preprocessing circuit 310 performs the reverse processing of the preprocessing circuit 190 in the encoding circuit 10a. As a result, the reverse preprocessing circuit 310 outputs the bit sequence corresponding to the amplitude as it is.
  • FIG. 12 is a diagram showing numerical simulation results of the present invention and conventional PAS technology.
  • the simulation was performed with the numerical simulation parameters shown in the legend.
  • PAS in FIG. 12 indicates the result when using only the conventional PAS technique
  • rSNR was evaluated, and the performance difference from the Shannon limit was evaluated by varying the number of iterations of sum-product decoding of the LDPC code from 1 to 20.
  • HD-FEC is assumed to be virtually concatenated, and Es/No that achieves post-FEC-BER that achieves pre-FEC BER threshold is defined as rSNR.
  • Equation 5 represents the average degree of the row weights of the LDPC matrix, and ⁇ is connected to each check node on the factor graph in sum-product decoding. represents the average of the degree 1 variable nodes in which I represents the number of iterations. It can be confirmed that the amount of calculation is reduced as compared with the case where only the conventional PAS is used.
  • Some functional units for example, encoding circuits 10 and 10a
  • some functional units for example, decoding circuits 22 and 22a
  • a program for realizing this function may be recorded in a computer-readable recording medium, and the program recorded in this recording medium may be read into a computer system and executed.
  • the "computer system” referred to here includes hardware such as an OS and peripheral devices.
  • computer-readable recording medium refers to portable media such as flexible discs, magneto-optical discs, ROMs and CD-ROMs, and storage devices such as hard discs incorporated in computer systems.
  • computer-readable recording medium refers to a program that dynamically retains programs for a short period of time, like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line. It may also include something that holds the program for a certain period of time, such as a volatile memory inside a computer system that serves as a server or client in that case.
  • the program may be for realizing a part of the functions described above, or may be capable of realizing the functions described above in combination with a program already recorded in the computer system. It may be implemented using a programmable logic device such as an FPGA (Field Programmable Gate Array).
  • FPGA Field Programmable Gate Array
  • the present invention can be applied to communication systems using encoders and decoders.

Landscapes

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Abstract

入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、分割データを符号化して、非一様系列の分割データに変換する系列変換部と、分割データと、系列変換部により変換された非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換するパラレルシリアル回路と、直列のデータに誤り訂正符号を付加して符号化する外部符号部と、誤り訂正符号が付加された直列のデータを、複数の分割データに分割する分割部と、分割された複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換するビット変換回路と、複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる変換部と、を備える符号化回路。　

Description

符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム
　本発明は、符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラムに関する。
　インターネットトラフィックの増大に伴い、光伝送の大容量化が求められている。そのため、光伝送網で用いられるコヒーレントＤＳＰ（Digital Signal Processor）における前方誤り訂正処理(ＦＥＣ：Forward Error Correction)において、周波数利用効率の向上や装置の消費電力を低減する技術の検討が進められている。従来、周波数利用効率を高めるために通信路に合わせて送信シンボルの確率分布形状を最適化するＰＣＳ(Probabilistic Constellation Shaping）や、低計算量化を実現するために、高性能であるが計算量の大きいＳＤ－ＦＥＣ(Soft-decision FEC)を効率よく削減するＭＬＣ(Multilevel coding)が提案されている。ここで、ＰＣＳを用いる場合には、ＰＣＳとＦＥＣの双方を同時に実現するＰＡＳ(Probabilistic Amplitude Shaping)が一般的に利用される（例えば、非特許文献１参照）。
　さらに、ＰＣＳの技術とＭＬＣの技術とを組み合わせた技術（ＰＣＳ＋ＭＬＣ）の検討も行われている（例えば、非特許文献２及び３参照）。しかし、従来のＭＬＣ技術では、低計算量化のためにシンボルマッパーを用いてビットレベル間の通信路容量の不均一化を行い、通信路容量の大きいビットレベルのＳＤ－ＦＥＣを削減するため、低い変調多値度（例えば１６ＱＡＭ（Quadrature Amplitude Modulation）等）では低減できる計算量が限定される。そのため、ＰＣＳの技術とＭＬＣの技術とを組み合わせた技術においても同様の問題が生じてしまう。
　そこで、ＭＬＣに類似した技術として、ＣＰ－ＭＬＣ（Channel-Polarized multilevel coding）が提案されている（例えば、非特許文献４参照）。ＣＰ－ＭＬＣでは、通信路分極と呼ばれる現象により、通信路を信頼度の大きいサブチャネル（通信路容量の大きいサブチャネル）と信頼度の小さいサブチャネル（通信路容量の小さいサブチャネル）に分割及び不均一化し、ＳＤ－ＦＥＣを通信路容量の小さいサブチャネルにのみ適用することで二値符号の枠組みで変調方式に依存せずにＦＥＣ計算量を低減することができる。
G. Bocherer et al., "Bandwidth Efficient and Rate-Matched Low-Density Parity-Check Coded Modulation", IEEE Trans Commun., vol. 63, no.12, pp4651-4655(2015). T. Yoshida, M. Karlsson and E. Agrell, "Multilevel Coding with Flexible Probabilistic Shaping for Rate-Adaptive and Low-Power Optical Communications", 2020 Optical Fiber Communications Conference and Exhibition (OFC), 2020, pp. 1-3. K. Sugitani, Y. Koganei, H. Irie and H. Nakashima, "Performance Evaluation of WDM Channel Transmission for Probabilistic Shaping With Partial Multilevel Coding", in Journal of Lightwave Technology, vol. 39, no. 9, pp. 2873-2879, 1 May1, 2021, doi: 10.1109/JLT.2021.3061177. T. Kakizaki et al., "Low-complexity Channel Polarized Multilevel Coding for Modulation-format-independent Forward Error Correction", ECOC2021, (2021)
　ＣＰ－ＭＬＣの構成をＰＡＳに適用することができれば、変調多値度によらず高い周波数利用効率かつＦＥＣ計算量を削減する構成を実現することができる。しかしながら、ＣＰ－ＭＬＣの構成をＰＡＳに適用する場合、変調多値度や構成によっては組織符号ではないためにＰＡＳには適用できないという問題があった。そのため、
　上記事情に鑑み、本発明は、変調多値度によらず高い周波数利用効率かつＦＥＣ計算量を削減することができる技術の提供を目的としている。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる符号化回路であって、入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、前記分割データを符号化して、非一様系列の分割データに変換する系列変換部と、前記シリアルパラレル回路から出力された前記分割データと、前記系列変換部により変換された前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換するパラレルシリアル回路と、前記直列のデータに誤り訂正符号を付加して符号化する外部符号部と、前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割する分割部と、前記分割部により分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換するビット変換回路と、前記ビット変換回路から出力された前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる変換部と、を備える符号化回路である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる復号回路であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出する第１尤度計算回路と、前記尤度を入力として、前記第１尤度計算回路に入力された前記分割データの誤りを訂正する復号部と、前記復号部により誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定する１以上の第２尤度計算回路と、得られたビット系列と、復号された情報ビットとを合成する合成部と、外符号の復号を行う外符号復号部と、入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割するシリアルパラレル回路と、前記非一様系列の分割データを復号して、一様系列の分割データに変換する系列変換部と、前記系列変換部から出力された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元するパラレルシリアル回路と、を備える復号回路である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる符号化方法であって、入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割し、前記分割データを符号化して、非一様系列の分割データに変換し、前記分割データと、前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換し、前記直列のデータに誤り訂正符号を付加して符号化し、前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割し、分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換し、前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる、符号化方法である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる復号方法であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出し、前記尤度を入力として、前記分割データの誤りを訂正し、誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定し、得られたビット系列と、復号された情報ビットとを合成し、外符号の復号を行い、入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割し、前記非一様系列の分割データを復号して、一様系列の分割データに変換し、変換された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元する復号方法である。
　本発明の一態様は、コンピュータに、入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割させ、前記分割データを符号化して、非一様系列の分割データに変換させ、前記分割データと、前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換させ、前記直列のデータに誤り訂正符号を付加して符号化させ、前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割させ、分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換させ、前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる処理を実行させるためのコンピュータプログラムである。
　本発明の一態様は、コンピュータに、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出し、前記尤度を入力として、前記分割データの誤りを訂正し、誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定し、得られたビット系列と、復号された情報ビットとを合成し、外符号の復号を行い、入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割し、前記非一様系列の分割データを復号して、一様系列の分割データに変換し、変換された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元する処理を実行させるためのコンピュータプログラムである。
　本発明により、変調多値度によらず高い周波数利用効率かつＦＥＣ計算量を削減することが可能となる。
第１の実施形態における送信装置の構成例を示すブロック図である。 第１の実施形態における受信装置の構成例を示すブロック図である。 送信装置が備えるＳ／Ｐ変換部、系列変換部、Ｐ／Ｓ変換部及び外部符号器が行う処理の詳細を説明するための図である。 送信装置が備える１：ｄ変換器が行う処理の詳細を説明するための図である。 送信装置が備えるＳＤ－ＦＥＣ符号化部及びビット変換回路が行う処理の詳細を説明するための図である。 送信装置が備えるｄ：ｍ変換器及びシンボルマッパが行う処理の詳細を説明するための図である。 シンボルマッパによる割り当ての一例を示す図である。 第１の実施形態における送信装置の処理の流れを示すフローチャートである。 第２の実施形態における送信装置の構成例を示すブロック図である。 第２の実施形態における送信装置が備える前処理回路が行う処理の詳細を説明するための図である。 第２の実施形態における受信装置の構成例を示すブロック図である。 本発明と、従来のＰＡＳの技術との数値シミュレーション結果を示す図である。
　以下、本発明の一実施形態を、図面を参照しながら説明する。
（第１の実施形態）
　図１は、第１の実施形態における送信装置１の構成例を示すブロック図である。送信装置１は、デジタルコヒーレント通信システムの一部であり、送信対象となるデータ（以下「送信データ」という。）の送信に用いられる送信装置である。送信装置１は、通信路を介して接続される受信装置に対して、送信データを送信する。通信路は、例えばＡＷＧＮ（Additive White Gaussian Noise）通信路であるとする。
　送信装置１は、符号化回路１０、シンボルマッパ１１及び送信部１２を備える。符号化回路１０は、Ｓ／Ｐ変換部１１０と、系列変換部１２０と、Ｐ／Ｓ変換部１３０と、外部符号器１４０と、１：ｄ変換器１５０と、ＳＤ－ＦＥＣ符号化部１６０と、ビット変換回路１７０と、ｄ：ｍ変換器１８０とで構成される。
　Ｓ／Ｐ変換部１１０は、入力された送信対象データをシリアルパラレル変換することによって、送信対象データを複数のデータに分割する。例えば、Ｓ／Ｐ変換部１１０は、送信対象データを２つデータに分割する。送信対象データは、一様系列のデータである。ここで、一様系列とは、情報系列（例えばビット）が一様分布に従って生起されるような情報系列を表す。
　系列変換部１２０は、一様系列を非一様系列に変換する。具体的には、系列変換部１２０は、ある長さｋ（ｋは１以上の整数）の一様ビット系列を長さｎ（ｎは１以上の整数）の非一様シンボル系列へ可逆変換する変換器である。なお、ｋ≦ｎ×（ｍ－１）であり、非一様分布の形状に応じて冗長度ｎ－ｋが決定される。ｍは、シンボルあたりのビット長（bit/symbol）である。ここで、非一様系列とは、一様系列ではない情報系列を表す。第１の実施形態では、ｄ≧ｍである。ｄは、１：ｄ変換器１５０におけるレーン数を表す。
　Ｐ／Ｓ変換部１３０は、Ｓ／Ｐ変換部１１０から出力された一様系列のデータと、系列変換部１２０により変換された非一様系列のデータとをパラレルシリアル変換することによって直列のデータに変換する。
　外部符号器１４０は、ＳＤ－ＦＥＣの訂正しきれなかった誤りと、残りの全ての誤りを同時に訂正する。外部符号器１４０は、外部符号部の一態様である。
　１：ｄ変換器１５０は、外部符号器１４０からの出力をｄ（ｄは２以上の整数）レーンに分割し、一様系列のデータの一部を第１レーンに割り当て、残りの一様系列と振幅系列を２～ｄレーンに割り当てる。なお、１：ｄ変換器１５０は、必要に応じて内符号によって生じるバースト誤りを防ぐためにインタリーブを行ってもよい。
　ＳＤ－ＦＥＣ符号化部１６０は、誤り訂正符号による符号化を行う。
　ビット変換回路１７０は、シンボルあたりのビット数ｄに対して入力がそのまま出力される割合が（ｄ－１）／ｄ以下となるような変換回路である。受信器と組み合わせることで、第１レーンのビットに誤りを集中させ、第２～第ｄレーンのビットの誤りを仮想的に低減する。
　ｄ：ｍ変換器１８０は、１～ｄレーンそれぞれで伝送された系列のデータをｍレーンの系列のデータに変換する。
　シンボルマッパ１１は、従来のＰＡＳと同様に、一様分布のビットをシンボルの正負に相当するＬＳＢ（Least Significant Bit）に割り当て、非一様分布を振幅に相当するＭＳＢｓ（Most Significant Bits）に割り当てることで送信データを生成する。
　送信部１２は、シンボルマッパ１１により生成された送信データを送信する。
　図２は、第１の実施形態における受信装置２の構成例を示すブロック図である。受信装置２は、デジタルコヒーレント通信システムに用いられる送信装置である。受信装置２は、通信路を介して接続される送信装置１から送信された送信データを受信する。
　受信装置２は、受信部２０、シンボルデマッパ２１及び復号回路２２を備える。
　受信部２０は、送信装置１から送信された送信データ、通信路を介して受信する。
　シンボルデマッパ２１は、受信部２０により受信された送信データを、変調方式に対応した復調方式で復調する。
　復号回路２２は、Ｓ／Ｐ変換部２２０と、ＳＤ尤度計算部２３０と、ＳＤ－ＦＥＣ復号部２４０と、複数のＨＤ尤度計算部２５０－１～２５０－ｄと、ｄ：１変換器２６０と、外符号復号器２７０と、Ｓ／Ｐ変換部２８０と、逆系列変換部２９０と、Ｐ／Ｓ変換部３００とで構成される。
　Ｓ／Ｐ変換部２２０は、シンボルデマッパ２１によって復調された送信データをシリアルパラレル変換することによって、送信データを複数のデータに分割する。例えば、Ｓ／Ｐ変換部２２０は、送信データを、レーン数に応じた数ｄに分割する。
　ＳＤ尤度計算部２３０は、Ｓ／Ｐ変換部２２０から出力されたデータと、通信路情報とに基づいて尤度を算出する。通信路情報は、通信路の雑音の分布を表す。通信路情報は、スペクトルアナライザ等で測定可能である。通信路情報は、予め計測されていて、ＳＤ尤度計算部２３０に記憶されているものとする。
　ＳＤ尤度計算部２３０の処理をより具体的に説明する。ＳＤ尤度計算部２３０は、受信語ｙ、通信路情報Ｐ（ｙ|ｘ）よりＳＤ－ＦＥＣ符号化部１６０の出力した符号語ｚ（１）を推定するため、ＳＤ－ＦＥＣ復号部２４０に入力される確率Ｐ（ｙ|ｚ（１））に関する確率尤度Ｌ（１）を求める回路である。例えば、通信路Ｐ（ｙ|ｚ（１））がｙ＝[ｙ１ｙ２…ｙｎ´]のように各シンボルで独立である場合、ＳＤ尤度計算部２３０は下記の式１に基づいて、尤度Ｌｉ （１）を算出する。
Figure JPOXMLDOC01-appb-M000001
　ここでｎ´＝ｎ／ｄであり、整数である。ここで、ｎ´が整数となるように符号長と分割数が設計されているものとする。さらに、ｙｉ＝[ｙｉ （１）ｙｉ （２）…ｙｉ （ｄ）]である。
　ＳＤ－ＦＥＣ復号部２４０は、ＳＤ尤度計算部２３０により算出された尤度Ｌｉ （１）を用いて誤り訂正復号を行い、誤りが訂正された符号語ｚ（１）を取得する。
　複数のＨＤ尤度計算部２５０－１～２５０－ｄは、訂正された符号語ｚ（１）、受信語ｙ及び通信路情報Ｐ（ｙ|ｘ）に基づいて、条件付き確率Ｐ（ｙ，ｚ（1）|ｚ（ｓ）)に関する尤度を計算する。例えば、ＳＤ尤度計算部２３０と同様に、通信路Ｐ（ｙ|ｚ（１））がｙ＝[ｙ１ｙ２…ｙｎ´]のように各添え字で独立である場合、各ＨＤ尤度計算部２５０は下記の式２に基づいて硬判定し、ビットｚ（ｓ）を算出する。なお、ｓは２以上ｄ以下の整数である。
Figure JPOXMLDOC01-appb-M000002
　ｄ：１変換器２６０は、１レーンで伝送された符号語ｚ（１）に対応する情報ビット系列と、各ｚ（ｓ）とを一つにまとめる。
　外符号復号器２７０は、ビット系列を変換後、外符号の復号を行う。
　Ｓ／Ｐ変換部２８０は、入力されたデータをシリアルパラレル変換することによって、データを複数のデータに分割する。例えば、Ｓ／Ｐ変換部２８０は、データを２つデータに分割する。Ｓ／Ｐ変換部２８０は、非一様系列のデータを逆系列変換部２９０に出力し、一様系列のデータをＰ／Ｓ変換部３００に出力する。
　逆系列変換部２９０は、非一様系列を一様系列に変換する。具体的には、逆系列変換部２９０は、長さｎの非一様シンボル系列をある長さｋの一様ビット系列へ可逆変換する変換器である。これにより、元の一様な系列が復元される。
　Ｐ／Ｓ変換部３００は、Ｓ／Ｐ変換部２８０から出力された一様系列のデータと、逆系列変換部２９０により変換された一様系列のデータとをパラレルシリアル変換することによって直列のデータに変換する。これにより、送信データを復号することができる。
　次に、図３～図６を用いて、送信装置１が行う処理について詳細に説明する。図３は、送信装置１が備えるＳ／Ｐ変換部１１０、系列変換部１２０、Ｐ／Ｓ変換部１３０及び外部符号器１４０が行う処理の詳細を説明するための図である。図３に示すように、Ｓ／Ｐ変換部１１０には、一様系列ｉの送信対象データが入力されたとする。Ｓ／Ｐ変換部１１０は、入力された一様系列ｉの送信対象データを複数のデータに分割する。例えば、Ｓ／Ｐ変換部１１０は、一様系列ｉの送信対象データを、一様系列ｉ１の送信対象データと一様系列ｉ２の送信対象データに分割する。図３～図６では、一様系列ｉ１の送信対象データを一様系列ｉ１と示し、一様系列ｉ２の送信対象データを一様系列ｉ２と示している。
　Ｓ／Ｐ変換部１１０は、一様系列ｉ１の送信対象データをＰ／Ｓ変換部１３０に出力し、一様系列ｉ２の送信対象データを系列変換部１２０に出力する。系列変換部１２０は、入力された一様系列ｉ２の送信対象データを符号化して非一様系列ｊ２の送信対象データを得る。このように、系列変換部１２０は、一様系列ｉ＝[ｉ１ｉ２]∈｛０，１｝ｋのうち、一様系列ｉ２の送信対象データを符号化して非一様系列ｊ２の送信対象データを得る。図３～図６では、非一様系列ｊ２の送信対象データを非一様系列ｊ２と示している。
　系列変換部１２０は、ビットから非一様なシンボルに変換したのち、ルックアップテーブルにてｍ－ｂｉｔと１－ｓｙｍｂｏｌとを１対１対応させるシンボルマッパ―に対応するビット列までの変換を行う。系列変換部１２０の入力はビット系列であり、出力は非一様なシンボル系列に対応するビット系列である。
　Ｐ／Ｓ変換部１３０には、一様系列ｉ１の送信対象データと、非一様系列ｊ２の送信対象データとが入力される。Ｐ／Ｓ変換部１３０入力された各送信対象データをパラレルシリアル変換することによって直列のデータに変換する。これにより、図３に示すように、一様系列ｉ１の送信対象データと非一様系列ｊ２の送信対象データとが直列でつながれる。外部符号器１４０には、送信対象データ[ｉ１ｊ２]が入力される。外符号は組織符号のため、外部符号器１４０は、送信対象データ[ｉ１ｊ２]から、パリティビットｐ１を計算し、送信対象データ[ｉ１ｊ２]の系列に付与する。これにより、送信対象データ全体の系列は、ｂ＝[ｐ１ｉ１ｊ２]となる。
　図４は、送信装置１が備える１：ｄ変換器１５０が行う処理の詳細を説明するための図である。図４に示すように、１：ｄ変換器１５０には、系列ｂ＝[ｐ１ｉ１ｊ２]の送信対象データが入力される。１：ｄ変換器１５０は、第１段目に一様系列が来るように系列ｂ＝[ｐ１ｉ１ｊ２]の送信対象データに対してインタリーブと分割を行う。ここで１：ｄ変換器１５０が行う処理には、３つの特徴がある。１つ目の特徴は、一様系列と非一様系列とを別々にインタリーブする点である。２つ目の特徴は、一様系列のデータの一部と非一様系列のデータとを第２段以降に出力する点である。３つ目の特徴は、分割長が各符号パラメータ及び多値度に基づき決定される点である。
　１つ目の特徴において１：ｄ変換器１５０は、非一様系列のインタリーブにおいてはシンボル単位でインタリーブを行う。非一様系列のインタリーブにおいてはシンボル単位でインタリーブを行う理由として、非一様系列はシンボルマッパ―で規定されるルックアップテーブルの対応の下、ｍ－ｂｉｔと１－ｓｙｍｂｏｌとが１対１対応している。そのため、非一様系列の箇所におけるインタリーブは、ｍビットに対応するシンボル単位で行う必要がある。ビット単位でインタリーブを行うと、非一様系列が崩れてしまうためである。
　１：ｄ変換器１５０は、一様系列[ｐ１ｉ１]の送信対象データに対してインタリーブを行う。１：ｄ変換器１５０は、非一様系列ｊ２の送信対象データに対してインタリーブを行う。その後、１：ｄ変換器１５０は、インタリーブ後の一様系列のデータを分割する。分割長は、上述したように各符号パラメータ及び多値度に基づき決定された長さである。１：ｄ変換器１５０は、分割した一様系列のデータの一部（以下「データｂ１」という。）を第１レーンに出力する。１：ｄ変換器１５０は、分割した一様系列のデータの残りをインタリーブ後の非一様系列のデータに付与した後に分割する。１：ｄ変換器１５０は、分割した各データｚ２，ｚ３，ｚｄを第２レーン，…，第ｄレーンに出力する。第１レーンに出力されたデータｂ１はＳＤ－ＦＥＣ符号化部１６０に入力され、第２レーン，…，第ｄレーンに出力されたデータｚ２，ｚ３，ｚｄはビット変換回路１７０に入力される。
　図５は、送信装置１が備えるＳＤ－ＦＥＣ符号化部１６０及びビット変換回路１７０が行う処理の詳細を説明するための図である。図５に示すように、分割された各系列に対して第１レーンでは、ＳＤ－ＦＥＣ符号化部１６０がデータｂ１に対して符号化を行い、系列ｚ１をビット変換回路１７０に出力する。さらに、第１レーンでは、ビット変換回路１７０が、ＳＤ－ＦＥＣ符号化部１６０により符号化された系列ｚ１と、第２～ｄレーンに出力された系列ｚ２，ｚ３，ｚｄとの排他的論理和した系列ｘ１を出力し、第２～ｄレーンではそのままの系列を出力する。ビット変換回路１７０は、要素毎の排他的論理和を取る。情報理論的性質から、相関がない場合、一様系列と任意のビット系列の排他的論理和もまた一様分布に従うビット系列となるので出力も一様系列になる。
　図６は、送信装置１が備えるｄ：ｍ変換器１８０及びシンボルマッパ１１が行う処理の詳細を説明するための図である。図６に示すように、ｄ：ｍ変換器１８０は、一様系列をＬＳＢに、非一様系列をＭＳＢｓに割り当てる。シンボルマッパ１１は、一様系列をシンボルの正負に、非一様系列をシンボルの振幅に割り当てる。これにより、従来のＰＡＳと同じくGray labelingにおいて振幅に非一様系列、正負に一様系列を割り当てることができ、ＩＱ両側で行うことでＳｈａｐｉｎｇできる。
　図７は、シンボルマッパ１１による割り当ての一例を示す図である。図７では、例えば、６４ＱＡＭ（片側８ＰＡＭ）におけるシンボルマッパ１１による割り当てを示している。図７に示すように、ＬＳＢ(左の第一ビット)に一様系列が割り当てられ、ＭＳＢ(第二，第三ビット)に振幅系列に対応するビット系列が割り当てられる。
　次に送信装置１における各機能部の入出力長及びレート設計について説明する。下記に従って、系列変換部１２０のレートから各要素符号の符号化率と全体の符号化率Ｒの関係を設計することが可能である。以下の式（３）に、図１に示す各機能部の入出力時のビット長を示す。式（３）において、ｎは最終的なｄ：ｍ変換器１８０から出力される系列のビット長を表し、ｋはＳ／Ｐ変換部１１０に入力される送信対象データのビット長を表す。さらに、式（３）におけるＲＬＳＢ，Ｒｏｕｔ，ＲＤＭはそれぞれ、ＳＤ－ＦＥＣ符号化部１６０，外部符号器１４０，系列変換部１２０の符号化率を表す。
　さらに、式（３）における（Ａ１）はＳ／Ｐ変換部１１０から出力されＰ／Ｓ変換部１３０に入力される一様系列のビット長を表し、（Ａ２）はＳ／Ｐ変換部１１０から出力され系列変換部１２０に入力される一様系列のビット長を表し、（Ａ３）は系列変換部１２０から出力された非一様系列のビット長を表し、（Ａ４）は１：ｄ変換器１５０における第１レーンから出力される系列のビット長を表し、（Ａ５）は１：ｄ変換器１５０における第２レーン～第ｄレーンから出力される系列のビット長を表し、（Ａ６）はビット変換回路１７０にて排他的論理和された系列のビット長を表す。
Figure JPOXMLDOC01-appb-M000003
　さらに、各要素符号の符号化率と全体の符号化率Ｒの関係（理論値）は、以下の式（４）で表される。
Figure JPOXMLDOC01-appb-M000004
　図８は、第１の実施形態における送信装置１の処理の流れを示すフローチャートである。
　Ｓ／Ｐ変換部１１０は、送信対象データをシリアルパラレル変換する（ステップＳ１０１）。例えば、Ｓ／Ｐ変換部１１０は、送信対象データを２つデータに分割する。
Ｓ／Ｐ変換部１１０は、分割後の１つのデータをＰ／Ｓ変換部１３０に出力し、残りのデータを系列変換部１２０に出力する。系列変換部１２０は、入力したデータを符号化することで一様系列のデータを非一様系列のデータに変換する（ステップＳ１０２）。系列変換部１２０は、非一様系列のデータをＰ／Ｓ変換部１３０に出力する。
　Ｐ／Ｓ変換部１３０は、Ｓ／Ｐ変換部１１０から出力されたデータと、系列変換部１２０から出力された非一様系列のデータとをパラレルシリアル変換することによって直列のデータに変換する（ステップＳ１０３）。具体的には、Ｐ／Ｓ変換部１３０は、Ｓ／Ｐ変換部１１０から出力されたデータと、系列変換部１２０から出力された非一様系列のデータとを結合して直列のデータに変換する。Ｐ／Ｓ変換部１３０は、変換後のデータを外部符号器１４０に出力する。
　外部符号器１４０は、一様系列のデータと、非一様系列のデータとを用いてパリティビットを計算する（ステップＳ１０４）。外部符号器１４０は、計算したパリティビットを直列のデータに付与して１：ｄ変換器１５０に出力する。１：ｄ変換器１５０は、外部符号器１４０から出力されたデータに対してインタリーブを行う（ステップＳ１０５）。ここで、１：ｄ変換器１５０は、一様系列のデータと、非一様系列のデータとで別々にインタリーブを行う。その後、１：ｄ変換器１５０は、インタリーブ後の各データを分割する（ステップＳ１０６）。
　具体的には、まず１：ｄ変換器１５０は、図４で説明したように、インタリーブ後の一様系列のデータを、予め決定された符号長に分割する。１：ｄ変換器１５０は、分割した一部の一様系列のデータを第１レーンに出力する。１：ｄ変換器１５０は、残りの一様系列のデータと、非一様系列のデータとを用いて、予め決定された符号長に分割する。１：ｄ変換器１５０は、分割したデータを第２レーン～第ｄレーンに出力する。第２レーン～第ｄレーンに出力されたデータは、ビット変換回路１７０に入力される。
　ＳＤ－ＦＥＣ符号化部１６０は、一部の一様系列のデータに対して符号化を行う（ステップＳ１０７）。ＳＤ－ＦＥＣ符号化部１６０は、符号化後のデータをビット変換回路１７０に出力する。ビット変換回路１７０は、入力されたデータのビット系列を変換する（ステップＳ１０８）。ｄ：ｍ変換器１８０は、ビット変換回路１７０から出力された一様系列のデータをＬＳＢに、非一様系列のデータをＭＳＢｓに割り当てる（ステップＳ１０９）。シンボルマッパ１１は、一様系列をシンボルの正負に、非一様系列をシンボルの振幅に割り当てることで送信データを生成する（ステップＳ１１０）。送信部１２は、生成された送信データを送信する（ステップＳ１１１）。
　以上のように構成された送信装置１によれば、ＣＰ－ＭＬＣをＰＡＳに組み込むが出来、変調多値度によらず高周波数効率で低計算量なＦＥＣ及びＰＣＳ技術を実現することが可能になる。
（第２の実施形態）
　第１の実施形態では、ｄ≧ｍである場合について説明した。第２の実施形態では、ｄ＜ｍの場合について説明する。
　図９は、第２の実施形態における送信装置１ａの構成例を示すブロック図である。送信装置１ａは、符号化回路１０ａ、シンボルマッパ１１及び送信部１２を備える。符号化回路１０ａは、Ｓ／Ｐ変換部１１０と、系列変換部１２０と、Ｐ／Ｓ変換部１３０と、外部符号器１４０と、１：ｄ変換器１５０と、ＳＤ－ＦＥＣ符号化部１６０ａと、ビット変換回路１７０と、ｄ：ｍ変換器１８０と、前処理回路１９０とで構成される。
　符号化回路１０ａは、ＳＤ－ＦＥＣ符号化部１６０に代えてＳＤ－ＦＥＣ符号化部１６０ａを備える点、前処理回路１９０を新たに備える点で符号化回路１０と構成が異なる。符号化回路１０ａの他の構成については、符号化回路１０と同様である。そのため、ＳＤ－ＦＥＣ符号化部１６０ａ及び前処理回路１９０について説明する。
　前処理回路１９０は、１：ｄ変換器１５０から各レーンに出力されたデータに対して前処理を行う。具体的には、前処理回路１９０は、一番上のサブチャネルに含まれるビットｂ１のうち、振幅に使われる非一様系列ビットにのみビット変換回路１７０で足し合わせる第２レーン以降のビット系列をあらかじめ排他的論理和しておく。
　ＳＤ－ＦＥＣ符号化部１６０ａは、前処理回路１９０によりビットが加算されたデータに対して符号化を行う。ＳＤ－ＦＥＣ符号化部１６０ａは、ｄ＜ｍのときに限り、組織符号とする。
　図１０は、第２の実施形態における送信装置１ａが備える前処理回路１９０が行う処理の詳細を説明するための図である。図１０に示す例では、レーンの数を２（ｄ＝２）とし、シンボルあたりのビット数を４（ｍ＝４）とする。前処理回路１９０は、第１レーンから入力された非一様系列データに対して、全体に対して(ｍ－１)／ｍ－（ｄ－１）／ｄの割合を排他的論理和する。図１０に示す例では、前処理回路１９０は、第１レーンから入力されたデータに対して、１／４のビットを追加する。排他的論理和は、可逆な演算であるため，前処理回路１９０を備えることにより、ビット変換回路１７０での第２レーン以降のビット系列との排他的論理和により非一様系列が崩れてしまうのを防ぎ、非一様系列をそのまま出力しつつ、分極による信頼度不均一化が可能になる。
　図１１は、第２の実施形態における受信装置２ａの構成例を示すブロック図である。受信装置２ａは、受信部２０、シンボルデマッパ２１及び復号回路２２ａを備える。復号回路２２ａは、Ｓ／Ｐ変換部２２０と、ＳＤ尤度計算部２３０と、ＳＤ－ＦＥＣ復号部２４０と、複数のＨＤ尤度計算部２５０－１～２５０－ｄと、ｄ：１変換器２６０と、外符号復号器２７０と、Ｓ／Ｐ変換部２８０と、逆系列変換部２９０と、Ｐ／Ｓ変換部３００と、逆前処理回路３１０とで構成される。
　復号回路２２ａは、逆前処理回路３１０を新たに備える点で復号回路２２と構成が異なる。復号回路２２ａの他の構成については、復号回路２２と同様である。そのため、逆前処理回路３１０について説明する。
　逆前処理回路３１０は、符号化回路１０ａにおける前処理回路１９０の逆の処理を行う。これにより、逆前処理回路３１０は、振幅に対応するビット系列をそのまま出力する。
　図１２は、本発明と、従来のＰＡＳの技術との数値シミュレーション結果を示す図である。図１２に示す例では、凡例に示す数値シミュレーションパラメータで、シミュレーションを行った。なお、図１２における「ＰＡＳ」は従来のＰＡＳの技術のみを用いた場合の結果を示しており、「ＰＡＳ＋ＣＰ－ＭＬＣ（ｄ＝２）」は本発明の技術を用いた場合の結果を示している。数値シミュレーションでは、ｒＳＮＲを評価し、LDPC符号のsum-product復号の反復回数を１から２０まで変えてシャノン限界からの性能差を評価した。ここで、ＨＤ－ＦＥＣは仮想的に連接されているとし、pre-FEC BER thresholdを達成するpost FEC-BERを達成するＥｓ/ＮｏをｒＳＮＲとした。系列変換部１２０のレートは、bit/amplitude=0.9とした。下記参考文献１を元に以下の式（５）で計算量を評価した。また、使用するLDPC符号は、行重みが１５、列重みが３の(3,15)-regular LDPC符号および(3,25)-regular LDPC符号を用いている。
（参考文献１：M. Barakatain, D. Lentner, G. Boecherer and F. R. Kschischang, “Performance-Complexity Tradeoffs of Concatenated FEC for Higher-Order Modulation”, in Journal of Lightwave Technology, vol. 38, no. 11, pp. 2944-2953, June 1, 2020, doi: 10.1109/JLT.2020.2983912.）
Figure JPOXMLDOC01-appb-M000005
　式５における（－）ｄｃ（（－）はｄの上につく）はＬＤＰＣ行列の行重みの平均次数を表し、νはsum-product復号におけるファクターグラフ上の、各チェックノードに接続されている次数が１の変数ノードの平均を表し、Ｉは反復回数を表す。従来のＰＡＳのみを用いた場合に比べて計算量が削減されていることを確認することができる。
　上述した実施形態における送信装置１，１ａが備える一部の機能部（例えば、符号化回路１０，１０ａ）及び受信装置２，２ａが備える一部の機能部（例えば、復号回路２２，２２ａ）をコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、符号器及び復号器を用いる通信システムに適用できる。
　１ａ…送信装置，　２ａ…受信装置，１０ａ…符号化回路，　２０…受信部，　２１…シンボルデマッパ，　２２ａ…復号回路，　１１０…Ｓ／Ｐ変換部，　１２０…系列変換部，　１３０…Ｐ／Ｓ変換部，　１４０…外部符号器，　１５０…１：ｄ変換器，　１６０…ＳＤ－ＦＥＣ符号化部，　１７０…ビット変換回路，　１８０…ｄ：ｍ変換器，　１９０…前処理回路，　２２０…Ｓ／Ｐ変換部，　２３０…ＳＤ尤度計算部，　２４０…ＳＤ－ＦＥＣ復号部，　２５０…ＨＤ尤度計算部，　２６０…ｄ：１変換器，　２７０…外符号復号器，　２８０…Ｓ／Ｐ変換部，　２９０…逆系列変換部，　３００…Ｐ／Ｓ変換部，　３１０…

Claims (8)

  1. 　コヒーレントデジタル信号処理に用いられる符号化回路であって、
    　入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、
    　前記分割データを符号化して、非一様系列の分割データに変換する系列変換部と、
    　前記シリアルパラレル回路から出力された前記分割データと、前記系列変換部により変換された前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換するパラレルシリアル回路と、
    　前記直列のデータに誤り訂正符号を付加して符号化する外部符号部と、
    　前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割する分割部と、
    　前記分割部により分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換するビット変換回路と、
    　前記ビット変換回路から出力された前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる変換部と、
    　を備える符号化回路。
  2. 　シンボル当たりのビット数が前記分割部による分割数より多い場合に、振幅に対応するビット系列をそのまま出力するための前処理回路をさらに備える、
    　請求項１に記載の符号化回路。
  3. 　コヒーレントデジタル信号処理に用いられる復号回路であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、
    　前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出する第１尤度計算回路と、
    　前記尤度を入力として、前記第１尤度計算回路に入力された前記分割データの誤りを訂正する復号部と、
    　前記復号部により誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定する１以上の第２尤度計算回路と、
    　得られたビット系列と、復号された情報ビットとを合成する合成部と、
    　外符号の復号を行う外符号復号部と、
    　入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割するシリアルパラレル回路と、
    　前記非一様系列の分割データを復号して、一様系列の分割データに変換する系列変換部と、
    　前記系列変換部から出力された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元するパラレルシリアル回路と、
    　を備える復号回路。
  4. 　シンボル当たりのビット数が前記シリアルパラレル回路による分割数より多い場合に、振幅に対応するビット系列をそのまま出力するための逆前処理回路をさらに備える、
    　請求項３に記載の復号回路。
  5. 　コヒーレントデジタル信号処理に用いられる符号化方法であって、
    　入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記分割データを符号化して、非一様系列の分割データに変換し、
    　前記分割データと、前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換し、
    　前記直列のデータに誤り訂正符号を付加して符号化し、
    　前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割し、
    　分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換し、
    　前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる、
    　符号化方法。
  6. 　コヒーレントデジタル信号処理に用いられる復号方法であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出し、
    　前記尤度を入力として、前記分割データの誤りを訂正し、
    　誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定し、
    　得られたビット系列と、復号された情報ビットとを合成し、
    　外符号の復号を行い、
    　入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割し、
    　前記非一様系列の分割データを復号して、一様系列の分割データに変換し、
    　変換された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元する復号方法。
  7. 　コンピュータに、
    　入力された一様系列のデータをシリアルパラレル変換することによって複数の分割データに分割させ、
    　前記分割データを符号化して、非一様系列の分割データに変換させ、
    　前記分割データと、前記非一様系列の分割データとをパラレルシリアル変換することによって直列のデータに変換させ、
    　前記直列のデータに誤り訂正符号を付加して符号化させ、
    　前記誤り訂正符号が付加された直列のデータを、複数の分割データに分割させ、
    　分割された前記複数の分割データをそれぞれ別々のサブチャネルで送信するデータとみなし、各サブチャネルの通信路容量を不均一にするためにビット系列を変換させ、
    　前記複数の分割データにおいて一様系列のデータを最下位ビットに割り当て、非一様系列のデータを最上位ビットに割り当てる処理を実行させるためのコンピュータプログラム。
  8. 　コンピュータに、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、軟判定により尤度を算出し、
    　前記尤度を入力として、前記分割データの誤りを訂正し、
    　誤り訂正された符号語と、前記複数の分割データのうち一部の分割データと、通信路において発生する雑音の情報とに基づいて、条件付き確率に関する尤度を算出し、硬判定し、
    　得られたビット系列と、復号された情報ビットとを合成し、
    　外符号の復号を行い、
    　入力されたデータをシリアルパラレル変換することによって、一様系列の分割データと、非一様系列の分割データとに分割し、
    　前記非一様系列の分割データを復号して、一様系列の分割データに変換し、
    　変換された一様系列の分割データと、分割された一様系列の分割データとをパラレルシリアル変換することによって一様系列のデータを復元する処理を実行させるためのコンピュータプログラム。
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