WO2022149259A1 - 符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム - Google Patents

符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム Download PDF

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data
decoding
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likelihood
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武 柿崎
政則 中村
福太郎 濱岡
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日本電信電話株式会社
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    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the present invention relates to a coding circuit, a decoding circuit, a coding method, a decoding method, and a computer program.
  • FIG. 9 shows a configuration of a conventional communication system using SDD as a decoding method.
  • the conventional communication system includes a transmitting device 5 and a receiving device 6.
  • the transmitting device 5 and the receiving device 6 are connected to each other via the communication path 7.
  • the transmission device 5 includes a coding circuit 51 and a symbol mapper 52.
  • the coding circuit 51 includes a encoder 511.
  • the encoder 511 encodes the data to be transmitted (hereinafter referred to as “data to be transmitted”).
  • the symbol mapper 52 maps the transmission target data encoded by the encoder 511 according to the modulation method to generate transmission data.
  • the transmitting device 5 transmits the generated transmission data to the receiving device 6 via the communication path 7.
  • the transmission data transmitted via the communication path 7 is received by the receiving device 6 with the addition of noise generated in the communication path 7.
  • the receiving device 6 includes a symbol demapper 61 and a decoding circuit 62.
  • the symbol demapper 61 receives the transmission data transmitted via the communication path 7 and demodulates the received transmission data.
  • the decoding circuit 62 includes a decoder 621.
  • the decoder 621 decodes the demodulated transmission data. For example, the decoder 621 decodes the transmission data using the SDD.
  • an HDD Hard-Decision Decoding
  • the configuration using the HDD as the decoding method is different from the configuration using the SDD in that the decoder 621 shown in FIG. 9 decodes the transmission data using the HDD.
  • FIG. 10 shows a configuration of a conventional communication system in which a transmitting device has a plurality of encoders and a receiving device has a plurality of decoders. Note that FIG. 10 shows a configuration in which an HDD is used by some decoders as a decoding method.
  • the conventional communication system includes a transmitting device 5a and a receiving device 6a.
  • the transmitting device 5a and the receiving device 6a are connected to each other via the communication path 7.
  • the transmission device 5a includes a coding circuit 51a and a symbol mapper 52.
  • the coding circuit 51a includes an S / P circuit 512, encoders 511-1 to 511-2, and a P / S circuit 513.
  • the S / P circuit 512 divides the transmission target data into a plurality of data by performing serial-parallel conversion of the input transmission target data. The divided data is input to different encoders 511-1 to 511-2.
  • the encoders 511-1 to 511-2 encode the input data.
  • the P / S circuit 513 converts the coded data output from the encoders 511-1 to 511-2 into series data by parallel serial conversion.
  • the symbol mapper 52 maps the data converted by the P / S circuit 513 according to the modulation method to generate transmission data.
  • the receiving device 6a includes a symbol demapper 61 and a decoding circuit 62a.
  • the symbol demapper 61 receives the transmission data transmitted via the communication path 7 and demodulates the received transmission data.
  • the decoding circuit 62a includes an S / P circuit 622, decoders 621-1 to 621-2, and a P / S circuit 623.
  • the S / P circuit 622 divides the transmitted data into a plurality of data by performing serial-parallel conversion of the demodulated transmission data. The divided data is input to different decoders 621-1 to 621-2.
  • the decoders 621-1 to 621-2 decode the input data.
  • the decoder 621-1 decodes the data using the SDD
  • the decoder 621-2 decodes the data using the HDD.
  • the P / S circuit 623 converts the decoded data output from the decoders 621-1 to 621-2 into series data by parallel serial conversion.
  • an object of the present invention is to provide a technique capable of performing decoding with high accuracy while reducing the amount of calculation in decoding.
  • One aspect of the present invention is a coding circuit used for coherent digital signal processing, which is a serial parallel circuit that divides input data into a plurality of divided data by serial-parallel conversion, and the divided data.
  • a bit sequence is converted to make the amount of noise generated by the communication path non-uniform between a plurality of encoders that are encoded by adding an error correction code and a plurality of divided data encoded by each of the plurality of encoders.
  • It is a coding circuit including a bit conversion circuit.
  • One aspect of the present invention is a decoding circuit used for coherent digital signal processing, which is a serial parallel circuit that divides input data into a plurality of divided data by serial-parallel conversion, and the plurality of divided data.
  • Decoding including a likelihood calculation circuit that calculates the likelihood of decoding based on information of noise generated in a communication path, and a plurality of decoders that decode the plurality of divided data using the likelihood as an input. It is a circuit.
  • One aspect of the present invention is a coding method used for coherent digital signal processing, in which input data is divided into a plurality of divided data by serial-parallel conversion, and an error correction code is applied to the divided data. It is a coding method that adds and encodes and converts a bit sequence in order to make the amount of noise generated by a communication path non-uniform among a plurality of coded divided data.
  • One aspect of the present invention is a decoding method used for coherent digital signal processing, in which input data is divided into a plurality of divided data by serial-parallel conversion, and is generated in the plurality of divided data and a communication path.
  • This is a decoding method in which the likelihood of decoding is calculated based on the information of the noise to be generated, and the plurality of divided data are decoded by using the likelihood as an input.
  • One aspect of the present invention is to divide the input data into a plurality of divided data by serial-parallel conversion of the input data, add an error correction code to the divided data, encode the divided data, and encode the plurality of data. It is a computer program for executing a process of converting a bit sequence in order to make the amount of noise generated by a communication path non-uniform among the divided data of.
  • One aspect of the present invention divides the input data into a plurality of divided data by serial-parallel conversion of the input data, and decodes the data based on the plurality of divided data and the information of noise generated in the communication path. It is a computer program for calculating the likelihood of the above and using the likelihood as an input to execute a process of decoding the plurality of divided data.
  • FIG. 1 is a diagram showing a system configuration of a communication system according to the first embodiment.
  • the communication system includes a transmitting device 1 and a receiving device 2.
  • the transmitting device 1 and the receiving device 2 are connected to each other via a communication path 3.
  • the communication path 3 is an AWGN (Additive White Gaussian Noise) communication path.
  • the communication system uses coherent DSP technology.
  • the transmission device 1 includes a coding circuit 10 and a symbol mapper 11.
  • the coding circuit 10 includes an S / P circuit 110, a plurality of encoders 120-1 to 120-2, a bit conversion circuit 130, and a P / S circuit 140.
  • the coding circuit 10 newly includes a bit conversion circuit 130 as compared with the conventional coding circuit 51a shown in FIG.
  • the S / P circuit 110 divides the transmission target data into a plurality of data by performing serial-parallel conversion of the input transmission target data.
  • the encoders 120-1 to 120-2 encode the input data.
  • the encoder 120-1 encodes data using an LDPC (Low-Density Parity-Check) code
  • the encoder 120-2 encodes data using a BCH code. That is, the coder 120-1 is a coder using SDD, and the coder 120-2 is a coder using HDD.
  • LDPC Low-Density Parity-Check
  • the bit conversion circuit 130 converts a bit sequence of encoded data in order to make the noise generated in each code non-uniform in the time division direction.
  • the P / S circuit 140 converts the converted data output from the bit conversion circuit 130 into series data by parallel serial conversion.
  • the symbol mapper 11 maps the data converted by the P / S circuit 140 according to the modulation method to generate transmission data. For example, the symbol mapper 11 uses BPSK (Binary Phase Shift Keying) as the modulation method.
  • BPSK Binary Phase Shift Keying
  • the receiving device 2 includes a symbol demapper 20 and a decoding circuit 21.
  • the symbol demapper 20 receives the transmission data transmitted via the communication path 3, and demodulates the received transmission data by a demodulation method corresponding to the modulation method.
  • the symbol demapper 20 uses BPSK as the demodulation method.
  • the decoding circuit 21 includes an S / P circuit 210, a likelihood calculation circuit 220, decoders 230-1 to 230-2, and a P / S circuit 240.
  • the decoding circuit 21 is newly provided with a likelihood calculation circuit 220 as compared with the conventional decoding circuit 62a shown in FIG.
  • the S / P circuit 210 divides the transmission data into a plurality of data by performing serial-parallel conversion of the transmission data demodulated by the symbol demapper 20.
  • the likelihood calculation circuit 220 calculates the likelihood based on the data output from the S / P circuit 210 and the communication path information.
  • the channel information represents the distribution of noise in the channel 3.
  • the most typical communication system is the Gaussian distribution with mean ⁇ variance ⁇ .
  • the communication path information can be measured by a spectrum analyzer or the like. It is assumed that the communication path information has been measured in advance and stored in the likelihood calculation circuit 220.
  • the decoders 230-1 to 230-2 decode the input data.
  • the decoder 230-1 decodes the data using the SDD
  • the decoder 230-2 decodes the data using the HDD.
  • the P / S circuit 240 converts the decrypted data output from the decoders 230-1 to 230-2 into series data by parallel serial conversion.
  • noise is made non-uniform by conversion by the bit conversion circuit 130. Then, after separating into a communication path having a large noise (for example, a communication path in which the amount of noise is equal to or more than the threshold value) and a communication path having a small noise amount (for example, a communication path in which the amount of noise is less than the threshold value), the communication having a large amount of noise is performed. SDD is applied to the path, and HDD is applied to the communication path with low noise.
  • the permissible "performance deterioration amount” is defined, and the “number of divisions (number of coders 120 and decoders 230)" is limited due to the relationship between the delay amount and the circuit scale.
  • the purpose is to reduce the decoding power as much as possible (that is, replace it with an HDD).
  • the following (1) to (4) are performed before the start of the process.
  • the user measures the amount of noise in the entire communication system.
  • the amount of noise in the entire communication system can be measured by, for example, a spectrum analyzer or the like.
  • the code 1 to the code l (l is an integer of 2 or more) used by each of the coders 120-1 to 120-l. Calculate the amount of noise.
  • the amount of noise from reference numeral 1 to reference numeral l may be calculated theoretically, or may be obtained by the Monte Carlo method with a plurality of bit strings. The calculation method in the case of theoretical calculation is calculated by the formula (6) described later.
  • the user calculates FEC-OH (Forward Error Correction-Over Head) of the code applied by the encoder 120 according to each noise amount.
  • FEC-OH Forward Error Correction-Over Head
  • a method of calculating FEC-OH of the code applied by the coder 120 will be described with reference to FIG.
  • the encoder 120 it is necessary to add the redundant bit mbit shown in FIG. 3 to the information bit kbit according to the amount of noise N0 generated in the communication path 3 for error correction.
  • the amount of noise generated in the communication path 3 corresponds to the amount of noise in the entire communication system.
  • the upper bound of FEC-OH degree of redundancy
  • the user replaces the decoding method used in the decoder 230 from SDD to HDD as much as possible according to the permissible amount of performance deterioration.
  • the HDD is replaced with priority from the place where FEC-OH is small.
  • the reason for preferentially replacing the HDD with the HDD from the place where the FEC-OH is small is that when the FEC-OH is small, the deterioration when the SDD is replaced with the HDD is small (see Non-Patent Document 2).
  • FIG. 4 is a diagram showing a specific configuration of the bit conversion circuit 130 according to the first embodiment.
  • FIG. 4 shows the configuration of the bit conversion circuit 130 when the coding circuit 10 includes two encoders 120-1 and 120-2.
  • the symbol represented by reference numeral 131 in FIG. 4 represents an exclusive OR for each bit.
  • the bit conversion circuit 130 obtains an exclusive logical sum of the codeword x (1) output from the codeword 120-1 and the codeword x (2) output from the codeword 120-2. Convert x (1) to the codeword-x (1) (where "-" in -x is above x, and so on). Further, the bit conversion circuit 130 converts the codeword x (2) output from the encoder 120-2 into the codeword-x (2).
  • FIG. 5 is a flowchart showing a processing flow of the transmission device 1 in the first embodiment.
  • the encoder 120-1 encodes the data u (1) output from the S / P circuit 110 (step S102-1). As a result, the encoder 120-1 acquires the data x (1) of n / 2 bits which is a code word. Here, n represents the length of the entire code. Therefore, in the first embodiment, the encoder 120-1 acquires n / 2 bit data x (1) . The encoder 120-1 outputs the acquired codeword to the bit conversion circuit 130.
  • the encoder 120-2 encodes the data u (2) output from the S / P circuit 110 (step S102-2). As a result, the encoder 120-2 acquires the data x (2) of n / 2 bits which is a code word. In the first embodiment, the encoder 120-2 acquires n / 2 bit data x (2) . The encoder 120-2 outputs the acquired codeword to the bit conversion circuit 130.
  • the bit conversion circuit 130 acquires codewords output from the encoders 120-1 and 120-2, respectively.
  • the bit conversion circuit 130 converts the bit string of the acquired codeword. Specifically, the bit conversion circuit 130 converts the data x (1) output from the encoder 120-1 into the data-x (1) (step S103-1).
  • the bit conversion circuit 130 converts the data x (2) output from the encoder 120-2 into the data-x (2) (step S103-2).
  • the bit conversion circuit 130 outputs the converted data-x (1) and data-x (2) to the P / S circuit 140.
  • the P / S circuit 140 converts the data-x (1) and the data-x (2) output from the bit conversion circuit 130 into series data by parallel serial conversion (step S104). Specifically, the P / S circuit 140 combines data-x (1) and data-x (2 ) to generate n-bit data-x (-x (1) , -x (2) ). do. The P / S circuit 140 outputs the data-x to the symbol mapper 11. The symbol mapper 11 maps the data-x converted by the P / S circuit 140 according to the modulation method to generate transmission data (step S105). The coding circuit 10 transmits the generated transmission data to the receiving device 2 (step S106).
  • FIG. 6 is a flowchart showing a processing flow of the receiving device 2 in the first embodiment.
  • the symbol demapper 20 receives the transmission data transmitted through the communication path 3 (step S201).
  • the symbol demapper 20 demodulates the received transmission data (step S202).
  • the symbol demapper 20 outputs the demodulated data y to the S / P circuit 210.
  • the S / P circuit 210 divides the data y into a plurality of data by serial-parallel conversion of the data y output from the symbol demapper 20 (step S203). Specifically, the S / P circuit 210 divides the data y (y (1) , y (2) ) into the data y (1) and the data y (2) .
  • the S / P circuit 210 outputs the divided data y (1) and data y (2) to the likelihood calculation circuit 220.
  • the likelihood calculation circuit 220 calculates the likelihood based on the data y (1) and the data y (2) output from the S / P circuit 210 and the communication path information P1 (step S204).
  • the channel information P1 is represented by the following equation (2).
  • the likelihood calculation circuit 220 outputs the calculation result to the decoder 230-1.
  • the decoder 230-1 decodes the calculation result output from the likelihood calculation circuit 220 (step S205).
  • the decoder 230-1 has the estimated codeword ⁇ x (1) (“ ⁇ ” in ⁇ x is above x, the same applies hereinafter) and the estimated information ⁇ u (1) (“ ⁇ ” in ⁇ u. Gets on top of u, and so on).
  • the estimated codeword represents an estimated codeword.
  • the estimation information represents the estimation result of the divided data.
  • the decoder 230-1 outputs the estimated codeword ⁇ x (1) to the likelihood calculation circuit 220 and outputs the estimated information ⁇ u (1) to the P / S circuit 240.
  • the likelihood calculation circuit 220 calculates the likelihood based on the estimated codeword ⁇ x (1) output from the decoder 230-1 and the channel information P1 (step S207). Specifically, the likelihood calculation circuit 220 calculates the likelihood P12 based on the following equation (4).
  • the likelihood calculation circuit 220 outputs the calculation result to the decoder 230-2.
  • the decoder 230-2 decodes the calculation result output from the likelihood calculation circuit 220 (step S208). As a result, the decoder 230-2 acquires the estimated codeword ⁇ x (2) and the estimated information ⁇ u (2) .
  • the decoder 230-2 outputs the estimated codeword ⁇ x (2) to the likelihood calculation circuit 220 and outputs the estimated information ⁇ u (2) to the P / S circuit 240.
  • the P / S circuit 240 serially converts the estimated information ⁇ u (1) output from the decoder 230-1 and the estimated information ⁇ u (2) output from the decoder 230-2 in parallel and serially. (Step S210). Specifically, the P / S circuit 240 combines the estimated information ⁇ u (1) and the estimated information ⁇ u (2 ) to generate the estimated information ⁇ u ( ⁇ u (1) , ⁇ u (2) ). do.
  • the evaluation result using the method of the present invention will be described with reference to FIG. 7.
  • the LDPC code is used in the encoder 120-1
  • the BCH code is used in the encoder 120-2.
  • FIG. 7 for comparison, when the LDPC code and the BCH code are used equally in the conventional configuration 3 shown in FIG. 10, for example, the LDPC code in the encoder 511-1 and the BCH code BER in the encoder 511-2. The average of was also calculated.
  • the decoder 621 uses an SDD in FIG.
  • the decoder 621 uses an HDD in FIG. 9.
  • the configuration of the present invention reduces the performance deterioration as compared with the case where the BCH code which is the HDD and the SDD and the HDD are assigned as in the conventional configuration 3.
  • the coding circuit 10 uses codewords 120-1 to 120-l of a plurality of error correction codes and codewords output from the plurality of coding machines 120-1 to 120-l in a bit sequence. It is provided with a bit conversion circuit that makes the amount of noise generated in the engine non-uniform.
  • the decoding circuit 21 includes a likelihood calculation circuit 220 that calculates the likelihood information of decoding based on the communication path information, and a plurality of decoders 230-1 to 230-l that output the decoding information by inputting the likelihood information. ..
  • the output of the decoded information by the decoder 230 is sequentially executed by the plurality of decoders 230-1 to 230-l.
  • Each decoder 230 decodes the data by inputting the likelihood information updated by the likelihood calculation circuit 220 based on the decoding information output by the immediately preceding decoder 230.
  • the decoder 230 is designed to use a decoder 230 that uses an HDD for decoding data with a small amount of noise and a decoder 230 that uses an SDD for decoding data with a large amount of noise. It is possible to perform high-precision decoding while reducing the amount of calculation.
  • FIG. 8 is a diagram showing a system configuration of the communication system according to the second embodiment.
  • the communication system includes a transmitting device 1 Vietnamese and a receiving device 2 réelle.
  • the transmitting device 1 Vietnamese and the receiving device 2 réelle are connected to each other via the communication path 3.
  • the transmission device 1a includes a coding circuit 10a and a symbol mapper 11.
  • the coding circuit 10a is different in configuration from the coding circuit 10 in that it is provided with l units of the coding device 120.
  • the basic operation performed by the coding circuit 10a is the same as that of the coding circuit 10.
  • the receiving device 2a includes a symbol demapper 20 and a decoding circuit 21a.
  • the decoding circuit 21a is different in configuration from the decoding circuit 21 in that it includes one decoder 230.
  • the basic operation performed by the decoding circuit 21a is the same as that of the decoding circuit 21.
  • the S / P circuit 110 outputs the divided data u (1) to data u (l) to the corresponding encoders 120-1 to 120-l.
  • the encoders 120-1 to 120-l encode the data u (1) to the data u (l) output from the S / P circuit 110 in step S102. As a result, the encoders 120-1 to 120-l acquire data x (1) to data x (l) of n / l bits, which are codewords. The encoders 120-1 to 120-l output the acquired codewords to the bit conversion circuit 130.
  • the bit conversion circuit 130 acquires the codeword output from each of the encoders 120-1 to 120-l as step S103.
  • the bit conversion circuit 130 converts the bit string of the acquired codeword. Specifically, the bit conversion circuit 130 converts data x (1) to data x (l) output from each of the encoders 120-1 to 120-l into data-x (1) to data-x (l). Convert to.
  • the bit conversion circuit 130 outputs the converted data-x (1) to data-x (l) to the P / S circuit 140.
  • the processing of steps S105 and S106 is the same as that of the first embodiment.
  • the P / S circuit 140 converts the data-x (1) to the data-x (l) output from the bit conversion circuit 130 in step S104 into serial data by performing parallel serial conversion. Specifically, the P / S circuit 140 combines data-x (1) to data-x (l) to form n-bit data-x (-x (1) , ...,-X (l ). ) ) Is generated. The P / S circuit 140 outputs the data-x to the symbol mapper 11.
  • the symbol demapper 20 receives the transmission data transmitted through the communication path 3 in step S201.
  • the symbol demapper 20 demodulates the received transmission data in step S202.
  • the symbol demapper 20 outputs the demodulated data y to the S / P circuit 210.
  • the S / P circuit 210 divides the data y into a plurality of data by performing serial-parallel conversion of the data y output from the symbol demapper 20. Specifically, the S / P circuit 210 divides the data y (y (1) , ..., Y (l) ) into the data y (1) , ..., Y (l) .
  • the S / P circuit 210 outputs the divided data y (1) , ..., Y (l) to the likelihood calculation circuit 220.
  • step S204 to step S209 The processing from step S204 to step S209 is performed as follows in the second embodiment.
  • the likelihood calculation circuit 220 calculates the likelihood based on the data y (1) , ..., Y (l) output from the S / P circuit 210 and the communication path information P2.
  • the channel information P2 is represented by the following equation (5).
  • j in the equation (5) is an integer of 1 or more.
  • the likelihood calculation circuit 220 calculates the likelihood P21 based on the following equation (6).
  • the likelihood calculation circuit 220 outputs the calculation result to the decoder 230-j.
  • the decoder 230-j decodes the calculation result output from the likelihood calculation circuit 220 (step S205). As a result, the decoder 230-j acquires the estimated codeword ⁇ x (j) and the estimated information ⁇ u (j) .
  • the decoder 230-j outputs the estimated codeword ⁇ x (j) to the likelihood calculation circuit 220 and outputs the estimated information ⁇ u (j) to the P / S circuit 240.
  • the likelihood calculation circuit 220 repeats the above process l times by incrementing j from 1 to l in order.
  • the likelihood calculation circuit 220 performs the following processing.
  • the likelihood calculation circuit 220 calculates the likelihood based on the estimated codeword ⁇ x (1) output from the decoder 230-1 and the channel information P2.
  • the likelihood calculation circuit 220 outputs the calculation result to the decoder 230-2, and is based on the estimated codeword ⁇ x (2) output from the decoder 230-2 and the communication path information P2.
  • the likelihood calculation circuit 220 outputs the calculation result to the decoder 230-3, and is based on the estimated codeword ⁇ x (3) output from the decoder 230-3 and the communication path information P2.
  • the likelihood calculation circuit 220 calculates the likelihood using the decoding result of the previous decoder 230 and the communication path information.
  • step S210 the P / S circuit 240 converts the estimated information ⁇ u (1) to ⁇ u (l) output from the decoders 230-1 to 230-l into serial data by performing parallel serial conversion. .. Specifically, the P / S circuit 240 combines the estimated information ⁇ u (1) to ⁇ u (l) to estimate the information ⁇ u ( ⁇ u (1) , ..., ⁇ U (l) ). To generate.
  • the same effect as that in the first embodiment can be obtained.
  • it can be applied even when the transmitting device 1a has three or more encoders 120 and the receiving device 2a has three or more decoders 230. Therefore, it becomes possible to improve convenience.
  • the performance deterioration is reduced as a result. This is because the noise becomes more non-uniform, so there are many places where the noise is very small. Then, the number of places where the FEC-OH is small increases, and the performance deterioration at the time of replacing the HDD is reduced. On the other hand, if the number of divisions is increased, the delay becomes large. The reason is that in the likelihood calculation in the likelihood calculation circuit 220, the next likelihood cannot be calculated without waiting for the result of the code in the previous stage, so that the delay increases linearly. Further, since many codes are required and the likelihood calculation circuit 220 becomes complicated, the circuit scale also becomes large. Therefore, performance deterioration can be reduced by increasing the number of divisions as much as possible while satisfying the allowable delay amount.
  • the bit conversion circuit 130 may be configured by using another method of constructing a kernel of Polar code described in References 1 and 2.
  • References 1 and 2. References 1 and 2.
  • the likelihood calculation circuit 220 may calculate the likelihood by another Polar code decoding method described in Reference 3. (Reference 3: I. Tal et al., “List Decoding of Polar Codes”, IEEE Transactions on Information Theory, 61 (5) 2213, (2015))
  • the bit conversion circuit 130 and the likelihood calculation circuit 220 may be non-uniform in the spatial direction and the frequency axis direction.
  • Some functional units for example, coding circuits 10, 10a included in the transmitting devices 1, 1a and some functional units (for example, decoding circuits 21, 21a) included in the receiving devices 2, 2a in the above-described embodiment. It may be realized by a computer. In that case, a program for realizing this function may be recorded on a computer-readable recording medium, and the program recorded on the recording medium may be read by a computer system and executed.
  • the term "computer system” as used herein includes hardware such as an OS and peripheral devices.
  • the "computer-readable recording medium” refers to a portable medium such as a flexible disk, a magneto-optical disk, a ROM, or a CD-ROM, and a storage device such as a hard disk built in a computer system.
  • a "computer-readable recording medium” is a communication line for transmitting a program via a network such as the Internet or a communication line such as a telephone line, and dynamically holds the program for a short period of time. It may also include a program that holds a program for a certain period of time, such as a volatile memory inside a computer system that is a server or a client in that case. Further, the above program may be for realizing a part of the above-mentioned functions, and may be further realized for realizing the above-mentioned functions in combination with a program already recorded in the computer system. It may be realized by using a programmable logic device such as FPGA (Field Programmable Gate Array).
  • FPGA Field Programmable Gate Array
  • the present invention can be applied to a communication system using a plurality of encoders and decoders.

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Abstract

コヒーレントデジタル信号処理に用いられる符号化回路であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、分割データに対して誤り訂正符号を付加して符号化する複数の符号器と、複数の符号器それぞれによって符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換するビット変換回路と、を備える符号化回路。

Description

符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラム
　本発明は、符号化回路、復号回路、符号化方法、復号方法及びコンピュータプログラムに関する。
　インターネットトラフィックの増大に伴い、基幹光伝送の大容量化が求められている。周波数利用効率向上のため、基幹光伝送で用いられるコヒーレントＤＳＰ(Digital Signal Processor)では、高性能な復号方式であるＳＤＤ(Soft-Decision Decoding)を用いるＦＥＣ(Forward Error Correction)が採用されている（例えば、非特許文献１参照）。復号方式としてＳＤＤを用いる従来の通信システムの構成を図９に示す。
　従来の通信システムは、送信装置５と受信装置６を備える。送信装置５と受信装置６とは、通信路７を介して接続される。送信装置５は、符号化回路５１及びシンボルマッパ５２を備える。符号化回路５１は、符号器５１１を備える。符号器５１１は、送信対象のデータ（以下「送信対象データ」という。）を符号化する。シンボルマッパ５２は、符号器５１１によって符号化された送信対象データを変調方式に応じてマッピングして送信データを生成する。送信装置５は、生成された送信データを、通信路７を介して受信装置６に送信する。通信路７を介して伝送される送信データは、通信路７で発生する雑音が付加されて受信装置６で受信される。
　受信装置６は、シンボルデマッパ６１及び復号回路６２を備える。
　シンボルデマッパ６１は、通信路７を介して伝送された送信データを受信し、受信した送信データを復調する。復号回路６２は、復号器６２１を備える。復号器６２１は、復調された送信データを復号する。例えば、復号器６２１は、ＳＤＤを用いて送信データを復号する。
　ＳＤＤは、復号精度は高いものの、計算量が大きく消費電力が大きくなってしまう。そこで、復号方式としてＳＤＤに代えてＨＤＤ（Hard-Decision Decoding）を用いることも行われている（例えば、非特許文献２参照）。復号方式としてＨＤＤを用いる構成は、図９に示す復号器６２１がＨＤＤを用いて送信データを復号する点がＳＤＤを用いる構成と異なる。復号方式としてＨＤＤを用いることにより、ＳＤＤに比べて復号精度は劣るものの、計算量を削減することができる。
　従来の通信システムとして、送信装置が複数の符号器を備え、受信装置が複数の復号器を備える構成も提案されている。このような構成では、全てもしくは一部の復号器がＨＤＤの復号方式を用いることで計算量を削減している。送信装置が複数の符号器を備え、受信装置が複数の復号器を備える従来の通信システムの構成を図１０に示す。なお、図１０では、復号方式としてＨＤＤを一部の復号器が用いる構成を示す。
　従来の通信システムは、送信装置５ａと受信装置６ａを備える。送信装置５ａと受信装置６ａとは、通信路７を介して接続される。送信装置５ａは、符号化回路５１ａ及びシンボルマッパ５２を備える。符号化回路５１ａは、Ｓ／Ｐ回路５１２、符号器５１１－１～５１１－２及びＰ／Ｓ回路５１３を備える。Ｓ／Ｐ回路５１２は、入力された送信対象データをシリアルパラレル変換することによって、送信対象データを複数のデータに分割する。分割されたデータは、異なる符号器５１１－１～５１１－２に入力される。符号器５１１－１～５１１－２は、入力されたデータを符号化する。Ｐ／Ｓ回路５１３は、符号器５１１－１～５１１－２から出力された符号化後のデータをパラレルシリアル変換することによって直列のデータに変換する。シンボルマッパ５２は、Ｐ／Ｓ回路５１３によって変換されたデータを変調方式に応じてマッピングして送信データを生成する。
　受信装置６ａは、シンボルデマッパ６１及び復号回路６２ａを備える。
　シンボルデマッパ６１は、通信路７を介して伝送された送信データを受信し、受信した送信データを復調する。復号回路６２ａは、Ｓ／Ｐ回路６２２、復号器６２１－１～６２１－２及びＰ／Ｓ回路６２３を備える。Ｓ／Ｐ回路６２２は、復調された送信データをシリアルパラレル変換することによって、送信データを複数のデータに分割する。分割されたデータは、異なる復号器６２１－１～６２１－２に入力される。復号器６２１－１～６２１－２は、入力されたデータを復号する。例えば、復号器６２１－１はＳＤＤを用いてデータを復号し、復号器６２１－２はＨＤＤを用いてデータを復号する。Ｐ／Ｓ回路６２３は、復号器６２１－１～６２１－２から出力された復号後のデータをパラレルシリアル変換することによって直列のデータに変換する。
Bipin Sankar Gopalakrishna Pillai, Behnam Sedighi, N. Prasanth Anthapadmanabhan, William Shieh, Kerry J. Hinton, and Rodney S. Tucker, "End-to-End Energy Modeling and Analysis of Long-Haul Coherent Transmission Systems", JOURNAL OF LIGHTWAVE TECHNOLOGY, VOL. 32, NO. 18, SEPTEMBER 15, 2014 "OIF-FEC-100G-01.0100G Forward Error Correction White Paper (May 2010)", OPTICAL INTERNETWORKING FORUM
　上記のように、全てもしくは一部の復号方式をＨＤＤに置き換えることで消費電力の削減が期待される。しかしながら、高い周波数利用効率が求められる基幹光伝送においては性能劣化が大きくなってしまうという問題があった。
　上記事情に鑑み、本発明は、復号における計算量を削減しつつ、高精度に復号を行うことができる技術の提供を目的としている。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる符号化回路であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、前記分割データに対して誤り訂正符号を付加して符号化する複数の符号器と、複数の符号器それぞれによって符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換するビット変換回路と、を備える符号化回路である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる復号回路であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出する尤度計算回路と、前記尤度を入力として、前記複数の分割データを復号する複数の復号器と、を備える復号回路である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる符号化方法であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記分割データに対して誤り訂正符号を付加して符号化し、符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換する符号化方法である。
　本発明の一態様は、コヒーレントデジタル信号処理に用いられる復号方法であって、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出し、前記尤度を入力として、前記複数の分割データを復号する復号方法である。
　本発明の一態様は、コンピュータに、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記分割データに対して誤り訂正符号を付加して符号化し、符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換する処理を実行させるためのコンピュータプログラムである。
　本発明の一態様は、コンピュータに、入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出し、前記尤度を入力として、前記複数の分割データを復号する処理を実行させるためのコンピュータプログラムである。
　本発明により、復号における計算量を削減しつつ、高精度に復号を行うことが可能となる。
第１の実施形態における通信システムのシステム構成を表す図である。 本発明における符号器及び復号器の設計指針を説明するための図である。 符号器で適用する符号のＦＥＣ－ＯＨの計算方法を説明するための図である。 第１の実施形態におけるビット変換回路の具体的な構成を示す図である。 第１の実施形態における送信装置の処理の流れを示すフローチャートである。 第１の実施形態における受信装置の処理の流れを示すフローチャートである。 本発明の手法を用いた評価結果を説明するための図である。 第２の実施形態における通信システムのシステム構成を表す図である。 従来の通信システムの構成を表す図である。 従来の通信システムの構成を表す図である。
　以下、本発明の一実施形態を、図面を参照しながら説明する。
（第１の実施形態）
　図１は、第１の実施形態における通信システムのシステム構成を表す図である。通信システムは、送信装置１及び受信装置２を備える。送信装置１と受信装置２とは、通信路３を介して接続される。なお、以下の説明では、通信路３は、ＡＷＧＮ（Additive White Gaussian Noise）通信路であるとする。通信システムでは、コヒーレントＤＳＰ技術を用いる。
　送信装置１は、符号化回路１０及びシンボルマッパ１１を備える。
　符号化回路１０は、Ｓ／Ｐ回路１１０、複数の符号器１２０－１～１２０－２、ビット変換回路１３０及びＰ／Ｓ回路１４０を備える。符号化回路１０は、図１０に示す従来の符号化回路５１ａに比べて、新たにビット変換回路１３０を備える。
　Ｓ／Ｐ回路１１０は、入力された送信対象データをシリアルパラレル変換することによって、送信対象データを複数のデータに分割する。
　符号器１２０－１～１２０－２は、入力されたデータを符号化する。例えば、符号器１２０－１はＬＤＰＣ（Low-Density Parity-Check）符号を用いてデータを符号化し、符号器１２０－２はＢＣＨ符号を用いてデータを符号化する。すなわち、符号器１２０－１はＳＤＤを用いる符号器であり、符号器１２０－２はＨＤＤを用いる符号器である。
　ビット変換回路１３０は、各符号に発生する雑音を時分割方向に不均一化するために、符号化されたデータのビット系列を変換する。
　Ｐ／Ｓ回路１４０は、ビット変換回路１３０から出力された変換後のデータをパラレルシリアル変換することによって直列のデータに変換する。
　シンボルマッパ１１は、Ｐ／Ｓ回路１４０によって変換されたデータを変調方式に応じてマッピングして送信データを生成する。例えば、シンボルマッパ１１は、変調方式としてＢＰＳＫ（Binary Phase Shift Keying）を用いるものとする。
　受信装置２は、シンボルデマッパ２０及び復号回路２１を備える。
　シンボルデマッパ２０は、通信路３を介して伝送された送信データを受信し、受信した送信データを、変調方式に対応した復調方式で復調する。例えば、シンボルデマッパ２０は、復調方式としてＢＰＳＫを用いるものとする。
　復号回路２１は、Ｓ／Ｐ回路２１０、尤度計算回路２２０、復号器２３０－１～２３０－２及びＰ／Ｓ回路２４０を備える。復号回路２１は、図１０に示す従来の復号回路６２ａに比べて、新たに尤度計算回路２２０を備える。
　Ｓ／Ｐ回路２１０は、シンボルデマッパ２０によって復調された送信データをシリアルパラレル変換することによって、送信データを複数のデータに分割する。
　尤度計算回路２２０は、Ｓ／Ｐ回路２１０から出力されたデータと、通信路情報とに基づいて尤度を算出する。通信路情報は、通信路３の雑音の分布を表す。通信システムで最も典型的であるのは、平均μ分散σのガウス分布である。通信路情報は、スペクトルアナライザ等で測定可能である。通信路情報は、予め計測されていて、尤度計算回路２２０に記憶されているものとする。
　復号器２３０－１～２３０－２は、入力されたデータを復号する。例えば、復号器２３０－１はＳＤＤを用いてデータを復号し、復号器２３０－２はＨＤＤを用いてデータを復号する。
　Ｐ／Ｓ回路２４０は、復号器２３０－１～２３０－２から出力された復号後のデータをパラレルシリアル変換することによって直列のデータに変換する。
　次に、図２を用いて、本発明における符号器１２０及び復号器２３０の設計指針について説明する。
　まず本発明の大まかな流れについて説明する。本発明では、ビット変換回路１３０による変換によって雑音を不均一化させる。そして、雑音の大きい通信路（例えば、雑音の量が閾値以上の通信路）と、雑音の小さい通信路（例えば、雑音の量が閾値未満の通信路）に分離させた後、雑音の大きい通信路にはＳＤＤを、雑音の小さい通信路にはＨＤＤを適用する。
　本発明では、許容される「性能劣化量」が規定されており、遅延量及び回路規模の関係で「分割数（符号器１２０及び復号器２３０の数）」が制限されているもとで「可能な限り復号電力を削減すること（すなわちＨＤＤへの置き換え）」を目的としている。
　上記の目的を実現するために、以下の（１）～（４）が、処理の開始以前に行われる。
（１）ユーザは、通信システム全体の雑音量を計測する。通信システム全体の雑音量は、例えばスペクトルアナライザ等で計測することができる。
（２）ユーザは、事前の計測により予め通信システム全体の雑音量がわかっているため、符号器１２０－１～１２０－ｌそれぞれが用いる符号１から符号ｌ（ｌは２以上の整数）までの雑音量を計算する。符号１から符号ｌまでの雑音量は、理論的に計算してもよいし、複数のビット列をおくりモンテカルロ法にて求めてもよい。理論的に計算する場合の計算方法は、後述の式（６）により算出される。
（３）ユーザは、各雑音量に応じて、符号器１２０で適用する符号のＦＥＣ－ＯＨ（Forward Error Correction-Over Head）を計算する。ここで、符号器１２０で適用する符号のＦＥＣ－ＯＨの計算方法について図３を用いて説明する。符号器１２０では、誤り訂正のために、通信路３で発生する雑音量Ｎ０に応じて、図３に示す冗長ビットｍビットを情報ビットｋビットに付加する必要がある。通信路３で発生する雑音量は、通信システム全体の雑音量に相当する。ＦＥＣ－ＯＨ（冗長の度合い）の上界は以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　なお、ｋ／（ｋ＋ＦＥＣ－ＯＨ）＜１/２×ｌｏｇ２（１＋Ｅｂ/Ｎ０）＝：Ｃ(通信路容量)を満たす必要がある。（ｋ／ｋ＋ＦＥＣ－ＯＨ）と１/２×ｌｏｇ２（１＋Ｅｂ/Ｎ０）の間にマージンを持たせる。マージン量は符号に依存する。Ｅｂは、ビットあたりのエネルギーを表す。また、Ｎ０は雑音スペクトル密度である。ＦＥＣ－ＯＨはシステムが目標とするＥｂ/Ｎ０を基準に設定する。
　図２に戻って説明続ける。
（４）ユーザは、性能劣化許容量に応じて、可能な限り復号器２３０において用いる復号方式をＳＤＤからＨＤＤに置き換える。基本的にＦＥＣ－ＯＨが小さい箇所から優先してＨＤＤに置き換える。ＦＥＣ－ＯＨが小さい箇所から優先してＨＤＤに置き換える理由としては、ＦＥＣ－ＯＨが小さいとＳＤＤからＨＤＤに置き換えたときの劣化も小さいためである（非特許文献２参照）。
　図４は、第１の実施形態におけるビット変換回路１３０の具体的な構成を示す図である。図４では、符号化回路１０が２台の符号器１２０－１及び１２０－２を備える場合のビット変換回路１３０の構成を示している。
　図４における符号１３１で示す記号は、ビット毎の排他的論理和を表す。ビット変換回路１３０は、符号器１２０－１から出力された符号語ｘ（１）と、符号器１２０－２から出力された符号語ｘ（２）との排他的論理和を求めることで符号語ｘ（１）を符号語－ｘ（１）（－ｘにおける“－”はｘの上につく、以下同様）に変換する。さらに、ビット変換回路１３０は、符号器１２０－２から出力された符号語ｘ（２）を符号語－ｘ（２）に変換する。
　図５は、第１の実施形態における送信装置１の処理の流れを示すフローチャートである。
　Ｓ／Ｐ回路１１０は、入力された送信対象データｕをシリアルパラレル変換することによって、送信対象データｕを複数のデータに分割する（ステップＳ１０１）。具体的には、Ｓ／Ｐ回路１１０は、ｋビットのデータｕ∈｛０，１｝ｋをｋ１ビットのデータｕ（１），ｋ２ビットのデータｕ（２）に分割(ｋ１＋ｋ２＝ｋ)する。Ｓ／Ｐ回路１１０は、分割後のデータｕ（１）を符号器１２０－１に出力し、データｕ（２）を符号器１２０－２に出力する。
　符号器１２０－１は、Ｓ／Ｐ回路１１０から出力されたデータｕ（１）を符号化する（ステップＳ１０２－１）。これにより、符号器１２０－１は、符号語であるｎ／２ビットのデータｘ（１）を取得する。ここで、ｎは全体の符号の長さを表す。そのため、第１の実施形態では、符号器１２０－１は、ｎ／２ビットのデータｘ（１）を取得する。符号器１２０－１は、取得した符号語をビット変換回路１３０に出力する。
　同様に、符号器１２０－２は、Ｓ／Ｐ回路１１０から出力されたデータｕ（２）を符号化する（ステップＳ１０２－２）。これにより、符号器１２０－２は、符号語であるｎ／２ビットのデータｘ（２）を取得する。第１の実施形態では、符号器１２０－２は、ｎ／２ビットのデータｘ（２）を取得する。符号器１２０－２は、取得した符号語をビット変換回路１３０に出力する。
　ビット変換回路１３０は、符号器１２０－１及び１２０－２それぞれから出力された符号語を取得する。ビット変換回路１３０は、取得した符号語のビット列を変換する。具体的には、ビット変換回路１３０は、符号器１２０－１から出力されたデータｘ（１）をデータ－ｘ（１）に変換する（ステップＳ１０３－１）。ビット変換回路１３０は、符号器１２０－２から出力されたデータｘ（２）をデータ－ｘ（２）に変換する（ステップＳ１０３－２）。ビット変換回路１３０は、変換後のデータ－ｘ（１）及びデータ－ｘ（２）をＰ／Ｓ回路１４０に出力する。
　Ｐ／Ｓ回路１４０は、ビット変換回路１３０から出力されたデータ－ｘ（１）及びデータ－ｘ（２）をパラレルシリアル変換することによって直列のデータに変換する（ステップＳ１０４）。具体的には、Ｐ／Ｓ回路１４０は、データ－ｘ（１）及びデータ－ｘ（２）を結合してｎビットのデータ－ｘ（－ｘ（１），－ｘ（２））を生成する。Ｐ／Ｓ回路１４０は、データ－ｘをシンボルマッパ１１に出力する。シンボルマッパ１１は、Ｐ／Ｓ回路１４０によって変換されたデータ－ｘを変調方式に応じてマッピングして送信データを生成する（ステップＳ１０５）。符号化回路１０は、生成された送信データを受信装置２に送信する（ステップＳ１０６）。
　図６は、第１の実施形態における受信装置２の処理の流れを示すフローチャートである。
　シンボルデマッパ２０は、通信路３を伝送してきた送信データを受信する（ステップＳ２０１）。シンボルデマッパ２０は、受信した送信データを復調する（ステップＳ２０２）。シンボルデマッパ２０は、復調後のデータｙをＳ／Ｐ回路２１０に出力する。Ｓ／Ｐ回路２１０は、シンボルデマッパ２０から出力されたデータｙをシリアルパラレル変換することによって、データｙを複数のデータに分割する（ステップＳ２０３）。具体的には、Ｓ／Ｐ回路２１０は、データｙ（ｙ（１），ｙ（２））をデータｙ（１），データｙ（２）に分割する。Ｓ／Ｐ回路２１０は、分割後のデータｙ（１）及びデータｙ（２）を尤度計算回路２２０に出力する。
　尤度計算回路２２０は、Ｓ／Ｐ回路２１０から出力されたデータｙ（１）及びデータｙ（２）と、通信路情報Ｐ１とに基づいて尤度を算出する（ステップＳ２０４）。ここで、通信路情報Ｐ１が以下の式（２）で表されるものとする。
Figure JPOXMLDOC01-appb-M000002
　尤度計算回路２２０は、以下の式（３）に基づいて尤度Ｐ１１を算出する。なお、第１の実施形態では、Ｐ（ｘｉ）＝１／２と仮定している。ｉは、１以上整数である。
Figure JPOXMLDOC01-appb-M000003
　尤度計算回路２２０は、算出結果を復号器２３０－１に出力する。復号器２３０－１は、尤度計算回路２２０から出力された算出結果を復号する（ステップＳ２０５）。これにより、復号器２３０－１は、推定符号語＾ｘ（１）（＾ｘにおける“＾”はｘの上につく、以下同様）及び推定情報＾ｕ（１）（＾ｕにおける“＾”はｕの上につく、以下同様）を取得する。推定符号語とは、推定された符号語を表す。推定情報とは、分割されたデータの推定結果を表す。復号器２３０－１は、推定符号語＾ｘ（１）を尤度計算回路２２０に出力し、推定情報＾ｕ（１）をＰ／Ｓ回路２４０に出力する。
　尤度計算回路２２０は、復号器２３０－１から出力された推定符号語＾ｘ（１）と、通信路情報Ｐ１とに基づいて尤度を算出する（ステップＳ２０７）。具体的には、尤度計算回路２２０は、以下の式（４）に基づいて尤度Ｐ１２を算出する。
Figure JPOXMLDOC01-appb-M000004
　尤度計算回路２２０は、算出結果を復号器２３０－２に出力する。復号器２３０－２は、尤度計算回路２２０から出力された算出結果を復号する（ステップＳ２０８）。これにより、復号器２３０－２は、推定符号語＾ｘ（２）及び推定情報＾ｕ（２）を取得する。復号器２３０－２は、推定符号語＾ｘ（２）を尤度計算回路２２０に出力し、推定情報＾ｕ（２）をＰ／Ｓ回路２４０に出力する。
　Ｐ／Ｓ回路２４０は、復号器２３０－１から出力された推定情報＾ｕ（１）と、復号器２３０－２から出力された推定情報＾ｕ（２）とをパラレルシリアル変換することによって直列のデータに変換する（ステップＳ２１０）。具体的には、Ｐ／Ｓ回路２４０は、推定情報＾ｕ（１）及び推定情報＾ｕ（２）を結合して推定情報＾ｕ（＾ｕ（１），＾ｕ（２））を生成する。
　次に、図７を用いて、本発明の手法を用いた評価結果について説明する。
　ＡＷＧＮ環境下、ＢＰＳＫ変調時のＬＤＰＣ符号、ＢＣＨ符号のＥｂ／Ｎ０－ＢＥＲ特性をそれぞれ評価した。本発明では、符号器１２０－１でＬＤＰＣ符号、符号器１２０－２でＢＣＨ符号を用いている。図７では、比較のため、図１０に示す従来構成３にてＬＤＰＣ符号とＢＣＨ符号とを均等に用いた場合、例えば符号器５１１－１でＬＤＰＣ符号、符号器５１１－２でＢＣＨ符号のＢＥＲの平均も算出した。図７に示す従来構成１は図９において復号器６２１がＳＤＤを用いる構成であり、従来構成２は図９において復号器６２１がＨＤＤを用いる構成である。図７のグラフに示すように、ＨＤＤであるＢＣＨ符号や、ＳＤＤとＨＤＤを従来構成３のように割り当てた場合に比べ、本発明の構成により性能劣化が低減されることが確認できる。
　以上のように構成された通信システムによれば、復号における計算量を削減しつつ、高精度に復号を行うことが可能になる。具体的に、符号化回路１０は、複数の誤り訂正符号の符号器１２０－１～１２０－ｌと、複数の符号器１２０－１～１２０－ｌから出力された符号語を用いて、ビット系列に発生する雑音量を不均一にするビット変換回路を備える。復号回路２１は、通信路情報を元に復号の尤度情報を算出する尤度計算回路２２０と、尤度情報を入力として復号情報を出力する複数の復号器２３０－１～２３０－ｌを備える。復号器２３０による復号情報の出力は、複数の復号器２３０－１～２３０－ｌで逐次的に実行される。各復号器２３０は、直前の復号器２３０で出力された復号情報を元に尤度計算回路２２０で更新された尤度情報を入力としてデータの復号を行う。このように、符号化回路１０におけるビット変換回路１３０により符号器１２０－１～１２０－ｌから出力された符号語の雑音量を符号器毎に不均一にすることにより、復号回路２１における対応する復号器２３０では、小さい雑音が付加されたデータの復号にはＨＤＤを用いる復号器２３０、大きい雑音が付加されたデータの復号にはＳＤＤを用いる復号器２３０を用いるように設計することで復号における計算量を削減しつつ、高精度に復号を行うことが可能になる。
（第２の実施形態）
　第１の実施形態では、符号化回路が備える符号器の数が２台、復号回路が備える復号器の数が２台の場合を例に説明した。符号化回路が備える符号器及び復号回路が備える復号器の数は、２台以上であればよい。そこで、第２の実施形態では、符号器及び復号器が２台に限られない場合の構成について説明する。
　図８は、第２の実施形態における通信システムのシステム構成を表す図である。通信システムは、送信装置１а及び受信装置２аを備える。送信装置１аと受信装置２аとは、通信路３を介して接続される。
　送信装置１ａは、符号化回路１０ａ及びシンボルマッパ１１を備える。符号化回路１０ａは、符号器１２０をｌ台備える点で符号化回路１０と構成が異なる。一方で、符号化回路１０ａが行う基本的な動作は、符号化回路１０と同様である。
　受信装置２ａは、シンボルデマッパ２０及び復号回路２１ａを備える。復号回路２１ａは、復号器２３０をｌ台備える点で復号回路２１と構成が異なる。一方で、復号回路２１ａが行う基本的な動作は、復号回路２１と同様である。
　以下、第２の実施形態における送信装置１ａが行う処理について図５を用いて説明する。
　Ｓ／Ｐ回路１１０は、ステップＳ１０１においてｋビットのデータｕ∈｛０，１｝ｋをｋ１ビットのデータｕ（１），・・・，ｋｌビットのデータｕ（ｌ）に分割(ｋ１＋ｋ２＋・・・＋ｋｌ＝ｋ)する。Ｓ／Ｐ回路１１０は、分割後のデータｕ（１）～データｕ（ｌ）それぞれを対応する符号器１２０－１～１２０－ｌに出力する。
　符号器１２０－１～１２０－ｌは、ステップＳ１０２としてＳ／Ｐ回路１１０から出力されたデータｕ（１）～データｕ（ｌ）を符号化する。これにより、符号器１２０－１～１２０－ｌは、符号語であるｎ／ｌビットのデータｘ（１）～データｘ（ｌ）を取得する。符号器１２０－１～１２０－ｌは、取得した符号語をビット変換回路１３０に出力する。
　ビット変換回路１３０は、ステップＳ１０３として符号器１２０－１～１２０－ｌそれぞれから出力された符号語を取得する。ビット変換回路１３０は、取得した符号語のビット列を変換する。具体的には、ビット変換回路１３０は、符号器１２０－１～１２０－ｌそれぞれから出力されたデータｘ（１）～データｘ（ｌ）をデータ－ｘ（１）～データ－ｘ（ｌ）に変換する。ビット変換回路１３０は、変換後のデータ－ｘ（１）～データ－ｘ（ｌ）をＰ／Ｓ回路１４０に出力する。なお、ステップＳ１０５及びＳ１０６の処理は、第１の実施形態と同様である。
　Ｐ／Ｓ回路１４０は、ステップＳ１０４においてビット変換回路１３０から出力されたデータ－ｘ（１）～データ－ｘ（ｌ）をパラレルシリアル変換することによって直列のデータに変換する。具体的には、Ｐ／Ｓ回路１４０は、データ－ｘ（１）～データ－ｘ（ｌ）を結合してｎビットのデータ－ｘ（－ｘ（１），・・・，－ｘ（ｌ））を生成する。Ｐ／Ｓ回路１４０は、データ－ｘをシンボルマッパ１１に出力する。
　次に第２の実施形態における受信装置２ａが行う処理について図６を用いて説明する。
　シンボルデマッパ２０は、ステップＳ２０１において、通信路３を伝送してきた送信データを受信する。シンボルデマッパ２０は、ステップＳ２０２において、受信した送信データを復調する。シンボルデマッパ２０は、復調後のデータｙをＳ／Ｐ回路２１０に出力する。Ｓ／Ｐ回路２１０は、ステップＳ２０３において、シンボルデマッパ２０から出力されたデータｙをシリアルパラレル変換することによって、データｙを複数のデータに分割する。具体的には、Ｓ／Ｐ回路２１０は、データｙ（ｙ（１），・・・，ｙ（ｌ））をデータｙ（１），・・・，ｙ（ｌ）に分割する。Ｓ／Ｐ回路２１０は、分割後のデータｙ（１），・・・，ｙ（ｌ）を尤度計算回路２２０に出力する。
　ステップＳ２０４からステップＳ２０９までの処理は、第２の実施形態においては以下のように行われる。
　尤度計算回路２２０は、Ｓ／Ｐ回路２１０から出力されたデータｙ（１），・・・，ｙ（ｌ）と、通信路情報Ｐ２とに基づいて尤度を算出する。ここで、通信路情報Ｐ２が以下の式（５）で表されるものとする。なお、式（５）におけるｊは、１以上の整数である。
Figure JPOXMLDOC01-appb-M000005
　尤度計算回路２２０は、以下の式（６）に基づいて尤度Ｐ２１を算出する。
Figure JPOXMLDOC01-appb-M000006
　尤度計算回路２２０は、算出結果を復号器２３０－ｊに出力する。復号器２３０－ｊは、尤度計算回路２２０から出力された算出結果を復号する（ステップＳ２０５）。これにより、復号器２３０－ｊは、推定符号語＾ｘ（ｊ）及び推定情報＾ｕ（ｊ）を取得する。復号器２３０－ｊは、推定符号語＾ｘ（ｊ）を尤度計算回路２２０に出力し、推定情報＾ｕ（ｊ）をＰ／Ｓ回路２４０に出力する。なお、尤度計算回路２２０は、ｊを１からｌまで順番に繰り上げて上記の処理をｌ回繰り返し実行する。
　すなわち、尤度計算回路２２０は、以下のような処理を行うことになる。尤度計算回路２２０は、復号器２３０－１から出力された推定符号語＾ｘ（１）と、通信路情報Ｐ２とに基づいて尤度を算出する。次に、尤度計算回路２２０は、算出結果を復号器２３０－２に出力して、復号器２３０－２から出力された推定符号語＾ｘ（２）と、通信路情報Ｐ２とに基づいて尤度を算出する。次に、尤度計算回路２２０は、算出結果を復号器２３０－３に出力して、復号器２３０－３から出力された推定符号語＾ｘ（３）と、通信路情報Ｐ２とに基づいて尤度を算出する。
　上記のように、尤度計算回路２２０は、１つ前の復号器２３０の復号結果と、通信路情報とを用いて尤度を算出する。
　Ｐ／Ｓ回路２４０は、ステップＳ２１０において、復号器２３０－１～２３０－ｌから出力された推定情報＾ｕ（１）～＾ｕ（ｌ）をパラレルシリアル変換することによって直列のデータに変換する。具体的には、Ｐ／Ｓ回路２４０は、推定情報＾ｕ（１）～＾ｕ（ｌ）を結合して推定情報＾ｕ（＾ｕ（１），・・・，＾ｕ（ｌ））を生成する。
　以上のように構成された第２の実施形態における通信システムによれば、第１の実施形態と同様の効果を得ることができる。
　第２の実施形態における通信システムでは、送信装置１ａが符号器１２０を３台以上備え、受信装置２ａが復号器２３０を３台以上備える場合においても適用することができる。そのため、利便性を向上させることが可能になる。
　符号化回路及び復号回路におけるデータの分割数が多いほど結果として性能劣化が低減される。これは、雑音がより不均一になるため、雑音が非常に小さい箇所が多くなる。すると、ＦＥＣ－ＯＨが小さい箇所が増え、ＨＤＤの置き換え時の性能劣化が低減されるためである。
　一方で、分割数を増やすと、遅延が大きくなってしまう。その理由としては、尤度計算回路２２０における尤度計算では、前段の符号の結果を待たないと次の尤度の計算できないため、遅延が線形に増加するためである。さらに、多くの符号を必要になったり、尤度計算回路２２０が複雑になるため、回路規模も大きくなってしまう。そのため、許容遅延量を満たしつつ、できるだけ分割数を多くすることで性能劣化を低減することができる。
　第１の実施形態及び第２の実施形態に共通する変形例について説明する。
　ビット変換回路１３０は、参考文献１及び２に記載の他のＰｏｌａｒ符号のｋｅｒｎｅｌの構成法を用いて構成しても良い。
（参考文献１：F. Gabry et al., “Multi-Kernel Construction of Polar Codes”, 2017 IEEE International Conference on Communications Workshops (ICC Workshops), pp. 761-765 (2017)） 
（参考文献２：H. Lin et al., “Linear and Nonlinear Binary Kernels of Polar Codes of Small Dimensions With Maximum Exponents”, IEEE Transactions on Information Theory, 61(10), 5253, (2015)）
　尤度計算回路２２０は、参考文献３に記載の他のＰｏｌａｒ符号の復号法にて尤度を計算しても良い。
（参考文献３：I. Tal et al., “List Decoding of Polar Codes”, IEEE Transactions on Information Theory, 61(5) 2213, (2015)）
　ビット変換回路１３０及び尤度計算回路２２０は、空間方向、周波数軸方向に関しても不均一にしても良い。
　上述した実施形態における送信装置１，１ａが備える一部の機能部（例えば、符号化回路１０，１０ａ）及び受信装置２，２ａが備える一部の機能部（例えば、復号回路２１，２１ａ）をコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、複数の符号器及び復号器を用いる通信システムに適用できる。
１、１ａ…送信装置，２、２ａ…受信装置，１０、１０ａ…符号化回路，　１１…シンボルマッパ，　２０…シンボルデマッパ，　２１、２１ａ…復号回路，　１１０…Ｓ／Ｐ回路，　１１０、２１０…Ｓ／Ｐ回路，　１２０－１～１２０－ｌ…符号器，　１３０…ビット変換回路，　１４０、２４０…Ｐ／Ｓ回路，２２０…尤度計算回路，２３０－１～２３０－ｌ…復号器

Claims (7)

  1. 　コヒーレントデジタル信号処理に用いられる符号化回路であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、
    　前記分割データに対して誤り訂正符号を付加して符号化する複数の符号器と、
    　複数の符号器それぞれによって符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換するビット変換回路と、
    　を備える符号化回路。
  2. 　コヒーレントデジタル信号処理に用いられる復号回路であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割するシリアルパラレル回路と、
    　前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出する尤度計算回路と、
    　前記尤度を入力として、前記複数の分割データを復号する複数の復号器と、
    　を備える復号回路。
  3. 　前記尤度計算回路は、前記複数の復号器のうち一つの復号器の復号結果が得られた場合、得られた前記復号結果と、前記通信路において発生する雑音の情報とに基づいて尤度を更新し、
    　前記複数の復号器は、前段の復号器により得られた復号結果を用いて更新された尤度を入力として、入力された分割データを復号する、
    　請求項２に記載の復号回路。
  4. 　コヒーレントデジタル信号処理に用いられる符号化方法であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記分割データに対して誤り訂正符号を付加して符号化し、
    　符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換する符号化方法。
  5. 　コヒーレントデジタル信号処理に用いられる復号方法であって、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出し、
    　前記尤度を入力として、前記複数の分割データを復号する復号方法。
  6. 　コンピュータに、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記分割データに対して誤り訂正符号を付加して符号化し、
    　符号化された複数の分割データ間で通信路により発生する雑音量を不均一にするためにビット系列を変換する処理を実行させるためのコンピュータプログラム。
  7. 　コンピュータに、
    　入力されたデータをシリアルパラレル変換することによって複数の分割データに分割し、
    　前記複数の分割データと、通信路において発生する雑音の情報とに基づいて、復号の尤度を算出し、
    　前記尤度を入力として、前記複数の分割データを復号する処理を実行させるためのコンピュータプログラム。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108270515A (zh) * 2017-01-04 2018-07-10 中兴通讯股份有限公司 编码方法及装置
JP2018520617A (ja) * 2015-10-02 2018-07-26 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィＭｉｔｓｕｂｉｓｈｉ Ｅｌｅｃｔｒｉｃ Ｒ＆Ｄ Ｃｅｎｔｒｅ Ｅｕｒｏｐｅ Ｂ．Ｖ． 誤り訂正符号システムの機構を決定するための方法及びデバイス
CN111200441A (zh) * 2020-03-27 2020-05-26 苏州科达科技股份有限公司 一种Polar码译码方法、装置、设备及可读存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5415280B2 (ja) * 2007-01-16 2014-02-12 コーニンクレッカ フィリップス エヌ ヴェ データビット又はシンボルをインタリーブするためのシステム、装置及び方法
US20110206158A1 (en) * 2010-02-25 2011-08-25 Electronics And Telecommunications Research Institute Transmitter and method for transmitting multiple input multiple output and receiver and method for receiving multiple input multiple output
KR101975881B1 (ko) * 2015-10-02 2019-08-28 한국전자통신연구원 Ftn 기반의 송수신 장치 및 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018520617A (ja) * 2015-10-02 2018-07-26 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィＭｉｔｓｕｂｉｓｈｉ Ｅｌｅｃｔｒｉｃ Ｒ＆Ｄ Ｃｅｎｔｒｅ Ｅｕｒｏｐｅ Ｂ．Ｖ． 誤り訂正符号システムの機構を決定するための方法及びデバイス
CN108270515A (zh) * 2017-01-04 2018-07-10 中兴通讯股份有限公司 编码方法及装置
CN111200441A (zh) * 2020-03-27 2020-05-26 苏州科达科技股份有限公司 一种Polar码译码方法、装置、设备及可读存储介质

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