JP5415280B2 - データビット又はシンボルをインタリーブするためのシステム、装置及び方法 - Google Patents
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Description
図1は、本発明の実施の形態によるインタリーブ方法、システム及び装置を実現することに適している通信システム1を含んでいる一例の送信器100の機能ブロック図である。この明細書にて用いられている用語「データ」は、ビデオ、オーディオ、テキスト、グラフィックス、マルチメディア、音声並びにコマンド及び制御情報を含む(但しこれらに限定されない)、電気的な形態で表される任意の型の情報を指す。用語「データ」は、2進数字(ビット)及びシンボルを指すために本願明細書において用いられ、2進数字からなるシンボルを含む。
データ送信器100は、パケットフォーマッタ139を介して送信器フロントエンドに結合されるデータビット-シンボル変換器10を含む。データ源5は、送信器フロントエンド159によってエアチャネルを介して送信されるべきデータを提供する。複数の装置が伝送媒体へのアクセスを共有する場合、メディアアクセス制御(MAC)機能レイヤ106が、メディアアクセス制御を送信器100に提供する。送信されるべき情報を表すデータビットのシーケンスは、MAC 106によって送信器100に提供される。
ビット-シンボル変換器10は、符号器102、インターリーバ10及びビット-シンボルマッパー119を含む。本発明は、符号器102、インターリーバ10及びビット-シンボルマッパー119のための様々な配置を意図する。さまざまな使用可能な例示の構成のうちの一つのみが図1に示される。
例示的な構成において、図1の符号器、符号器102は、送信器100を介して送信されるべきデータ源5からの情報を含むビットシーケンスを受信する。動作中に、符号器102は、例えばメディアアクセス制御(MAC)レイヤ106からデータを受信する。本発明のいくつかのオプションの実施の形態において、メディアアクセス制御レイヤは、パケットヘッダを含んでいるデータを提供する。符号器102は、適切な符号化技術に従ってデータを符号化する。符号器102を用いた実施態様に適した符号化技術の例は、順方向誤り訂正符号(例えば畳み込み符号)、ブロック符号、連接符号及びさまざまなそれらの組み合わせを含む(但しそれらに限られない)。本発明の一実施例において、符号器102は、順方向誤り訂正(FEC)スキームを実現する符号器を含む。
インターリーバ103は、符号器102からデータの連続したそれぞれの部分を受信する。例えば、インターリーバ103は、インターリーバ103の入力で第1のビットシーケンスを構成する連続したビットを受信する。インターリーバ103は、第1のビットシーケンスを構成する連続したデータ部分を並び換える。インターリーバ103は、出力にて第2のビットシーケンスを提供する。第2のビットシーケンスを構成するデータ部分は、インターリーバ103によって実現される斜めの読み出しシーケンス及び斜めの書き込みシーケンスにより、第1のビットシーケンスを構成するデータ部分に関連づけられる。
図4は、図1に示される送信器100のビット-シンボル変換器10を含むインターリーバ103の機能ブロックの更なる詳細を示す。この実施例において、インターリーバ103は、メモリコントローラ420に結合される少なくとも1つのMxNメモリ400を含む。MxNメモリ400は、M個のカラムとN個のロウを含むセルのマトリクスを提供するように配置される複数の記憶セルを含む。図4に示される例示のメモリ400は、3つのロウ及び4つのカラムを含む(すなわち、4X3メモリ)。しかしながら、図4の例のメモリ400を構成しているロウ及びカラムの数は、説明や議論の便利さのために選ばれていることが理解されるであろう。本願明細書において記載される本発明のさまざまな実施の形態によるインターリーバの実際的な実施態様は、より多数のロウ及びカラムを備えることができる。本発明は実施態様において、インターリーバメモリを構成しているロウ及びカラムの任意の特定の数に制限されない。
同時に、このインターリーバを実施するための複雑度は、従来のブロックインターリーバの複雑度と同等である。
図7は、図4に示される例示のインターリーバ103の他の実施の形態703を示しているブロック図である。インターリーバ703は、メモリ書込/読出コントローラ720に結合されるメモリ700を含む。本発明のこの実施例において、メモリ書込み/読み出しコントローラ720は、メモリ700の交互の斜め線にシーケンス790の連続したそれぞれのデータ部分を書き込むように構成される。例えば、斜め線751が書き込まれ、それから斜め線755が書き込まれる。次に斜め線752が書き込まれて、斜め線756等の書き込みが続く。
次に図1に戻って、インターリーバ103を実現している本発明の実施の形態を問わず、インターリーバ103は、シンボルマッパー119にインタリーブされたビットを提供する。シンボルマッパー119は、様々なシンボルマッピング技術のうちの1つに従って、ビットをシンボルに変換する。本発明の一実施例において、シンボルマッパー119は、送信器100によって使用される変調技術に基づいて選択可能であるフォーマットに従って、データをシンボルにマップする。送信器100による実施に適しており、本発明のインターリーバとともに用いるのに適した変調技術は、例えば、Orthogonal Frequency Division Modulation(OFDM)技術及びSingle Carrier Block Transmission(SCBT)技術、並びに、OFDMとSCBTフォーマットから選択する技術を含む。
シンボルマッパー119は、輸送パケットフォーマッタ139にシンボルを提供する。図2は、通信送信器100のデータ送信における実施態様に適したデータパケット200の例示的な構造を示す。例示のデータパケット200は、プリアンブルシーケンス210、チャネル等化シーケンス220、パケットヘッダ230、少なくとも1つのデータセグメント240-i、及びデータセグメント240-iの間に差し込まれる少なくとも1つのパイロットシンボルセグメント250-iを含む。
フォーマッタ139によって提供されるフォーマットされたパケットは、送信器フロントエンド159によってアップコンバート及び増幅されて、最後にアンテナシステム180によって送信される。一実施例において、送信器フロントエンド159は、アップコンバータ又はアップサンプラ、フィルタ及びD/A変換器(図示せず)を含む。他の都合のよい送信器フロントエンド配置が使用されることができる。アンテナシステム180は、一つのアンテナを含むことができ、又は例えば空間分割多元接続(SDMA)スキームのための多重アンテナを含むことができる。一般に、データ送信器100は、データ受信器及びプロセッサをも含む通信装置中に含まれることができる。通信装置は、その通信装置に機能性を提供する他の要素を含むことができる。
図3は、データ受信器300の一つの実施の形態の機能ブロック図である。データ受信器300は、同期及びガードインターバル除去ブロック310、周波数領域変換器320、チャネル等化器330、チャネル推定器335、逆周波数領域変換器340、フォーマット選択手段350、デマッパー360、及び復号器/デインターリーバ370を含む。
図5は、本発明の実施の形態による斜め書込みシーケンスを生成するための方法のステップを説明するフローチャートである。議論の容易さのために、この方法ステップは、図4のインターリーバ装置で説明される書込み斜め線(451-456)を参照して記載される。
図6は、本発明の実施の形態による斜めの読み出し操作を実行するための方法のステップを説明する。本方法は、MXNマトリクスのロウR=1及びカラムC=1を選択することによって601において始まる。ロウ1カラム1によって定められる斜め線(例えば、図5の457に示される斜め線)は、ステップ603で読み出される。本方法は、C =Mであるかどうか、言い換えると、前のステップで読み出されるカラムが、マトリクス中の最後のカラムであるかを決定する。そうでない場合には、Cは607でインクリメントされる。本方法は、カラムC=2, R=1によって定められる斜め線(例えば、図5の458で示される斜め線)を読み出すことによって、ステップ603を繰り返す。本方法は、マトリクス中の最後のカラムによって定められる斜め線が読み出されるまで、ステップ605及び607を繰り返す。C=M(最後のカラム)の場合、Rがインクリメントされ、カラムM、ロウ2が、609で選択される。本方法は、ロウRがマトリクス中の最後のロウであるかを決定する。そうでない場合には、カラムM及びロウ2によって定められる斜め線(例えば図4において461で示される斜め線)が、マトリクスから読み出される。
図8は、図1に示されるビット-シンボル変換器10の他の実施の形態80の機能ブロック図である。この例示の実施例において、インターリーバ803は、符号器802から符号化ビットを受信して、マッパー819にインタリーブされた符号化ビットを提供するように結合される。インターリーバ802は、符号化ビットを図4に示されるようにインタリーブするように構成される。本発明の他の実施例によれば、インターリーバ803は、図7に示されるように符号化ビットをインタリーブするように構成される。符号化されインタリーブされたビットは、シンボルマッパー819によってシンボルにマップされる。
図9は、本発明の一実施例に従って構成されるインターリーバを含むビット-シンボル変換器を含んでいるSCBT伝送システムの機能ブロック図である。この例示の実施例において、インターリーバ803は、符号器802から符号化ビットを受信して、マッパー819にインタリーブされた符号化ビットを提供するように結合される。インターリーバ802は、符号化ビットを図4に示されるように、インタリーブするように構成される。本発明の他の実施例によれば、インターリーバ803は、図7に示されるように符号化ビットをインタリーブするように構成される。符号化されインタリーブされたビットは、シンボルマッパー819によってシンボルにマップされる。
図10は、本発明の一つの例示の実施例に従ってビットをシンボルに変換する方法を示しているフローチャートである。送信されるべきデータを構成しているビットは、801で受信される。これらのビットは、804で符号化される。符号化されたビットは、斜めの書込みパターンに従ってインターリーバマトリクス(一例が図4に405/410で示される)に書き込まれる。807において、ビットは水平読み出しパターンに従ってインターリーバマトリクスから読み出され、それによって、インタリーブされた符号化ビットを提供する。インタリーブされた符号化ビットは、807においてシンボルにマップされる。
図11は、本発明の他の例示の実施例に従ってビットをシンボルに変換する方法を示しているフローチャートである。送信されるべきデータを構成するビットは、901で受信される。これらのビットは、904で符号化される。符号化されたビットは、905でシンボルにマップされる。マップされたシンボルは、斜めの書込みパターンに従ってインターリーバマトリクス(一例が図4において405/410で示される)に書き込まれる。907で、シンボルは水平読み出しパターンに従ってインターリーバマトリクスから読み出され、それによって、インタリーブされたシンボルを提供する。
図12は、本発明の他の実施の形態に従って構成されるビット-シンボル変換器1200を含むSCBT伝送システムの機能ブロック図である。変換器1200は、直並列変換器1201、並列に配置される複数の符号器/マッパー1203-1207、並列に配置される複数のインターリーバ1209-1213、及び並列直列変換器1250を含む。
図13は、本発明の他の実施の形態によるビット-シンボル変換器1300の機能ブロック図である。ビット-シンボル変換器1300は、直並列変換器(S/P)、複数の符号化器1301-1313、複数のマッパー1305 - 1315、並列直列変換器(P/S)1311及びインターリーバ1320を有する。ビット-シンボル変換器1330は、変換器1330の入力において、第1のシリアルビットシーケンス1302を受信する。ビットシーケンスは、S/P 1304に提供される。S/P1304は、シーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図13において、3つのパラレルビットシーケンスが、S/P1304の出力において示される。しかしながら本発明は、S/P1304によって提供されるパラレルビットシーケンスの数に関して制限されない。
図14は、本発明の他の実施の形態によるビット-シンボル変換器1400の機能ブロック図である。ビット-シンボル変換器1400は、直並列変換器(S/P)1403、複数の符号化器1405-1411、複数のインターリーバ1413-1417、複数のマッパー1419 - 1428、及び並列直列変換器(P/S)1429を有する。ビット-シンボル変換器1400は、変換器1400の入力において、第1のシリアルビットシーケンス1401を受信する。ビットシーケンスは、S/P 1403の入力に提供される。S/P1403は、このシーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図14において、3つのパラレルビットシーケンスがS/P1403の出力に示される。しかしながら本発明は、S/P1403によって提供されるパラレルビットシーケンスの数に関して制限されない。
図15は、本発明の他の実施の形態によるビット-シンボル変換器1500の機能ブロック図である。ビット-シンボル変換器1500は、直並列変換器(S/P)1502、複数の符号化器1503-1509、並列直列変換器(P/S)1511、インターリーバ1513及びマッパー1515を有する。ビット-シンボル変換器1500は、変換器1500の入力1501で、シリアルビットシーケンスを受信する。このビットシーケンスは、S/P変換器1502の入力に提供される。S/P 1502は、シーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図15において、3つのパラレルビットシーケンスがS/P1502の出力に示される。しかしながら本発明は、S/P1502によって提供されるパラレルビットシーケンスの数に関して制限されない。
Claims (14)
- インタリーブされた第2データ部シーケンスを提供するために、第1データ部シーケンスを構成するデータ部分をインタリーブする方法であって、
斜めの書き込みパターンに従って、符号化された第1データ部シーケンスのそれぞれの連続するデータ部分をメモリに書き込むステップ、
斜めの読み出しパターンに従って、前記メモリから前記データ部分を読み出し、符号化された第1データ部シーケンスのデータ部分をインタリーブして、第2データ部シーケンスを構成するステップ、
を有し、
前記データ部分の各々が2進数(ビット)からなり、
前記斜めの書き込みパターンが前記斜めの読み出しパターンと交差し、
前記斜めの書き込みパターンと前記斜めの読み出しパターンとが、インタリーブされたデータ部分が周期的なパターンを持たないように選択される、方法。 - 前記データ部分の各々がシンボルからなる請求項1に記載の方法。
- チャネルで送信されるべき情報を表すビットを、送信されるべき前記情報を表すシンボルに変換する方法であって、
送信されるべき情報を表す第1ビットシーケンスからなるデータを受信するステップ、
符号化された第1ビットシーケンスを提供するために、第1ビットシーケンスを符号化するステップ、
符号化された第1ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込むステップ、
インタリーブされた第1シーケンスのビットからなる符号化された第2ビットシーケンスを提供するために、斜めの読み出しパターンに従って前記メモリから前記ビットを読み出すステップ、
データ通信チャネルを介したシンボルの送信のために、符号化された第2ビットシーケンスをシンボルにマップするステップ、
を有し、
前記斜めの書き込みパターンが前記斜めの読み出しパターンと交差し、
前記斜めの書き込みパターンと前記斜めの読み出しパターンとが、インタリーブされたビットが周期的なパターンを持たないように選択される、方法。 - 前記符号化ステップが、順方向誤り訂正スキームに従って第1ビットシーケンスに冗長ビットを挿入することにより実行される、請求項3に記載の方法。
- 前記マップステップが、OFDM送信スキームに従って実行される、請求項3に記載の方法。
- 前記マップステップが、SCBT送信スキームに従って実行される、請求項3に記載の方法。
- 符号化された第1ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込むステップが、前記メモリの連続するそれぞれの斜め線に書き込むことにより実行される、請求項3に記載の方法。
- 符号化された第1ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込む前記ステップが、前記メモリの第1部分を構成する斜め線と前記メモリの第2部分を構成する斜め線に交互に書き込むことにより実行される、請求項3に記載の方法。
- メモリ読み出し書き込みコントローラに結合されたメモリを有するインターリーバであって、
前記コントローラは、インタリービングマトリクスを定める斜めの書き込みパターンに従って前記メモリに符号化された第1ビットシーケンスのそれぞれの連続するビットを書き込み、
前記コントローラはさらに、斜めの読み出しパターンに従って前記インタリービングマトリクスから前記ビットを読み出して、当該インターリーバの出力に符号化された第2ビットシーケンスを提供し、符号化された第2ビットシーケンスが、第1シーケンスのインタリーブされたビットからなり、
前記斜めの書き込みパターンが前記斜めの読み出しパターンと交差し、
前記斜めの書き込みパターンと前記斜めの読み出しパターンとが、インタリーブされたビットが周期的なパターンを持たないように選択される、インターリーバ。 - シンボルに変換されるべき第1ビットシーケンスからなるデータを受信するための入力を含み、符号化器出力に符号化された第1ビットシーケンスを提供する符号化器、
符号化された第1ビットシーケンスを受信するように前記符号化器に結合され、メモリ読み出し書き込みコントローラに結合されたメモリを有するインターリーバであって、前記コントローラが、符号化された第1ビットシーケンスのそれぞれの連続するビットを斜めの書き込みパターンに従って前記メモリに書き込み、前記コントローラがさらに、当該インターリーバの出力において、第1シーケンスのインタリーブされたビットからなる符号化された第2ビットシーケンスを提供するために斜めの読み出しパターンに従って前記メモリから前記ビットを読み出す、インターリーバ、
前記インターリーバの出力に結合され、データ通信チャネルを介したシンボルの送信のために、符号化された第2ビットシーケンスをシンボルにマップするシンボルマッパー、
を有し、
前記斜めの書き込みパターンが前記斜めの読み出しパターンと交差し、
前記斜めの書き込みパターンと前記斜めの読み出しパターンとが、インタリーブされたビットが周期的なパターンを持たないように選択される、
ビット-シンボル変換器。 - バースト性送信チャネルにおけるデータ通信のためにデータをシンボルに変換する方法であって、
シンボルに変換されるべきビットからなるデータを受信するステップ、
受信された前記データの少なくとも一部に誤り訂正符号を適用するステップ、
受信された前記データをシンボルにマップするステップ、
請求項1に記載の方法により実行される、受信された前記データの部分をインタリーブするステップ、
データ通信チャネルにおける送信のためにインタリーブされたデータ部分からなるシンボルを提供するステップ、
を有する方法。 - データ送信システムであって、
送信されるべき情報を表す連続するビットをそれぞれ符号化するデータ符号化器、
前記ビットをインタリーブするインターリーバ、
前記ビットを受信し、送信フォーマットを用いて前記ビットをシンボルにマップするシンボルマッパー、
を有し、
前記インターリーバがメモリ及びメモリ読み出し書き込みコントローラを含み、前記インターリーバは、斜めの書き込みパターンに従って前記ビットを前記メモリに書き込み、斜めの読み出しパターンで前記メモリから前記ビットを読み出してそれによって分離し、
当該データ送信システムはシンボルを送信し、前記連続したビットは、前記斜めの書き込みパターンとは異なるシンボルパターンに従って分離され、
前記斜めの書き込みパターンが前記斜めの読み出しパターンと交差し、
前記斜めの書き込みパターンと前記斜めの読み出しパターンとが、インタリーブされたビットが周期的なパターンを持たないように選択される、
データ送信システム。 - 前記シンボルマッパーが、直交周波数分割多重(OFDM)変調器を有する、請求項12に記載のデータ送信システム。
- 前記シンボルマッパーが、SCBT送信スキームに従って前記ビットをシンボルにマップする、請求項12に記載のデータ送信システム。
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