KR101805536B1 - 방송 신호 송신 장치, 방송 신호 수신 방법, 방송 신호 송신 방법 및 방송 신호 수신 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 인코딩하는 인코더, 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 매퍼, 매핑된 DP 데이터를 DP 레벨에서 타임 인터리빙하는 타임 인터리버, 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더, 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 변조부 및 변조된 데이터를 포함하는 방송 신호들을 송신하는 송신부를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 방법, 방송 신호 송신 방법 및 방송 신호 수신 방법 {APPARATUS FOR TRANSMITTING BROADCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROADCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}
본 발명은 방송 신호를 송신하는 방송 신호 송신 장치, 방송 신호를 수신하는 방송 신호 수신 장치 및 방송 신호를 송신하고 수신하는 방법에 관한 것이다.
아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.
즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.
본 발명의 일 실시예는 방송 신호의 송수신 시스템에서 타임 인터리빙 또는 타임 인터리버에 관한 것이다. 관련 선행기술 문헌으로 미국 특허출원공개공보 US 2011/0286535호가 있다.
따라서 본 발명의 목적은 차세대 방송 서비스(future broadcast service)를 위한 방송 신호를 전송하고 수신할 수 있는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 차세대 방송 서비스를 위한 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.
본 발명의 목적은 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 시간 영역에서 멀티플렉싱하여 동일한 RF 신호 대역폭(signal bandwidth)을 통하여 전송할 수 있는 방송 신호 송신 장치 및 방송 신호 송신 방법 및 이에 대응하는 방송 신호 수신 장치 및 방송 신호 수신 방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은 서비스에 해당하는 데이터를 컴포넌트 별로 분류하여 각각의 컴포넌트에 해당하는 데이터를 별개의 데이터 파이프(data pipe, 이하 DP로 호칭)로 전송하고, 수신하여 처리할 수 있도록 하는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 방송 신호를 서비스하는데 필요한 시그널링 정보를 시그널링하는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 방송 신호 송신 방법은 적어도 하나 이상의 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 인코딩하는 단계, 상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 단계, 상기 매핑된 DP 데이터의 FEC 블록들을 TI 메모리의 첫번째 열부터 마지막 열까지 쓰는 컬럼-와이즈 라이팅 오퍼레이션 (column-wise writing operation)을 수행하고, 다이아고날-와이즈 리딩 패턴(diagonal-wise reading pattern)에 따라 상기 TI 메모리의 첫번째 행부터 마지막 행까지 상기 쓰여진 FEC 블록들의 셀들을 읽는 다이아고날-와이즈 리딩 오퍼레이션 (diagonal-wise reading operation)을 수행하여 상기 매핑된 DP 데이터를 DP 레벨에서 타임 인터리빙하는 단계, 상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계, 상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 단계 및 상기 변조된 데이터를 포함하는 방송 신호들을 송신하는 단계를 포함할 수 있다.
본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리하므로서, 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.
본 발명은 다양한 방송 서비스를 동일한 RF 신호 대역폭을 통해 전송하므로서 전송상의 유연성(flexibility)을 확보할 수 있다.
본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강건성(Robustness)을 증가시킬 수 있다.
따라서 본 발명에 따르면 모바일 수신 장비 또는 인도어 환경에서도 디지털 방송 신호를 오류없이 수신할 수 있는 방송 신호의 송수신 방법 및 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 17은 본 발명에 따른 다이아고날 슬로프들의 실시예를 나타낸 도면이다.
도 18은 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 21은 본 발명의 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 22는 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 23은 본 발명의 일 실시예에 따른 VDR (variable data-rate) 시스템을 나타낸 개념도이다.
도 24는 본 발명의 또 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 25는 본 발명의 다른 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 26은 본 발명의 일 실시예에 따른 TI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
도 27은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 28은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 29는 본 발명의 일 실시예에 따른 라이팅 오퍼레이션을 나타낸다.
도 30은 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도이다.
도 31은 본 발명의 일 실시예에 따른 IF-by-IF TI 패턴 변화(Pattern Variation)을 나타낸다.
도 32는 본 발명의 일 실시예에 따른 랜덤 제너레이터의 구조를 나타낸 도면이다.
도 33은 본 발명의 다른 실시예에 따른 랜덤 제너레이터를 나타낸다.
도 34는 본 발명의 또 다른 실시예에 따른 랜덤 제너레이터를 나타낸다.
도 35는 본 발명의 일 실시예에 따른 프리퀀시 인터리빙 과정을 나타낸 도면이다.
도 36은 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 개념도이다.
도 37은 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 도면이다.
도 38은 본 발명의 일 실시예에 따른 디인터리빙 메모리 인덱스 생성 과정을 나타낸 도면이다.
도 39는 본 발명의 다른 실시예에 따른 프리퀀시 인터리빙 과정을 나타낸다.
도 40은 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
도 41은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.
본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 포함하는 개념이다. 본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 방송 서비스의 특성에 따라 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.
이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅(Input formatting) 모듈(1000), 코딩 앤 모듈레이션 (coding & modulation) 모듈(1100), 프레임 스트럭쳐 (frame structure) 모듈(1200), 웨이브폼 제너레이션(waveform generation) 모듈(1300) 및 시그널링 제너레이션 (signaling generation) 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림, IP 스트림 (v4/v6) 그리고 GS (Generic stream)를 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 신호(physical layer signal)를 생성할 수 있다.
본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 (coding) 및 모듈레이션(modulation)을 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 (logical) DP들 (또는 DP들 또는 DP 데이터)를 생성할 수 있다. DP는 피지컬 레이어 단의 로지컬 채널로서, 서비스 데이터 또는 관련 메타 데이터를 운반할 수 있으며, 적어도 하나 이상의 서비스 또는 적어도 하나 이상의 서비스 콤포넌트를 운반할 수 있다. 또한 DP를 통해 전송되는 데이터를 DP 데이터 라 호칭할 수 있다.
또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 DP를 코딩 및 모듈레이션 을 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.
본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 DP에 대해서 FEC(forward error correction) 인코딩 을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 수정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력의 비트 데이터를 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 수정 할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 전송 안테나(Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나로 출력하기 위한 데이터 통로 (또는 안테나 통로) 나누어 출력할 수 있다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임(또는 프레임)에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 다이버시티 게인(diversity gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙 을 수행할 수 있다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 수신기에서 전송 시스템의 신호 프레임을 획득할 수 있도록 하기 위하여 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 레퍼런스 신호(reference signal)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 PAPR(Peak-to-Average Power Ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.
본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling 정보, 이하 PLS 정보라 호칭)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.
도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림인 경우의 인풋 포맷팅 모듈을 나타낸다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.
*도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스(input interface) 블록(2010), CRC-8 인코더(CRC-8 encoder) 블록(2020) 및 BB 헤더 인설션(header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB(baseband) 프레임 길이 단위로 나눠서 출력할 수 있다.
CRC-8 인코더 블록(2020)은 각 BB 프레임의 데이터에 대해서 CRC 인코딩을 수행하여 리던던시(redundancy) 데이터를 추가할 수 있다.
이후, BB 헤더 인설션 블록(2030)은 모드 어댑테이션 타입(Mode Adaptation Type (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드 내의 유저 패킷 싱크 바이트의 스타트 어드레스(Start Address), 하이 이피션시 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 싱크로나이제이션 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.
도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 인설션(Padding insertion) 블록(2110) 및 BB 스크램블러(BB scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
패딩 인설션 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.
BB 스크램블러 블록(2120)은 입력된 비트 스트림에 대해 PRBS(Pseudo Random Binary Sequence)을 이용하여 XOR을 수행하여 랜더마이즈 할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 DP를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림들인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.
멀티플 인풋 스트림들을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.
도 3에 도시된 바와 같이, 멀티플 인풋 스트림들을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스(input interface) 블록, 인풋 스트림 싱크로나이저(input stream synchronizer) 블록, 컴펀세이팅 딜레이(compensating delay) 블록, 널 패킷 딜리션(null packet deletion) 블록, CRC-8 인코더(CRC-8 encoder) 블록 및 BB 해더 인설션(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 해더 인설션 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.
인풋 스트림 싱크로나이저 블록(3100)은 ISCR(Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍 정보를 삽입할 수 있다.
컴펀세이팅 딜레이 블록(3200)은 인풋 스트림 싱크로나이저 블록에 의해 발생된 타이밍 정보와 함께 송신 장치의 데이터 프로세싱에 따른 DP들간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.
널 패킷 딜리션 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.
본 발명의 일 실시예에 따른 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이(1-frame delay) 블록(4100), 인밴드 시그널링 또는 패딩 인설션(In-band signaling or padding insertion) 블록(4200), PLS 생성(PLS, physical layer signaling, generation) 블록(4300) 및 BB 스크램블러(BB scrambler) 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.
스케쥴러 (4000)는 듀얼 극성(dual polarity)을 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링 을 수행할 수 있다. 또한 스케쥴러 (4000)는 도 1에서 설명한 코딩 앤 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버(cell interleaver) 블록, 타임 인터리버(time interleaver) 블록등 각 안테나 경로를 위한 신호 처리 블록들에 사용될 파라미터들을 발생시킬 수 있다.
1-프레임 딜레이 블록(4100)은 DP 내에 삽입될 인밴드 시그널링등을 위해서 다음 프레임 에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 신호 프레임만큼 지연시킬 수 있다.
인밴드 시그널링 또는 패딩 인설션 블록(4200)은 한 개의 신호 프레임만큼 지연된 데이터에 지연되지 않은 PLS-다이나믹 시그널링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인밴드 시그널링 또는 패딩 인설션 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트를 삽입하거나, 인밴드 시그널링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인밴드 시그널링과 별개로 현재 프레임에 대한 PLS-다이나믹 시그널링 정보를 출력할 수 있다. 따라서 후술할 셀 맵퍼는 스케쥴러 (4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑 할 수 있다.
PLS 생성 블록(4300)은 인밴드 시그널링을 제외하고 신호 프레임의 프리앰블 심볼(preamble symbol)이나 스프레딩 되어 데이터 심볼 등에 전송될 PLS 데이터 (또는 PLS)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 PLS 데이터 는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 PLS 데이터는 PLS-프리 정보와 PLS-포스트 정보로 분리될 수 있다. PLS-프리 정보는 방송 신호 수신 장치가 PLS-포스트 정보를 디코딩하는데 필요한 파라미터들과 스태틱(static) PLS 시그널링 정보를 포함할 수 있으며, PLS-포스트 정보는 방송 신호 수신 장치가 DP 를 디코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 DP를 디코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그널링 정보 및 다이나믹 PLS 시그널링 정보로 분리될 수 있다. 스태틱 PLS 시그널링 정보 는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그널링 정보는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 DP를 디코딩할 수 있다.
BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션 블록 의 출력 신호의 PAPR 값이 낮아지도록 PRBS를 발생시켜서 입력 비트열과 XOR시켜서 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 DP와 PLS 모두에 대해 적용될 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 data pipe를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.
즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 DP들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.
따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(5000)은 입력된 DP를 SISO 처리하기 위한 블록으로 FEC 인코더(FEC encoder) 블록(5010), 비트 인터리버(bit interleaver) 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 컨스텔레이션 맵퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.
FEC 인코더 블록(5010)은 입력된 DP에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 리던던시를 추가하고, 전송채널상의 오류를 수신단에서 정정하여 FEC 블록을 출력할 수 있다.
비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 룰(rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러 에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 ?K 페이딩(deep fading) 혹은 이레이져(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.
비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 컨스텔레이션 매핑 룰을 모두 고려하여 FEC 블록내 각 비트들이 적절한 강인성(robustness)를 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.
또한, 비트 인터리버 블 5020은 FEC 인코더 블 5010 과 컨스텔레이션 맵퍼 블록 5040 사이에 위치하며, 수신단의 LDPC 디코을 고려하여, FEC 인코더 블록 5010 에서 수행한 LDPC인코딩의 출력 비트를 컨스텔레이션 맵퍼 블록의 서로 다른 신뢰성(reliability) 및 최적의 값을 갖는 비트 포지션(bit position)과 연결시키는 역할을 수행할 수 있다. 따라서 비트 투 셀 디먹스 블록(5030)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체 될 수 있다.
컨스텔레이션 맵퍼 블록(5040)은 입력된 비트 워드를 하나의 컨스텔레이션에 매핑할 수 있다. 이 경우 컨스텔레이션 맵퍼 블록은 추가적으로 로테이션 앤 Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 컨스텔레이션 맵퍼 블록은 입력된 컨스텔레이션들을 로테이션 각도(rotation angle)에 따라 로테이션 시킨 후에 I(In-phase) 성분과 Q(Quadrature-phase) 성분으로 나눈 후에 Q 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어로 된 I 성분과 Q 성분을 이용해서 새로운 컨스텔레이션으로 재매핑할 수 있다.
또한 컨스텔레이션 맵퍼 블록(5040)은 최적의 컨스텔레이션 포인트들을 찾기 위하여 2차원 평면상의 컨스텔레이션 포인트들을 움직이는 동작을 수행할 수 있다. 이 과정을 통해 코딩 앤 모듈레이션 모듈(1100)의 용량(capacity)은 최적화 될 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 IQ 밸런스드 컨스텔레이션 포인트들(IQ-balanced constellation points)과 로테이션 방식을 이용하여 상술한 동작을 수행할 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체될 수 있다.
셀 인터리버 블록(5050)은 한 개의 FEC 블록에 해당하는 셀들을 랜덤 하게 섞어서 출력하여, 각 FEC 블록에 해당하는 셀들이 각 FEC 블록마다 서로 다른 순서로 출력할 수 있다.
타임 인터리버 블록(5060)은 여러 개의 FEC 블록에 속하는 cell들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블록의 셀들은 타임 인터리빙 뎁스(depth)만큼의 구간내에 분산되어 전송되므로 다이버시티 게인을 획득할 수 있다.
제 2 블록(5100)은 입력된 DP를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱(processing) 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 다이버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스 에 따라 인코딩을 수행하고, MISO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 Alamouti coding)을 포함할 수 있다.
제 3 블록(5200)은 입력된 DP를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.
즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.
비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO path를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.
컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 경로들의 개수만큼 존재할 수 있다. 이 경우, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 경로를 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀들에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 SM 매트릭스(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀 다이버시티 코드(Full-rate full diversity code), 리니어 디스펄션 코드(Linear dispersion code) 등을 포함할 수 있다.
제 4 블록(5300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.
제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.
제 4 블록(5300)에 포함된 FEC 인코더(Shortened/punctured FEC encoder) 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 경로를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, FEC 인코더 블록(5310)은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노멀 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 수행 하고, LDPC 인코딩을 한 후에 패딩된 제로들을 제거하여 이펙티브 코드 레이트(effective code rate)가 DP와 같거나 DP보다 낮도록 패리티 비트(parity bit)를 펑처링(puncturing)할 수 있다.
상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 맵퍼(cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상 (delay compensation) 모듈(6100) 및 적어도 하나 이상의 블록 인터리버(block interleaver)(6200)을 포함할 수 있다. 셀 맵퍼 (6000), 딜레이 보상 모듈(6100) 및 블록 인터리버 (6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.
셀 맵퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 DP에 대응하는 셀들, DP간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(또는 배치) 할 수 있다. 커먼 데이터는 전부 또는 일부의 DP들간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 DP를 통해 전송될 수 있다. 커먼 데이터를 전송하는 DP를 common DP라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경가능하다.
본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모우티 코딩(Alamouti coding)을 사용하는 경우, 알라모우티 인코딩에 의한 오소고널리티(orthogonality)를 유지하기 위해서 셀 맵퍼(6000)는 페어 와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 맵퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 신호 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 경로에 해당하는 입력 경로 내의 페어로 된 셀들은 신호 프레임 내 서로 인접한 위치에 할당될 수 있다.
딜레이 보상 블록(6100)은 다음 신호 프레임에 대한 입력 PLS 데이터 셀을 한 신호 프레임 만큼 딜레이하여 현재 신호 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 신호 프레임의 PLS 데이터 는 현재 신호 프레임내의 프리앰블 영역을 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임내의 프리앰블 영역 또는 현재 신호 프레임의 각 DP내의 인밴드 시그널링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
블록 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블록내의 셀들을 인터리빙함으로써 추가적인 다이버시티 게인을 획득할 수 있다. 또한 블록 인터리버(6200)는 상술한 페어 와이즈 셀 매핑이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블록 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 cell들이 될 수 있다.
페어 와이즈 매핑 및 페어 와이즈 인터리빙이 수행되는 경우, 적어도 하나 이상의 셀 맵퍼와 적어도 하나 이상의 블록 인터리버는 각각의 경로를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 6에 도시된 바와 같이, 프래임 스트럭쳐 모듈은 적어도 하나 이상의 신호 프레임을 웨이브폼 제너레이션 모듈로 출력할 수 있다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.
구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 경로만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(7000)은 레퍼런스 시그널 인설션 앤 PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(7200), PAPR 리덕션 (PAPR reduction in time) 블록(7300), 가드 시퀀스 인설션 (Guard sequence insertion) 블록(7400), 프리앰블 인설션 (preamble insertion) 블록(7500), 웨이브폼 프로세싱 (waveform processing) 블록(7600), 타 시스템 인설션 (other system insertion) 블록(7700) 및 DAC (Digital Analog Conveter) 블록(7800)을 포함할 수 있다.
레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 각 신호 블록마다 정해진 위치에 레퍼런스 신호들을 삽입하고, 타임 도메인에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴(reduction scheme)을 적용할 수 있다다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 액티브 서브 케리어들의 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 추가 특징으로서 사용하지 않을 수도 있다.
인버스 웨이브폼 트랜스폼 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 트팬스폼하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 인버스 웨이브폼 트랜스폼 블록(7200)은 인버스 FFT 오퍼레이션(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.
PAPR 리덕션 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 블록(7300)은 간단하게 피크 앰플리튜드(peak amplitude)를 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 블록(7300)은 추가 특징으로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.
가드 시퀀스 인설션 블록(7400)은 전송채널의 딜레이 스프레드(delay spread)에 의한 영향을 최소화하기 위해서 인접한 신호 블록간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 인설션블록(7400)은 OFDM 심볼의 가드 인터벌 구간에 사이클릭 프레픽스(cyclic prefix)를 삽입할 수도 있다.
프리앰블 인설션 블록(7500)은 수신 장치가 타겟팅하는 시스템 신호를 빠르고 효율적으로 디텍팅할 수 있도록 송수신 장치간 약속된 노운 타입(known type)의 신호(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 인설션 블록(7500)은 여러 개의 OFDM 심볼들로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 따라서, 프리앰블은 기본 PSL 데이터를 운반할 수 있으며, 각 신호 프레임의 시작 부분에 위치할 수 있다.
웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 신호에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱 을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 아웃 오브 밴드 에미션(out-of-band emission)의 기준을 얻기 위해 SRRC 필터링(square-root-raised cosine filtering)을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.
타 시스템 인설션 블록(7700)은 동일한 RF 신호 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.
DAC 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 (vertical) 또는 수평(horizontal) 극성(polarity)을 가질 수 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 싱크로나이제이션 앤 디모듈레이션 (synchronization & demodulation) 모듈(8000), 프레임 파싱 (frame parsing) 모듈(8100), 디매핑 앤 디코딩 (demapping & decoding) 모듈(8200), 아웃풋 프로세서 (output processor) (8300) 및 시그널링 디코딩 (signaling decoding) 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
싱크로나이제이션 앤 디모듈레이션 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 신호의 디텍팅 과 싱크로나이제이션(synchronization)을 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 디모듈레이션(demodulation)을 수행할 수 있다.
프레임 파싱 모듈(8100)은 입력된 신호 프레임을 파싱 하고 사용자가 선택한 서비스를 전송하는 데이터를 추출 할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할수 있다.
디매핑 앤 디코딩 모듈(8200)은 입력 신호를 비트 도메인의 데이터로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 앤 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 앤 디코딩 모듈(8200)은 시그널링 디코딩모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.
아웃풋 프로세서 (8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서 (8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 GS(generic stream)가 될 수 있다.
시그널링 디코딩 모듈(8400)은 디모듈레이팅된 신호로부터 PLS 정보을 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 앤 디코딩 모듈(8200) 및 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.
도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 8에서 설명한 싱크로나이제이션 앤 디모듈레이션 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.
도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈의 실시예로서, m개의 경로만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(9000)은 튜너 (tuner) (9100), ADC 블록(9200), 프리앰블 디텍터 (preamble dectector) (9300), 가드 시퀀스 디텍터 (guard sequence detector) (9400), 웨이브폼 트랜스폼 (waveform transmform) 블록(9500), 타임/프리퀀시 싱크 (Time/freq sync) 블록(9600), 레퍼런스 신호 디텍터 (Reference signal detector) (9700), 채널 이퀄라이저 (Channel equalizer) (9800) 및 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(9900)을 포함할 수 있다.
튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 AD C 블록(9200)으로 출력할 수 있다.
ADC 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.
프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터 (9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터들을 복호할 수 있다.
가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 싱크 블록(9600)은 디텍팅된 가드 시쿼스를 이용하여 타임/프리퀀시 싱크로나이제이션(synchronization)을 수행할 수 있으며, 채널 이퀄라이저 (9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.
웨이브폼 트랜스폼 블록(9500)은 송신측에서 인버스 웨이브폼 트랜스폼이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 트랜스폼 블록(9500)은 사용되지 않을 수 있다.
타임/프리퀀시 싱크 블록(9600)은 프리앰블 디텍터 (9300), 가드 시퀀스 디텍터 (9400), 레퍼런스 신호 디텍터 (9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 디텍션 (guard sequence detection), 블록 윈도우 포지셔닝 (block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 싱크 블록(9600)은 웨이브폼 트랜스폼 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.
레퍼런스 신호 디텍터 (9700)는 수신된 레퍼런스 신호를 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 싱크로나이제이션을 수행하거나 채널 추정(channel estimation)을 수행할 수 있다.
채널 이퀄라이저 (9800)는 가드 시퀀스나 레퍼런스 신호로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.
인버스 웨이브폼 트랜스폼 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 트랜스폼 블록(9500)이 웨이브폼 트랜스폼을 수행한 경우, 다시 원래의 수신 데이터 도메인으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이싱글 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 인버스 웨이브폼 트랜스폼 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼들을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록(9900)은 사용되지 않을 수도 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블록 인터리버(10000) 및 적어도 하나 이상의 셀 디맵퍼 (10100)를 포함할 수 있다.
block interleaver(10000)는 m 개 수신안테나의 각 data 경로로 입력되어 싱크로나이제이션 앤 디모듈레이션 모듈에서 처리된 데이터에 대하여, 각 신호 블록 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어 와이즈 인터리빙이 수행된 경우, 블록 인터리버 (10000)는 각 입력 경로에 대해서 연속된 두 개의 데이터를 하나의 pair로 처리할 수 있다. 따라서 블록 인터리버 (10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블록 인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.
셀 디맵퍼 (10100)는 수신된 신호 프레임으로부터 커먼 데이터에 대응하는 셀들과 DP에 대응하는 셀들 및 PLS 정보에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디맵퍼 (10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 머징(merging)하여 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀들의 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디맵퍼 (10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어 와이즈 셀 디매핑을 수행할 수 있다.
또한, 셀 디맵퍼 (10100)는 현재 프레임을 통해 수신한 PLS 시그널링 정보에 대해서, 각각 PLS-프리 정보 및 PLS-포스트 정보로서 모두 추출하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 11에 도시된 디매핑 앤 디코딩 모듈은 도 8에서 설명한 디매핑 앤 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 앤 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 data pipe들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 앤 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS pre/post 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 앤 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(11000)은 입력된 DP를 SISO 처리하기 위한 블록으로 타임 디인터리버 (time de-ineterleaver) 블록(11010), 셀 디인터리버 (cell de-interleaver) 블록(11020), 컨스텔레이션 디맵퍼 (constellation demapper) 블록(11030), 셀 투 비트 먹스 (cell to bit mux) 블록(11040), 비트 디인터리버 (bit de-interleaver) 블록(11050) 및 FEC 디코더 (FEC decoder) 블록(11060)을 포함할 수 있다.
타임 인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙 할 수 있다.
셀 디인터리버 블록(11020)은 도 5에서 설명한 셀 디인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디인터리버 블록(11020)은 하나의 FEC 블록내에서 스프레딩된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.
컨스텔레이션 디맵퍼 블록(11030)은 도 5에서 설명한 컨스텔레이션 디맵퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(11030)은 심볼 도메인의 입력 신호를 비트 도메인의 데이터로 디매핑할 수 있다. 또한, 컨스텔레이션 디맵퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 하드 디시젼 결과에 따라 비트 데이터를 출력할 수도 있고, 소프트 디시젼 (soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR (Log-likelihood ratio) 값을 출력할 수 있다. 만약 송신단에서 추가적인 다이버시티 게인 얻기 위해 로테이트된 컨스텔레이션을 적용한 경우, 컨스텔레이션 디맵퍼 블록(11030)은 이에 상응하는 2-D(2-Dimensional) LLR 디매핑을 수행할 수 있다. 이때 컨스텔레이션 디맵퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.
셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.
비트 디인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.
FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.
제 2 블록(11100)은 입력된 DP를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모우티 디코딩을 수행할 수 있다.
제 3 블록(11200)은 입력된 DP를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클리후드 (Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어 디코딩(Sphere decoding)을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 이터러티브 디코딩(iterative decoding)을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.
제 4 블록(11300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.
제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
제 4 블록(11300)에 포함된 FEC 디코더 (Shortened/Punctured FEC decoder) (11310)은 도 5에서 설명한 FEC 인코더 (Shortened/punctured FEC encoder) 블록(5310)의 역과정을 수행할 수 있다. 즉, FEC 디코더 (11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링 (shortening/puncturing)되어 수신된 데이터에 대해서 디쇼트닝 (de-shortening) 및 디펑쳐링 (de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, DP에 사용된 FEC 디코더를 동일하게 PLS 데이터에도 사용할 수 있으므로, PLS 데이터만을 위한 별도의 FEC 디코딩 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 DP를 수신하여 싱글 아웃풋 스트림(single output stream)을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.
도 12에 도시된 아웃풋 프로세서는 BB 스크램블러 (BB scrambler) 블록(12000), 패딩 리무벌 (Padding removal) 블록(12100), CRC-8 디코더 (CRC-8 decoder) 블록(12200) 및 BB 프레임 프로세서 (BB frame processor) 블록(12300)을 포함할 수 있다.
BB 스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스클램블링을 수행할 수 있다.
패딩 리무벌 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트들을 제거할 수 있다.
CRC-8 디코더 블록(12200)은 패딩 리무벌 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블록 에러를 체크할 수 있다.
BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 GS(Generic Stream)를 복원할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 복수의 DP들을 수신하는 경우에 해당한다. 복수의 DP들에 대한 디코딩은 복수의 DP들에 공통으로 적용될 수 있는 커먼 데이터및 이와 연관된 DP를 머징(merging)하여 디코딩 하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (SVC, scalable video service를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.
도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 리무벌 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.
도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 복수의 DP들간의 싱크를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.
또한 널 패킷 인설션 (Null packet insertion) 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림내 제거된 널 패킷 을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.
TS 클럭 리제너레이션 (TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.
TS 리콤바이닝 (TS recombining) 블록(13300)은 널 패킷 인설션 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 DP들을 재결합하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 GS (Generic Stream)로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.
인밴드 시그널링 디코더 (In-band signaling decoder) 블록(13400)은 DP의 각 FEC 프레임내 패딩 비트 필드를 통해서 전송되는 인밴드 피지컬 시그널링 (in-band physical layer signaling) 정보를 복원하여 출력할 수 있다.
도 13에 도시된 아웃풋 프로세서는 PLS-프리 경로와 PLS-포스트 경로에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 콘트롤러에 전달되며, 시스템 콘트롤러 는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈, 프레임 파싱 모듈, 디매핑 앤 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터들을 공급할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트별로 QoS를 조절하기 위하여, SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 컨스텔레이션 맵퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 컨스텔레이션 맵퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 앤 I/Q 인터리버 (rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
도 14에 도시된 컨스텔레이션 맵퍼 블록(14010)은 입력된 비트 워드를 콤플렉스 심볼 (complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 컨스텔레이션 맵퍼블록(5040)과는 달리 컨스텔레이션 로테이션을 수행하지 않을 수 있다. 도 14에 도시된 컨스텔레이션 맵퍼블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.
로테이션 앤 I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 컴플렉스 심볼의 I (In-phase) 성분과 Q(Quadrature-phase) 성분을 독립적으로 인터리빙 하여 심볼 단위로 출력할 수 있다. 로테이션 앤 I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 앤 I/Q 인터리버 블록(14020)은 I 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.
로테이션 앤 I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 앤 I/Q 인터리버 블록(14020)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블록 인터리버 (Q-block interleaver) 블록(14210) 및 콤플렉스 심볼 제너레이터 (complex symbol generator) 블록(14220)을 포함할 수 있다.
Q-블록 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블록의 패리티 파트 에 대해 치환(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 순환 구조(cyclic structure)로 만들수 있다 Q-블록 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 크기를 갖는 출력 비트 블록들의 순서를 치환(permutation)한 뒤, 행-열 블록 인터리빙 (row-column block interleaving)을 수행하여 최종 비트열을 생성하여 출력할 수 있다.
콤플렉스 심볼 제너레이터 블록(14220)은 Q-블록 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼 로 매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 제너레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 15에 도시된 디매핑 앤 디코딩모듈은 도 8 및 도 11에서 설명한 디매핑 앤 디코딩모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 앤 디코딩모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS pre/post 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 앤 디코딩모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디인터리버 및 셀 디인터리버 사이에 I/Q 디인터리버 앤 디로테이션 (I/Q deinterleaver& derotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 컨스텔레이션 디맵퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 컨스텔레이션 디맵퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
I/Q 디인터리버 앤 디로테이션 블록(15010)은 도 14에서 설명한 로테이션 앤 I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디인터리버 앤 디로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙을 수행할 수 있으며, 복원된 I/Q 성분들을 갖는 콤플렉스 심볼을 다시 디로테이션하여 출력할 수 있다.
I/Q 디인터리버 앤 디로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디인터리버 앤 디로테이션 블록(15010)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
컨스텔레이션 디맵퍼 블록(15020)은 도 14에서 설명한 컨스텔레이션 맵퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(15020)은 디로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.
MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 콤플렉스 심볼 파싱 (complex symbol parsing) 블록(15210) 및 Q-블록 디인터리버 (Q-block deinterleaver) 블록(15220)을 포함할 수 있다.
콤플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제너레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.
Q-블록 디인터리버 블록(15220)은 도 14에서 설명한 Q-블록 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블록 디인터리버 블록(15220)은 행-열 디인터리빙 (row-column deinterleaving)에 의해서 Q 사이즈 블록들을 복원한 뒤, 치환(permutation)된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트들의 위치를 원래대로 복원하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 방법 및 장치는 하나의 RF 채널 내에서 서로 다른 방송 송/수신 시스템의 신호들을 멀티플렉싱하고, 멀티플렉싱된 신호들을 전송할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 수신 방법 및 장치는 상술한 방송 신호 송신 동작에 대응한 신호들을 처리할 수 있다. 따라서 유연한 방송 송신 및 수신 시스템의 제공을 할 수 있다.
도 16은 본 발명의 일 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치에 포함된 타임 인터리버(또는 타임 인터리버 블록)는 여러 개의 FEC 블록들에 속하는 셀들을 서로 시간 축에 따라 인터리빙하여 출력하는 과정을 수행한다.
TI 그룹은 특정 DP를 위한 가변적인 용량 할당이 수행될 수 있는 유닛으로, 가변적인 정수 개수들로 이루어질 수 있으며, 가변적인 개수의 FEC 블록들로 이루어질 수 있다. 타임 인터리빙 블록 (이하 TI 블록)은 타임 인터리빙이 수행되고, 타임 인터리버 메모리의 사용에 대응하는 셀들의 집합에 해당한다.
FEC 블록은 DP 데이터의 인코딩된 비트들의 집합 또는 인코딩된 비트들을 전송하는 복수개의 셀들의 집합이 될 수 있다.
각 TI 그룹은 하나의 프레임에 매핑되거나 복수의 프레임에 걸쳐 매핑될 수 있다. 각 TI 그룹은 하나 또는 그 이상의 TI 블록으로 나누어질 수 있으며, 각 TI 블록은 타임 인터리버 메모리의 하나 사용에 대응할 수 있다. TI 그룹 내의 TI 블록들은 서로 같거나 다른 개수의 FEC 블록들을 포함할 수 있다.
타임 인터리빙을 통해 각 FEC 블록의 셀들은 타임 인터리빙 뎁스 또는 깊이 (time interleaving depth)만큼의 특정 구간 내에 분산되어 전송됨으로써 다이버시티 게인 (diversity gain)을 얻을 수 있다. 본 발명의 일 실시예에 따른 타임 인터리버는 DP 레벨에서 동작할 수 있다.
또한, 본 발명의 일 실시예에 따른 타임 인터리버는 서로 다른 입력 FEC 블록들을 주어진 메모리에 순차적으로 배열 (writing operation)한 후 다이아고날 (diagonal) 방향으로 인터리빙하는 과정(diagonal reading operation)을 포함하는 타임 인터리빙을 수행할 수 있다. 특히 본 발명의 일 실시예에 따른 타임 인터리버는 서로 다른 FEC 블록들을 다이아고날 방향으로 읽힐(reading) 때, 읽는 방향의 다이아고날 슬로프 (diagonal slope)의 크기를 변경하여 타임 인터리빙을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 인터리버는 TI 리딩 패턴 (reading pattern) 또는 다이아고날-와이즈 리딩 패턴 (diagonal-wise reading pattern)을 변경할 수 있다. 본 발명의 일 실시예에 따른 타임 인터리빙은 다이아고날-타입 타임 인터리빙 (diagonal-type Time interleaving) 또는 다이아고날-타입 TI (diagonal-type TI), 또는 플렉서블 다이아고날-타입 인터리빙 (flexible diagonal-type time interleaving) 또는 플렉서블 다이아고날-타입 TI (flexible diagonal-type TI)라고 호칭될 수 있다.
일반적으로, 타임 인터리버는 프레임 빌딩 전, DP 데이터를 위한 버퍼로서 동작할 수 있다. 이는 각 예를 위한 두 개의 메모리 뱅크들에 의해 수행이 가능하다. 첫번째 TI 블록은 첫번째 메모리 뱅크에 쓰여질 수 있으며, 두번째 TI 블록은 첫번째 TI 블록이 첫번째 메모리 뱅크로부터 읽혀 나오는 동안 두번째 메모리 뱅크에 쓰여질 수 있다.
구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 하나의 TI 블록은 Nc 개의 FEC 블록들로 구성될 수 있으며, FEC 블록의 길이는 Nr x 1로 가정할 수 있다. 따라서 본 발명의 일 실시예에 따른 TI 메모리는 Nr x Nc 행렬의 크기와 동일한 크기를 가질 수 있다. 또한, 본 발명의 일 실시예에 따른 타임 인터리빙의 깊이는 FEC 블록 길이와 동일하다.
도면에 도시된 (a)는 본 발명의 일 실시예에 따른 타임 인터리빙의 쓰기 방향(writing direction)을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 인터리빙의 읽기 방향 (reading direction)을 도시한 도면이다.
구체적으로, (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 입력된 FEC 블록들을 Nr x Nc의 크기를 갖는 TI 메모리에 컬럼 또는 열 (column) 방향으로 순차적으로 쓰여질 수 있다(컬럼-와이즈 라이팅, Column-wise writing). 첫번째 FEC블록 0은 TI 메모리의 첫번째 컬럼에 열 방향으로 쓰여질 수 있으며, 두번째 FEC블록 1은 그 다음 컬럼에 열 방향으로 쓰여질 수 있다. 그 다음 FEC블록들도 마찬가지이다.
이후, (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 컬럼 방향으로 쓰여진 FEC 블록들을 다이아고날 방향으로 읽을 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 한 주기 (one period) 동안, 다이아고날 라이팅 (diagonal reading)을 수행 할 수 있다. 특히 이 경우, 도 (b)에 도시된 바와 같이 TI 읽는 방향 (reading direction)의 다이아고날 슬로프는 각 TI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다.
즉, 가장 왼쪽 열에서 시작하는 첫번째 행부터 오른쪽 방향으로 행을 따라 마지막 열까지 읽어내려오는 다이아고날-와이즈 리딩이 수행되는 동안, 셀들은 (b)에 도시된 바와 같이 읽힐 수 있다.
특히 (b)에 도시된 바와 같이 TI 읽는 방향의 다이아고날 슬로프는 각 TI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다. 도 16은 TDI 쓰는 방향 (writing direction)의 다이아고날 슬로프가 다이아고날 슬로프-1 또는 다이아고날 슬로프-2인 경우를 나타내고 있다.
TI 읽는 방향의 다이아고날 슬로프가 다이아고날 슬로프-1인 경우, 첫 번째 주기 다이아고날 리딩 과정은 메모리 행렬의 (0,0)에서 시작하여 열의 맨 하단의 셀을 읽을 때까지 수행되므로, 서로 다른 FEC 블록들 내의 셀들을 고르게 인터리빙될 수 있다. 다음 주기의 다이아고날 리딩은 그림에서 ① ② ③ … 순서대로 진행될 수 있다.
또한, 또한, TI 읽는 방향의 다이아고날 슬로프가 다이아고날 슬로프-2인 경우, TI 다이아고날 리딩은 TI 읽는 방향의 다이아고날 슬로프에 따라 첫번째 주기 동안 메모리 행렬의 (0,0)에서 시작하여 특정 시프팅 값에 따른 특정 FEC 블록에 포함된 셀들을 읽을 때까지 수행될 수 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다.
도 17은 본 발명에 따른 다이아고날 슬로프들의 실시예를 나타낸 도면이다.
도 17은 TI 블록의 Nc의 크기가 7, Nr의 크기가 11인 경우의 다이아고날 슬로프-1부터 다이아고날 슬로프-6 까지의 실시예를 나타낸다. 본 발명의 일 실시예에 따른 다이아고날 슬로프의 크기는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 타임 인터리버는 맥시멈 TI 메모리 크기에 따라 TI 읽는 방향의 다이아고날 슬로프의 크기를 변경하여 TI 리딩 패턴 (reading pattern)을 변경할 수 있다. TI 리딩 패턴은 시간축상에서 연속적으로 전송되는 신호 프레임들의 집합인 수퍼 프레임 단위로 변경될 수 있으며. TI 리딩 패턴에 관한 정보는 상술한 스태틱 PLS 시그널링 데이터 (static PLS signaling data)를 통해 전송될 수 있다.
도 18은 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 18은 상술한 다이아고날-타입 TI의 라이팅 오퍼레이션 및 리딩 오퍼레이션의 다른 실시예를 나타낸다.
본 발명의 일 실시예에 따른 하나의 TI 블록은 4개의 FEC 블록들로 구성이 되며, 각 FEC 블록길이는 8개의 셀로 구성될 수 있다. 따라서 TI 메모리 크기는 8 x 4 행렬 배열 (또는 32x1)의 크기와 동일하며, 컬럼의 길이와 로우(row, 행)의 길이는 각각 FEC 블록 길이 (또는 타임 인터리빙 뎁스)와 FEC 개수와 같음을 알 수 있다.
도 18의 좌측에 도시된 TI 인풋 FEC 블록들에 대응하는 블록은 타임 인터리버에 순차적으로 입력되는 FEC 블록들을 나타낸다.
도 18의 가운데에 도시된 TI FEC 블록들에 대응하는 블록은 TI 메모리에 저장된 i번째 FEC 블록의 n번째 셀 값들을 나타내며, TI 메모리 인데스들 (memory indexes)에 대응하는 도면은 TI 메모리에 저장된 FEC 블록의 셀들의 순서를 지시하는 메모리 인덱스들을 나타낸다.
(a)는 TI 쓰기 동작 (또는 라이팅 오퍼레이션, writing operation)을 나타낸다. 상술한 바와 같이, 순차적으로 입력된 FEC 블록들은 TI 메모리에 열 방향으로 순차적으로 쓰일 수 있다. 따라서 각 FEC 블록의 셀들은 순차적으로 저장되어 TI 메모리 인덱스에 쓰일 수 있다.
(b)는 TI 읽기 동작 (리딩 오퍼레이션, reading operation)을 나타낸다. 도면에 도시된 바와 같이, TI 메모리에 저장된 셀 값들은 메모리 인덱스 0, 9, 18, 27… 에 따라 다이아고날 방향으로 읽혀져서 출력될 수 있다. 또한 다이아고날-와이즈 리딩 (diagonal-wise reading)이 시작되는 셀의 위치 또는 다이아고날-와이즈 리딩 패턴 (diagonal-wise reading pattern)은 설계자의 의도에 따라 변경 가능하다.
도 18의 우측에 도시된 TI 아웃풋 FEC 블록들에 대응하는 블록은, 본 발명의 일 실시예에 따른 다이아고날-타입 TI (diagonal-type TI)를 통해 출력된 셀 값들을 순차적으로 나타낸다. TI 아웃풋 메모리 인데스들 (output memory indexes)에 대응하는 블록은 다이아고날-타입 TI를 통해 출력된 셀 값들에 대응하는 메모리 인덱스들을 나타낸다.
결과적으로, 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI 수행을 할 수 있다.
도 18은 도 17에서 설명한 TI 읽기 동작의 다이아고날 슬로프-1의 타임 인터리버의 동작을 나타내며, 도 17에 도시된 나머지 TI 읽기 동작의 다이아고날 슬로프들의 경우에도, 상술한 동작이 동일하게 적용될 수 있다.
도 19는 본 발명의 일 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 18에서 상술한 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI를 수행할 수 있다.
도 19에 도시된 (a)는 상술한 순차적으로 입력되는 FEC 블록들에 대해 다이아고날-타입 TI를 위한 메모리 인덱스를 생성시키는 메모리 인덱스 생성과정을 나타내며, (b)는 메모리 인덱스 발생 과정을 나타낸 수학식이다.
이하의 수학식은 도 17에서 설명한 다양한 TI 읽기 동작의 다이아고날 슬로프 값들이 설정된 경우, 다이아고날-타입 TI를 수행하기 위한 메모리 인덱스 발생 과정을 나타낸다.
Figure 112016002819102-pct00001
본 발명의 일 실시예에 따른 방송 신호 수신 장치에 포함된 타임 디인터리버(또는 타임 디인터리버 블록)는 상술한 다이아고날-타입 TI의 역과정을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고날-타입 TI이 수행되어 전송된 FEC 블록들을 입력받고 TI 메모리에 다이아고날 방향으로 쓰기 동작을 수행 후 순차적으로 읽기 동작을 수행하여 타임 디인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 타임 디인터리빙은 다이아고날-타입 TDI 또는 다이아고날-타입 타임 디인터리빙 또는 또는 플렉서블 다이아고날-타입 타임 디인터리빙 (flexible diagonal-type time deinterleaving) 또는 플렉서블 다이아고날-타입 TDI (flexible diagonal-type TDI)라고 호칭될 수 있다. 구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다.
도 20은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 20에 도시된 타임 디인터리빙 과정은 도 16에서 설명한 타임 인터리빙 과정의 역과정에 해당한다.
(a)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 쓰기 방향을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 읽기 방향을 도시한 도면이다.
구체적으로 (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 송신측에서 다이아고날- 타입 TI이 수행된 FEC 블록들을 입력받고, TDI(time deinterleaver) 메모리에 다이아고날 방향으로 쓸 수 있다(다이아고날-와이즈 라이팅, Diagonal-wise writing).
이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 한 주기 (one period) 동안, 다이아고날 쓰기를 수행할 수 있다. 특히 도 (a)에 도시된 바와 같이 TDI 쓰기 방향의 다이아고날 슬로프의 값은 각 TDI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다. 도 20은 TDI 쓰기 방향의 다이아고날 슬로프가 다이아고날 슬로프가-1 또는 다이아고날 슬로프가-2인 경우를 나타내고 있다.
TDI 쓰기 방향의 다이아고날 슬로프가 다이아고날 슬로프-1인 경우,첫 번째 주기 다이아고날 쓰기 (diagonal writing)는 메모리 행렬의 (0,0)에서 시작하여 행의 맨 하단의 셀을 읽을 때까지 수행된다. 각 주기의 다이아고날 쓰기는 그림에서 ① ② ③ … 순서대로 진행될 수 있다.
또한, TDI 쓰기 방향의 다이아고날 슬로프가 다이아고날 슬로프-2인 경우, TDI 다이아고날 쓰기 (diagonal writing)는 첫번째 주기 동안 메모리 행렬의 (0,0)에서 시작하여 특정 시프팅 값에 따른 특정 FEC 블록에 포함된 셀들을 읽을 때까지 수행될 수 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다. 또한 (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고날 방향으로 쓰여진 FEC 블록들을 컬럼 (column) 방향으로 순차적으로 읽을 수 있다(컬럼-와이즈 리딩, Column-wise reading).
도 21은 본 발명의 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 21에 도시된 타임 디인터리빙 과정은 도 18에서 설명한 타임 인터리빙 과정의 역과정에 해당한다.
본 발명의 일 실시예에 따른 하나의 TI 블록은 4개의 FEC 블록들로 구성이 되며, 각 FEC 블록길이는 8개의 셀로 구성될 수 있다. 따라서 TI 메모리 크기는 8 x 4 행렬 배열 (또는 32x1)의 크기와 동일하며, 열 (column)의 길이와 행 (row)의 길이는 각각 FEC 블록 길이 (또는 타임 인터리빙 뎁스)와 FEC 개수와 같음을 알 수 있다.
도 21의 좌측에 도시된 TDI 인풋 FEC 블록들에 대응하는 블록은 타임 디인터리버에 순차적으로 입력되는 FEC 블록들의 셀들을 나타내며, TDI 인풋 메모리 인덱스들 (input memory indexes)에 대응하는 블록은 순차적으로 입력되는 FEC 블록들의 셀들에 대응하는 메모리 인덱스들을 나타낸다.
도 21의 가운데에 도시된 TDI FEC 블록들에 대응하는 블록은 TDI 메모리에 저장된 i번째 FEC 블록의 n번째 셀 값들을 나타내며, TDI 메모리 인덱스들 (memory indexes)에 대응하는 도면은 TDI 메모리에 저장된 FEC 블록의 셀들의 순서를 지시하는 메모리 인덱스들을 나타낸다.
(a)는 TDI 쓰기 동작 (writing operation)을 나타낸다. 상술한 바와 같이, 순차적으로 입력된 FEC 블록들은 TDI 메모리에 다이아고날 방향으로 순차적으로 쓰여질 수 있다. 따라서 입력된 FEC 블록들의 셀들은 순차적으로 저장되어 TDI 메모리 인덱스에 쓰여질 수 있다.
(b)는 TDI 읽기 동작 (리딩 오퍼레이션, reading operation)을 나타낸다. 도면에 도시된 바와 같이, TDI 메모리에 저장된 셀 값들은 메모리 인덱스 0, 1, 2, 3… 에 따라 열 (column) 방향으로 읽혀 출력될 수 있다.
도 21의 우측에 도시된 TDI 아웃풋 FEC 블록들에 대응하는 블록은, 본 발명의 일 실시예에 따른 타임 디인터리빙을 통해 출력된 셀 값들을 순차적으로 나타낸다. TDI 아웃풋 메모리 인덱스들 (output memory indexes)에 대응하는 블록은 본 발명의 일 실시예에 따른 타임 디인터리빙을 통해 출력된 셀 값들에 대응하는 메모리 인덱스들을 나타낸다.
결과적으로, 본 발명의 일 실시예에 따른 타임 다인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TDI를 수행할 수 있다.
도 21은 도 17에서 설명한 다이아고날 슬로프-1에 대응하는 타임 디인터리버의 동작을 나타내며, 도 17에 도시된 나머지 다이아고날 슬로프들의 경우에도, 상술한 타임 디인터리빙 동작이 적용될 수 있다.
도 22는 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TDI를 수행할 수 있다.
도 22에 도시된 (a)는 상술한 순차적으로 입력되는 FEC 블록들에 대해 다이아고날-타입 TDI를 위한 메모리 인덱스를 생성시키는 메모리 인덱스 생성 과정을 나타내며, (b)는 메모리 인덱스 발생 과정을 나타낸 수학식이다.
이하의 수학식은 도 17에서 설명한 다양한 TI 읽기 동작의 다이아고날 슬로프 값들이 설정된 경우, 다이아고날-타입 TDI를 수행하기 위한 TDI 아웃풋 메모리 인덱스 발생 과정을 나타낸다.
Figure 112016002819102-pct00002
또한, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 복수 개의 FEC 블록들이 복수 개의 TI 블록으로 패킹 (packing) 및 구성되어 전송되는 VDR (variable data-rate) 시스템일 수 있다. 이 경우 하나의 TI 블록에 포함된 FEC 블록 개수는 각 TI 블록 별로 다를 수 있다.
도 23은 본 발명의 일 실시예에 따른 VDR (variable data-rate) 시스템을 나타낸 개념도이다.
구체적으로, 도 23은 하나의 전송 슈퍼 프레임은 NIF_NUM개의 인터리빙 프레임(Interleaving Frame, IF)들로 구성되며 각 IF는 NFEC_NUM 개의 FEC 블록들을 포함할 수 있다. 이 경우, 각 IF에 포함된 FEC 블록의 개수는 서로 다를 수 있다. 본 발명의 일 실시예에 따른 IF는 타임 인터리빙을 수행하기 위한 블록으로 정의될 수 있으며, 상술한 TI 블록으로 호칭될 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 VDR (variable data-rate) 시스템의 경우, 방송 신호 송신 장치는 복수 개의 FEC 블록들을 복수 개의 IF로 패킹하여 전송할 수 있다. 이 경우 하나의 IF에 포함되는 FEC 블록 개수는 각 IF마다 다를 수 있다.
이하에서는 상술한 VDR (variable data-rate) 시스템에서 수행될 수 있는 타임 인터리빙에 대해 설명한다. 이는 상술한 타임 인터리빙의 또 다른 실시예로서, 방송 신호 수신 장치가 싱글 메모리를 갖는 경우에도 적용될 수 있다는 장점을 가진다.
본 발명의 다른 실시예에 따른 타임 인터리빙은 상술한 다이아고날-타입 TI와 동일하게 호칭될 수 있으며, 본 발명의 일 실시예에 따른 방송 신호 송신 장치 내의 타임 인터리버에서 수행될 수 있다. 또한 이에 대한 역과정으로서, 타임 디인터리빙은 다이아고날-타입 TDI라고 호칭될 수 있으며 본 발명의 일 실시예에 따른 방송 신호 수신 장치 내의 타임 디인터리버에서 수행될 수 있다. 구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다. 이하 구체적인 동작을 설명한다.
상술한 바와 같이, IF 내에 포함된 FEC 블록들의 개수가 서로 다른 경우, 각 IF마다 서로 다른 다이아고날-타입 TI 방식을 적용해야 한다. 하지만 이러한 방식은 방송 신호 수신 장치가 싱글 메모리를 사용하는 경우, 이에 대응하는 디인터리빙이 수행될 수 없다는 문제점이 있다.
따라서 본 발명의 방송 신호 송신 장치는 하나의 다이아고날-타입 TI 방식을 결정하고 모든 IF에 대해 동일하게 적용하도록 하는 것을 일 실시예로 할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 이에 대응하여 싱글 메모리를 사용하여 복수 개의 IF들을 순차적으로 디인터리빙할 수 있다.
이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 모든 TI 블록들에 대해 적용되는 하나의 다이아고날-타입 TI 방법을 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 IF를 기준으로 하여 결정할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 하나의 신호 프레임 내에서 가장 많은 FEC 블록의 개수와 가장 적은 FEC 블록의 개수의 중간 값에 해당하는 IF 또는 임의의 IF를 기준으로 하여 하나의 다이아고날-타입 TI 방법을 결정할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
이 경우, FEC 블록 개수를 가장 많이 포함하고 있는 IF와 대비하여 FEC 블록의 개수가 적은 TI 블록에 대해 상술한 다이아고날-타입 TI를 어떻게 적용할 것인지 여부가 문제될 수 있다.
따라서 본 발명의 방송 신호 송신 장치는 발생하는 메모리 인덱스를 모니터링하여 적용 여부를 결정하는 것을 일 실시예로 할 수 있다.
구체적으로, 본 발명의 방송 신호 송신 장치는 발생된 TI 메모리 인덱스들이 임의의 IF 내의 전체 셀 개수를 초과하는 경우, 해당 IF에 대하여 가상의 FEC 블록들을 추가하여 (zero padding) 다이아고날-타입 TI를 수행할 수 있다. 이 경우, 제로 패딩된 가상의 FEC 블록들은 데이터를 포함하지 않으므로 다이아고날-타입 TI의 리딩 오퍼레이션에서 스킵된다. 이를 스킵 오퍼레이션 (skip operation)이라 호칭할 수 있다. 따라서 TI 아웃풋 메모리 인덱스는 실제 데이터를 포함하는 셀들에 대응하는 값들만을 포함할 수 있다. skip operation에 대해서는 후술한다.
또한 본 발명의 방송 신호 송신 장치는 상술한 다이아고날-타입 TI 방법을 서로 다른 IF에 대해 적용함에 있어서, FEC 블록 개수가 적은 IF부터 순차적으로 FEC 블록 개수의 개수에 따라 적용하는 것을 일 실시예로 할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글-메모리를 간단히 운영할 수 있다. 구체적인 내용은 후술한다.
이하의 수학식은 상술한 모든 IF에 대해 적용되는 하나의 다이아고날-타입 TI 방법을 결정하는 과정을 나타낸다.
Figure 112016002819102-pct00003
도 24는 본 발명의 또 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
구체적으로 도 24는 VDR (variable data-rate) 시스템에서 다이아고날-타입 TI가 적용된 일 실시예를 나타낸다.
(a)는 4개의 FEC 블록들을 포함하는 IF-0에 대해 다이아고날-타입 TI가 적용되는 과정을 나타내며, (b)는 5개의 FEC 블록들을 포함하는 IF-1에 대해 다이아고날-타입 TI가 적용되는 과정을 나타낸다.
TI FEC 블록들에 대응하는 블록들은 각 IF에 포함된 FEC 블록들 및 각 FEC 블록들에 포함된 셀 값들을 나타낸다. TI 메모리 인덱스들 (memory indexes)에 대응하는 블록들은 IF들에 포함된 셀 값들에 대응하는 메모리 인덱스를 나타낸다.
각 IF는 하나의 수퍼 프레임에 포함되며, 각 FEC 블록은 8개의 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 두 개의 IF들에 대해 동일하게 적용하기 위한 다이아고날-타입 TI 방식을 결정할 수 있다. 상술한 바와 같이, 본 발명의 일 실시예에 따른 다이아고날-타입 TI 방식은 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 IF를 기준으로 하여 결정되므로, 도 24의 경우, IF-1을 기준으로 다이아고날-타입 TI 방식이 결정된다. 따라서 TI 메모리의 크기는 8 x 5 행렬 배열 (또는 40x1)의 크기와 동일할 수 있다.
(a)의 상단에 도시된 바와 같이, IF-0에 포함된 FEC 블록들은 4개로서, IF-1에 포함된 FEC 블록들의 개수보다 적다. 따라서, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 IF-0에 대하여, IF의 가장 마지막에 제로 값을 갖는 버츄얼 (virtual) FEC 블록(24000)을 부가(padding)하고 해당 셀들을 TI 메모리에 컬럼-와이즈 라이팅 (column-wise writing)을 수행 할 수 있다. 버츄얼 FEC 블록이 추가되는 위치는 설계자의 의도에 따라 변경 가능하다. 따라서 상술한 바와 같이 제로 패딩에 따른 다이아고날-타입 TI 방식을 이용하여, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글-메모리인 경우에도 이에 대응하는 디인터리빙을 수행할 수 있다.
이후 (a)의 하단에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TI 메모리에 쓰여진 셀들을 다이아고날 방향으로 읽어 낼 수 있다. 이 경우, 마지막 열은 버츄얼 FEC 블록에 해당하므로 해당 셀들은 무시하고 일기 동작을 수행할 수 있다.
IF-1에 대하여, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 (b)의 상단 및 하단에 도시된 바와 같이 상술한 방법에 따라 컬럼-와이즈 쓰기 동작을 수행하고, 다이아고날 읽기 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 다이아고날-타입TI는 적은 FEC 블록들을 포함하는 IF에 대해 먼저 적용되므로, 도 24의 경우, IF-0에 대해서 먼저 적용될 수 있다.
도 25는 본 발명의 다른 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 25는 상술한 두 개의 IF (IF-0 및 IF-1)에 대해 TI 아웃풋 메모리 인덱스를 생성하는 과정 및 TI 아웃풋 메모리 인덱스에 대응하는 TI 아웃풋 FEC 블록들을 나타낸다.
TI 아웃풋 메모리 인덱스들 (output memory indexes)에 대응하는 블록들은 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타내며, TI 아웃풋 FEC 블록들에 대응하는 블록들은 생성된 TI 아웃풋 메모리 인덱스에 대응하는 FEC 블록들의 셀 값들을 나타낸다.
(a)는 IF-0의 TI 아웃풋 메모리 인덱스 발생 과정을 나타낸다. (a)의 상단에 도시된 바와 같이, TI 메모리 인덱스들이 IF-0 내의 전체 셀 개수를 초과하는 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 버추얼 FEC 블록내의 셀들에 해당하는 32 내지 39번에 대응하는 TI 메모리 인덱스를 무시할 수 있다. 이를 스킵 오퍼레이션 (skip operation) 이라고 호칭할 수 있다. 그 결과, (a)의 가운데에 도시된 바와 같이, 스킵된 TI 메모리 인덱스들을 제외하고 읽기 동작을 수행할 수 있는 최종 아웃풋 메모리 인덱스가 발생된다. (a)의 하단에는 최종 아웃풋 메모리 인덱스에 대응하는 출력 FEC 블록들의 셀 값들이 도시되어 있다.
(b)는 IF-1의 TI 아웃풋 메모리 인덱스 발생 과정을 나타낸다. IF-1의 경우 스킵 오퍼레이션이 적용되지 않음을 확인할 수 있다. 구체적인 과정은 상술한 바와 동일하다.
이하의 수학식은 상술한 VDR (variable data-rate) 시스템에서 적용될 수 있는 다이아고날-타입 TI을 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다.
Figure 112016002819102-pct00004
상술한 수학식에서 if 조건부는 상술한 스킵 오퍼레이션을 나타낸다. 또한 본 수학식은 상술한 다이아고날 슬로프에 따른 다이아고날-타입 TI를 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다. 따라서 다이아고날 슬로프 값을 하나의 변수로 규정하고 있다.
도 26은 본 발명의 일 실시예에 따른 TI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI를 수행할 수 있다.
도 26에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 초기값들 (initial values)을 설정할 수 있다(S26000). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 모든 IF에 대해 적용되는 하나의 다이아고날-타입 TI 방법을 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 IF를 기준으로 하여 결정할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 일시적인 TI 메모리-인덱스 (Temporal TI memory-index)를 생성할 수 있다(S26100). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 FEC 블록의 개수가 설정된 TI 메모리 인덱스보다 작은 IF들에 대하여 버츄얼 FEC 블록을 부가(padding)하여 TI 메모리에 쓸 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 TI 메모리-인덱스의 가용성(availability)을 평가(evaluate)할 수 있다(S26200). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TI 메모리에 쓰여진 셀들을 다이아고날 방향으로 읽을 수 있다. 이 경우, 버츄얼 FEC 블록에 해당하는 셀들은 무시하고 읽기 동작을 수행할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 최종 TI 메모리-인덱스를 생성할 수 있다(S26300).
도 26에 도시된 순서도는 도 23 내지 25에서 설명한 TI 아웃풋 메모리 인덱스를 생성하는 과정에 대응되며, 설계자의 의도에 따라 변경 가능하다.
도 27은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 27에 도시된 타임 디인터리빙 과정은 도 24 내지 도 26에서 설명한 타임 인터리빙 과정의 역과정에 해당하며, 상술한 IF-0 및 IF-1을 실시예로 설명한다.
특히 본 발명의 또 다른 실시예에 따른 타임 디인터리빙은 방송 신호 수신 장치가 싱글 메모리를 사용하는 경우에 적용될 수 있다.
이러한 싱글-메모리 어프로치를 획득하기 위해서, 인터리빙된 IF들을 위한 읽기 및 쓰기 동작들은 연속적으로 수행될 수 있다. 타임 디인터리빙 과정은 효과적인 타임 디인터리빙 실행을 이끌어 낼 수 있는 클로즈드 폼(closed form)으로 표현될 수 있다.
본 발명의 또 다른 실시예에 따른 타임 디인터리빙은 4개의 단계의 과정들을 통해 진행 될 수 있다.
도 27의 (a)는 타임 디인터리빙의 첫번째 단계(step 1)를 나타낸다. IF-0을 타임 디인터리빙 과정 전에 타임 인터리빙 과정동안 타임 인터리빙 룰에 따라 스킵되었던 메모리 인덱스에 대응하는 셀들은 제로 또는 초기 값으로 설정될 수 있다. 즉, (a)의 상단에 도시된 블록은 IF-0의 최종 아웃풋 메모리 인덱스에 대응하는 출력 FEC 블록들의 셀 값들을 나타내며, (a)의 하단에 도시된 블록은 스킵 오퍼레이션에서 스킵된 메모리 인덱스에 대응하는 셀 값들을 제로로 세팅하여 생성한 FEC 블록들의 셀 값들을 나타낸다.
두번째 단계 (step 2)로서, 첫번째 단계 이후, 해당 아웃풋은 실제 8 x 5 사이즈의 싱글 메모리에 쓰여질 수 있으며, 쓰기 방향은 타임 인터리빙 과정의 읽기 동작의 방향과 동일할 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 입력되는 첫 번째 IF에 대해 송신단의 TI의 첫번째 역 과정으로서 다이아고날 쓰기 (다이아고날 라이팅, diagonal writing) 동작을 수행할 수 있다. 즉, 다이아고날 라이팅의 방향은 송신단에서 이루어진 다이아고날 읽기 (다이아고날 리딩, diagonal reading)의 방향과는 반대 방향으로 이루어질 수 있다.
도 27의 (b)는 타임 디인터리빙의 세번째 단계(step 3)를 나타낸다.
TDI FEC 블록들에 대응하는 블록들은 입력되는 FEC 블록들의 셀 값들을 나타낸다. TDI 메모리 인덱스들에 대응하는 블록들은 FEC 블록들의 셀 값들에 대응하는 TDI 메모리 인덱스를 나타낸다.
두번째 스텝 이후, 타임 인터리빙의 라이팅 오퍼레이션의 방향과 동일한 방향으로 컬럼-와이즈 리딩 오퍼레이션(column-wise reading operation)이 수행될 수 있다. 이 경우, 읽혀진 셀들의 값이 제로 또는 초기값이라면 해당 셀들은 스킵오퍼레이션(skip operation)을 통해 스킵될 수 있다. 이러한 스킵 오퍼레이션은 상술한 방송 신호 송신 장치에서 수행된 스킵 오퍼레이션과 상응한다.
이하의 수학식은 상술한 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.
Figure 112016002819102-pct00005
상술한 수학식에서 if 조건부는 상술한 스킵 오퍼레이션, 즉, TDI 출력 메모리 인덱스에 저장되어 있는 셀 값이 0 (또는 강제로 삽입한 내용임을 확인 수 있는 임의의 값) 일 경우 인덱스를 무시하는 과정을 나타낸다.
또한 본 수학식은 상술한 다이아고날 슬로프에 따른 다이아고날-타입 TI에 대응하는 타임 디인터리빙을 수행하기 위한 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.
도 28은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 이용하여 타임 디인터리빙을 수행할 수 있다. 따라서 상술한 타임 디인터리빙의 네번째 단계(step 4)로서, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 IF-0을 읽는 동시에 IF-1을 쓸 수 있다.
(a)는 IF-0을읽는 동시에 쓰여지는 IF-1의 TDI FEC 블록들과 TDI 메모리 인덱스들을 나타낸다. 상술한 바와 같이 라이팅 오퍼레이션은 방송 신호 수신 장치에서 수행된 다이아고날 리딩 오퍼레이션의 방향과는 반대 방향으로 이루어질 수 있다.
(b)는 IF-1의 쓰기에 따른 아웃풋TDI 메모리 인덱스들을 나타낸다. 이 경우, 저장된 IF-1내의 FEC 블록들의 배열은 방송 신호 송신 장치의 TI 메모리에 저장된 FEC 블록들의 배열과 다를 수 있다. 즉, 방송 신호 송신 장치에서 수행한 라이팅 오퍼레이션 및 리딩 오퍼레이션의 역 과정은 싱글 메모리의 경우 동일하게 적용할 수 없는 경우가 발생할 수 있다.
도 29는 본 발명의 일 실시예에 따른 라이팅 오퍼레이션을 나타낸다.
상술한 바와 같이, 방송 신호 송신 장치에서 수행한 라이팅 오퍼레이션 및 리딩오퍼레이션의 역 과정은 싱글 메모리의 경우 동일하게 적용할 수 없는 경우를 방지하기 위해서 본 발명에서는 TI 메모리에 매트릭스 형태로 FEC 블록을 쓰는 방법을 제안한다.
도 29에 도시된 라이팅 오퍼레이션은 상술한 본 발명의 일 실시예에 따른 타임 인터리빙 및 타임 디인터리빙 모두에 동일하게 적용될 수 있다.
(a)는 벡터 형태로 FEC 블록들의 셀들을 메모리에 쓰는 경우를 나타낸다. 이는 상술한 라이팅 오퍼레이션과 동일하다.
(b)는 매트릭스 형태로 FEC 블록들의 셀들을 메모리에 쓰는 경우를 나타낸다. 즉, 각 FEC 블록들은 m by n의 형태의 매트릭스 형태로 쓰여질 수 있다.
이 경우 매트릭스의 크기는 설계자의 의도에 따라 변경 가능하며, 방송 신호 송신 장치에서 수행한 라이팅 오퍼레이션 및 리딩 오퍼레이션의 역 과정을 방송 신호 수신 장치가 싱글 메모리의 경우에도 동일하게 적용할 수 있다는 장점이 있다.
도 30은 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI를 수행할 수 있다.
도 30에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 초기값들(initial values)을 설정할 수 있다(S30000). 즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 첫번째 IF를 위한 타임 디인터리빙 전에, TI 룰을 이용하여 타임 인터리빙 과정 동안에 스킵되었던 메모리 인덱스에 대응하는 셀 값들을 제로 또는 초기값으로 설정할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 타임 디인터리빙 과정에 사용될 다이아고날 슬로프를 계산할 수 있다(S30100).
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 일시적인 TI 메모리-인덱스(Temporal TI memory-index)를 생성할 수 있다(S30200). 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 입력되는 첫 번째 IF에 대해 송신단의 TI의 첫번째 역 과정으로서 다이아고날 라이팅 오퍼레이션을 수행할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 TI 메모리-인덱스의 가용성(availability)을 평가(evaluate)할 수 있다(S30300). 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 최종 TI 메모리-인덱스를 생성할 수 있다(S30400).
도 30에 도시된 순서도는 도 27 내지 29에서 설명한 TDI 아웃풋 메모리 인덱스를 생성하는 과정에 대응되며, 설계자의 의도에 따라 변경 가능하다.
도 31은 본 발명의 일 실시예에 따른 IF-by-IF TI 패턴 변화(Pattern Variation)을 나타낸다.
상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치 (또는 타임 인터리버)는 수퍼 프레임 단위 또는 IF 단위로 다이아고날 슬로프를 다르게 적용할 수 있다.
도 31은 각 IF에 다이아고날 슬로프를 다르게 적용하여 TI 패턴을 변화시키는 실시예로서, IF에 포함된 FEC 블록들의 개수가 짝수인 경우 및 홀수인 경우에 따라 각 IF에 다이아고날 슬로프를 다르게 적용하기 위한 실시예를 나타낸다. FEC 블록들의 개수가 짝수인 경우, 인터리빙 뎁스 를 감소시키는 다이아고날 슬로프가 존재할 수 있기 때문이다.
도 31에 도시된 실시예는 하나의 수퍼 프레임 내에 포함된 IF의 개수가 6이고, 각 IF에 포함된 FEC 블록의 길이인 Nr 값이 11인 경우로서, 다이아고날 슬로프는 FEC 블록들의 개수가 7일 때 적용되도록 결정된 경우의 실시예를 나타낸다.
(a)는 IF에 포함된 FEC 블록들의 개수가 홀수 즉, 7인 경우의 실시예로서, 본 발명의 일 실시예에 따른 타임 인터리버는 6개의 IF들에 대하여 도 17에서 설명한 다이아고날 슬로프들을 중복되지 않도록 랜덤하게 선택하여 적용할 수 있다.(b)는 각 IF에 포함된 FEC 블록들의 개수가 짝수 즉, 6인 경우의 실시예로서, 도 17에서 설명한 다이아고날 슬로프의 값들은 FEC 블록의 개수가 7일 때 적용되도록 설정된 경우의 실시예를 나타낸다. 이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 각 IF가 7개의 FEC 블록들을 포함하고 있다고 가정하고, 즉, 상술한 버츄얼 FEC 블록을 추가하고, 임의의 다이아고날 슬로프를적용하여 다이아고날 리딩 오퍼레이션을 수행할 수 있다. 이 경우, 상술한 바와 같이, 버츄얼 FEC 블록의 셀들은 스킵 오퍼레이션을 통해 무시 또는 스킵될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 하나의 수퍼 프레임 내에 가장 많은 FEC 블록을 가지고 있는 IF를 선택하여, Nc값을 결정할 수 있다. Nc를 결정하는 과정은 상술한 수학식 3과 같다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 결정된 Nc 값이 짝수 인지 홀수인지 판단하고 짝수인 경우, 상술한 바와 같이 버츄얼 FEC 블록을 추가할 수 있다. 이하의 수학식은 Nc 값이 짝수인 경우, 버츄얼 FEC 블록을 추가하여 홀수로 만드는 과정을 나타낸다.
Figure 112016002819102-pct00006
이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 다이아고날 슬로프들을 다양한 방법에 따라 순차 또는 랜덤하게 발생시킬 수 있다. 이하의 수학식은 QP (Quadratic Polynomial)방식을 사용하여 각 IF에 사용될 다이아고날 슬로프를 생성하는 과정을 나타낸다.
Figure 112016002819102-pct00007
QP 방식은 본 발명의 일 실시예에 해당하며, PP (Primitive Polynomial) 방식으로 대체될 수 있다. 이는 설계자의 의도에 따라 변경가능하다.
다음의 수학식은 다이아고날 슬로프를 순차적으로 발생시키는 과정을 나타낸다.
Figure 112016002819102-pct00008
이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 수학식 3 및 수학식 6 내지 8의 과정으로 생성된 변수들을 고려하여 타임 인터리빙을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치의 TI 아웃풋 메모리 인덱스를 생성하는 과정은 상술한 수학식 4로 표현될 수 있다. 상술한 수학식 4는 수학식 7 내지 8에 의해 생성된 다이아고날 슬로프를 주요 변수로 포함할 수 있다. 또한 수학식 4에서 설명한 스킵 오퍼레이션은 Nc의 길이가 짝수이던지 홀수이던지 관계없이 적용될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 방송 신호 송신 장치에 대응하여 타임 디인터리빙을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치의 TDI 아웃풋 메모리 인덱스를 생성하는 과정은 상술한 수학식 5로 표현될 수 있다. 수학식 5는 수학식 7 내지 8로 표현된 생성 과정에 의해 생성된 다이아고날 슬로프를 주요 변수로서 포함할 수 있다. 또한 수학식 5에서 설명한 스킵 오퍼레이션은 Nc의 길이가 짝수이던지 홀수이던지 관계없이 적용될 수 있다.
또한 상술한 바와 같이 TI 패턴과 관련된 정보는 상술한 스태틱 PLS 시그널링데이터를 통해 전송될 수 있다. TI 패턴 변경여부에 대한 정보는 TI_Var로 표현될 수 있으며 1비트의 크기를 가질 수 있다. TI_Var의 값이 0인 경우, TI 패턴의 변화가 없음을 의미한다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신기는 디폴트 (default) 값으로서 변수 ST 값을 1로 결정할 수 있다. TI_Var의 값이 1인 경우, TI 패턴의 변화가 있음을 의미한다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신기는 변수 ST 값을 ST,j로 결정할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 프리퀀시 인터리빙 과정에 대해 설명한다.
상술한 블록 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블록내의 셀들을 인터리빙하여 추가적인 다이버시티 게인을 획득할 수 있다. 본 발명의 일 실시예에 따른 블록 인터리버(6200)는 프리퀀시 인터리버라고 호칭할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다. 또한 블록 인터리버 (6200)는 상술한 페어 와이즈 샐 매핑이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 이를 페어 와이즈 인터리빙이라 호칭할 수 있다. 따라서 블록 인터리버 (6200)는 두 개의 연속된 셀들의 단위로 출력할 수 있다. 이 경우 블록 인터리버(6200)은 두 개의 안테나 경로에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
본 발명에서는 블록 인터리버(6200)에서 수행되는 프리퀀시 인터리빙의 다른 실시예로서, 심볼 바이 심볼 프리퀀시 인터리빙 (symbol by symbol frequency interleaving)을 제안한다. 본 발명에서는 심볼 바이 심볼 프리퀀시 인터리빙 을 인터리빙 또는 콰지-랜덤 프리퀀서 인터리빙 (quasi-random frequency interleaving)이라고 호칭할 수 있다. 상술한 페어 와이즈 인터리빙과 달리, 본 발명의 일 실시예에 따른 프리퀀시 인터리빙은 하나의 OFDM 심볼을 서로 다른 인터리빙 방식을 적용하기 위한 시드(seed) 또는 모 인터리빙 시드 (mother interleaving seed)를 설정할 수 있다. 모 인터리빙 시드 (mother interleaving seed)는 매 OFDM 심볼에 적용될 수 있는 인터리빙 패턴 (또는 시퀀스)을 생성하기 위한 것으로, 매 OFDM 심볼에 다르게 적용되는 인터리빙 패턴은 모 인터리빙 시드의 패턴을 사이클릭-시프팅 (cyclic-shifting)함으로써 생성될 수 있다. 모 인터리빙 시드 (mother interleaving seed)는 후술할 발명에서는 RPI (Relative Prime Interleaving) 방식을 통해 결정될 수 있다. 이를 통해 페어 와이즈 인터리빙보다 증가된 프리퀀시 다이버시티를 획득할 수 있다.
상술한 프리퀀시 인터리빙을 구현하기 위하여 본 발명에서는 RPI 방식을 이용하여 모 인터리빙 시드 (mother interleaving seed)를 결정하는 방법을 일 실시예로 할 수 있다. 이 경우, 상술한 프리퀀시 인터리빙을 수행하기 위하여, 본 발명의 일 실시예에 따른 모 (mother) RPI의 이니셜-오프셋 밸류 (initial-offset value)는 랜덤하게 결정될 수 있다. 또한, 이니셜-오프셋 밸류는 QP (Quadratic Polynomial) 또는 PP (Primitive Polynomial) 방식을 통해 생성될 수 있다.
본 발명의 일 실시예에 따른 프리퀀시 인터리빙은 타임 도메인 쪽의 랜덤 특성 (random property)을 보존하면서 주파수 도메인 쪽의 주기적인 특성을 보존할 수 있다. 또한, 본 발명의 일 실시예에 따른 프리퀀시 인터리빙은 수신기 측면에서 싱글 메모리를 사용한 (페어-와이즈) 디인터리빙을 제공할 수 있다.
본 발명의 일 실시예에 따른 프리퀀시 인터리빙은 싱글 메모리를 갖는 방송 신호 수신 장치를 위해 다음과 같은 특징을 가질 수 있다.
본 발명의 일 실시예에 따른 모 인터리빙 (mother interleaving)은 이니셜-오프셋 밸류를 이용한 RPI를 실행하여 설계될 수 있다.
이하의 수학식은 본 발명의 일 실시예에 따른 RPI를 나타낸다.
Figure 112016002819102-pct00009
또한 본 발명의 일 실시예에 따른 이니셜-오프셋 밸류는 랜덤 제너레이터(random generator)를 실행함으로서 랜덤하게 생성될 수 있다. 또한, 이니셜-오프셋 밸류는 QP 또는 PP 방식을 통해 생성될 수 있다. PP 방식의 경우 본 발명의 일 실시예에 따른 랜덤 제너레이터는 PRBS (primitive random binary sequence) 제너레이터, PN (pseudo-random noise) 제너레이터 중 어느 하나가 될 수 있다.
이하의 수학식은 QP 방식을 사용하는 경우의 이니셜-오프셋밸류를 생성하는 과정을 나타낸다.
Figure 112016002819102-pct00010
도 32는 본 발명의 일 실시예에 따른 랜덤 제너레이터의 구조를 나타낸 도면이다. 도 32에 도시된 랜덤 제너레이터는 PP 방식을 이용하여 이니셜-오프셋 밸류를 생성하는 경우를 나타낸다.
본 발명의 일 실시예에 따른 랜덤 제너레이터는 레지스터(register)(32000) 및 XOR 연산기(32100)을 포함할 수 있다. 일반적으로 PP 방식은 랜덤하게 1,…, 2n-1 값을 출력할 수 있다. 따라서 본 발명의 일 실시예에 따른 랜덤 제너레이터는 0을 포함한 2n 심볼 인덱스 출력을 하기 위하여 레지스터 리셋 (register reset) 과정을 수행하고, 레지스터 시프팅 (register shifting) 과정을 위한 레지스터 초기값을 설정할 수 있다.
또한 본 발명의 일 실시예에 따른 렌덤 제너레이터는 PP 방식을 위한 PP (primitive polynomial)들마다 다른 레지스터 및 XOR 구성을 포함할 수 있다.
이하의 표는 상술한 PP 방식을 위한 PP (primitive polynomial)들 및 레지스터 리셋 (register reset) 과정 및 레지스터 시프팅 (register shifting) 과정을 위한 레지스터 밸류및 이니셜 밸류 (initial value, 초기값)를 나타낸다.
Order (n) Primitive polynomial k=0 (reset value) k=1 (initial value)
9 f(x)=1+x5+x9 [0 0 0 0 0 0 0 0 0] [0 0 0 0 1 0 0 0 1]
10 f(x)=1+x7+x10 [0 0 0 0 0 0 0 0 0 0] [0 0 0 0 0 0 1 0 0 1]
11 f(x)=1+x9+x11 [0 0 0 0 0 0 0 0 0 0 0] [0 0 0 0 0 0 0 0 1 0 1]
12 f(x)=1+x6+x8+x11+x12 [0 0 0 0 0 0 0 0 0 0 0 0] [0 0 0 0 0 1 0 1 0 0 1 1]
13 f(x)=1+x2+x4+x8+x9+x12+x13 [0 0 0 0 0 0 0 0 0 0 0 0 0] [0 1 0 1 0 0 0 1 1 0 0 1 1]
14 f(x)=1+x2+x12+x13+x14 [0 0 0 0 0 0 0 0 0 0 0 0 0 0] [0 0 1 0 0 0 0 0 0 0 0 1 1 1]
15 f(x)=1+x14+x15 [0 0 0 0 0 0 0 0 0 0 0 0 0 0 0] [0 0 0 0 0 0 0 0 0 0 0 0 0 1 1]
표 1은 n 번째 PP (n=9,…,15) 각각에 해당하는 레지스터 리셋 밸류 및 레지스터 이니셜 밸류를 나타내고 있다. 표에 도시된 바와 같이 k=0인 경우, 레지스터 리셋 밸류 를 의미하며, k=1인 경우, 레지스터 이니셜 밸류를 의미한다. 또한, 2≤k≤2n-1 인 경우, 시프팅된 레지스터 밸류들을 의미한다.
도 33은 본 발명의 다른 실시예에 따른 랜덤 제너레이터를 나타낸다.
도 33은 상술한 표의 n 번째 PP의 n이 9부터 12인 경우의 랜덤 제너레이터의 구성을 나타낸다.
도 34는 본 발명의 또 다른 실시예에 따른 랜덤 제너레이터를 나타낸다.
도 34는 상술한 표의 n 번째 PP의 n이 13부터 15인 경우의 랜덤 제너레이터의 구성을 나타낸다.
도 35는 본 발명의 일 실시예에 따른 프리퀀시 인터리빙 과정을 나타낸 도면이다.
도 35는 본 발명의 일 실시예에 따른 방송 신호 수신 장치에 싱글 메모리가 적용된 경우, 전체 심볼 개수가 10이고, 한 개의 심볼을 구성하는 셀들의 개수가 10이며, p는 3인 경우의 프리퀀시 인터리빙 과정을 나타낸다.
(a)는 RPI 방식을 적용하여 출력되는 매심볼들의 출력값을 나타낸다. 특히 매 OFDM 심볼의 첫 메모리 인덱스 값, 즉, 0, 7, 4, 1, 8…등은 상술한 RPI의 랜덤 제너레이터에서 생성된 이니셜-오프셋 밸류로 설정될 수 있다. 인터리빙 메모리 인덱스에 표시된 숫자는 각 심볼에 포함된 셀들이 인터리빙되어 출력되는 순서를 나타낸다.
(b)는 생성된 인터리빙 메모리 인덱스를 이용하여 입력된 OFDM 심볼의 셀들을 심볼 단위로 인터리빙한 결과를 나타낸다.
도 36은 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 개념도이다.
도 36은 방송 신호 수신 장치에 싱글 메모리가 적용된 경우의 프리퀀시 디인터리빙 과정을 도시한 도면으로, 한 개의 심볼을 구성하는 셀들의 개수가 10인 경우의 실시예를 나타낸다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치 (또는 프레임 파싱 모듈 또는 블록 디인터리버)는 상술한 프리퀀시 인터리빙 방식에 따라 인터리빙된 심볼들을 입력 순서대로 쓰는 과정(writing)을 통해 디인터리빙 메모리 인덱스에 생성하고, 다시 읽는 과정(reading)을 통해 디인터리빙된 심볼들을 출력할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 읽는 과정을 수행한 디인터리빙 메모리 인덱스에 쓰는 과정을 수행할 수 있다.
도 37은 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 도면이다.
도 37은 전체 심볼 개수가 10이고, 한 개의 심볼을 구성하는 셀들의 개수가 10이며, p는 3인 경우의 디인터리빙 과정을 나타낸다.
도 37의 (a)는 본 발명의 일 실시예에 따라 싱글 메모리에 인풋 되는 심볼들을 도시한 도면이다. 즉, 도면에 도시된 싱글-메모리 인풋 심볼들은 매 입력 심볼에 따라 싱글-메모리에 저장된 값들을 나타낸다. 이 경우, 매 입력 심볼 마다 싱글 메모리에 저장된 값들은 이전 심볼에 대해 디인터리빙(reading)을 수행하면서 현재 입력되는 심볼의 셀들을 순차적으로 쓴 값들의 결과를 나타낸다.
도 37의 (b)는 디인터리빙 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
디인터리빙 메모리 인덱스는 싱글 메모리에 저장된 값들을 디인터리빙하기 위해 사용되는 인덱스로서, 디인터리빙 메모리 인덱스에 표시된 숫자는 각 심볼에 포함된 셀들이 디인터리빙되어 출력되는 순서를 나타낸다.
이하에서는 상술한 프리퀀시 디인터리빙 과정을 도면에 도시된 심볼들 중 #0 및 1 입력 심볼들을 중심으로 설명한다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 #0 입력 심볼을 싱글 메모리에 순차적으로 쓰는 과정을 수행한다. 이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 #0 입력 심볼을 디인터리빙하기 위하여 상술한 디인터리빙 메모리 인덱스를 0, 3, 6, 9..의 순으로 순차적으로 생성할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 생성된 디인터리빙 메모리 인덱스에 따라 싱글 메모리에 쓰여진 (또는 저장된) #0 입력 심볼을 읽는 과정을 수행한다. 이미 읽힌 값들은 저장할 필요가 없기 때문에 새롭게 입력되는 #1 심볼을 다시 순차적으로 쓸 수 있다.
이후 #0 입력 심볼에 대해 읽는 과정과 #1 입력 심볼에 대해 쓰는 과정이 모두 완료되면, 쓰여진 #1 입력 심볼을 디인터리빙하기 위하여 디인터리빙 메모리 인덱스를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 사용하므로 방송 신호 송신 장치에서 적용한 매 심볼에 적용된 인터리빙 패턴을 사용하여 인터리빙을 수행할 수는 없다. 이후 입력되는 심볼들은 동일한 방식으로 디인터리빙될 수 있다.
도 38은 본 발명의 일 실시예에 따른 디인터리빙 메모리 인덱스 생성 과정을 나타낸 도면이다.
특히 도 38은 본 발명의 일 실시예에 따른 방송 신호 수신 장치가 싱글 메모리를 사용하므로 방송 신호 송신 장치에서 적용한 매 심볼에 적용된 인터리빙 패턴 (interleaving pattern)을 사용하여 인터리빙을 수행할 수는 없는 경우의 새로운 인터리빙 패턴을 생성하는 방법을 도시하고 있다.
(a)는 j 번째 입력 심볼의 디인터리빙 메모리 인덱스를 나타내며, (b)는 상술한 디인터리빙 메모리 인덱스의 생성과정을 수학식과 함께 나타낸 도면이다.
(b)에 도시된 바와 같이 각 입력 심볼의 RPI 변수를 사용하는 것을 일 실시예로 할 수 있다.
#0 입력 심볼의 디인터리빙 메모리 인덱스 생성과정은 방송 신호 송신 장치에서와 동일하게 RPI의 변수로서 p=3, I0=0을 사용하는 것을 일 실시예로 할 수 있다. #1 입력 심볼의 경우, RPI의 변수로서 p2=3x3, I0=1을 사용할 수 있으며, #2 입력 심볼의 경우, RPI의 변수로서 p3=3x3x3, I0=7을 사용하는 것을 일 실시예로 할 수 있다. 또한 #3 입력 심볼의 경우, RPI의 변수로서 p4=3x3x3x3, I0=4을 사용하는 것을 일 실시예로 할 수 있다.
즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 매 싱글 메모리에 저장되는 심볼들을 디인터리빙 하기 위하여, RPI의 p 값과 이니셜 오프셋 값을 매 심볼마다 변경하여 효과적으로 디인터리빙을 수행할 수 있다. 또한, 매 심볼에 사용되는 p 값은 p의 지수승으로 쉽게 도출할 수 있으며, 이니셜 오프셋 값들은 모 인터리빙 시드를 이용하여 순차적으로 획득할 수 있다. 이하 이니셜 오프셋 값을 도출하는 방법을 설명한다.
#0 입력 심볼에서 사용되는 이니셜 오프셋 값은 I0=0으로 정의하는 것을 일 실시예로 할 수 있다. #1 입력 심볼에서 사용되는 이니셜 오프셋 값은 I0=1이며, 이 값은 #0 입력 심볼에 대한 디인터리빙 메모리 인덱스 생성 과정에서 일곱 번째에 발생된 값과 동일하다. 즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 #0 입력 심볼에 대한 디인터리빙 메모리 인덱스를 생성하는 과정에서 상기 값을 저장하여 사용할 수 있다.
#2 입력 심볼에서 사용되는 이니셜 오프셋 값은 I0=7이고, 이 값은 #1 입력 심볼에 대한 디인터리빙 메모리 인덱스 생성과정에서 네 번째에 발생된 값과 동일하며, #3 입력 심볼에서 사용되는 이니셜 오프셋 값은 I0=4이고, 이 값은 #2 입력 심볼에 대한 디인터리빙 메모리 인덱스 생성 과정에서 첫 번째에 발생된 값과 동일하다.
따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 각 심볼에 사용될 이니셜 오프셋 값에 해당하는 값을 이전 심볼의 디인터리빙 메모리 인덱스를 생성하는 과정에서 저장하고 사용할 수 있다.
결과적으로, 상술한 방법은 다음의 수학식으로 표현될 수 있다.
Figure 112016002819102-pct00011
이 경우, 각 이니셜 오프셋 값에 해당 하는 값의 위치는 상술한 수학식으로부터 쉽게 유도될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인접한 두개의 셀들을 하나의 셀로 인식하여 프리퀀시 인터리빙을 수행하는 것을 일 실시예로 할 수 있다. 이를 pair-wise interleaing이라 호칭할 수 있다. 이 경우, 2개의 인접한 셀들을 하나의 셀로 간주하여 인터리빙을 수행하므로 메모리 인덱스를 발생시키는 횟수가 반으로 줄어든다는 장점이 있다.
이하의 수학식은 pair-wise RPI를 나타낸다.
Figure 112016002819102-pct00012
이하의 수학식은 페어-와이즈 디인터리빙 (pair-wise deinterleaving) 방법을 나타낸다.
Figure 112016002819102-pct00013
도 39는 본 발명의 다른 실시예에 따른 프리퀀시 인터리빙 과정을 나타낸다.
도 39는 상술한 프리퀀시 인터리버가 다수의 OFDM 심볼로 구성된 수퍼 프레임 간에 서로 다른 관련된 프라임 값 (relative prime value)을 이용하여 프리퀀시 다이버시티 (frequency diversity) 성능을 보다 향상 시키기 위한 인터리빙 방법을 나타낸다.
즉, 도 39에 도시된 바와 같이, 각 프레임 또는 수퍼 프레임의 관련된 프라임 값은 반복된 인터리빙 패턴을 피하고, 프리퀀시 다이버시티 퍼포먼스를 향상시키기 위하여 변화될 수 있다.
도 40은 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 복수의 DP들을 통해 전송되는 DP 데이터를 FEC 인코딩할 수 있다(S40000). 상술한 바와 같이 각 DP는 적어도 하나 이상의 서비스 또는 적어도 하나 이상의 서비스 컴포넌트를 전송할 수 있다. 구체적인 인코딩 방법은 상술한 바와 같다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 DP 데이터를 성상도에 매핑할 수 있다 (S40100). 구체적인 맵핑 방법은 상술한 바와 같다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 DP 데이터를DP 레벨에서 타임 인터리빙 할 수 있다(S40200). 이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 서로 다른 입력 FEC 블록들을 주어진 메모리에 순차적으로 배열 (writing operation)한 후 다이아고날 방향으로 인터리빙하는 과정(diagonal reading operation)을 포함하는 타임 인터리빙을 수행할 수 있다. 특히 본 발명의 일 실시예에 따른 타임 인터리버는 서로 다른 FEC 블록들을 다이아고날 방향으로 읽을 때, 읽는 방향의 다이아고날 슬로프의 크기를 변경하여 타임 인터리빙을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 인터리버는 TI 리딩 패턴 또는 다이아고날 리딩 패턴 (reading pattern, diagonal reading pattern)을 변경할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 다이아고날 리딩 패턴은 FEC 블록의 최대 크기에 따라 결정될 수 있으며, 수퍼 프레임 단위로 변경 될 수 있다. 구체적인 타임 인터리빙 방법은 도 16 내지 도 26 및 도 31에서 설명한 바와 같다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성할 수 있다(S40300). 구체적인 내용은 상술한 바와 같다.
이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조할 수 있으며(S40400), 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송할 수 있다(S40500).
도 41은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
도 41은 도 40에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호를 수신할 수 있다(S41000).
이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신한 적어도 하나 이상의 방송 신호를 OFDM (Othogonal Frequency Division Multiplexing) 방식으로 복조할 수 있다(S41100). 구체적인 과정은 상술한 바와 같다.
이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득할 수 있다(S41200). 구체적인 내용은 상술한 바와 같다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 파싱된 적어도 하나 이상의 신호 프레임에 포함된 DP데이터를 타임 디인터리빙할 수 있다(S41300). 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치에 포함된 타임 디인터리버(또는 타임 디인터리버 블록)는 상술한 다이아고날-타입 TI의 역과정을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고날-타입 TI이 수행되어 전송된 FEC 블록들을 입력받고 TI 메모리에 다이아고날 방향으로 라이팅 오퍼레이션을 수행 후 순차적으로 리딩 오퍼레이션을 수행하여 타임 디인터리빙을 수행할 수 있다. 구체적인 타임 인터리빙 방법은 도 27 내지 도 28 및 도 30에서 설명한 바와 같다. 이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 DP 데이터를 디맵핑하고(S41400), 디매핑된 DP 데이터를 디코딩하여 원하는 서비스 또는 서비스 컴포넌트를 획득할 수 있다(S41500). 상술한 바와 같이 각 DP 데이터는 해당 DP 경로를 통해 각각 처리될 수 있으며 구체적인 처리 과정은 상술한 바와 같다.
본 발명의 범위를 벗어나지 않는 한도 내에서 본 발명에 대한 다양한 변경 및 변형이 이루어질 수 있음은 당업자에게 자명하다. 따라서, 본 발명은 첨부된 청구항들 및 그와 동등한 것들의 범위 내에서 발생된 본 발명의 변경 및 변형들을 전부 포함할 수 있다.

Claims (14)

  1. 적어도 하나 이상의 서비스를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 인코딩하는 단계;
    상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 단계;
    상기 매핑된 DP 데이터를 TI (Time Interleaivng) 블록을 사용하여 타임 인터리빙하는 단계,
    여기서, 상기 TI 블록은 상기 매핑된 DP 데이터를 갖는 FEC (Forward Error Correction) 블록들을 포함하고,
    상기 타임 인터리빙하는 단계는,
    TI 메모리의 첫번째 열부터 마지막 열까지 상기 TI 블록의 상기 FEC 블록들을 컬럼-와이즈 라이팅 (column-wise writing)하는 단계; 및
    상기 TI 메모리의 첫번째 행부터 마지막 행까지 상기 라이팅된 FEC 블록들의 셀들을 다이아고날-와이즈 리딩 (diagonal-wise reading)하는 단계를 포함하고,
    상기 TI 블록에 포함된 FEC 블록들의 수가 TI 블록의 최대 FEC 블록 수보다 적은 경우, 상기 TI 블록은 적어도 하나의 버츄얼 (virtual) FEC 블록을 포함하고,
    상기 버츄얼 FEC 블록에 대응하는 버츄얼 셀들은 다이아고날-와이즈 리딩 동안 스킵됨;
    상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계;
    상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 단계; 및
    상기 변조된 데이터를 포함하는 방송 신호들을 송신하는 단계를 포함하는 방송 신호 송신 방법.
  2. 제 1 항에 있어서,
    상기 생성된 적어도 하나 이상의 신호 프레임내의 데이터를 프리퀀시 인터리빙하는 단계를 더 포함하는 방송 신호 송신 방법.
  3. 제 1 항에 있어서,
    상기 다이아고날-와이즈 리딩하는 단계는, 상기 TI 메모리의 셀들의 포지션 및 다이아고날-와이즈 파라미터를 계산함으로써 수행되는, 방송 신호 송신 방법.
  4. 삭제
  5. 적어도 하나 이상의 서비스를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 인코딩하는 인코더;
    상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 매퍼;
    상기 매핑된 DP 데이터를 TI (Time Interleaivng) 블록을 사용하여 타임 인터리빙하는 타임 인터리버,
    여기서, 상기 TI 블록은 상기 매핑된 DP 데이터를 갖는 FEC (Forward Error Correction) 블록들을 포함하고,
    상기 타임 인터리버,
    TI 메모리의 첫번째 열부터 마지막 열까지 상기 TI 블록의 상기 FEC 블록들을 컬럼-와이즈 라이팅 (column-wise writing)하고;
    상기 TI 메모리의 첫번째 행부터 마지막 행까지 상기 라이팅된 FEC 블록들의 셀들을 다이아고날-와이즈 리딩 (diagonal-wise reading)하고,
    상기 TI 블록에 포함된 FEC 블록들의 수가 TI 블록의 최대 FEC 블록 수보다 적은 경우, 상기 TI 블록은 적어도 하나의 버츄얼 (virtual) FEC 블록을 포함하고,
    상기 버츄얼 FEC 블록에 대응하는 버츄얼 셀들은 다이아고날-와이즈 리딩 동안 스킵됨;
    상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더;
    상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 변조부; 및
    상기 변조된 데이터를 포함하는 방송 신호들을 송신하는 송신부를 포함하는 방송 신호 송신 장치.
  6. 제 5 항에 있어서,
    상기 생성된 적어도 하나 이상의 신호 프레임내의 데이터를 프리퀀시 인터리빙하는 프리퀀시 인터리버를 더 포함하는 방송 신호 송신 장치.
  7. 제 5 항에 있어서,
    상기 다이아고날-와이즈 리딩은, 상기 TI 메모리의 셀들의 포지션 및 다이아고날-와이즈 파라미터를 계산함으로써 수행되는, 방송 신호 송신 장치.
  8. 삭제
  9. 방송 신호들을 수신하는 단계;
    상기 수신한 방송 신호들을 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 복조하는 단계;
    상기 복조한 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 파싱하는 단계;
    상기 파싱한 적어도 하나의 신호 프레임 내의 DP (Data Pipe) 데이터를 TDI (Time Deinterleaving) 블록을 사용하여 타임 디인터리빙하는 단계,
    상기 TDI 블록은 상기 DP 데이터를 갖는 FEC 블록들을 포함하고,
    상기 DP 데이터는 복수의 DP들에 대응하고, 각 DP는 적어도 하나의 서비스를 운반하고,
    상기 타인 디인터리빙하는 단계는,
    TDI 메모리의 첫번째 행부터 마지막 행까지 상기 TDI 블록의 상기 FEC 블록들을 다이아고날-와이즈 라이팅 (diagonal-wise writing)하는 단계; 및
    상기 TDI 메모리의 첫번째 열부터 마지막 열까지 상기 라이팅된 FEC 블록들의 셀들을 컬럼-와이즈 리딩 (column-wise reading) 하는 단계를 포함하고,
    상기 TDI 블록에 포함된 FEC 블록들의 수가 TDI 블록의 최대 FEC 블록 수보다 적은 경우, 상기 TDI 블록은 적어도 하나의 버츄얼 (virtual) FEC 블록을 포함하고,
    상기 버츄얼 FEC 블록에 대응하는 버츄얼 셀들은 컬럼-와이즈 리딩동안 스킵됨;
    상기 타임 디인터리빙된 DP 데이터를 디매핑하는 단계; 및
    상기 디매핑된 DP 데이터를 디코딩하는 단계를 포함하는 방송 신호 수신 방법.
  10. 제 9 항에 있어서,
    상기 복조된 방송 신호들을 프리퀀시 디인터리빙하는 단계를 더 포함하는 방송 신호 수신 방법.
  11. 제 9 항에 있어서,
    상기 다이아고날-와이즈 라이팅하는 단계는, 상기 TDI 메모리의 셀들의 포지션 및 다이아고날-와이즈 파라미터를 계산함으로써 수행되는, 방송 신호 수신 방법.
  12. 방송 신호들을 수신하는 수신부;
    상기 수신한 방송 신호들을 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 복조하는 복조부;
    상기 복조한 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 파싱하는 프레임 파서;
    상기 파싱한 적어도 하나의 신호 프레임 내의 DP (Data Pipe) 데이터를 TDI (Time Deinterleaving) 블록을 사용하여 타임 디인터리빙하는 타임 디인터리버,
    상기 TDI 블록은 상기 DP 데이터를 갖는 FEC 블록들을 포함하고,
    상기 DP 데이터는 복수의 DP들에 대응하고, 각 DP는 적어도 하나의 서비스를 운반하고,
    상기 타인 디인터리버는,
    TDI 메모리의 첫번째 행부터 마지막 행까지 상기 TDI 블록의 상기 FEC 블록들을 다이아고날-와이즈 라이팅 (diagonal-wise writing)하고
    상기 TDI 메모리의 첫번째 열부터 마지막 열까지 상기 라이팅된 FEC 블록들의 셀들을 컬럼-와이즈 리딩 (column-wise reading) 하고,
    상기 TDI 블록에 포함된 FEC 블록들의 수가 TDI 블록의 최대 FEC 블록 수보다 적은 경우, 상기 TDI 블록은 적어도 하나의 버츄얼 (virtual) FEC 블록을 포함하고,
    상기 버츄얼 FEC 블록에 대응하는 버츄얼 셀들은 컬럼-와이즈 리딩동안 스킵됨;
    상기 타임 디인터리빙된 DP 데이터를 디매핑하는 디매퍼; 및
    상기 디매핑된 DP 데이터를 디코딩하는 디코더를 포함하는 방송 신호 수신 장치.
  13. 제 12항에 있어서,
    상기 복조된 방송 신호들을 프리퀀시 디인터리빙하는 프리퀀시 디인터리버를 더 포함하는 방송 신호 수신 장치.
  14. 제 12 항에 있어서,
    상기 다이아고날-와이즈 라이팅은, 상기 TDI 메모리의 셀들의 포지션 및 다이아고날-와이즈 파라미터를 계산함으로써 수행되는, 방송 신호 수신 장치.
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