KR20160009048A

KR20160009048A - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법

Info

Publication number: KR20160009048A
Application number: KR1020157035422A
Authority: KR
Inventors: 황재호; 김병길; 김우찬; 김재형; 홍성룡; 문철규; 최진용; 백종섭; 곽국연; 고우석
Original assignee: 엘지전자 주식회사
Priority date: 2013-05-15
Filing date: 2014-05-15
Publication date: 2016-01-25
Also published as: CN105230008A; KR20200034822A; EP2997727A1; US20170164328A1; MX2015015171A; KR102127395B1; KR102127404B1; US11032797B2; US9609628B2; US20140341103A1; EP2997727B1; KR20200034821A; KR102218923B1; WO2014185729A1; US20190306834A1; MX351758B; EP2997727A4; US10349382B2

Abstract

방송 신호들을 송신하는 방법 및 장치에 있어서, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는, 적어도 하나 이상의 인풋 스트림을 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터로 포맷팅하는 인풋 포맷터, 상기 DP 데이터를 인코딩하는 인코더, 상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 매퍼, 상기 매핑된 DP 데이터를 타임 인터리빙하는 타임 인터리버, 상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더, 상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 변조부 및 상기 변조된 데이터를 포함하는 방송 신호들을 전송하는 전송부를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 {Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and mehtod for receiving broadcast signals}

본 발명은 방송 신호를 송신하는 방송 신호 송신 장치, 방송 신호를 수신하는 방송 신호 수신 장치 및 방송 신호를 송신하고 수신하는 방법에 관한 것이다.

아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.

즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.

따라서 본 발명의 목적은 차세대 방송 서비스(future broadcast service)를 위한 방송 신호를 전송하고 수신할 수 있는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 차세대 방송 서비스를 위한 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.

본 발명의 목적은 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 시간 영역에서 멀티플렉싱하여 동일한 RF 신호 대역폭(signal bandwidth)을 통하여 전송할 수 있는 방송 신호 송신 장치 및 방송 신호 송신 방법 및 이에 대응하는 방송 신호 수신 장치 및 방송 신호 수신 방법을 제공하는 데에 있다.

본 발명의 또 다른 목적은 서비스에 해당하는 데이터를 컴포넌트 별로 분류하여 각각의 컴포넌트에 해당하는 데이터를 별개의 데이터 파이프(data pipe, 이하 DP로 호칭)로 전송하고, 수신하여 처리할 수 있도록 하는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.

본 발명의 또 다른 목적은 방송 신호를 서비스하는데 필요한 시그널링 정보를 시그널링하는 방송 신호 송신 장치, 방송 신호 수신 장치, 그리고 방송 신호를 송신하고 수신하는 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 방송 신호 송신 방법은 적어도 하나 이상의 인풋 스트림을 데이터 패킷들을 갖는 DP 데이터로 분리하는 단계 및 헤더 컴프레션 모드 (header compression mode)에 따라 상기 데이터 패킷들 각각의 헤더를 압축하는 단계를 포함하는, 상기 적어도 하나 이상의 인풋 스트림을 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터로 포맷팅하는 단계, 상기 DP 데이터를 인코딩하는 단계, 상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 단계, 상기 매핑된 DP 데이터를 타임 인터리빙하는 단계, 상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계, 상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 단계 및 상기 변조된 데이터를 포함할 수 있다.

본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리함으로서, 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.

본 발명은 다양한 방송 서비스를 동일한 RF 신호 대역폭을 통해 전송하므로서 전송상의 유연성(flexibility)을 확보할 수 있다.

본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강건성(Robustness)을 증가시킬 수 있다.

따라서 본 발명에 따르면 모바일 수신 장비 또는 인도어 환경에서도 디지털 방송 신호를 오류없이 수신할 수 있는 방송 신호의 송수신 방법 및 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 헤더 컴프레션 블록을 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록을 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 헤더 컴프레션 과정을 나타낸 순서도이다.
도 19는 본 발명의 일 실시예에 따른 헤더 디컴프레션 과정을 나타낸 순서도이다.
도 20은 본 발명의 일 실시예에 따른 싱크 바이트 딜리션 모드에 따라 압축된 TS 헤더와 압축 전(original) TS 헤더와의 관계를 나타낸 도면이다.
도 21은 본 발명의 일 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS헤더와 압축 전 TS 헤더와의 관계를 나타낸 도면이다.
도 22는 본 발명의 일 실시예에 따른 PID-sub를 나타낸 테이블이다.
도 23은 본 발명의 일 실시예에 따른 PID 컴프레션 과정을 나타낸 도면이다.
도 24는 본 발명의 일 실시예에 따른 PID 딜리션 모드에 따라 압축된 TS 헤더와 압축 전 TS 헤더와의 관계를 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 PMT를 나타낸 도면이다.
도 26은 본 발명의 다른 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS헤더및 압축 전 TS 헤더와의 관계를 나타낸 도면이다.
도 27은 본 발명의 다른 실시예에 따른 PID-Sub를 나타낸 테이블 및 CC (Continuity Counter) 압축을 위한 매핑 테이블을 나타낸 도면이다.
도 28은 본 발명의 다른 실시예에 따른 PID 컴프레션 과정을 나타낸 도면이다.
도 29는 본 발명의 다른 실시예에 따른 널 패킷 딜리션 블록을 나타낸 도면이다.
도 30은 본 발명의 다른 실시예에 따른 널 패킷 인설션 블록을 나타낸 도면이다.
도 31은 본 발명의 일 실시예에 따른 DNP 확장방법을 나타낸다.
도 32는 본 발명의 일 실시예에 따른 DNP 오프셋을 나타낸 도면이다.
도 33은 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
도 34는 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.

본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 포함하는 개념이다. 본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.

이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅(Input formatting) 모듈(1000), 코딩 앤 모듈레이션 (coding & modulation) 모듈(1100), 프레임 스트럭쳐 (frame structure) 모듈(1200), 웨이브폼 제너레이션(waveform generation) 모듈(1300) 및 시그널링 제너레이션 (signaling generation) 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림, IP 스트림 (v4/v6) 그리고 GS (Generic stream)를 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 신호(physical layer signal)를 생성할 수 있다.

본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 (coding) 및 모듈레이션(modulation)을 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 (logical) DP들 (또는 DP들 또는 DP 데이터)를 생성할 수 있다. DP는 피지컬 레이어 단의 로지컬 채널로서, 서비스 데이터 또는 관련 메타 데이터를 운반할 수 있으며, 적어도 하나 이상의 서비스 또는 적어도 하나 이상의 서비스 콤포넌트를 운반할 수 있다. 또한 DP를 통해 전송되는 데이터를 DP 데이터 라 호칭할 수 있다.

또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 DP를 코딩 및 모듈레이션 을 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.

본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 DP에 대해서 FEC(forward error correction) 인코딩 을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 수정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력의 비트 데이터를 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 수정 할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 전송 안테나(Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나로 출력하기 위한 데이터 통로 (또는 안테나 통로) 나누어 출력할 수 있다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임(또는 프레임)에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 다이버시티 게인(diversity gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙 을 수행할 수 있다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 수신기에서 전송 시스템의 신호 프레임을 획득할 수 있도록 하기 위하여 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 레퍼런스 신호(reference signal)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 PAPR(Peak-to-Average Power Ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.

본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling 정보, 이하 PLS 정보라 호칭)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.

도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.

도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림인 경우의 인풋 포맷팅 모듈을 나타낸다.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.

도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스(input interface) 블록(2010), CRC-8 인코더(CRC-8 encoder) 블록(2020) 및 BB 헤더 인설션(BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB(baseband) 프레임 길이 단위로 나눠서 출력할 수 있다.

CRC-8 인코더 블록(2020)은 각 BB 프레임의 데이터에 대해서 CRC 인코딩을 수행하여 리던던시(redundancy) 데이터를 추가할 수 있다.

이후, BB 헤더 인설션 블록(2030)은 모드 어댑테이션 타입(Mode Adaptation Type (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드 내의 유저 패킷 싱크 바이트의 스타트 어드레스(Start Address), 하이 이피션시 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 싱크로나이제이션 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.

도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 인설션(Padding insertion) 블록(2110) 및 BB 스크램블러(BB scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

패딩 인설션 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.

BB 스크램블러 블록(2120)은 입력된 비트 스트림에 대해 PRBS(Pseudo Random Binary Sequence)을 이용하여 XOR을 수행하여 랜더마이즈 할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 DP를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림들인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.

멀티플 인풋 스트림들을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.

도 3에 도시된 바와 같이, 멀티플 인풋 스트림들을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스(input interface) 블록, 인풋 스트림 싱크로나이저(input stream synchronizer) 블록, 컴펀세이팅 딜레이(compensating delay) 블록, 널 패킷 딜리션(null packet deletion) 블록, CRC-8 인코더(CRC-8 encoder) 블록 및 BB 해더 인설션(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 인설션 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.

인풋 스트림 싱크로나이저 블록(3100)은 ISCR(Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍 정보를 삽입할 수 있다.

컴펀세이팅 딜레이 블록(3200)은 인풋 스트림 싱크로나이저 블록에 의해 발생된 타이밍 정보와 함께 송신 장치의 데이터 프로세싱에 따른 DP들간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.

널 패킷 딜리션 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.

구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.

본 발명의 일 실시예에 따른 멀티플 인풋 스트림 (multiple input streams)인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이(1-frame delay) 블록(4100), 인밴드 시그널링 또는 패딩 인설션(In-band signaling or padding insertion) 블록(4200), PLS 생성(PLS, physical layer signaling, generation) 블록(4300) 및 BB 스크램블러(BB scrambler) 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.

스케쥴러 (4000)는 듀얼 극성(dual polarity)을 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링 을 수행할 수 있다. 또한 스케쥴러 (4000)는 도 1에서 설명한 코딩 앤 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버(cell interleaver) 블록, 타임 인터리버(time interleaver) 블록등 각 안테나 경로를 위한 신호 처리 블록들에 사용될 파라미터들을 발생시킬 수 있다.

1-프레임 딜레이 블록(4100)은 DP 내에 삽입될 인밴드 시그널링등을 위해서 다음 프레임 에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 신호 프레임만큼 지연시킬 수 있다.

인밴드 시그널링 또는 패딩 인설션 블록(4200)은 한 개의 신호 프레임만큼 지연된 데이터에 지연되지 않은 PLS-다이나믹 시그널링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인밴드 시그널링 또는 패딩 인설션 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트를 삽입하거나, 인밴드 시그널링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인밴드 시그널링과 별개로 현재 프레임에 대한 PLS-다이나믹 시그널링 정보를 출력할 수 있다. 따라서 후술할 셀 맵퍼는 스케쥴러 (4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑 할 수 있다.

PLS 생성 블록(4300)은 인밴드 시그널링을 제외하고 신호 프레임의 프리앰블 심볼(preamble symbol)이나 스프레딩 되어 데이터 심볼 등에 전송될 PLS 데이터 (또는 PLS)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 PLS 데이터 는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 PLS 데이터는 PLS-프리 정보와 PLS-포스트 정보로 분리될 수 있다. PLS-프리 정보는 방송 신호 수신 장치가 PLS-포스트 정보를 디코딩하는데 필요한 파라미터들과 스태틱(static) PLS 시그널링 정보 를 포함할 수 있으며, PLS-포스트 정보는 방송 신호 수신 장치가 DP 를 디코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 DP를 디코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그널링 정보 및 다이나믹 PLS 시그널링 정보로 분리될 수 있다. 스태틱 PLS 시그널링 정보 는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그널링 정보는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 DP를 디코딩할 수 있다.

BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션 블록 의 출력 신호의 PAPR 값이 낮아지도록 PRBS를 발생시켜서 입력 비트열과 XOR시켜서 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 DP와 PLS 모두에 대해 적용될 수 있다.

도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 데이터 파이프에 해당하는 데이터를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.

즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 DP들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.

따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(5000)은 입력된 DP를 SISO 처리하기 위한 블록으로 FEC 인코더(FEC encoder) 블록(5010), 비트 인터리버(bit interleaver) 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 컨스텔레이션 맵퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.

FEC 인코더 블록(5010)은 입력된 DP에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 리던던시를 추가하고, 전송채널상의 오류를 수신단에서 정정하여 FEC 블록을 출력할 수 있다.

비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 룰(rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러 에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 ? 페이딩(deep fading) 혹은 이레이져(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.

비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 컨스텔레이션 매핑 룰을 모두 고려하여 FEC 블록내 각 비트들이 적절한 강인성(robustness)를 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.

또한, 비트 인터리버 블 5020은 FEC 인코더 블 5010 과 컨스텔레이션 맵퍼 블록 5040 사이에 위치하며, 수신단의 LDPC 디코을 고려하여, FEC 인코더 블록 5010 에서 수행한 LDPC인코딩의 출력 비트를 컨스텔레이션 맵퍼 블록의 서로 다른 신뢰성(reliability) 및 최적의 값을 갖는 비트 포지션(bit position)과 연결시키는 역할을 수행할 수 있다. 따라서 비트 투 셀 디먹스 블록(5030)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체 될 수 있다.

컨스텔레이션 맵퍼 블록(5040)은 입력된 비트 워드를 하나의 컨스텔레이션에 매핑할 수 있다. 이 경우 컨스텔레이션 맵퍼 블록은 추가적으로 로테이션 앤 Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 컨스텔레이션 맵퍼 블록은 입력된 컨스텔레이션들을 로테이션 각도(rotation angle)에 따라 로테이션 시킨 후에 I(In-phase) 성분과 Q(Quadrature-phase) 성분으로 나눈 후에 Q 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어로 된 I 성분과 Q 성분을 이용해서 새로운 컨스텔레이션으로 재매핑할 수 있다.

또한 컨스텔레이션 맵퍼 블록(5040)은 최적의 컨스텔레이션 포인트들을 찾기 위하여 2차원 평면상의 컨스텔레이션 포인트들을 움직이는 동작을 수행할 수 있다. 이 과정을 통해 코딩 앤 모듈레이션 모듈(1100)의 용량(capacity)은 최적화 될 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 IQ 밸런스드 컨스텔레이션 포인트들(IQ-balanced constellation points)과 로테이션 방식을 이용하여 상술한 동작을 수행할 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체될 수 있다.

셀 인터리버 블록(5050)은 한 개의 FEC 블록에 해당하는 셀들을 랜덤 하게 섞어서 출력하여, 각 FEC 블록에 해당하는 셀들이 각 FEC 블록마다 서로 다른 순서로 출력할 수 있다.

타임 인터리버 블록(5060)은 여러 개의 FEC 블록에 속하는 cell들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블록의 셀들은 타임 인터리빙 뎁스(depth)만큼의 구간내에 분산되어 전송되므로 다이버시티 게인을 획득할 수 있다.

제 2 블록(5100)은 입력된 DP를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱(processing) 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 다이버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스 에 따라 인코딩을 수행하고, MISO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 Alamouti coding)을 포함할 수 있다.

제 3 블록(5200)은 입력된 DP를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.

즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.

비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO path를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.

컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 경로들의 개수만큼 존재할 수 있다. 이 경우, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 경로를 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀들에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 SM 매트릭스(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀 다이버시티 코드(Full-rate full diversity code), 리니어 디스펄션 코드(Linear dispersion code) 등을 포함할 수 있다.

제 4 블록(5300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.

제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.

제 4 블록(5300)에 포함된 FEC 인코더(Shortened/punctured FEC encoder(LDPC/BCH)) 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 경로를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, FEC 인코더 블록(5310)은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노멀 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 수행 하고, LDPC 인코딩을 한 후에 패딩된 제로들을 제거하여 이펙티브 코드 레이트(effective code rate)가 DP와 같거나 DP보다 낮도록 패리티 비트(parity bit)를 펑처링(puncturing)할 수 있다.

상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.

도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 맵퍼((pair-wise) cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상 (delay compensation) 모듈(6100) 및 적어도 하나 이상의 블록 인터리버((pair-wise) block interleaver)(6200)을 포함할 수 있다. 셀 맵퍼 (6000), 딜레이 보상 모듈(6100) 및 블록 인터리버 (6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.

셀 맵퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 DP에 대응하는 셀들, DP간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(또는 배치) 할 수 있다. 커먼 데이터는 전부 또는 일부의 DP들간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 DP를 통해 전송될 수 있다. 커먼 데이터를 전송하는 DP를 커먼 DP (common DP)라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경가능하다.

본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모우티 코딩(Alamouti coding)을 사용하는 경우, 알라모우티 인코딩에 의한 오소고널리티(orthogonality)를 유지하기 위해서 셀 맵퍼(6000)는 페어 와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 맵퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 신호 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 경로에 해당하는 입력 경로 내의 페어로 된 셀들은 신호 프레임 내 서로 인접한 위치에 할당될 수 있다.

딜레이 보상 블록(6100)은 다음 신호 프레임에 대한 입력 PLS 데이터 셀을 한 신호 프레임 만큼 딜레이하여 현재 신호 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 신호 프레임의 PLS 데이터 는 현재 신호 프레임내의 프리앰블 영역을 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임내의 프리앰블 영역 또는 현재 신호 프레임의 각 DP내의 인밴드 시그널링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

블록 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블록내의 셀들을 인터리빙함으로써 추가적인 다이버시티 게인을 획득할 수 있다. 또한 블록 인터리버(6200)는 상술한 페어 와이즈 셀 매핑이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블록 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 cell들이 될 수 있다.

페어 와이즈 매핑 및 페어 와이즈 인터리빙이 수행되는 경우, 적어도 하나 이상의 셀 맵퍼와 적어도 하나 이상의 블록 인터리버는 각각의 경로를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

도 6에 도시된 바와 같이, 프래임 스트럭쳐 모듈은 적어도 하나 이상의 신호 프레임을 웨이브폼 제너레이션 모듈로 출력할 수 있다.

도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.

도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.

구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 경로만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(7000)은 레퍼런스 시그널 인설션 앤 PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(7200), PAPR 리덕션 (PAPR reduction in time) 블록(7300), 가드 시퀀스 인설션 (Guard sequence insertion) 블록(7400), 프리앰블 인설션 (preamble insertion) 블록(7500), 웨이브폼 프로세싱 (waveform processing) 블록(7600), 타 시스템 인설션 (other system insertion) 블록(7700) 및 DAC (Digital Analog Conveter) 블록(7800)을 포함할 수 있다.

레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 각 신호 블록마다 정해진 위치에 레퍼런스 신호들을 삽입하고,타임 도메인에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴(reduction scheme)을 적용할 수 있다다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 액티브 서브 케리어들의 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 추가 특징으로서 사용하지 않을 수도 있다.

인버스 웨이브폼 트랜스폼 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 트팬스폼하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 인버스 웨이브폼 트랜스폼 블록(7200)은 인버스 FFT 오퍼레이션(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.

PAPR 리덕션 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 블록(7300)은 간단하게 피크 앰플리튜드(peak amplitude)를 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 블록(7300)은 추가 특징으로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.

가드 시퀀스 인설션 블록(7400)은 전송채널의 딜레이 스프레드(delay spread)에 의한 영향을 최소화하기 위해서 인접한 신호 블록간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 인설션블록(7400)은 OFDM 심볼의 가드 인터벌 구간에 사이클릭 프레픽스(cyclic prefix)를 삽입할 수도 있다.

프리앰블 인설션 블록(7500)은 수신 장치가 타겟팅하는 시스템 신호를 빠르고 효율적으로 디텍팅할 수 있도록 송수신 장치간 약속된 노운 타입(known type)의 신호(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 인설션 블록(7500)은 여러 개의 OFDM 심볼들로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 따라서, 프리앰블은 기본 PSL 데이터를 운반할 수 있으며, 각 신호 프레임의 시작 부분에 위치할 수 있다.

웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 신호에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱 을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 아웃 오브 밴드 에미션(out-of-band emission)의 기준을 얻기 위해 SRRC 필터링(square-root-raised cosine filtering)을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.

타 시스템 인설션 블록(7700)은 동일한 RF 신호 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.

DAC 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 (vertical) 또는 수평(horizontal) 극성(polarity)을 가질 수 있다.

또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 싱크로나이제이션 앤 디모듈레이션 (synchronization & demodulation) 모듈(8000), 프레임 파싱 (frame parsing) 모듈(8100), 디매핑 앤 디코딩 (demapping & decoding) 모듈(8200), 아웃풋 프로세서 (output processor) (8300) 및 시그널링 디코딩 (signaling decoding) 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

싱크로나이제이션 앤 디모듈레이션 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 신호의 디텍팅 과 싱크로나이제이션(synchronization)을 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 디모듈레이션(demodulation)을 수행할 수 있다.

프레임 파싱 모듈(8100)은 입력된 신호 프레임을 파싱 하고 사용자가 선택한 서비스를 전송하는 데이터를 추출 할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할수 있다.

디매핑 앤 디코딩 모듈(8200)은 입력 신호를 비트 도메인의 데이터로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 앤 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 앤 디코딩 모듈(8200)은 시그널링 디코딩모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.

아웃풋 프로세서 (8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서 (8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 GS(generic stream)가 될 수 있다.

시그널링 디코딩 모듈(8400)은 디모듈레이팅된 신호로부터 PLS 정보을 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 앤 디코딩 모듈(8200) 및 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.

도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.

도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 8에서 설명한 싱크로나이제이션 앤 디모듈레이션 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.

도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈의 실시예로서, m개의 경로만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(9000)은 튜너 (tuner) (9100), ADC 블록(9200), 프리앰블 디텍터 (preamble dectector) (9300), 가드 시퀀스 디텍터 (guard sequence detector) (9400), 웨이브폼 트랜스폼 (waveform transmform) 블록(9500), 타임/프리퀀시 싱크 (Time/freq sync) 블록(9600), 레퍼런스 신호 디텍터 (Reference signal detector) (9700), 채널 이퀄라이저 (Channel equalizer) (9800) 및 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(9900)을 포함할 수 있다.

튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 AD C 블록(9200)으로 출력할 수 있다.

ADC 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.

프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터 (9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터들을 복호할 수 있다.

가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 싱크 블록(9600)은 디텍팅된 가드 시쿼스를 이용하여 타임/프리퀀시 싱크로나이제이션(synchronization)을 수행할 수 있으며, 채널 이퀄라이저 (9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.

웨이브폼 트랜스폼 블록(9500)은 송신측에서 인버스 웨이브폼 트랜스폼이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 트랜스폼 블록(9500)은 사용되지 않을 수 있다.

타임/프리퀀시 싱크 블록(9600)은 프리앰블 디텍터 (9300), 가드 시퀀스 디텍터 (9400), 레퍼런스 신호 디텍터 (9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 디텍션 (guard sequence detection), 블록 윈도우 포지셔닝 (block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 싱크 블록(9600)은 웨이브폼 트랜스폼 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.

레퍼런스 신호 디텍터 (9700)는 수신된 레퍼런스 신호를 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 싱크로나이제이션을 수행하거나 채널 추정(channel estimation)을 수행할 수 있다.

채널 이퀄라이저 (9800)는 가드 시퀀스나 레퍼런스 신호로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.

인버스 웨이브폼 트랜스폼 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 트랜스폼 블록(9500)이 웨이브폼 트랜스폼을 수행한 경우, 다시 원래의 수신 데이터 도메인으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이싱글 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 인버스 웨이브폼 트랜스폼 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼들을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록(9900)은 사용되지 않을 수도 있다.

도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.

도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.

도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블록 인터리버 ((pair-wise) block interleaver) (10000) 및 적어도 하나 이상의 셀 디맵퍼 ((pair-wise) cell demapper) (10100)를 포함할 수 있다.

블록 인터리버 (10000)는 m 개 수신안테나의 각 data 경로로 입력되어 싱크로나이제이션 앤 디모듈레이션 모듈에서 처리된 데이터에 대하여, 각 신호 블록 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어 와이즈 인터리빙이 수행된 경우, 블록 인터리버 (10000)는 각 입력 경로에 대해서 연속된 두 개의 데이터를 하나의 페어 (pair)로 처리할 수 있다. 따라서 블록 인터리버 (10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블록 인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.

셀 디맵퍼 (10100)는 수신된 신호 프레임으로부터 커먼 데이터에 대응하는 셀들과 DP에 대응하는 셀들 및 PLS 정보에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디맵퍼 (10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 머징(merging)하여 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀들의 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디맵퍼 (10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어 와이즈 셀 디매핑을 수행할 수 있다.

또한, 셀 디맵퍼 (10100)는 현재 프레임을 통해 수신한 PLS 시그널링 정보에 대해서, 각각 PLS-프리 정보 및 PLS-포스트 정보로서 모두 추출하여 출력할 수 있다.

도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.

도 11에 도시된 디매핑 앤 디코딩 모듈은 도 8에서 설명한 디매핑 앤 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 앤 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 data pipe들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 앤 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.

도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS pre/post 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 앤 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(11000)은 입력된 DP를 SISO 처리하기 위한 블록으로 타임 디인터리버 (time de-ineterleaver) 블록(11010), 셀 디인터리버 (cell de-interleaver) 블록(11020), 컨스텔레이션 디맵퍼 (constellation demapper) 블록(11030), 셀 투 비트 먹스 (cell to bit mux) 블록(11040), 비트 디인터리버 (bit de-interleaver) 블록(11050) 및 FEC 디코더 (FEC decoder(LDPC/BCH)) 블록(11060)을 포함할 수 있다.

타임 인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙 할 수 있다.

셀 디인터리버 블록(11020)은 도 5에서 설명한 셀 디인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디인터리버 블록(11020)은 하나의 FEC 블록내에서 스프레딩된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.

컨스텔레이션 디맵퍼 블록(11030)은 도 5에서 설명한 컨스텔레이션 디맵퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(11030)은 심볼 도메인의 입력 신호를 비트 도메인의 데이터로 디매핑할 수 있다. 또한, 컨스텔레이션 디맵퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 하드 디시젼 결과에 따라 비트 데이터를 출력할 수도 있고, 소프트 디시젼 (soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR (Log-likelihood ratio) 값을 출력할 수 있다. 만약 송신단에서 추가적인 다이버시티 게인 얻기 위해 로테이트된 컨스텔레이션을 적용한 경우, 컨스텔레이션 디맵퍼 블록(11030)은 이에 상응하는 2-D(2-Dimensional) LLR 디매핑을 수행할 수 있다. 이때 컨스텔레이션 디맵퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.

셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.

비트 디인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.

FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.

제 2 블록(11100)은 입력된 DP를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모우티 디코딩을 수행할 수 있다.

제 3 블록(11200)은 입력된 DP를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클리후드 (Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어 디코딩(Sphere decoding)을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 이터러티브 디코딩(iterative decoding)을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.

제 4 블록(11300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.

제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

제 4 블록(11300)에 포함된 FEC 디코더 (Shortened/Punctured FEC decoder(LDPC/BCH)) (11310)은 도 5에서 설명한 FEC 인코더 (Shortened/punctured FEC encoder) 블록(5310)의 역과정을 수행할 수 있다. 즉, FEC 디코더 (11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링 (shortening/puncturing)되어 수신된 데이터에 대해서 디쇼트닝 (de-shortening) 및 디펑쳐링 (de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, DP에 사용된 FEC 디코더를 동일하게 PLS 데이터에도 사용할 수 있으므로, PLS 데이터만을 위한 별도의 FEC 디코딩 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.

결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

도 12 내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.

도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 DP를 수신하여 싱글 아웃풋 스트림(single output stream)을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.

도 12에 도시된 아웃풋 프로세서는 BB 디스크램블러 (BB descrambler) 블록(12000), 패딩 리무벌 (Padding removal) 블록(12100), CRC-8 디코더 (CRC-8 decoder) 블록(12200) 및 BB 프레임 프로세서 (BB frame processor) 블록(12300)을 포함할 수 있다.

BB 디스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스클램블링을 수행할 수 있다.

패딩 리무벌 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트들을 제거할 수 있다.

CRC-8 디코더 블록(12200)은 패딩 리무벌 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블록 에러를 체크할 수 있다.

BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 GS(Generic Stream)를 복원할 수 있다.

도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 복수의 DP들을 수신하는 경우에 해당한다. 복수의 DP들에 대한 디코딩은 복수의 DP들에 공통으로 적용될 수 있는 커먼 데이터및 이와 연관된 DP를 머징(merging)하여 디코딩 하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (SVC, scalable video service를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.

도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 리무벌 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.

도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 복수의 DP들간의 싱크를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.

또한 널 패킷 인설션 (Null packet insertion) 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림내 제거된 널 패킷 을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.

TS 클럭 리제너레이션 (TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.

TS 리콤바이닝 (TS recombining) 블록(13300)은 널 패킷 인설션 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 DP들을 재결합하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 GS (Generic Stream)로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.

인밴드 시그널링 디코더 (In-band signaling decoder) 블록(13400)은 DP의 각 FEC 프레임내 패딩 비트 필드를 통해서 전송되는 인밴드 피지컬 시그널링 (in-band physical layer signaling) 정보를 복원하여 출력할 수 있다.

도 13에 도시된 아웃풋 프로세서의 BB 디스크램블러는 PLS-프리 경로와 PLS-포스트 경로에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 피지컬 레이어 시그널링 디코더 (Physical Layer Signaling decoder)는 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 콘트롤러(system controler) 에 전달되며, 시스템 콘트롤러는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈, 프레임 파싱 모듈, 디매핑 앤 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터들을 공급할 수 있다.

도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트별로 QoS를 조절하기 위하여, SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 컨스텔레이션 맵퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 컨스텔레이션 맵퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 앤 I/Q 인터리버 (rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

도 14에 도시된 컨스텔레이션 맵퍼 블록(14010)은 입력된 비트 워드를 콤플렉스 심볼 (complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 컨스텔레이션 맵퍼블록(5040)과는 달리 컨스텔레이션 로테이션을 수행하지 않을 수 있다. 도 14에 도시된 컨스텔레이션 맵퍼블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.

로테이션 앤 I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 컴플렉스 심볼의 I (In-phase) 성분과 Q(Quadrature-phase) 성분을 독립적으로 인터리빙 하여 심볼 단위로 출력할 수 있다. 로테이션 앤 I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 앤 I/Q 인터리버 블록(14020)은 I 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.

로테이션 앤 I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 앤 I/Q 인터리버 블록(14020)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블록 인터리버 (Q-block interleaver) 블록(14210) 및 콤플렉스 심볼 제너레이터 (complex symbol generator) 블록(14220)을 포함할 수 있다.

Q-블록 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블록의 패리티 파트 에 대해 치환(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 순환 구조(cyclic structure)로 만들수 있다 Q-블록 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 크기를 갖는 출력 비트 블록들의 순서를 치환(permutation)한 뒤, 행-열 블록 인터리빙 (row-column block interleaving)을 수행하여 최종 비트열을 생성하여 출력할 수 있다.

콤플렉스 심볼 제너레이터 블록(14220)은 Q-블록 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼 로 매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 제너레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.

도 15에 도시된 디매핑 앤 디코딩모듈은 도 8 및 도 11에서 설명한 디매핑 앤 디코딩모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 앤 디코딩모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 앤 디코딩모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디인터리버 및 셀 디인터리버 사이에 I/Q 디인터리버 앤 디로테이션 (I/Q deinterleaver& derotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 컨스텔레이션 디맵퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 컨스텔레이션 디맵퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

I/Q 디인터리버 앤 디로테이션 블록(15010)은 도 14에서 설명한 로테이션 앤 I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디인터리버 앤 디로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙을 수행할 수 있으며, 복원된 I/Q 성분들을 갖는 콤플렉스 심볼을 다시 디로테이션하여 출력할 수 있다.

I/Q 디인터리버 앤 디로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디인터리버 앤 디로테이션 블록(15010)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

컨스텔레이션 디맵퍼 블록(15020)은 도 14에서 설명한 컨스텔레이션 맵퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(15020)은 디로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.

MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 콤플렉스 심볼 파싱 (complex symbol parsing) 블록(15210) 및 Q-블록 디인터리버 (Q-block deinterleaver) 블록(15220)을 포함할 수 있다.

콤플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제너레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.

Q-블록 디인터리버 블록(15220)은 도 14에서 설명한 Q-블록 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블록 디인터리버 블록(15220)은 행-열 디인터리빙 (row-column deinterleaving)에 의해서 Q 사이즈 블록들을 복원한 뒤, 치환(permutation)된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트들의 위치를 원래대로 복원하여 출력할 수 있다.

결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 방법은 동일한 RF 채널 내의 다른 방송 송/수신 시스템들의 신호들을 멀티플렉싱할수 있으며, 멀티플렉싱된 신호들을 전송할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 수신 장치 및 방법은 방송 신호 송신 동작에 대응하여 신호들을 처리할 수 있다. 결과적으로 본 발명은 유연한 (flexible) 방송 송신 및 수신 시스템을 제공할 수 있다.

종래의 방송 신호 송신 장치의 경우, 인풋 스트림에 포함된 TS 패킷들 (또는 데이터 패킷들) 을 BB 프레임으로 입력하기 위해 TS 헤더의 싱크 바이트를 삭제하고 전송을 하여 기존 4 바이트의 헤더를 3바이트로 전송하는 방식을 사용하거나, 하나의 DP에 하나의 PID를 갖는 TS 패킷만 전송되는 경우 PID가 지속적으로 전송되므로, PID를 압축하는 방식을 사용하였다. PID를 압축하는 방식의 경우, 한 바이트를 압축하고, 항상 동일한 PID와 TP 값을 BB-프레임 헤더로 입력하였으므로 압축 효율을 높일 수 있다는 장점이 있다. 하지만 싱크 바이트를 삭제하는 경우는 압축률이 낮아질수 있다. PID를 압축하는 방식의 경우에도, PID가 항상 동일해야 된다는 제한을 갖는다는 점에서 단점이 있다.

이하에서는 본 발명의 일 실시예에 따른 헤더 컴프레션 모드에 대해 설명한다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TS 또는 IP 인풋 스트림 모두에 대해서 전송 효율을 높이기 위해 헤더 컴프레션을 수행할 수 있다. 본 발명의 일 실시예에 따른 수신기는 헤더의 특정 부분에 대해서 선행 정보(priori information)를 가지고 있을 수 있으므로, 이미 수신기에서 알고 있는 정보 (known information)는 수신기로 전송될 때 송신기 측에서 삭제될 수 있다.

전송 스트림(Transport Stream)에 대해서는, 본 발명의 일 실시예에 따른 수신기는 싱크 바이트 구성(configuration) 및 패킷 길이에 대한 선행 정보를 가질 수 있다. 만약 입력 전송 스트림이 하나의 PID를 갖는 컨텐트 (예를 들어, 하나의 서비스 컴포넌트-비디오, 오디오 등) 또는 서비스 서브-컴포넌트 (SVC 베이스 레이어, SVC 인핸스먼트 레이어, MVC 베이스 뷰 또는 MVC 디펜던트 뷰)를 전송하는 경우, TS 패킷 헤더 압축 (컴프레션)은 전송 스트림에 적용될 수 있다. 또한 만약 입력 전송 스트림이 하나의 PMT (Program Map Table) 및 하나의 DP 내의 복수의 비디오/오디오 PID들을 갖는 경우, TS 패킷 헤더 압축은 전송 스트림에 적용될 수 있다.

본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 싱크 바이트만 삭제하는 싱크 바이트 딜리션 (Sync byte deletion) 모드, 같은 서비스로 구성된 경우 PID를 압축하는 PID 컴프레션 (compression) 모드, PID를 삭제하는 PID 딜리션 (deletion) 모드를 포함할 수 있다.

도 16은 본 발명의 일 실시예에 따른 헤더 컴프레션 블록을 나타낸 도면이다.

도 16의 상단은 도 3에서 설명한 본 발명의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈의 다른 실시예를 나타내며, 도 16의 하단은 모드 어댑테이션 모듈에 포함되는 헤더 컴프레션 블록(16000)에 포함된 구체적인 블록들을 나타낸 도면이다.

상술한 바와 같이 복수의 인풋 스트림들을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.

도 16에 도시된 바와 같이, 복수의 인풋 스트림들을 각각 처리 하기 위한 모드 어댑테이션 모듈은 프리 프로세싱 (pre-processing) 블록 (스플리터, Splitter), 인풋 인터페이스 (input interface) 블록, 인풋 스트림 싱크로나이저 (input stream synchronizer) 블록, 컴펀세이팅 딜레이 (compensating delay) 블록, 헤더 압축 (header compression) 블록, 널 데이터 리유즈 (null data reuse) 블록, 널 패킷 딜리션 (null packet deletion) 블록 및 BB 헤더 인설션 (BB header insertion) 블록을 포함할 수 있다. 인풋 인터페이스 블록, 인풋 스트림 싱크로나이저 블록, 컴펀세이팅 딜레이 블록, 널 패킷 딜리션 블록, 및 BB 헤더 인설션 블록은 도 3에서 설명한 바와 동일하므로 구체적인 설명은 생략한다.

프리-프로세싱 블록은 입력된 TS, IP, GS 스트림들을 분리하여 복수의 서비스 또는 서비스 컴포넌트 (오디오, 비디오 등) 스트림들을 생성할 수 있다.

도 16의 하단에 도시된 헤더 컴프레션 블록(16000)은 TS 인풋 스트림에 대해 헤더 컴프레션을 수행하는 동작을 나타낸다. 구체적으로, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록(16000)은 TS 인풋 스트림을 입력받는 경우, 188 바이트 중 4바이트 에 해당하는 TS 패킷 헤더를 압축할 수 있으며, 압축 모드에 따라 싱크 바이트를 삭제하고 PID를 압축할 수 있다.

본 발명의 일 실시예에 따른 헤더 컴프레션 블록(16000)은 싱크 바이트 딜리션(Sync byte deletion)(16100), PMT 파서 (parser)(16200), PID 컴프레션(compression) (16300), PID 컨버터 (converter) (16400), TS 헤더 리플레이스먼트 (header replacement)(16500)을 포함할 수 있다.

본 발명의 일 실시예에 따른 헤더 컴프레션 블록(16000)은 입력된 신호를 헤더 컴프레션 모드에 따라 다르게 처리할 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 싱크 바이트만 삭제하는 싱크 바이트 딜리션 모드, 같은 서비스로 구성된 경우 PID를 압축하는 PID 컴프레션 모드, PID를 삭제하는 PID 딜리션 모드를 포함할 수 있다. 이하 각 모드에 따른 헤더 컴프레션 블록(16000)에 포함된 블록들의 동작을 설명한다.

1) 싱크 바이트 딜리션 모드의 경우, 싱크 바이트 딜리션 (16100)이 입력 신호에 대해 싱크 바이트를 삭제하면, TS 헤더 리플레이스먼트 (16500) 는 압축된 TS 헤더를 전송할 수 있다.

2) PID 컴프레션 모드는 같은 서비스로 구성된 전송 스트림을 처리하기 위한 모드이다. 즉, 전송 스트림은 하나의 PMT 패킷 PID 값 및 서로 다른 PID(들)를 갖는 하나 또는 그 이상의 서비스 패킷(들)을 가질 수 있다. 이 경우, 싱크 바이트 딜리션(16100)은 입력 신호로부터 싱크 바이트를 삭제할 수 있으며, PMT 파서(16200)는 싱크 바이트 딜리션 (16100)에서 출력된 데이터로부터 같은 서비스의 PID를 기술하는 PMT 섹션을 파싱하여 각 엘레먼터리 PID를 분석할 수 있다. 이후, PID 컨버터(16400)는 PMT 파서 (16200)에서 출력된 정보를 이용하여 PID를 PID-SUB (또는 SUB-PID, PID-sub)로 변환할 수 있다. PID-SUB는 PMT 신택스 및 섹션의 엘레먼테리 PID의 인덱스를 의미한다.

이후 PID 컴프레션(16300)은 PID-sub 정보를 이용하여 PID를 압축할 수 있으며, TS 헤더 리플레이스먼트(16500)는 압축된 TS 헤더를 전송할 수 있다.

3) PID 딜리션 모드는 하나의 PID를 갖는 싱글 (single) TS 패킷 스트림에 적용될 수 있다.. 이 경우, 싱크 바이트 딜리션(16100)에서 싱크 바이트를 삭제하면, PID 컴프레션(16300)은 공통적인 PID 정보를 BB-프레임 헤더 인설션 블록으로 전송하고 PID를 삭제할 수 있다. 이후 TS 헤더 리플레이스먼트 (16500)는 압축된 TS 헤더를 전송할 수 있다.

도 17은 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록을 나타낸 도면이다.

도 17의 상단은 도 13에서 설명한 본 발명의 아웃풋 프로세서의 다른 실시예를 나타내며, 도 17의 하단은 아웃풋 프로세서에 포함되는 헤더 디컴프레션 블록(17000)에 포함된 구체적인 블록들을 나타낸 도면이다.

도 17에 도시된 아웃풋 프로세서는 도 16에서 설명한 모드 어댑테이션 모듈의 역과정을 수행할 수 있다.

도 17에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 아웃풋 프로세서는 BB 프레임 헤더 파서 (BB frame header parser) 블록, 널 패킷 인설션 (null packet insertion) 블록, 널 데이터 리제너레이터 (null data regenerator) 블록, 헤더 디-컴프레션 (header de-compression) 블록, 디-지터 버퍼 (de-jitter buffer) 블록, TS 클럭 리제너레이션 (TS clock regeneration) 블록 및 TS 리컴바이닝 (TS recombining) 블록을 포함할 수 있다. 각 블록의 구체적인 동작은 도 16의 블록들의 역과정에 해당하므로 구체적인 설명은 생략한다.

도 17의 하단에 도시된 헤더 디컴프레션 블록(17000)은 상술한 헤더 컴프레션 블록 (16000)의 역과정을 수행할 수 있다.

도 17에 도시된 바와 같이, 헤더 디컴프레션 블록(17000)은 모드 디먹스 (mode demux) (17100), PMT 파서 (PMT parser) (17200), PID 컨버터 (PID convertor) (17300), PID 리제너레이터 (PID regenerator) (17400), TS 헤더 리제너레이터 (TS header re-generator) (17500) 및 싱크 바이트 인설션 (sync byte insertion) (17600)을 포함할 수 있다.

상술한 헤더 컴프레션 블록(16000)과 마찬가지로, 헤더 디컴프레션 블록(17000)은 전송단에서 적용된 헤더 컴프레션 모드에 따라 다르게 처리할 수 있다. 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 싱크 바이트만 삭제하는 싱크 바이트 딜리션 모드, 같은 서비스로 구성된 경우 PID를 압축하는 PID 컴프레션 모드, PID를 삭제하는 PID 딜리션 모드를 포함할 수 있다. 이하 각 모드에 따른 헤더 디컴프레션 블록(17000)에 포함된 블록들의 동작을 설명한다.

1) 싱크 바이트 딜리션 모드의 경우, 싱크 바이트 인설션(17600)은 모드 디먹스(17100)에서 출력된 헤더 컴프레션 모드 정보에 따라 싱크 바이트를 복구할 수 있다.

2) PID 컴프레션 모드의 경우, PMT 파서(17200)는 모드 디먹스(17100)에서 출력된 헤더 컴프레션 모드 정보에 따라 PMT를 수신하고, PMT에 포함된 엘레멘터리 PID 값을 PID 컨버터 (17300)로 전달할 수 있다. PID 컨버터(17300)에서는 이를 이용하여 압축된 PID를 복구할 수 있다.

PID 리제너레이터(17400)는 수신한 PID-sub 값을 이용하여 데이터와 섹션 패킷 PID 값을 복구할 수 있다. 이 정보를 이용하여 TS 헤더 리제너레이터 (17500)는 컨틴뉴어스 카운터 (Continuous Counter, 이하 CC) 값과 EI와 같은 나머지 TS 헤더를 복구할 수 있으며, 싱크 바이트 인설션(17600)은 싱크 바이트를 복구할 수 있다.

3) PID 딜리션 모드의 경우, PID 리제너레이터(17400)는 PID 컨버터(17300)에서 획득한 BB-프레임의 PID 정보를 이용하여 PID를 복구할 수 있으며, TS 헤더 리제너레이터(17500)는 CC 값과 EI와 같은 나머지 TS 헤더를 복구하고, 싱크 바이트 인설션(260)에서 싱크 바이트를 복구할 수 있다.

도 18은 본 발명의 일 실시예에 따른 헤더 컴프레션 과정을 나타낸 순서도이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 싱크 바이트만 삭제하는 싱크 바이트 딜리션 모드, PID를 압축하는 PID 컴프레션 모드, PID를 삭제하는 PID 딜리션 모드를 포함할 수 있다. 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 2비트의 크기를 가진 시그널링 정보 (모드 필드)를 통해 전송될 수 있으며, 각 비트 값에 따라 각 모드를 지시할 수 있다.

도 18에 도시된 바와 같이, 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 넌(non)-PID 컴프레션 모드와 PID 컴프레션 모드로 구분될 수 있다(S18000). 넌(non)-PID 컴프레션 모드는 헤더를 압축하지 않는 모드와 싱크 바이트 딜리션 모드를 포함할 수 있으며, PID 컴프레션 모드는 PID를 압축하는 PID 컴프레션 모드, PID를 삭제하는 PID 딜리션 모드를 포함할 수 있다.

또한, 본 발명의 일 실시예에 따른 넌(non)-PID 컴프레션 모드는 상술한 2비트의 크기를 가진 시그널링 정보가 00 및 01인 경우를 포함할 수 있다(S18100). 또한 본 발명의 일 실시예에 따른 PID 컴프레션 모드는 상술한 2비트의 크기를 가진 시그널링 정보가 10 및 11인 경우를 포함할 수 있다(S18200).

넌(non)-PID 컴프레션 모드인 경우로서 헤더를 압축하지 않는 모드인 경우, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 헤더를 압축하지 않는다. 이 경우, 모드 필드는 00값을 가지며, 4바이트의 크기를 갖는 헤더가 전송될 수 있다(S18110).

넌(non)-PID 컴프레션 모드인 경우로서 싱크 바이트 딜리션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 싱크 바이트 딜리션을 수행할 수 있다(S18120). 이 경우, 모드 필드는 01값을 가지며, 3바이트의 크기를 갖는 헤더가 전송될 수 있다(S18121).

PID 컴프레션 모드인 경우로서 PID를 압축하는 PID 컴프레션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 싱크 바이트 딜리션을 수행하고(S18210), PID 컴프레션을 수행할 수 있다(S18211). 이 경우, 모드 필드는 10값을 가지며, 2바이트의 크기를 갖는 헤더 및 PMT_PID가 전송될 수 있다(S18212).

PID 컴프레션 모드인 경우로서 PID 딜리션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 싱크 바이트 딜리션을 수행하고(S18220), PID 딜리션을 수행할 수 있다(S18221). 이 경우, 모드 필드는 11값을 가지며, 1바이트의 크기를 갖는 헤더 및 PID가 전송될 수 있다(S18222).

도 19는 본 발명의 일 실시예에 따른 헤더 디컴프레션 과정을 나타낸 순서도이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 헤더 디컴프레션 과정은 상술한 헤더 컴프레션의 역과정에 해당한다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신기는 송신단에서 처리된 헤더 컴프레션 모드에 대한 정보를 이용하여 헤더 디컴프레션을 수행할 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 2비트의 크기를 가진 시그널링 정보 (모드 필드)를 통해 전송될 수 있으며, 각 비트 값에 따라 각 모드를 지시할 수 있다.

본 발명의 일 실시예에 따른 방송 신호 수신기는 수신한 헤더 디컴프레션 모드 정보에 따라 헤더 디컴프레션을 수행할 수 있다.

도 19에 도시된 바와 같이, 본 발명의 일 실시예에 따른 헤더 컴프레션 모드는 넌(non)-PID 컴프레션 모드와 PID 컴프레션 모드로 구분 될 수 있다(S19000). 넌(non)-PID 컴프레션 모드는 헤더를 압축하지 않는 모드와 싱크 바이트 딜리션 모드를 포함할 수 있으며, PID 컴프레션 모드는 PID를 압축하는 PID 컴프레션 모드, PID를 삭제하는 PID deletion 모드를 포함할 수 있다.

또한, 본 발명의 일 실시예에 따른 넌(non)-PID 컴프레션 모드는 상술한 2비트의 크기를 가진 시그널링 정보가 00 및 01인 경우를 포함할 수 있다(S19100). 또한 본 발명의 일 실시예에 따른 PID 컴프레션 모드는 상술한 2비트의 크기를 가진 시그널링 정보가 10 및 11인 경우를 포함할 수 있다(S19200).

넌(non)-PID 컴프레션 모드인 경우로서 헤더를 압축하지 않는 모드인 경우, 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 헤더 디컴프레션을 수행하지 않는다.

넌(non)-PID 컴프레션 모드인 경우로서 싱크 바이트 딜리션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 송신단에서 처리된 싱크 바이트 딜리션의 역과정으로서 싱크 바이트 인설션을 수행할 수 있다(S19110).

PID 컴프레션 모드인 경우로서 PID를 압축하는 PID 컴프레션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 싱크 바이트 딜리션의 역과정으로서 싱크 바이트 인설션을 수행하고(S19210), PID 컴프레션의 역과정으로서 PID 디-컴프레션을 수행할 수 있다(S19211). 이후 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 TS 헤더 리제너레이션 (재생성)을 수행할 수 있다(S19230).

PID 컴프레션 모드인 경우로서 PID 딜리션 모드인 경우, 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 싱크 바이트 딜리션의 역과정으로서 싱크 바이트 인설션을 수행하고(S19220), PID 딜리션의 역과정으로서 PID 인설션을 수행할 수 있다(S19221). 이후 본 발명의 일 실시예에 따른 헤더 디컴프레션 블록은 TS 헤더 리제너레이션을 수행할 수 있다(S19230).

도 20은 본 발명의 일 실시예에 따른 싱크 바이트 딜리션 모드에 따라 압축된 TS 헤더와 압축 전(original) TS 헤더와의 관계를 나타낸 도면이다.

도 20에 도시된 (a)는 압축 전 TS 헤더를 나타내며, (b)는 본 발명의 일 실시예에 따른 싱크 바이트 딜리션 모드에 따라 압축된 TS 헤더를 나타낸다.

(a)에 도시된 바와 같이 압축 전 TS header는 1 바이트의 싱크 바이트와 1 비트의 EI (Transport error indicator), 1 비트의 SI (Payload unit start indicator), 1 비트의 TP (Transport priority), 13 비트의 PID, 2 비트의 SC (Scrambling control), 2 비트의 AFC (Adaptation field control) 및 4 비트의 CC (Continuity Counter)를 포함할 수 있다.

(b)에 도시된 바와 같이 압축된 TS 헤더는 싱크 바이트를 포함하지 않는다. 싱크 바이트 딜리션 모드에 있어서, 싱크 바이트 (0x47)는 삭제되고 전송되지 않는다. 따라서 EI 비트는 NI (Null packet Indicator) 비트로 대체된다. NI 비트는 후술할 DNP (deleted null-packet)값을 확장하기 위한 비트에 해당한다. 따라서 본 모드에서 전송되는 신호로부터 하나의 바이트는 삭제될 수 있다. 구체적인 내용은 후술한다.

도 21은 본 발명의 일 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS헤더와 압축 전 TS 헤더와의 관계를 나타낸 도면이다.

도 21에 도시된 (a)는 압축 전 TS 헤더를 나타내며, (b)는 본 발명의 일 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS 헤더의 제 1 실시예를 나타내고, (c)는 본 발명의 일 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS 헤더의 제 2 실시예를 나타낸다.

도 21에 도시된 (a)는 도 19에서 설명한 (a)와 동일하므로 구체적인 설명은 생략한다.

도 21의 (b)와 (c)에 도시된 바와 같이, PID 컴프레션 모드에 따르면, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 압축 전 TS 헤더에서 싱크 바이트와 EI를 삭제할 수 있다. EI는 TS 패킷에 에러가 있는지를 지시하는 표시자이나, 항상 에러가 존재하지 않는 환경을 전제로 하므로, 본 발명의 일 실시예에 따른 헤더 컴프레션 블록은 EI를 삭제할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복호 후 에러 체크를 수행하고, 에러의 유무를 고려하여 EI를 재입력할 수 있다.

또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 13 bit의 PID를 PID-PMT 와 PID-sub로 분할하여 PID-sub만을 TS 헤더를 통해 전송할 수 있다. 이 경우 PID-PMT는 BB-프레임 헤더를 통해 전송될 수 있다. PID-sub는 5bit의 길이를 가지므로 전체 PID는 총 8 비트가 압축될 수 있으며, PID-sub의 길이는 설계자의 의도에 따라 변경 가능하다.

도 21의 (b)와 (c)에 도시된 PID 컴프레션 모드에 따라 압축된 TS 헤더의 제 1 실시예와 제 2 실시예는 CC의 압축 여부 및 NI의 확장 여부에 따른 차이가 있다. 도 21의 (b)에 도시된 제 1 실시예의 경우, NI는 1비트의 크기를 가질 수 있으며, CC는 압축되지 않고 그대로 전송될 수 있다. 이 경우, CC는 TS 패킷 재조합이나 에러 추정에 사용될 수 있다.

도 21의 (c)에 도시된 제 2 실시예의 경우, NI는 4 비트의 크기를 가질 수 있으며, CC는 1비트로 압축되어 전송되거나, CC 대신 1 비트의 CC 싱크 플래그 (sync flag)가 전송될 수 있다. 또한 SC 및 AFC의 위치가 변경될 수 있다. 확장된 NI는 후술할 DNP의 MSB로 사용될 수 있으므로 더 많은 널 패킷을 표시할 수 있다는 장점이 있다. 이 경우, NI의 위치는 설계자의 의도에 따라 변경 가능하다.

도 22는 본 발명의 일 실시예에 따른 PID-sub를 나타낸 테이블이다.

구체적으로 도 22에 도시된 (a)는 PID-sub의 구성방식을 나타낸 표이며, (b)는 PID-sub [4] 값이 0인 경우의 섹션을 나타낸 표이다.

도 22의 (a)에 도시된 바와 같이, PID-sub [4] 값은 섹션 정보와 PMT의 PID 인덱스를 지시할 수 있다.

구체적으로, PID-sub [4] 값이 0이면 PID-sub [3]부터 [0] 값은 섹션 패킷의 PID를 지시함을 의미한다. 이 경우, 총 16개의 PID를 지시할 수 있다. PID-sub [4] 갑이 1인 경우는 데이터 전송 모드로서, PID-sub [3] 값이 0인 경우 PID-subB [2]부터 [0] 값은 PMT의 PID 인덱스 값을 지시함을 의미한다. 이 경우 총 8개의 PID 인덱스 값을 지시할 수 있다. PID-sub [4] 값이 1 이고, PID-sub [3] 값이 1 인 경우는 이후 확장되는 정보를 전송하기 위해 reserved 되는 영역임을 지시한다.

도 22의 (b)는 PID-sub [4] 값이 0 인 경우의 각 값에 대응하는 구체적인 테이블 정보를 나타내는 표이다.

도 22의 (a) 및 (b)에 도시된 필드 값이나, 해당 정보들은 설계자의 의도에 따라 변경 가능하다.

도 23은 본 발명의 일 실시예에 따른 PID 컴프레션 과정을 나타낸 도면이다.

도 23의 (a)는 압축 전 TS 스트림을 나타내며, (b)는 TS 컴프레션을 거친 TS 스트림을 나타낸다. (c)는 압축 전 TS 스트림에 포함된 컴포넌트들의 PID 및 인덱스를 나타낸 표이며, (d)는 PID-sub의 구성방식을 나타낸 표이다.

도 23에 도시된 바와 같이, TS 스트림은 한 개의 비디오 스트림과 두 개의 오디오 스트림들을 포함할 수 있다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PAT (Program Association Table) 및 CAT (Conditional Access Table)와 같은 섹션들을 기존의 13bit PID가 아닌 5bit의 PID-sub를 이용하여 지시할 수 있다.

즉, 도 22에서 설명한 바와 같이, 섹션 정보를 지시하기 위한 경우이므로, PID-sub [4] 값은 0이 되며, 도 23의 (d)의 표에 따라 PAT는 0x00, CAT는 0x01 값으로 표현될 수 있다. 뿐만 아니라 비디오 스트림 및 오디오 스트림의 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PMT의 PID 정보를 BB-프레임 헤더를 통해 전송하고, PID-sub에 나머지 컴포넌트의 엘레먼터리 PID를 인덱스를 이용하여 압축을 하여 전송할 수 있다. 즉, 컴포넌트들의 PID를 지시하는 경우, PID-sub [4:3]은 10의 값을 가지며, 나머지 PID-sub [2:0]은 PMT 테이블을 바탕으로 001 내지 011을 가질 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 PMT의 PID-sub [2:0]를 000으로 설정하여 압축할 수 있다.

도 24는 본 발명의 일 실시예에 따른 PID 딜리션 모드에 따라 압축된 TS 헤더와 압축 전 TS 헤더와의 관계를 나타낸 도면이다.

도 24에 도시된 (a)는 압축 전 TS 헤더를 나타내며, (b)는 본 발명의 일 실시예에 따른 PID 딜리션 모드에 따라 압축된 TS 헤더를 나타낸다.

PID 딜리션 모드는 하나의 PID를 갖는 싱글 TS 패킷 스트림에 적용될 수 있다. 이 모드의 경우, TS 패킷 헤더로부터 13 비트의 PID가 제거될 수 있다. PID 컴프레션 모드와 같이, 싱크 바이트 (0x47)는 삭제되고, EI 비트는 전송단에서 NI 비트로 대체될 수 있다. 4 비트의 CC는 1 비트로 줄어들 수 있다. 삭제된 13 비트의 PID 값은 신호 프레임 내에서 전송된다.

도 25는 본 발명의 일 실시예에 따른 PMT를 나타낸 도면이다.

본 발명의 일 실시예에 따른 PMT는 테이블 아이디 (table_id), 섹션 신택스 인디케이터 (section_syntax_indicator), 섹션 길이 필드 (section length field), 프로그램 넘버 필드 (program number field), 버전 넘버 필드 (version number field), 커런트-넥스트 인디케이터 (current_next_indicator), 섹션 넘버 (section number) 필드, 라스트 섹션 넘버 (last section number) 필드, PCR_PID 필드, 프로그램 인포 길이 (program_info_length) 필드, 디스크립터를 위한 첫번째for 루프 및 스트림 타입 필드, 엘레먼터리 PID (elementary_PID) 필드, ES 인포 길이 (ES_info_length) 필드 및 CRC 32를 포함하는 두번째 for 루프를 포함할 수 있다. 이하 각 필드를 설명한다.

테이블 id 필드는 8비트의 크기를 가지며 테이블의 타입을 지시할 수 있다.

섹션 신택스 인디케이터는 테이블 섹션의 포맷을 지시할 수 있다.

섹션 길이 필드는 12비트의 크기를 가지며 본 필드의 다음에 위치하는 테이블 섹션의 길이를 지시할 수 있다.

프로그램 넘버 필드는 16비트의 크기를 가지며 전송 스트림 내에 존재하는 각 프로그램 서비스를 식별할 수 있다.

버전 넘버 필드는 5 비트의 크기를 가지며, 테이블의 버전 넘버를 지시할 수 있다.

커런트-넥스트 인디케이터는 데이터가 현재 효력이 있는지 또는 추후에 사용될지 여부를 지시할 수 있다.섹션 넘버 필드는 관련된 테이블들의 시퀀스 안에 어떤 테이블들이 있는지를 지시하는 인덱스이다.

라스트 섹션 넘버 필드는 테이블들의 시퀀스 내에서 가장 마지막 테이블이 어떤 테이블인지를 나타낸다.

PCR_PID필드는 프로그램 클럭 레퍼런스(Program Clock Reference)를 포함하는 패킷의 식별자로서, 프로그램 클럭 레퍼런스는 프로그램 타임 스탬프에서 얻어지며, 스트림의 타이밍에 랜덤 접근의 정확성을 높이는데 사용된다.

프로그램 인포 길이 필드는 프로그램 디스크립터들을 위해 따라오는 바이트들의 개수를 나타낼 수 있다.

디스크립터를 위한 첫번째 for 루프는 디스크립터의 위치를 나타내며, 0(zero) 또는 그 이상의 개수에 해당하는 개별적인 디스크립터들을 포함할 수 있다.

이하 두번째 for 루프에 대해 설명한다.

스트림 타입 필드는 엘레멘터리 패킷 식별자 내에 포함된 데이터의 구조를 정의할 수 있다.

엘레먼터리 PID 필드는 스트림 타입 데이터를 포함하는 패킷의 식별자이다.

ES 인포 길이 필드는 엘레멘터리 스트림 디스크립터들의 바이트 개수를 지시할 수 있다.

CRC 32는 포인터 필드, 포인터 필러 (filler) 바이트들 및 트레일링 (trailing) CRC32를 제외한 전체 테이블의 체크섬(checksum)을 나타낸다.

도 26은 본 발명의 다른 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS헤더및 압축 전 TS 헤더와의 관계를 나타낸 도면이다.

도 26에 도시된 (a)는 압축 전 TS 헤더를 나타내며, (b)는 본 발명의 다른 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS 헤더를 나타낸다.

도 26에 도시된 압축된 TS 헤더는 삭제된 EI 비트 대신 DNPMSB 비트가 입력된다는 점과 13 비트의 PID가 8 비트의 PID-Sub (또는 Sub-PID)로 압축된다는 점에서 도 21에 도시된 압축된 TS 헤더와 차이가 있다.

PID 컴프레션 (compression, 압축) 모드는 하나의 DP가 하나의 TS 패킷 스트림을 포함하고, 하나의 TS패킷 스트림은 하나의 PMT 패킷 PID 값 및 서로 다른 PID를 갖는 하나 또는 그 이상의 서비스 패킷들을 갖는 경우에 적용되어야 한다.

이 경우, 13 비트의 PID 값은 8 비트의 PID-Sub로 압축될 수 있다. 8 비트의 PID-Sub의 MSB는 전송되는 패킷 타입을 지시할 수 있다. 7비트는 전송 패킷들의 어드레스를 지시할 수 있다.

도 26은 압축 전 PID 및 PID-Sub와의 관계를 나타낸다. 본 발명의 다른 실시예에 따른 PID 컴프레션 모드에 따르면, 싱크 바이트 (0x47)는 삭제되며, TS EI 비트는 DNPMSB 비트로 대체될 수 있다. 4 비트 CC(continuity counter)는 1비트의 CC 싱크 플래그로 압축될 수 있다.

도 27은 본 발명의 다른 실시예에 따른 PID-Sub를 나타낸 테이블 및 CC (Continuity Counter) 압축을 위한 매핑 테이블을 나타낸 도면이다.

구체적으로 도 27에 도시된 (a)는 PID-Sub (또는 sub-PID)의 구성방식을 나타낸 표이며, (b)는 CC 압축을 위한 매핑 테이블이다.

(a)에 도시된 바와 같이, Sub-PID [7] 값이 0 인 경우, 나머지 Sub-PID[6:0] 값은 미리 정해진 PID를 지시할 수 있다. 구체적으로 Sub-PID[6:0]이 갖는 특정 값들은 PAT, CAT 등과 같은 섹션 패킷용 PID 또는 널 패킷을 지시할 수 있다. Sub-PID [7] 값이 1 인 경우, 나머지 Sub-PID [6:0] 값은 데이터 또는 컴포넌트들의 PID 값의 인덱스를 지시할 수 있으며, 실제 PID 값은 신호 프레임 내의 시그널링 정보, 즉 PLS 정보 등을 통해 전송될 수 있다.

(b)는 CC를 압축하기 위한 매핑 테이블로서, CC의 값이 0000 인 경우에만 CC 싱크 플래그의 값이 1로 설정되며 나머지 값들에 대해서는 CC 싱크 플래그의 값이 0으로 설정될 수 있다.

도 27의 (a) 및 (b)에 도시된 필드 값이나, 해당 정보들은 설계자의 의도에 따라 변경 가능하다.

도 28은 본 발명의 다른 실시예에 따른 PID 컴프레션 과정을 나타낸 도면이다.

도 28의 (a)는 압축 전 TS 스트림을 나타내며, (b)는 TS 컴프레션을 거친 TS 스트림을 나타낸다.

(a)에 도시된 바와 같이 압축 전 TS 패킷 또는 TS 스트림에는 다양한 PID가 포함될 수 있다. 만약 포함된 패킷이 섹션 패킷인 경우 (CAT:0x001, PAT:0x000, etc.) 나 널 패킷 (0x1FF)인 경우에는 상술한 바와 같이 Sub-PID [7]값이 0으로 설정되며, PAT의 PID는 0x00, CAT의 PID는 0x01, 널 패킷의 PID는 0x1F 로 설정될 수 있다.

데이터 또는 컴포넌트들의 경우, PID는 0x010, 0x011, 0x014로 구성될 수 있으며, 이 값은 PLS을 통해 전송되고, Sub-PID[7] 값은 1로 설정되며 Sub-PID[6:0]은 PLS에 저장된 인덱스만을 전송할 수 있다.

이에 대응하여 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 테이블에 도시된 인덱스 값과 PLS를 통해 전송되는 실제 PID 값을 이용하여 PID를 복구할 수 있다.

종래의 방송 신호 송신 장치의 경우, 입력 데이터로 TS 스트림을 받는 경우, 효율적인 전송을 위해 TS 스트림을 서비스 또는 서비스 컴포넌트 단위의 패킷(또는 데이터 패킷)으로 나누게 된다. 이 과정에서 서비스 또는 서비스 컴포넌트에 대한 패킷 외에 다른 패킷들은 널 패킷으로 대체될 수 있다. 널 패킷은 CBR (Constant Bit Rate) 전송을 위해서 필요하지만 아무런 정보를 가지고 있지 않기 때문에 송신 시 삭제하여 전송함으로써 전송 효율을 높일 수 있다. 이 경우 방송 신호 송신 장치는 수신단에서 삭제된 널 패킷들을 복구할 수 있도록 삭제한 널 패킷의 수를 지시하는 DNP 카운터 (또는 DNP)를 각 TS 패킷의 시작 부분에 삽입할 수 있다. DNP 카운터는 8 비트의 크기를 가지며 삭제된 널 패킷의 개수에 따라 순차적으로 1씩 증가하여 최대 255까지의 값을 가질 수 있다. 하지만 본 발명의 일 실시예에 따른 차세대 방송 서비스에서는 낮은 데이터률(low-data-rate)을 가지는 신호가 전송되거나, 여러 개의 서비스가 작은 단위로 나눠지거나, UD 와 같이 큰 영상 신호가 나눠지는 경우가 있으므로, 종래의 방송 서비스보다 더 많은 개수의 연속적인 널 패킷들이 존재할 수 있다. DNP가 DNP 카운터의 최대 허용값에 도달하고, 그 뒤에 다시 널 패킷이 위치한다면, 해당 널 패킷은 사용가능한 패킷(useful packet)으로 유지되고 전송된다.

하지만 이 경우, 널 패킷이 삽입됨으로써, TS 스트림의 전송 효율을 낮추게 되는 문제점이 발생할 수 있다. 이러한 문제점을 해결하기 위하여 DNP를 2바이트로 확장할 수 있으나, 이 방법 역시 TS 스트림의 전송 효율이 떨어진다는 문제점이 발생할 수 있다.

본 발명에서는 상술한 문제점을 해결하기 위한 DNP 확장방법에 대해 설명한다. 구체적으로 본 발명에서는 DNP 확장방법으로서 압축된 TS 헤더 내에 DNPE (DNP Extension)를 넣어 전송하는 방법을 제안한다. 구체적인 내용은 후술한다.

수신기는 전송시 삽입된 DNP 카운터를 이용하여 삭제된 널 패킷들의 원래 위치를 정확히 복원하여 재삽입할 수 있다. 따라서 일정한 비트 레이트가 보장될 수 있으며, 별도의 타임 스탬프(PCR) 업데이트가 필요하지 않다.

도 29는 본 발명의 다른 실시예에 따른 널 패킷 딜리션 블록을 나타낸 도면이다.

도 29에 도시된 널 패킷 딜리션 블록(29000)은 도 3에서 설명한 널 패킷 딜리션 블록(3300)의 다른 실시예이다.

널 패킷 딜리션 블록은 TS 인풋 스트림 케이스인 경우에만 사용될 수 있다. 일부 TS 인풋 스트림들 또는 분리된 TS 스트림들은 CBR (Constant Bit-Rate) TS 스트림에서 VBR (Variable Bit-Rate) 서비스들을 제공하기 위하여 많은 개수의 널 패킷들을 포함할 수 있다. 본 발명의 다른 실시예에 따른 널 패킷 딜리션 블록(29000)은 널 패킷 체크 (Null packet check) 블록(29100), 널 패킷 딜리션 (Null packet deletion) 블록(29200), DNP 인설션 (insertion) 블록(29300) 및 널 패킷 카운터 (Null packet counter) 블록(29400)을 포함할 수 있다. 이하 각 블록들의 동작에 대해 설명한다.

널 패킷 체크 블록 (29100)은 입력된 TS 패킷의 PID를 통해 현재 패킷이 널 패킷인지 여부를 판단(check)할 수 있다.

판단 결과 널 패킷인 경우, 널 패킷 딜리션 블록(29200)은 해당 널 패킷을 삭제할 수 있다. 이 경우, DNP 인설션 블록(29300)은 삭제된 널 패킷의 개수를 하나 카운트하고 TS 패킷 앞에 DNP 카운터를 삽입할 수 있다.

판단 결과 널 패킷이 아닌 경우, 널 패킷 딜리션 블록(29200)은 해당 패킷에 대해 아무런 동작을 하지 않으며, 널 패킷 카운터 블록(29400)은 널 패킷의 개수를 0으로 리셋 할 수 있다. 이후, DNP 인설션 블록(29300)은 널 패킷 카운터 블록(29400)에서 계산된 널 패킷 카운터 값을 이용하여 다음 TS 패킷 앞에 DNP를 삽입할 수 있다.

DNP 오프셋 (offset) 방식을 사용하는 경우 널 패킷 카운터 블록(29400)은 BB 프레임 구간만큼 DNP 값의 오프셋을 추출하여 BB-프레임 헤더에 DNP 오프셋 값을 삽입할 수 있다. 이 경우, DNP 인설션 블록(29300)은 TS 패킷 앞에 압축된 DNP 값을 삽입할 수 있다. DNP 오프셋 방식에 대해서는 후술한다.

도 30은 본 발명의 다른 실시예에 따른 널 패킷 인설션 블록을 나타낸 도면이다.

도 30에 도시된 널 패킷 인설션 블록(30000)은 도 13에서 설명한 널 패킷 딜리션블록(13100)의 다른 실시예이다.

본 발명의 다른 실시예에 따른 널 패킷 인설션 블록(30000)은 DNP 체크 (check) 블록(30100), 널 패킷 인설션 블록(30200) 및 널 패킷 제너레이터 (null packet generator) 블록(30300)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.

DNP 체크 블록(30100)은 입력 데이터로부터 DNP 값과 DNP 오프셋 값을 추출할 수 있다. 이후, 널 패킷 인설션 블록(30200)은 널 패킷 제너레이터 블록(30300)에서 미리 생성된 널 패킷을 입력받고, 삽입할 수 있다.

도 31은 본 발명의 일 실시예에 따른 DNP 확장방법을 나타낸다.

(a)는 본 발명의 일 실시예에 따른 PID 컴프레션 모드에 따라 압축된 TS 헤더 내에 1 비트 또는 4 비트의 DNPE를 삽입하는 DNP 확장방법을 나타낸다.

(b)는 본 발명의 일 실시예에 따른 PID 딜리션 모드에 따라 압축된 TS 헤더 내에 1 비트의 DNPE를 삽입하는 DNP 확장방법을 나타낸다.

널 패킷 딜리션이 사용된 경우로서, 데이터 TS 패킷이 전송된 후 DNP 카운터 (또는 DNP)는 첫번째 리셋값을 가지며 각 삭제된 널 패킷마다 그 값이 증가할 수 있다. 상술한 바와 같이 DNP 카운터 값은 삭제된 널 패킷들의 개수를 지시할 수 있다., 본 발명의 일 실시예에 따른 DNP는 최대 255 개의 연속적인 널 패킷들을 카운팅 할 수 있다. 본 발명의 일 실시예에 따른 DNPE는 상술한 DNP의 최대값을 확장하기 위해 사용되는 것으로, 연속적인 널 패킷의 개수가 255개를 넘는 경우에 사용될 수 있다.

본 발명의 일 실시예에 따른 DNP는 다음 데이터 패킷의 앞부분에 삽입되며, 본 발명의 일 실시예에 따른 DNPE는 다음 데이터 TS 패킷의 압축 TS 패킷 헤더 안에 위치할 수 있다.

(a)의 상단에 도시된 압축 TS 패킷 헤더의 경우, 1 비트의 DNPE를 사용하므로, DNP의 최대 값은 기존 8 비트에 1 비트를 더한 9 비트가 된다. 따라서 DNP 카운터는 총 511개의 삭제된 널 패킷의 개수를 지시할 수 있다. (a)의 하단에 도시된 압축된 TS 헤더의 경우, 4 비트의 DNPE를 사용하므로, DNP의 최대 값은 기존 8 비트에 4비트를 더한 12 비트가 된다. 따라서 DNP 카운터는 총 4095개의 삭제된 널 패킷의 개수를 지시할 수 있다.

(b)에 도시된 압축된 TS 헤더는 PID가 삭제된 경우로, 1 비트의 DNPE는 압축된 TS 헤더의 앞 부분에 삽입될 수 있다. 이 경우 DNP의 최대 값은 기존 8 비트에 1 비트를 더한 9 비트가 되며, DNP 카운터는 총 511개의 삭제된 널 패킷의 개수를 지시할 수 있다.

상술한 DNPE의 크기, 삽입 위치 등은 설계자의 의도에 따라 변경 가능하다.

도 32는 본 발명의 일 실시예에 따른 DNP 오프셋을 나타낸 도면이다.

(a)는 종래 기술에 따라 입력 TS 스트림이 나눠지는 (splitting) 과정을 나타내며, (b)는 오디오 패킷들에 대한 DNP 오프셋을 나타낸다.

(a)에 도시된 바와 같이 입력 TS 스트림이 나눠지는 경우, 복수의 널 패킷들이 생성될 수 있다. 특히 빅 (Big) TS 스트림과 같이 복수 개의 TS 스트림들이 합쳐져 있거나, 하나의 TS 스트림이 컴포넌트 레벨에서 나눠지거나, UD 서비스와 같이 빅 TS 스트림에서 비디오 패킷, 오디오 패킷으로 나눠지는 경우, 널 패킷들이 주기적으로 삽입될 수 있다. 이 경우, 삽입되는 널 패킷들의 개수는 변동될 수 있으나, 기본적으로 삽입되는 널 패킷의 개수는 기설정될 수 있다.

본 발명에서는 항상 기본적으로 삽입되는 널 패킷의 개수 즉, 기본 값을 DNP-오프셋을 사용하여 BB 프레임을 통해 전송하는 방법을 제안한다.

연속적인 TS 패킷들 및 삭제된 널 패킷들을 포함하는 TS 인풋 스트림들 또는 나눠진 TS 스트림들은 (b)에 도시된 바와 같이 BB 프레임의 페이로드에 매핑될 수 있다. BB 프레임은 BB 프레임 헤더 및 페이로드를 포함할 수 있으며, BB 프레임 헤더는 페이로드의 앞 부분에 삽입될 수 있다.

본 발명의 일 실시예에 따른 DNP 오프셋은 동일한 BB 프레임에 속하는 DNP들의 최소 개수이다. DNP 오프셋은 BB 프레임 헤더를 통해 전송될 수 있다. 이를 통해 TS 패킷 앞에 삽입되는 DNP 개수를 줄이고 효율적인 TS 패킷 전송을 구현할 수 있으며, 더 많은 널 패킷들을 제거할 수 있다.

본 발명의 DNP 오프셋은 상술한 DNP 확장과 동시에 사용될 수 있으며, DNP 오프셋의 크기 등은 설계자의 의도에 따라 변경 가능하다.

도 33은 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 인풋 스트림을 포맷팅하여 복수의 DP 각각에 대응하는 DP 데이터를 출력할 수 있다(S33000). 상술한 바와 같이, 데이터 파이프는 피지컬 레이어의 논리채널로서, 서비스 데이터 또는 관련 메타 데이터를 전송할 수 있으며, 하나 또는 그 이상의 서비스 또는 서비스 컴포넌트를 전송할 수 있다. DP를 통해 전송되는 데이터는 DP 데이터라 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 전송 장치는 적어도 하나 이상의 인풋 스트림을 데이터 패킷을 포함하는 복수개의 DP 데이터로 나누고, 헤더 컴프레션 모드에 따라 각 데이터 패킷 안의 헤더를 압축할 수 있다. 구체적인 내용은 도 16 내지 도 32에서 설명한 바와 같다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 DP 데이터를 인코딩할 수 있다(S33100). 구체적인 인코딩 방법은 상술한 바와 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 DP 데이터를 성상도에 매핑할 수 있다 (S33200). 구체적인 맵핑 방법은 상술한 바와 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 DP 데이터를 타임 인터리빙 할 수 있다(S33300). 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성할 수 있다(S33400). 구체적인 내용은 상술한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조할 수 있으며(S33500), 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호를 전송할 수 있다(S33600).

도 34는 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.

도 34에 도시된 플로우 차트는 도 33에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호를 수신할 수 있다(S34000).

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신한 적어도 하나 이상의 방송 신호를 OFDM (Othogonal Frequency Division Multiplexing) 방식으로 복조할 수 있다(S34100). 구체적인 과정은 상술한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복조된 적어도 하나 이상의 방송 신호로부터 적어도 하나 이상의 신호 프레임을 획득할 수 있다(S34200). 구체적인 내용은 상술한 바와 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 파싱된 적어도 하나 이상의 신호 프레임에 포함된 DP 데이터를 타임 디인터리빙할 수 있다(S34300). 구체적인 내용은 상술한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 DP 데이터를 디맵핑 하고(S34400), 디매핑된 DP 데이터를 디코딩할 수 있다 (S34500). 상술한 바와 같이 각 DP 데이터는 해당 DP 경로를 통해 각각 처리 될 수 있으며 구체적인 처리 과정은 상술한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 디코딩된 DP 데이터를 아웃풋 프로세싱할 수 있다(S34600). 보다 구체적으로, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 디코딩된 DP 데이터 내의 각 데이터 패킷들의 헤더를 헤더 디컴프레션 모드에 따라 디컴프레션(decompression)할 수 있다. 구체적인 내용은 도 16 내지 도 32에서 설명한 바와 같다.

Claims

적어도 하나 이상의 인풋 스트림을 데이터 패킷들을 갖는 DP 데이터로 분리하는 단계 및
헤더 컴프레션 모드 (header compression mode)에 따라 상기 데이터 패킷들 각각의 헤더를 압축하는 단계를 포함하는, 상기 적어도 하나 이상의 인풋 스트림을 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터로 포맷팅하는 단계;
상기 DP 데이터를 인코딩하는 단계;
상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 단계;
상기 매핑된 DP 데이터를 타임 인터리빙하는 단계;
상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계;
상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 단계; 및
상기 변조된 데이터를 포함하는 방송 신호들을 전송하는 단계를 포함하는 방송 신호 송신 방법.
제 1 항에 있어서, 상기 각 데이터 패킷의 헤더는 싱크 바이트 (sync bytes) 및 PID (packet identifier) 정보를 포함하는 방송 신호 송신 방법.
제 2 항에 있어서, 상기 헤더 컴프레션 모드는 싱크 바이트 딜리션 (sync byte deletion) 모드, PID 컴프레션 (PID compression) 모드 및 PID 딜리션 (PID deletion) 모드 중 하나인 것을 포함하는 방송 신호 송신 방법.
제 1 항에 있어서, 상기 포맷팅하는 단계는,
상기 DP 데이터가 적어도 하나 이상의 널 패킷 (null packet)을 포함하는 경우, 상기 DP 데이터에 포함된 연속된 널 패킷들을 삭제하는 단계; 및
상기 삭제된 연속된 널 패킷들의 개수를 지시하고, 최대값을 갖는 카운트 값을 갖는 DNP (deleted null packet) 정보를 상기 삭제된 널 패킷 다음에 위치하는 데이터 패킷 앞에 삽입하는 단계를 포함하는 방송 신호 송신 방법.
제 4 항에 있어서, 상기 삭제된 연속된 널 패킷들의 개수가 상기 최대값보다 큰 경우, 다음 데이터 패킷의 압축된 헤더는 상기 삭제된 연속된 널 패킷들의 개수를 지시하는 최대값을 확장하기 위해 사용되는 익스텐디드 DNP 정보를 더 포함하는 방송 신호 송신 장치.
제 5 항에 있어서, 상기 포맷팅하는 단계는, 상기 데이터 패킷들 및 삽입된 DNP 정보를 페이로드에 매핑하고, 상기 페이로드 앞에 상기 DP 데이터의 삭제된 널 패킷들의 최소 개수를 지시하는 DNP 오프셋 값(offset value)을 포함하는 BB (Base Band) 프레임 헤더를 삽입하여 상기 DP 데이터에 대응하는 BB 프레임을 생성하는 단계를 포함하는 방송 신호 송신 방법.
방송 신호들을 수신하는 단계;
상기 수신한 방송 신호들을 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 단계;
상기 변조된 방송 신호들로부터 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 파싱하는 단계;
상기 DP 데이터를 타임 디인터리빙하는 단계;
상기 타임 디인터리빙된 DP 데이터를 디매핑하는 단계;
상기 디매핑된 DP 데이터를 디코딩하는 단계; 및
상기 디코딩된 DP 데이터에 포함된 데이터 패킷들 각각의 헤더를 헤더 컴프레션 모드 (header compression mode)에 따라 디컴프레싱(decompressing)하고, 데이터 패킷들을 재결합하여 상기 디코딩된 DP 데이터를 아웃풋 프로세싱하는 단계를 포함하는 방송 신호 수신 방법.
제 7 항에 있어서, 상기 디컴프레싱된 헤더는 싱크 바이트 (sync bytes) 및 PID (packet identifier) 정보를 포함하는 방송 신호 수신 방법.
제 8 항에 있어서, 상기 헤더 컴프레션 모드는 싱크 바이트 딜리션 (sync byte deletion) 모드, PID 컴프레션 (PID compression) 모드 및 PID 딜리션 (PID deletion) 모드 중 하나인 것을 포함하는 방송 신호 수신 방법.
제 7 항에 있어서, 상기 아웃풋 프로세싱하는 단계는,
상기 디코딩된 DP 데이터 내의 삭제된 연속된 널 패킷들의 개수를 지시하고, 최대값을 갖는 카운트 값을 갖는 DNP (deleted null packet) 정보를 이용하여 상기 삭제된 연속적인 널 패킷들을 재삽입하는 단계를 포함하는 방송 신호 수신 방법.
제 10 항에 있어서, 상기 삭제된 연속된 널 패킷들은 상기 삭제된 연속된 널 패킷들의 개수가 상기 최대값보다 큰 경우, 상기 삭제된 연속된 널 패킷들의 개수를 지시하는 최대값을 확장하기 위해 사용되는 익스텐디드 DNP 정보를 이용하여 삽입되는 것을 포함하는 방송 신호 수신 방법.
제 11 항에 있어서, 상기 아웃풋 프로세싱하는 단계는,
상기 DP 데이터의 삭제된 널 패킷들의 최소 개수를 지시하는 DNP 오프셋 값(offset value)을 포함하는 BB (Base Band) 프레임 헤더 및 페이로드를 포함하고 상기 디코딩된 DP 데이터에 대응하는 BB 프레임 내의 상기 페이로드로부터 데이터 패킷 및 DNP 정보를 디매핑하는 단계를 포함하는 방송 신호 수신 방법.
적어도 하나 이상의 인풋 스트림을 데이터 패킷들을 갖는 DP 데이터로 분리하는 스플리터 및 헤더 컴프레션 모드 (header compression mode)에 따라 상기 데이터 패킷들 각각의 헤더를 압축하는 헤더 컴프레서를 포함하고, 상기 적어도 하나 이상의 인풋 스트림을 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터로 포맷팅하는 인풋 포맷터;
상기 DP 데이터를 인코딩하는 인코더;
상기 인코딩된 DP 데이터를 컨스텔레이션들에 매핑하는 매퍼;
상기 매핑된 DP 데이터를 타임 인터리빙하는 타임 인터리버;
상기 타임 인터리빙된 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더;
상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 변조부; 및
상기 변조된 데이터를 포함하는 방송 신호들을 전송하는 전송부를 포함하는 방송 신호 송신 장치.
제 13항에 있어서, 상기 각 데이터 패킷의 헤더는 싱크 바이트 (sync bytes) 및 PID (packet identifier) 정보를 포함하는 방송 신호 송신 장치.
제 14항에 있어서, 상기 헤더 컴프레션 모드는 싱크 바이트 딜리션 (sync byte deletion) 모드, PID 컴프레션 (PID compression) 모드 및 PID 딜리션 (PID deletion) 모드 중 하나인 것을 포함하는 방송 신호 송신 장치.
제 13항에 있어서, 상기 인풋 포맷터는, 상기 DP 데이터가 적어도 하나 이상의 널 패킷 (null packet)을 포함하는 경우, 상기 DP 데이터에 포함된 연속된 널 패킷들을 삭제하고,
상기 삭제된 연속된 널 패킷들의 개수를 지시하고, 최대값을 갖는 카운트 값을 갖는 DNP (deleted null packet) 정보를 상기 삭제된 널 패킷 다음에 위치하는 데이터 패킷 앞에 삽입하는 널 패킷 딜리션 모듈 (null packet deletion module)을 더 포함하는 방송 신호 송신 장치.
제 16항에 있어서, 상기 삭제된 연속된 널 패킷들의 개수가 상기 최대값보다 큰 경우, 다음 데이터 패킷의 압축된 헤더는 상기 삭제된 연속된 널 패킷들의 개수를 지시하는 최대값을 확장하기 위해 사용되는 익스텐디드 DNP 정보를 더 포함하는 방송 신호 송신 장치.
제 17항에 있어서 상기 인풋 포맷터는, 상기 데이터 패킷들 및 삽입된 DNP 정보를 포함하는 페이로드를 포함하고, 상기 DP 데이터에 대응하는 BB (Base Band) 프레임을 생성하기 위하여, 상기 DP 데이터의 삭제된 널 패킷들의 최소 개수를 지시하는 DNP 오프셋 값(offset value)을 포함하는 BB 프레임 헤더를 삽입하는 BB 프레임 헤더 인설션 모듈 (header insertion module)을 더 포함하는 방송 신호 송신 장치.
방송 신호들을 수신하는 수신부;
상기 수신한 방송 신호들을 OFDM (Orthogonal Frequency Division Multiplex) 방식으로 변조하는 변조부;
상기 변조된 방송 신호들로부터 적어도 하나 이상의 서비스 또는 서비스 컴포넌트를 전송하는 복수의 DP(Data Pipe)들 각각에 대응하는 DP 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 파싱하는 프레임 파서;
상기 DP 데이터를 타임 디인터리빙하는 타임 디인터리버;
상기 타임 디인터리빙된 DP 데이터를 디매핑하는 디매퍼;
상기 디매핑된 DP 데이터를 디코딩하는 디코더; 및
상기 디코딩된 DP 데이터에 포함된 데이터 패킷들 각각의 헤더를 헤더 컴프레션 모드 (header compression mode)에 따라 디컴프레싱(decompressing)하는 디컴프레서 및 데이터 패킷들을 재결합하는 재결합부를 포함하고, 상기 디코딩된 DP 데이터를 아웃풋 프로세싱하는 아웃풋 프로세서를 포함하는 방송 신호 수신 장치.
제 19항에 있어서, 상기 디컴프레싱된 헤더는 싱크 바이트 (sync bytes) 및 PID (packet identifier) 정보를 포함하는 방송 신호 수신 장치.
제 20항에 있어서, 상기 헤더 컴프레션 모드는 싱크 바이트 딜리션 (sync byte deletion) 모드, PID 컴프레션 (PID compression) 모드 및 PID 딜리션 (PID deletion) 모드 중 하나인 것을 포함하는 방송 신호 수신 장치.
제 19항에 있어서, 상기 아웃풋 프로세서는,
상기 디코딩된 DP 데이터 내의 삭제된 연속된 널 패킷들의 개수를 지시하고, 최대값을 갖는 카운트 값을 갖는 DNP (deleted null packet) 정보를 이용하여 상기 삭제된 연속적인 널 패킷들을 재삽입하는 널 패킷 인설션 모듈 (null packet insertion module)을 더 포함하는 방송 신호 수신 장치.
제 22항에 있어서, 상기 널 패킷 인설션 모듈은, 상기 삭제된 연속된 널 패킷들은 상기 삭제된 연속된 널 패킷들의 개수가 상기 최대값보다 큰 경우, 상기 삭제된 연속된 널 패킷들의 개수를 지시하는 최대값을 확장하기 위해 사용되는 익스텐디드 DNP 정보를 이용하여 삽입하는 것을 더 포함하는 방송 신호 수신 장치.
제 23항에 있어서, 상기 아웃풋 프로세서는,
상기 DP 데이터의 삭제된 널 패킷들의 최소 개수를 지시하는 DNP 오프셋 값(offset value)을 포함하는 BB (Base Band) 프레임 헤더 및 페이로드를 포함하고, 상기 디코딩된 DP 데이터에 대응하는 BB 프레임으로부터 상기 BB 프레임 헤더를 파싱하는 BB 프레임 헤더 파서를 더 포함하는 방송 신호 수신 장치.