KR20160043073A - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법 - Google Patents

Abstract

방송 신호들을 송신하는 방법 및 장치를 설명한다. 방송 신호 송신 장치는 서비스 데이터를 인코딩하는 인코더, 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더, 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM 스킴 (Scheme)으로 모듈레이팅하는 모듈레이터 및 모듈레이팅된 데이터를 포함하는 방송 신호들을 전송하는 전송부를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법{APPARATUS FOR TRANSMITTING BROADCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROADCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}

본 발명은 방송 신호를 송신하는 방송 신호 송신 장치, 방송 신호를 수신하는 방송 신호 수신 장치 및 방송 신호를 송신하고 수신하는 방법에 관한 것이다.

아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.

즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.

상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 방송 신호 송신 방법은 서비스 데이터를 인코딩하는 단계, 상기 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계로서, 상기 적어도 하나 이상의 신호 프레임은 복수개의 OFDM (Orthogonal Frequency Division Multiplex) 심볼들을 포함하고, 상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM 스킴 (Scheme)으로 모듈레이팅하는 단계 및 상기 모듈레이팅된 데이터를 포함하는 방송 신호들을 전송하는 단계를 포함할 수 있다.

본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리함으로서, 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.

본 발명은 다양한 방송 서비스를 동일한 RF 신호 대역폭을 통해 전송하므로서 전송상의 유연성(flexibility)을 확보할 수 있다.

본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강건성(Robustness)을 증가시킬 수 있다.

따라서 본 발명에 따르면 모바일 수신 장비 또는 인도어 환경에서도 디지털 방송 신호를 오류없이 수신할 수 있는 방송 신호의 송수신 방법 및 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 프리퀀시 인터리버의 동작을 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 먹스 및 디먹스 동작을 위한 기본 스위치 모델을 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 싱글 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 개념도를 나타낸다.
도 19는 본 발명의 일 실시예에 따른 싱글 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘 (logical operation mechanism)을 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 하나의 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘의 수학식을 나타낸다.
도 21은 본 발명의 일 실시예에 따른 메모리 뱅크의 동작을 나타낸다.
도 22는 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 도면이다.
도 23은 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 개념도를 나타낸다.
도 24는 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘 (logical operation mechanism)을 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘의 수학식을 나타낸다.
도 26은 연속적인 OFDM 심볼들의 입력에 대한 싱글-메모리 디인터리빙을 나타낸 도면이다.
도 27은 본 발명의 일 실시예에 따른 타입 인터리버의 출력신호를 나타낸 도면이다.
도 28은 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.
도 29는 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.
도 30은 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.
도 31은 본 발명의 일 실시예에 따른 4K FFT 모드의 0 비트-스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 31은 본 발명의 일 실시예에 따른 4K FFT 모드의 0 비트-스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 32는 본 발명의 일 실시예에 따른 4K FFT 모드의 1 비트의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 33은 본 발명의 일 실시예에 따른 4K FFT 모드의 2 비트들의 스프레더와 10 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 34는 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 35는 본 발명의 다른 실시예에 따른 타입 인터리버의 출력신호를 나타낸 도면이다.
도 36은 본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.
도 37은 본 발명의 일 실시예에 따른 4K FFT 모드의 비트 셔플링 및 4K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.
도 38은 본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 39는 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.
도 40은 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.
도 41은 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.
도 42는 본 발명의 일 실시예에 따른 8K FFT 모드의 0 비트-스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 43은 본 발명의 일 실시예에 따른 8K FFT 모드의 1 비트의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 44는 본 발명의 일 실시예에 따른 8K FFT 모드의 2 모드의 2 비트들의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 45는 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 46은 본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.
도 47은 본 발명의 일 실시예에 따른 8K FFT 모드의 비트 셔플링 및 8K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.
도 48은 본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 49는 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.
도 50은 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.
도 51은 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.
도 52는 본 발명의 일 실시예에 따른 16K FFT 모드의 0 비트-스프레더와 14 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 53은 본 발명의 일 실시예에 따른 16K FFT 모드의 1 비트의 스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 54는 본 발명의 일 실시예에 따른 16K FFT 모드의 2 모드의 2 비트들의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.
도 55는 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 56은 본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.
도 57은 본 발명의 일 실시예에 따른 16K FFT 모드의 비트 셔플링 및 16K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.
도 58은 본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.
도 59는 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
도 60은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.

본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 포함하는 개념이다. 본 발명의 일 실시예에 따른 방송 송신 장치 및 방법은 지상파 방송 서비스를 위한 베이스 프로파일(base profile), 모바일 방송 서비스를 위한 핸드헬드 프로파일 (handheld profile) 및 UHDTV 서비스를 위한 어드밴스드 프로파일 (advanced profile)로 구별될 수 있다. 이 경우, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 프로파일로서 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 컨셉을 정의하기 위해 사용될 수 있다. 이는 설계자의 의도에 따라 변경가능하다.

본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.

이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅(Input formatting) 모듈(1000), 코딩 앤 모듈레이션 (coding & modulation) 모듈(1100), 프레임 스트럭쳐 (frame structure) 모듈(1200), 웨이브폼 제너레이션(waveform generation) 모듈(1300) 및 시그널링 제너레이션 (signaling generation) 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림, IP 스트림 (v4/v6) 그리고 GS (Generic stream)를 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 신호(physical layer signal)를 생성할 수 있다.

본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 (coding) 및 모듈레이션(modulation)을 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 (logical) DP들 (또는 DP들 또는 DP 데이터)를 생성할 수 있다. DP는 피지컬 레이어 단의 로지컬 채널로서, 서비스 데이터 또는 관련 메타 데이터를 운반할 수 있으며, 적어도 하나 이상의 서비스 또는 적어도 하나 이상의 서비스 콤포넌트를 운반할 수 있다. 또한 DP를 통해 전송되는 데이터를 DP 데이터라 호칭할 수 있다.

또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 DP를 코딩 및 모듈레이션 을 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.

본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 DP에 대해서 FEC(forward error correction) 인코딩 을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 수정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력의 비트 데이터를 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 수정 할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 전송 안테나(Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나로 출력하기 위한 데이터 통로 (또는 안테나 통로) 나누어 출력할 수 있다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임(또는 프레임)에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 다이버시티 게인(diversity gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙을 수행할 수 있다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 수신기에서 전송 시스템의 신호 프레임을 획득할 수 있도록 하기 위하여 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 레퍼런스 신호(reference signal)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 PAPR(Peak-to-Average Power Ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.

본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling 정보, 이하 PLS 정보라 호칭)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.

도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.

도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림인 경우의 인풋 포맷팅 모듈을 나타낸다.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.

도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스(input interface) 블록(2010), CRC-8 인코더(CRC-8 encoder) 블록(2020) 및 BB 헤더 인설션(BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB(baseband) 프레임 길이 단위로 나눠서 출력할 수 있다.

CRC-8 인코더 블록(2020)은 각 BB 프레임의 데이터에 대해서 CRC 인코딩을 수행하여 리던던시(redundancy) 데이터를 추가할 수 있다.

이후, BB 헤더 인설션 블록(2030)은 모드 어댑테이션 타임(Mode Adaptation Type (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드 내의 유저 패킷 싱크 바이트의 스타트 어드레스(Start Address), 하이 이피션시 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 싱크로나이제이션 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.

도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 인설션(Padding insertion) 블록(2110) 및 BB 스크램블러(BB scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

패딩 인설션 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.

BB 스크램블러 블록(2120)은 입력된 비트 스트림에 대해 PRBS(Pseudo Random Binary Sequence)을 이용하여 XOR을 수행하여 랜더마이즈 할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 DP를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림들인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.

멀티플 인풋 스트림들을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.

도 3에 도시된 바와 같이, 멀티플 인풋 스트림들을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스(input interface) 블록, 인풋 스트림 싱크로나이저(input stream synchronizer) 블록, 컴펀세이팅 딜레이(compensating delay) 블록, 널 패킷 딜리션(null packet deletion) 블록, CRC-8 인코더(CRC-8 encoder) 블록 및 BB 해더 인설션(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.

인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 인설션 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.

인풋 스트림 싱크로나이저 블록(3100)은 ISCR(Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍 정보를 삽입할 수 있다.

컴펀세이팅 딜레이 블록(3200)은 인풋 스트림 싱크로나이저 블록에 의해 발생된 타이밍 정보와 함께 송신 장치의 데이터 프로세싱에 따른 DP들간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.

널 패킷 딜리션 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.

구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.

본 발명의 일 실시예에 따른 멀티플 인풋 스트림 (multiple input streams)인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이(1-frame delay) 블록(4100), 인밴드 시그널링 또는 패딩 인설션(In-band signaling or padding insertion) 블록(4200), PLS 생성(PLS, physical layer signaling, generation) 블록(4300) 및 BB 스크램블러(BB scrambler) 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.

스케쥴러 (4000)는 듀얼 극성(dual polarity)을 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링 을 수행할 수 있다. 또한 스케쥴러 (4000)는 도 1에서 설명한 코딩 앤 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버(cell interleaver) 블록, 타임 인터리버(time interleaver) 블록등 각 안테나 경로를 위한 신호 처리 블록들에 사용될 파라미터들을 발생시킬 수 있다.

1-프레임 딜레이 블록(4100)은 DP 내에 삽입될 인밴드 시그널링등을 위해서 다음 프레임 에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 신호 프레임만큼 지연시킬 수 있다.

인밴드 시그널링 또는 패딩 인설션 블록(4200)은 한 개의 신호 프레임만큼 지연된 데이터에 지연되지 않은 PLS-다이나믹 시그널링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인밴드 시그널링 또는 패딩 인설션 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트를 삽입하거나, 인밴드 시그널링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인밴드 시그널링과 별개로 현재 프레임에 대한 PLS-다이나믹 시그널링 정보를 출력할 수 있다. 따라서 후술할 셀 맵퍼는 스케쥴러 (4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑 할 수 있다.

PLS 생성 블록(4300)은 인밴드 시그널링을 제외하고 신호 프레임의 프리앰블 심볼(preamble symbol)이나 스프레딩 되어 데이터 심볼 등에 전송될 PLS 데이터 (또는 PLS)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 PLS 데이터 는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 PLS 데이터는 PLS-프리 정보와 PLS-포스트 정보로 분리될 수 있다. PLS-프리 정보는 방송 신호 수신 장치가 PLS-포스트 정보를 디코딩하는데 필요한 파라미터들과 스태틱(static) PLS 시그널링 정보를 포함할 수 있으며, PLS-포스트 정보는 방송 신호 수신 장치가 DP 를 디코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 DP를 디코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그널링 정보 및 다이나믹 PLS 시그널링 정보로 분리될 수 있다. 스태틱 PLS 시그널링 정보 는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그널링 정보는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 DP를 디코딩할 수 있다.

BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션 블록 의 출력 신호의 PAPR 값이 낮아지도록 PRBS를 발생시켜서 입력 비트열과 XOR시켜서 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 DP와 PLS 모두에 대해 적용될 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 data pipe를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.

상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.

즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 DP들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트 별로 QoS를 조절할 수 있다.

따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(5000)은 입력된 DP를 SISO 처리하기 위한 블록으로 FEC 인코더(FEC encoder) 블록(5010), 비트 인터리버(bit interleaver) 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 컨스텔레이션 맵퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.

FEC 인코더 블록(5010)은 입력된 DP에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 리던던시를 추가하고, 전송채널상의 오류를 수신단에서 정정하여 FEC 블록을 출력할 수 있다.

비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 룰(rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러 에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 ?K 페이딩(deep fading) 혹은 이레이져(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.

비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 컨스텔레이션 매핑 룰을 모두 고려하여 FEC 블록내 각 비트들이 적절한 강인성(robustness)를 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.

또한, 비트 인터리버 블 5020은 FEC 인코더 블 5010 과 컨스텔레이션 맵퍼 블록 5040 사이에 위치하며, 수신단의 LDPC 디코을 고려하여, FEC 인코더 블록 5010 에서 수행한 LDPC인코딩의 출력 비트를 컨스텔레이션 맵퍼 블록의 서로 다른 신뢰성(reliability) 및 최적의 값을 갖는 비트 포지션(bit position)과 연결시키는 역할을 수행할 수 있다. 따라서 비트 투 셀 디먹스 블록(5030)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체 될 수 있다.

컨스텔레이션 맵퍼 블록(5040)은 입력된 비트 워드를 하나의 컨스텔레이션에 매핑할 수 있다. 이 경우 컨스텔레이션 맵퍼 블록은 추가적으로 로테이션 앤 Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 컨스텔레이션 맵퍼 블록은 입력된 컨스텔레이션들을 로테이션 각도(rotation angle)에 따라 로테이션 시킨 후에 I(In-phase) 성분과 Q(Quadrature-phase) 성분으로 나눈 후에 Q 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어로 된 I 성분과 Q 성분을 이용해서 새로운 컨스텔레이션으로 재매핑할 수 있다.

또한 컨스텔레이션 맵퍼 블록(5040)은 최적의 컨스텔레이션 포인트들을 찾기 위하여 2차원 평면상의 컨스텔레이션 포인트들을 움직이는 동작을 수행할 수 있다. 이 과정을 통해 코딩 앤 모듈레이션 모듈(1100)의 용량(capacity)은 최적화 될 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 IQ 밸런스드 컨스텔레이션 포인트들(IQ-balanced constellation points)과 로테이션 방식을 이용하여 상술한 동작을 수행할 수 있다. 또한, 컨스텔레이션 맵퍼 블록(5040)은 비슷하거나 동일한 기능을 가진 다른 블록에 의해 대체될 수 있다.

셀 인터리버 블록(5050)은 한 개의 FEC 블록에 해당하는 셀들을 랜덤 하게 섞어서 출력하여, 각 FEC 블록에 해당하는 셀들이 각 FEC 블록마다 서로 다른 순서로 출력할 수 있다.

타임 인터리버 블록(5060)은 여러 개의 FEC 블록에 속하는 cell들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블록의 셀들은 타임 인터리빙 뎁스(depth)만큼의 구간내에 분산되어 전송되므로 다이버시티 게인을 획득할 수 있다.

제 2 블록(5100)은 입력된 DP를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱(processing) 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 다이버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스 에 따라 인코딩을 수행하고, MISO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 Alamouti coding)을 포함할 수 있다.

제 3 블록(5200)은 입력된 DP를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.

즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.

비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO path를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.

컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 경로들의 개수만큼 존재할 수 있다. 이 경우, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 경로를 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀들에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱된 데이터를 두 개의 경로들을 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 SM 매트릭스(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀 다이버시티 코드(Full-rate full diversity code), 리니어 디스펄션 코드(Linear dispersion code) 등을 포함할 수 있다.

제 4 블록(5300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.

제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 컨스텔레이션 맵퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.

제 4 블록(5300)에 포함된 FEC 인코더(Shortened/punctured FEC encoder(LDPC/BCH)) 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 경로를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, FEC 인코더 블록(5310)은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노멀 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 수행 하고, LDPC 인코딩을 한 후에 패딩된 제로들을 제거하여 이펙티브 코드 레이트(effective code rate)가 DP와 같거나 DP보다 낮도록 패리티 비트(parity bit)를 펑처링(puncturing)할 수 있다.

상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.

도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 맵퍼((pair-wise) cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상 (delay compensation) 모듈(6100) 및 적어도 하나 이상의 블록 인터리버((pair-wise) block interleaver)(6200)을 포함할 수 있다. 셀 맵퍼 (6000), 딜레이 보상 모듈(6100) 및 블록 인터리버 (6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.

셀 맵퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 DP에 대응하는 셀들, DP간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(또는 배치) 할 수 있다. 커먼 데이터는 전부 또는 일부의 DP들간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 DP를 통해 전송될 수 있다. 커먼 데이터를 전송하는 DP를 커먼 DP (common DP)라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경가능하다.

본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모우티 코딩(Alamouti coding)을 사용하는 경우, 알라모우티 인코딩에 의한 오소고널리티(orthogonality)를 유지하기 위해서 셀 맵퍼(6000)는 페어 와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 맵퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 신호 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 경로에 해당하는 입력 경로 내의 페어로 된 셀들은 신호 프레임 내 서로 인접한 위치에 할당될 수 있다.

딜레이 보상 블록(6100)은 다음 신호 프레임에 대한 입력 PLS 데이터 셀을 한 신호 프레임만큼 딜레이하여 현재 신호 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 신호 프레임의 PLS 데이터 는 현재 신호 프레임내의 프리앰블 영역을 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임내의 프리앰블 영역 또는 현재 신호 프레임의 각 DP내의 인밴드 시그널링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

블록 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블록내의 셀들을 인터리빙함으로써 추가적인 다이버시티 게인을 획득할 수 있다. 또한 블록 인터리버(6200)는 상술한 페어 와이즈 셀 매핑이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀들을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블록 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 cell들이 될 수 있다.

페어 와이즈 매핑 및 페어 와이즈 인터리빙이 수행되는 경우, 적어도 하나 이상의 셀 맵퍼와 적어도 하나 이상의 블록 인터리버는 각각의 경로를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 6에 도시된 바와 같이, 프래임 스트럭쳐 모듈은 적어도 하나 이상의 신호 프레임을 웨이브폼 제너레이션 모듈로 출력할 수 있다.

도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.

도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.

본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.

구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 경로만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(7000)은 레퍼런스 시그널 인설션 앤 PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(7200), PAPR 리덕션 (PAPR reduction in time) 블록(7300), 가드 시퀀스 인설션 (Guard sequence insertion) 블록(7400), 프리앰블 인설션 (preamble insertion) 블록(7500), 웨이브폼 프로세싱 (waveform processing) 블록(7600), 타 시스템 인설션 (other system insertion) 블록(7700) 및 DAC (Digital Analog Conveter) 블록(7800)을 포함할 수 있다.

레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 각 신호 블록마다 정해진 위치에 레퍼런스 신호들을 삽입하고, 타임 도메인에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴(reduction scheme)을 적용할 수 있다다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 액티브 서브 케리어들의 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 레퍼런스 시그널 인설션 앤 PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 추가 특징으로서 사용하지 않을 수도 있다.

인버스 웨이브폼 트랜스폼 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 트팬스폼하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 인버스 웨이브폼 트랜스폼 블록(7200)은 인버스 FFT 오퍼레이션(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.

PAPR 리덕션 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 블록(7300)은 간단하게 피크 앰플리튜드(peak amplitude)를 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 블록(7300)은 추가 특징으로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.

가드 시퀀스 인설션 블록(7400)은 전송채널의 딜레이 스프레드(delay spread)에 의한 영향을 최소화하기 위해서 인접한 신호 블록간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 인설션블록(7400)은 OFDM 심볼의 가드 인터벌 구간에 사이클릭 프레픽스(cyclic prefix)를 삽입할 수도 있다.

프리앰블 인설션 블록(7500)은 수신 장치가 타겟팅하는 시스템 신호를 빠르고 효율적으로 디텍팅할 수 있도록 송수신 장치간 약속된 노운 타임(known type)의 신호(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 인설션 블록(7500)은 여러 개의 OFDM 심볼들로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 따라서, 프리앰블은 기본 PSL 데이터를 운반할 수 있으며, 각 신호 프레임의 시작 부분에 위치할 수 있다.

웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 신호에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱 을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 아웃 오브 밴드 에미션(out-of-band emission)의 기준을 얻기 위해 SRRC 필터링(square-root-raised cosine filtering)을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.

타 시스템 인설션 블록(7700)은 동일한 RF 신호 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.

DAC 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 (vertical) 또는 수평(horizontal) 극성(polarity)을 가질 수 있다.

또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.

본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 싱크로나이제이션 앤 디모듈레이션 (synchronization & demodulation) 모듈(8000), 프레임 파싱 (frame parsing) 모듈(8100), 디매핑 앤 디코딩 (demapping & decoding) 모듈(8200), 아웃풋 프로세서 (output processor) (8300) 및 시그널링 디코딩 (signaling decoding) 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.

싱크로나이제이션 앤 디모듈레이션 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 신호의 디텍팅 과 싱크로나이제이션(synchronization)을 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 디모듈레이션(demodulation)을 수행할 수 있다.

프레임 파싱 모듈(8100)은 입력된 신호 프레임을 파싱 하고 사용자가 선택한 서비스를 전송하는 데이터를 추출 할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할수 있다.

디매핑 앤 디코딩 모듈(8200)은 입력 신호를 비트 도메인의 데이터로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 앤 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 앤 디코딩 모듈(8200)은 시그널링 디코딩모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.

아웃풋 프로세서 (8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서 (8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 GS(generic stream)가 될 수 있다.

시그널링 디코딩 모듈(8400)은 디모듈레이팅된 신호로부터 PLS 정보을 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 앤 디코딩 모듈(8200) 및 아웃풋 프로세서 (8300)는 시그널링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.

도 9는 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈을 나타낸 도면이다.

도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 8에서 설명한 싱크로나이제이션 앤 디모듈레이션 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 싱크로나이제이션 앤 디모듈레이션 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.

도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 싱크로나이제이션 앤 디모듈레이션 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈의 실시예로서, m개의 경로만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.

첫번째 처리 블록(9000)은 튜너 (tuner) (9100), ADC 블록(9200), 프리앰블 디텍터 (preamble dectector) (9300), 가드 시퀀스 디텍터 (guard sequence detector) (9400), 웨이브폼 트랜스폼 (waveform transmform) 블록(9500), 타임/프리퀀시 싱크 (Time/freq sync) 블록(9600), 레퍼런스 신호 디텍터 (Reference signal detector) (9700), 채널 이퀄라이저 (Channel equalizer) (9800) 및 인버스 웨이브폼 트랜스폼 (Inverse waveform transform) 블록(9900)을 포함할 수 있다.

튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 AD C 블록(9200)으로 출력할 수 있다.

ADC 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.

프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터 (9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터들을 복호할 수 있다.

가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 싱크 블록(9600)은 디텍팅된 가드 시쿼스를 이용하여 타임/프리퀀시 싱크로나이제이션(synchronization)을 수행할 수 있으며, 채널 이퀄라이저 (9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.

웨이브폼 트랜스폼 블록(9500)은 송신측에서 인버스 웨이브폼 트랜스폼이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 트랜스폼 블록(9500)은 사용되지 않을 수 있다.

타임/프리퀀시 싱크 블록(9600)은 프리앰블 디텍터 (9300), 가드 시퀀스 디텍터 (9400), 레퍼런스 신호 디텍터 (9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 디텍션 (guard sequence detection), 블록 윈도우 포지셔닝 (block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 싱크 블록(9600)은 웨이브폼 트랜스폼 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.

레퍼런스 신호 디텍터 (9700)는 수신된 레퍼런스 신호를 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 싱크로나이제이션을 수행하거나 채널 추정(channel estimation)을 수행할 수 있다.

채널 이퀄라이저 (9800)는 가드 시퀀스나 레퍼런스 신호로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.

인버스 웨이브폼 트랜스폼 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 트랜스폼 블록(9500)이 웨이브폼 트랜스폼을 수행한 경우, 다시 원래의 수신 데이터 도메인으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이싱글 캐리어 시스템인 경우, 웨이브폼 트랜스폼 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 인버스 웨이브폼 트랜스폼 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼들을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 인버스 웨이브폼 트랜스폼 블록(9900)은 사용되지 않을 수도 있다.

또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.

도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.

도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블록 인터리버 ((pair-wise) block interleaver) (10000) 및 적어도 하나 이상의 셀 디맵퍼 ((pair-wise) cell demapper) (10100)를 포함할 수 있다.

블록 인터리버 (10000)는 m 개 수신안테나의 각 data 경로로 입력되어 싱크로나이제이션 앤 디모듈레이션 모듈에서 처리된 데이터에 대하여, 각 신호 블록 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어 와이즈 인터리빙이 수행된 경우, 블록 인터리버 (10000)는 각 입력 경로에 대해서 연속된 두 개의 데이터를 하나의 페어 (pair)로 처리할 수 있다. 따라서 블록 인터리버 (10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블록 인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.

셀 디맵퍼 (10100)는 수신된 신호 프레임으로부터 커먼 데이터에 대응하는 셀들과 DP에 대응하는 셀들 및 PLS 정보에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디맵퍼 (10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 머징(merging)하여 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀들의 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디맵퍼 (10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어 와이즈 셀 디매핑을 수행할 수 있다.

또한, 셀 디맵퍼 (10100)는 현재 프레임을 통해 수신한 PLS 시그널링 정보에 대해서, 각각 PLS-프리 정보 및 PLS-포스트 정보로서 모두 추출하여 출력할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 11은 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.

도 11에 도시된 디매핑 앤 디코딩 모듈은 도 8에서 설명한 디매핑 앤 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 앤 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 data pipe들에 대하여 각각의 경로별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 앤 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.

도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS pre/post 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 앤 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 앤 디코딩 모듈은 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.

이하 각 블록에 대해 설명한다.

제 1 블록(11000)은 입력된 DP를 SISO 처리하기 위한 블록으로 타임 디인터리버 (time de-ineterleaver) 블록(11010), 셀 디인터리버 (cell de-interleaver) 블록(11020), 컨스텔레이션 디맵퍼 (constellation demapper) 블록(11030), 셀 투 비트 먹스 (cell to bit mux) 블록(11040), 비트 디인터리버 (bit de-interleaver) 블록(11050) 및 FEC 디코더 (FEC decoder(LDPC/BCH)) 블록(11060)을 포함할 수 있다.

타임 인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙 할 수 있다.

셀 디인터리버 블록(11020)은 도 5에서 설명한 셀 디인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디인터리버 블록(11020)은 하나의 FEC 블록내에서 스프레딩된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.

컨스텔레이션 디맵퍼 블록(11030)은 도 5에서 설명한 컨스텔레이션 디맵퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(11030)은 심볼 도메인의 입력 신호를 비트 도메인의 데이터로 디매핑할 수 있다. 또한, 컨스텔레이션 디맵퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 하드 디시젼 결과에 따라 비트 데이터를 출력할 수도 있고, 소프트 디시젼 (soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR (Log-likelihood ratio) 값을 출력할 수 있다. 만약 송신단에서 추가적인 다이버시티 게인 얻기 위해 로테이트된 컨스텔레이션을 적용한 경우, 컨스텔레이션 디맵퍼 블록(11030)은 이에 상응하는 2-D(2-Dimensional) LLR 디매핑을 수행할 수 있다. 이때 컨스텔레이션 디맵퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.

셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.

비트 디인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.

FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.

제 2 블록(11100)은 입력된 DP를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.

MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모우티 디코딩을 수행할 수 있다.

제 3 블록(11200)은 입력된 DP를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디인터리버 블록, 셀 디인터리버 블록, 컨스텔레이션 디맵퍼 블록, 셀 투 비트 먹스 블록, 비트 디인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클리후드 (Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어 디코딩(Sphere decoding)을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 이터러티브 디코딩(iterative decoding)을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.

제 4 블록(11300)은 PLS-프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.

제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디인터리버, 컨스텔레이션 디맵퍼, 셀 투 비트 먹스, 비트 디인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.

제 4 블록(11300)에 포함된 FEC 디코더 (Shortened/Punctured FEC decoder(LDPC/BCH)) (11310)은 도 5에서 설명한 FEC 인코더 (Shortened/punctured FEC encoder) 블록(5310)의 역과정을 수행할 수 있다. 즉, FEC 디코더 (11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링 (shortening/puncturing)되어 수신된 데이터에 대해서 디쇼트닝 (de-shortening) 및 디펑쳐링 (de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, DP에 사용된 FEC 디코더를 동일하게 PLS 데이터에도 사용할 수 있으므로, PLS 데이터만을 위한 별도의 FEC 디코딩 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.

도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 DP를 수신하여 싱글 아웃풋 스트림(single output stream)을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.

도 12에 도시된 아웃풋 프로세서는 BB 디스크램블러 (BB descrambler) 블록(12000), 패딩 리무벌 (Padding removal) 블록(12100), CRC-8 디코더 (CRC-8 decoder) 블록(12200) 및 BB 프레임 프로세서 (BB frame processor) 블록(12300)을 포함할 수 있다.

BB 디스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스클램블링을 수행할 수 있다.

패딩 리무벌 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트들을 제거할 수 있다.

CRC-8 디코더 블록(12200)은 패딩 리무벌 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블록 에러를 체크할 수 있다.

BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 GS(Generic Stream)를 복원할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 앤 디코딩 모듈로부터 출력된 복수의 DP들을 수신하는 경우에 해당한다. 복수의 DP들에 대한 디코딩은 복수의 DP들에 공통으로 적용될 수 있는 커먼 데이터및 이와 연관된 DP를 머징(merging)하여 디코딩 하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (SVC, scalable video service를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.

도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 리무벌 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.

도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 복수의 DP들간의 싱크를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.

또한 널 패킷 인설션 (Null packet insertion) 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림내 제거된 널 패킷 을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.

TS 클럭 리제너레이션 (TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.

TS 리콤바이닝 (TS recombining) 블록(13300)은 널 패킷 인설션 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 DP들을 재결합하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 GS (Generic Stream)로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.

인밴드 시그널링 디코더 (In-band signaling decoder) 블록(13400)은 DP의 각 FEC 프레임내 패딩 비트 필드를 통해서 전송되는 인밴드 피지컬 시그널링 (in-band physical layer signaling) 정보를 복원하여 출력할 수 있다.

도 13에 도시된 아웃풋 프로세서의 BB 디스크램블러는 PLS-프리 경로와 PLS-포스트 경로에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 피지컬 레이어 시그널링 디코더 (Physical Layer Signaling decoder)는 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 콘트롤러(system controler) 에 전달되며, 시스템 콘트롤러는 수신 장치의 싱크로나이제이션 앤 디모듈레이션 모듈, 프레임 파싱 모듈, 디매핑 앤 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터들을 공급할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.

도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 DP를 통해 전송하는 서비스나 서비스 콤포넌트별로 QoS를 조절하기 위하여, SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 컨스텔레이션 맵퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 컨스텔레이션 맵퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 앤 I/Q 인터리버 (rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

도 14에 도시된 컨스텔레이션 맵퍼 블록(14010)은 입력된 비트 워드를 콤플렉스 심볼 (complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 컨스텔레이션 맵퍼블록(5040)과는 달리 컨스텔레이션 로테이션을 수행하지 않을 수 있다. 도 14에 도시된 컨스텔레이션 맵퍼블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.

로테이션 앤 I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 컴플렉스 심볼의 I (In-phase) 성분과 Q(Quadrature-phase) 성분을 독립적으로 인터리빙 하여 심볼 단위로 출력할 수 있다. 로테이션 앤 I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 앤 I/Q 인터리버 블록(14020)은 I 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.

로테이션 앤 I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 앤 I/Q 인터리버 블록(14020)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블록 인터리버 (Q-block interleaver) 블록(14210) 및 콤플렉스 심볼 제너레이터 (complex symbol generator) 블록(14220)을 포함할 수 있다.

Q-블록 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블록의 패리티 파트 에 대해 치환(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 순환 구조(cyclic structure)로 만들수 있다 Q-블록 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 크기를 갖는 출력 비트 블록들의 순서를 치환(permutation)한 뒤, 행-열 블록 인터리빙 (row-column block interleaving)을 수행하여 최종 비트열을 생성하여 출력할 수 있다.

콤플렉스 심볼 제너레이터 블록(14220)은 Q-블록 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼로 매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 제너레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 경로별로 처리된 DP, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.

도 15는 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈을 나타낸 도면이다.

도 15에 도시된 디매핑 앤 디코딩모듈은 도 8 및 도 11에서 설명한 디매핑 앤 디코딩모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 앤 디코딩모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.

도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 앤 디코딩모듈은 상술한 바와 같이 설계자의 의도에 따라 각 DP를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.

하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디인터리버 및 셀 디인터리버 사이에 I/Q 디인터리버 앤 디로테이션 (I/Q deinterleaver& derotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 컨스텔레이션 디맵퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 컨스텔레이션 디맵퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.

I/Q 디인터리버 앤 디로테이션 블록(15010)은 도 14에서 설명한 로테이션 앤 I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디인터리버 앤 디로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙을 수행할 수 있으며, 복원된 I/Q 성분들을 갖는 콤플렉스 심볼을 다시 디로테이션하여 출력할 수 있다.

I/Q 디인터리버 앤 디로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디인터리버 앤 디로테이션 블록(15010)이 PLS-프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.

컨스텔레이션 디맵퍼 블록(15020)은 도 14에서 설명한 컨스텔레이션 맵퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 컨스텔레이션 디맵퍼 블록(15020)은 디로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.

MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 콤플렉스 심볼 파싱 (complex symbol parsing) 블록(15210) 및 Q-블록 디인터리버 (Q-block deinterleaver) 블록(15220)을 포함할 수 있다.

콤플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제너레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 콤플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.

Q-블록 디인터리버 블록(15220)은 도 14에서 설명한 Q-블록 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블록 디인터리버 블록(15220)은 행-열 디인터리빙 (row-column deinterleaving)에 의해서 Q 사이즈 블록들을 복원한 뒤, 치환(permutation)된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트들의 위치를 원래대로 복원하여 출력할 수 있다.

상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.

결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 앤 디코딩 모듈은 각 경로 별로 처리된 DP 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 방법은 동일한 RF 채널 내의 다른 방송 송/수신 시스템들의 신호들을 멀티플렉싱할수 있으며, 멀티플렉싱된 신호들을 전송할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 수신 장치 및 방법은 방송 신호 송신 동작에 대응하여 신호들을 처리할 수 있다. 결과적으로 본 발명은 유연한 (flexible) 방송 송신 및 수신 시스템을 제공할 수 있다.

이하에서는 본 발명의 일 실시예에 따른 프리퀀시 인터리빙 과정에 대해 설명한다.

상술한 바와 같이, 셀 매퍼 (6000)의 기본적인 동작은 각 DP 및 PLS 데이터의 데이터 셀들을 하나의 싱글 프레임 내 각 OFDM 심볼에 대응하는 액티브 OFDM 셀들의 열에 매핑하는데에 있다. 이후 블록 인터리버 (6200)은 하나의 OFDM 심볼 단위로, 셀 매퍼 (6000)으로부터 입력된 셀들을 랜덤하게 인터리빙하여 프리퀀시 다이버시티(frequency diversity)를 제공할 수 있다. 또한 본 발명에서는 하나의 싱글 프레임 내에서 가장 큰 인터리빙 게인을 얻기 위하여, 순차적인 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 다른 인터리빙 시드 (interleaving seed)를 사용하는 것을 일 실시예로 할 수 있다.

상술한 블록 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블록 내의 셀들을 인터리빙하여 추가적인 다이버시티 게인을 획득할 수 있다. 본 발명의 일 실시예에 따른 블록 인터리버(6200)는 프리퀀시 인터리버라고 호칭할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다. 본 발명의 블록 인터리버 (6200)는 적어도 하나 이상의 OFDM 심볼에 대하여 서로 다른 인터리빙 시드를 적용하거나, 복수의 OFDM 심볼들을 포함하는 프레임에 대하여 서로 다른 인터리빙 시드를 적용하는 것을 일 실시예로 할 수 있다.

본 발명에서는 상술한 프리퀀시 인터리빙 방법을 랜덤 프리퀀시 인터리빙 (랜덤 FI)이라 호칭할 수 있다.

또한 본 발명의 랜덤 FI는 복수개의 OFDM 심볼들을 포함하는 신호 프레임이 복수 개 포함된 수퍼 프레임 구조에 적용되는 것을 일 실시예로 할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치 또는 방송 신호 송신 장치 내의 프리퀀시 인터리버는 적어도 하나 이상의 OFDM 심볼, 즉, 각 OFDM 심볼 또는 페어된 두 개의 OFDM 심볼 (페어-와이즈 OFDM 심볼)마다 서로 다른 인터리빙 시드 (또는 인터리빙 패턴)를 적용하여 랜덤 FI를 수행하므로, 프리퀀시 다이버시티를 획득할 수 있다. 또한 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 각 신호 프레임마다 서로 다른 인터리빙 시드를 적용하여 랜덤 FI를 수행함으로써 추가적인 프리퀀시 다이버시티를 획득할 수 있다.

따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치 또는 프리퀀시 인터리버는 두 개의 메모리 뱅크들을 이용하여 연속된 한 쌍의 OFDM 심볼 (페어-와이즈 OFDM 심볼) 단위로 프리퀀시 인터리빙을 수행하는 핑-퐁 (ping-pong) 프리퀀시 인터리버 구조를 가질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 프리퀀시 인터리버의 인터리빙 동작을 페어-와이즈 심볼 FI (또는 페어-와이즈 FI) 또는 핑-퐁 FI (핑-퐁 인터리빙, ping-pong interleaving)로 호칭할 수 있다. 상술한 인터리빙 동작은 랜덤 FI의 실시예에 해당하며, 호칭은 설계자 의도에 따라 변경 가능하다.

짝수 번째 페어-와이즈 OFDM 심볼들과 홀수 번째 페어-와이즈 OFDM 심볼들은 서로 다른 FI 메모리 뱅크를 통해 불연속적으로 인터리빙 될 수 있다. 또한, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 각 메모리 뱅크로 입력되는 연속된 한 쌍의 OFDM 심볼에 대하여 임의의 인터리빙 시드를 사용하여 리딩 오퍼레이션 (reading operation) 및 라이팅 오퍼레이션 (writing operation)을 동시에 수행할 수 있다. 구체적인 동작에 대해서는 후술한다.

또한, 수퍼 프레임내의 모든 OFDM 심볼을 합리적이고 효율적으로 인터리빙하기 위한 논리적인 프리퀀시 인터리빙 동작으로서, 본 발명에서는 기본적으로 인터리빙 시드가 한 쌍의 OFDM 심볼 단위로 변화되는 것을 일 실시예로 할 수 있다.

이 경우, 본 발명의 인터리빙 시드는 임의의 제너레이터 (random generator)또는 여러 개의 랜덤 제너레이터의 조합으로 구성된 랜덤 제너레이터 (또는 인터리빙 시드 제너레이터, interleaving seed generator)로 생성되는 것을 일 실시예로 할 수 있다. 또한, 본 발명에서는 효율적인 인터리빙 시드 변화를 위해 하나의 메인 인터리빙 시드를 사이클릭-시프팅 (cyclic-shifting) 하여 다양한 인터리빙 시드를 생성하는 것을 일 실시예로 할 수 있다. 이 경우, 사이클릭-시프팅 룰은 OFDM 심볼과 신호 프레임 단위를 고려하여 계층적으로 정의될 수 있다. 이는 설계자 의도에 따라 변경 가능하며, 구체적인 내용은 후술한다.

또한 본 발명의 일 실시예에 따른 방송 신호 수신 장치는, 상술한 랜덤 프리퀀시 인터리빙의 역과정을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치 또는 방송 신호 수신 장치의 프리퀀시 디인터리버는 두개의 메모리들을 사용하는 핑-퐁 구조를 사용하지 않고, 연속된 입력 OFDM 심볼들에 대해 싱글 메모리를 사용하여 디인터리빙을 수행할 수 있다. 따라서 메모리 사용 효율성을 증가시킬 수 있다. 또한 싱글-메모리 디인터리빙 오퍼레이션이라고 호칭되는 리딩 및 라이티 오퍼레이션들도 여전히 요구되므로, 이러한 디인터리빙 방식(scheme)은 메모리 사용 측면에서 매우 효율성이 높다.

도 16은 본 발명의 일 실시예에 따른 프리퀀시 인터리버의 동작을 나타낸 도면이다.

도 16은 송신기에서 두 개의 메모리 뱅크들을 사용하여 수신기에서 싱글 메모리를 사용하는 디인터리빙을 가능하게 하는 프리퀀시 인터리버의 기본 동작을 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 핑-퐁 인터리빙 오퍼레이션을 수행할 수 있다.

전형적으로 핑퐁 인터리빙 오퍼레이션은 두개의 메모리 뱅크를 사용하여 이루어질 수 있다. 제시된 프리퀀시 동작에서 두개의 메모리 뱅크를 각 페어-와이즈 OFDM 심볼을 위해 사용될 수 있다.

인터리빙을 위한 맥시멈 메모리 ROM (Read Only Memory) 사이즈는 대략 맥시멈 FFT 사이즈의 두배가 될 수 있다. 전송단에서는 수신단보다는 ROM 사이즈의 증가가 덜 중요하다.

상술한 바와 같이 짝수 번째 페어-와이즈 OFDM 심볼들과 홀수 번째 페어-와이즈 OFDM 심볼들은 서로 다른 FI 메모리-뱅크를 통해 불연속적으로 인터리빙될 수 있다. 즉, 첫번째 페어-와이즈 OFDM 심볼이 첫번째 메모리 뱅크에서 인터리빙되는 동안 두번째 (홀수 인덱스) 페어-와이즈 OFDM 심볼은 두번째 메모리 뱅크에서 인터리빙되고 이러한 과정이 반복된다. 또한, 각 페어-와이즈 OFDM 심볼에 대해 하나의 인터리빙 시드가 사용될 수 있다. 따라서 인터리빙 시드 및 리딩-라이팅 (또는 라이팅-리딩) 오퍼레이션을 기반으로 두 개의 OFDM 심볼들은 순차적으로 인터리빙된다.

본 발명의 일 실시예에 따른 리딩-라이팅 오퍼레이션들은 충돌없이 동시에 수행될 수있다. 본 발명의 일 실시예에 따른 라이팅-리딩 오퍼레이션 역시 충돌없이 동시에 수행될 수 있다.

도 16은 상술한 프리퀀시 인터리버의 동작을 나타낸다. 도면에 도시된 바와 같이, 프리퀀시 인터리버는 디먹스 (demux) (16000), 두 개의 메모리 뱅크, 메모리 뱅크 (memory bank)-A (16100) 및 메모리 뱅크 (memory bank)-B (16200) 및 먹스 (mux) (16300)를 포함할 수 있다.

먼저, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 페어-와이즈 OFDM 심볼 프리퀀시 인터리빙을 위한 순차적으로 입력되는 OFDM 심볼들에 대한 디멀티프렉싱을 수행할 수 있다. 이후 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 각 메모리 뱅크 A 및 B 안에서 싱글 인터리빙 시드를 사용하여 리딩-라이팅 오퍼레이션들을 수행할 수 있다. 도 16에 도시된 바와 같이 두개의 메모리 뱅크들은 각 OFDM 심볼 페어를 위해 사용될 수 있다. 동작상, 두번째 (홀수 인덱스) OFDM 심볼 페어가 메모리 뱅크 B에서 인터리빙되는 동안, 첫번째 (짝수 인덱스) OFDM 심볼 페어는 메모리 뱅크 A에서 인터리빙되며, 이러한 방식은 메모리 뱅크 A와 B 간에 번갈아가며 수행된다.

이후, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 순차적인 OFDM 심볼 전송을 위한 핑퐁 프리퀀시 인터리빙 아웃풋들에 대하여 멀티플렉싱을 수행할 수 있다.

도 17은 본 발명의 일 실시예에 따른 먹스 및 디먹스 동작을 위한 기본 스위치 모델을 나타낸 도면이다.

도 17은 상술한 핑-퐁 FI 구조에서 메모리 뱅크-A/-B의 입출력에 적용된 디먹스 및 먹스의 간단한 동작을 나타낸다.

디먹스 및 먹스는 인터리빙을 위해 순차적으로 입력되는 OFDM 심볼들 및 전송될 출력 OFDM 심볼 페어들을 각각 통제할 수 있다. 다른 인터리빙 시드들은 각 OFDM 심볼 페어를 위해 사용될 수 있다.

이하에서는 본 발명의 일 실시예에 따른 프리퀀시 인터리빙의 리딩 오퍼레이션 및 라이팅 오퍼레이션을 설명한다.

본 발명의 일 실시예에 따른 프리퀀시 인터리버는 하나의 인터리빙 시드를 선택 또는 사용할 수있으며, 첫번째 및 두번째 OFDM 심볼들 각각에 대한 라이팅 및 리딩 오퍼레이션에서 인터리빙 시드를 사용할 수 있다. 즉, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 선택한 하나의 임의 인터리빙 시드를 페어-와이즈 OFDM 심볼의 첫 번째 OFDM 심볼에 대한 라이팅 오퍼레이션에 사용하고, 두 번째 OFDM 심볼에 대한 라이팅 오퍼레이션에 사용함으로써 효과적으로 인터리빙할 수 있다. 실제로 두개의 OFDM 심볼들에 두개의 서로 다른 인터리빙 시드들이 각각 적용되는 것과 같다.

본 발명이 일 실시예에 따른 리딩-라이팅 오퍼레이션의 상세한 내용은 다음과 같다.

첫번째 OFDM 심볼에 대하여, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 인터리빙 시드에 따라 심볼들을 임의로 (random) 메모리에 쓰는 라이팅 오퍼레이션을 수행하고, 이후 쓰여진 심볼들을 선형으로 (linear) 읽어나가는 리딩 오퍼레이션을 수행할 수 있다. 두번째 OFDM 심볼에 대하여, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 첫번째 심볼에 대한 선형 리딩 오퍼레이션에 의한 영향에 따라 동시에 두번째 심볼을 메모리에 선형적으로 쓸 수 있다. 또한, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 인터리빙 시드에 따라 쓰여진 두번째 심볼에 대해 임의로 (random) 읽어 나가는 리딩 오퍼레이션을 수행할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 복수 개의 신호 프레임을 시간축상으로 연속적으로 전송할 수 있다. 본 발명에서는 일정 시간 동안 전송되는 신호 프레임들의 집합을 수퍼 프레임이라 호칭할 수 있다. 따라서 하나의 수퍼 프레임에는 N개의 신호 프레임들이 포함될 수 있으며, 각 신호 프레임들은 복수개의 OFDM 심볼들을 포함할 수 있다.

도 18은 본 발명의 일 실시예에 따른 싱글 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 개념도를 나타낸다.

본 발명의 일 실시예에 따른 프리퀀시 인터리버는 하나의 싱글 신호 프레임 내에서 각 페어-와이즈 OFDM 심볼마다 인터리빙 시드를 변경할 수도 있고 (심볼 인덱스 리셋), 매 프레임 단위로 각 신호 프레임에 사용되는 인터리빙 시드를 변경할 수도 있다 (프레임 인덱스 리셋)결과적으로, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 수퍼 프레임 내 또는 수퍼 프레임 단위로 인터리빙 시드를 변경할 수도 있다 (수퍼-프레임 인덱스 리셋).

따라서 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 수퍼-프레임 내의 모든 OFDM 심볼을 합리적이며 효율적으로 인터리빙할 수 있다.

도 19는 본 발명의 일 실시예에 따른 싱글 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘 (logical operation mechanism)을 나타낸 도면이다.

도 19는 도 18에서 설명한 하나의 수퍼 프레임내에 사용될 인터리빙 시드들을 효과적으로 바꾸기 위한 프리퀀시 인터리버의 로지컬 오퍼레이션 메커니즘과 관련 파라미터들을 나타낸다.

상술한 바와 같이 본 발명에서는 하나의 메인 인터리빙 시드를 임의의 오프셋(offset)만큼 사이클릭-시프팅하여 다양한 인터리빙 시드를 효율적으로 생성할 수 있다. 도면에 도시된 바와 같이 본 발명에서는 상술한 오프셋을 매 프레임 및 각 페어-와이즈 OFDM 심볼마다 다르게 생성하여 다른 인터리빙 시드를 생성하는 것을 일 실시예로 할 수 있다. 이하, 로지컬 오퍼레이션 메커니즘을 설명한다.

도면의 하단 블록에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 입력되는 프레임 인덱스를 이용하여 각 신호 프레임마다 오프셋을 랜덤하게 발생시킬 수 있다. 본 발명의 일 실시예에 따른 오프셋은 프리퀀시 인터리버에 포함된 프레임 오프셋 제너레이터 (frame offset generator)에 의해 생성될 수 있다. 이 경우 각 프레임마다 적용될 수 있는 프레임 오프셋은 수퍼-프레임 인덱스가 리셋되면 수퍼-프레임 인덱스에 따라 식별되는 각 수퍼 프레임 내의 각 신호 프레임에 대해 발생된다.

도면의 중간에 위치한 블록에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 입력되는 심볼 인덱스를 이용하여 각 신호 프레임에 포함된 각 OFDM 심볼에 적용하기 위한 심볼 오프셋을 랜덤하게 발생시킬 수 있다. 본 발명의 일 실시예에 따른 심볼 오프셋은 프리퀀시 인터리버에 포함된 심볼 오프셋 제너레이터에 의해 생성될 수 있다. 이 경우 각 심볼에 대한 심볼 오프셋은 프레임 인덱스가 리셋되면, 프레임 인덱스에 따라 식별되는 각 신호 프레임 내의 심볼들에 대해 발생된다. 또한 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 매 OFDM 심볼에 대해 메인 인터리빙 시드를 심볼 오프셋만큼 사이클릭 시프팅하여 다양한 인터리빙 시드를 생성할 수 있다.

이후 도면의 상단에 위치한 블록에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 입력되는 셀 인덱스를 이용하여 각 OFDM 심볼에 포함된 셀들에 대해 랜덤 FI를 수행할 수 있다. 본 발명의 일 실시예에 따른 랜덤 FI 파라미터는 프리퀀시 인터리버에 포함된 랜덤 FI 제너레이터에 의해 생성될 수 있다.

도 20은 본 발명의 일 실시예에 따른 하나의 수퍼 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘의 수학식을 나타낸다.

구체적으로 도 20은 상술한 프레임 오프셋 파라미터, 심볼 오프셋 파라미터 및 각 OFDM에 포함된 셀에 적용되는 랜덤 FI의 파라미터의 관계를 나타낸다. 도면에 도시된 바와 같이, 매 OFDM 심볼에 사용될 오프셋은 상술한 프레임 오프셋 제너레이터 및 상술한 심볼 오프셋 제너레이터의 계층적인 구조를 통해 발생될 수 있다. 이 경우, 프레임 오프셋 제너레이터 및 심볼 오프셋 제너레이터는 임의의 제너레이터 (random generator)를 이용하여 설계될 수 있다.

도 21은 본 발명의 일 실시예에 따른 메모리 뱅크의 동작을 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 포함된 두 개의 메모리 뱅크는 상술한 과정을 통해 발생된 임의의 인터리빙 시드를 각 페어-와이즈 OFDM 심볼에 적용할 수 있다. 또한 각 메모리 뱅크는 각 페어-와이즈 OFDM 심볼마다 인터리빙 시드를 변경할 수 있다.

도 22는 본 발명의 일 실시예에 따른 프리퀀시 디인터리빙 과정을 나타낸 도면이다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 이용하여 상술한 프리퀀시 인터리빙 과정의 역과정을 수행할 수 있다. 본 도면은 입력 연속 OFDM 심볼들에 대한 싱글-메모리를 사용한 디인터리빙을 나타낸다.

기본적으로 프리퀀시 디인터리빙 동작은 상술한 프리퀀시 인터리빙 동작의 역과정에 따를 수 있다. 즉, 싱글 메모리 사용을 위한 더 이상의 동작은 요구되지 않는다.

도면의 좌측에 도시된 페어-와이즈 OFDM 심볼들이 연속적으로 입력되면, 도면의 우측에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 이용하여 상술한 리딩 및 라이팅 오퍼레이션을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 메모리-인덱스를 생성하여 방송 신호 송신 장치에서 수행한 프리퀀시 인터리빙의 라이팅 및 리딩 오퍼레이션의 역과정에 대응하는 프리퀀시 디인터리빙, 즉, 리딩 및 라이팅 오퍼레이션을 수행할 수 있다. 이는 본 발명에서 제안한 페어-와이즈 핑퐁 인터리빙 구조에 따라 발생하는 효과이다.

하기의 수학식들은 상술한 리딩-라이팅 오퍼레이션 (reading-writing operation)을 나타낸다.

수학식 1은 페어-와이즈 OFDM 심볼의 첫번째 OFDM 심볼을 위한 것이며 (i.e.,(j mod 2) = 0), 수학식 2는 페어-와이즈 OFDM 심볼의 두번째 OFDM 심볼을 위한 것이다 (i.e., (j mod 2) = 1).

Fj는 인터리빙된 j 번째 OFDM 심볼(벡터)를 의미하며, Xj는 입력 벡터 (j 번째 OFDM 심볼)을 의미한다. 수학식들에 도시된 바와 같이 본 발명의 일 실시예에 따른 리딩-라이팅 오퍼레이션은 임의의 랜덤 제너레이터 (random generator)에 의한 발생된 하나의 랜덤 시드를 페어-와이즈 OFDM 심볼에 적용하여 수행될 수 있다.

도 23은 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 개념도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 하나의 싱글 신호 프레임내의 각 페어-와이즈 OFDM 심볼 마다인터리빙 시드를 변경할 수 있다. 구체적인 내용은 후술한다.

도 24는 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘 (logical operation mechanism)을 나타낸 도면이다.

도 24는 도 23에서 설명한 하나의 싱글 신호 프레임 내에 사용될 인터리빙 시드들을 효과적으로 바꾸기 위한 프리퀀시 인터리버의 로지컬 오퍼레이션 메커니즘 및 관련 파라미터들을 나타낸다.

상술한 바와 같이 본 발명에서는 하나의 메인 인터리빙 시드를 임의의 심볼 오프셋만큼 사이클릭 시프팅 (cyclic-shifting)하여 다양한 인터리빙 시드를 효율적으로 생성할 수 있다. 도면에 도시된 바와 같이 본 발명에서는 상술한 심볼 오프셋을 매 페어-와이즈 OFDM 심볼마다 다르게 생성하여 다른 인터리빙 시드를 생성하는 것을 일 실시예로 할 수 있다. 이 경우, 심볼 오프셋은 임의의 랜덤 심볼 오프셋 제너레이터를 이용하여 매 페어-와이즈 OFDM 심볼마다 다르게 발생된다.

이하, 로지컬 오퍼레이션 메커니즘을 설명한다.

도면의 하단에 위치한 블록에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 입력되는 심볼 인덱스를 이용하여 각 신호 프레임에 포함된 각 OFDM 심볼에 적용하기 위한 심볼 오프셋을 랜덤하게 발생시킬 수 있다. 본 발명의 일 실시예에 따른 심볼 오프셋 (또는 랜덤 심볼 오프셋)은 프리퀀시 인터리버에 포함된 임의의 랜덤 제너레이터 (또는 심볼 오프셋 제너레이터)에 의해 생성될 수 있다. 이 경우 각 심볼에 대한 심볼 오프셋은 프레임 인덱스가 리셋 (reset)되면, 프레임 인덱스 에 따라 식별되는 각 신호 프레임 내의 심볼들에 대해 발생된다. 또한 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 매 OFDM 심볼에 대해 메인 인터리빙 시드를 발생된 심볼 오프셋만큼 사이클릭-시프팅하여 다양한 인터리빙 시드를 생성할 수 있다.

이후 도면의 상단에 위치한 블록에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프리퀀시 인터리버는 입력되는 셀 인덱스를 이용하여 각 OFDM 심볼에 포함된 셀들에 대해 랜덤 프리퀀시 인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 랜덤 프리퀀시 인터리빙 파라미터는 프리퀀시 인터리버에 포함된 랜덤 프리퀀시 인터리빙 제너레이터 (random FI generator)에 의해 생성될 수 있다.

도 25는 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘의 수학식을 나타낸다.

도 25는 본 발명의 일 실시예에 따른 싱글 신호 프레임에 적용되는 프리퀀시 인터리빙의 로지컬 오퍼레이션 메커니즘의 수학식을 나타낸다.

도 25는 상술한 심볼 오프셋 파라미터 및 각 OFDM에 포함된 셀에 적용되는 랜덤 FI의 파라미터의 관계를 나타낸다. 도면에 도시된 바와 같이, 매 OFDM 심볼에 사용될 오프셋은 상술한 심볼 오프셋 제너레이터의 계층적인 구조를 통해 발생될 수 있다. 이 경우, 심볼 오프셋 제너레이터는 임의의 랜덤 제너레이터를 이용하여 설계될 수 있다.

이하의 수학식은 상술한 각 메모리 뱅크내에서 인터리빙 시드의 변경 과정 (change procedure)를 나타낸다.

상술한 수학식 3은 첫번째 OFDM 심볼을 위한 것이며 (i.e., (j mod 2) i 번째 페어-와이즈 OFDM 심볼의 (j mod 2) = 0), 수학식 4는 두번째 OFDM 심볼을 위한 것이다 (i.e., i 번째 페어-와이즈 OFDM 심볼의 (j mod 2) = 1).

도 26은 연속적인 OFDM 심볼들의 입력에 대한 싱글-메모리 디인터리빙을 나타낸 도면이다.

도 26은 방송 신호 송신 장치 (또는 프리퀀시 인터리버)에서 사용된 인터리빙 시드를 매 페어-와이즈 OFDM 심볼에 적용하여 디인터리빙을 수행하는 방송 신호 수신 장치 또는 방송 신호 수신 장치의 프리퀀시 디인터리버의 동작을 개념화시켜 나타낸 도면이다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 이용하여 상술한 프리퀀시 인터리빙 과정의 역과정을 수행할 수 있다. 본 도면은 연속적인 OFDM 심볼들의 입력에 대한 싱글-메모리 디인터리빙을 수행하는 방송 신호 수신 장치의 동작을 나타낸다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 프리퀀시 인터리버의 동작의 역과정을 수행할 수 있다. 따라서 디인터리빙 시드들은 상술한 인터리빙 시드에 대응된다.

상술한 바와 같이, 웨이브폼 트랜스폼 블록(9500)는 입력된 데이터에 대하여 FFT 변환을 수행할 수 있다. 본 발명의 일 실시예에 따른 FFT 사이즈는 4K, 8K, 16K, 32K 등이 될 수 있으며, FFT 사이즈를 지시하기 위하여 FFT 모드가 정의될 수 있다. 상술한 FFT 모드는 신호 프레임 내의 프리앰블 (또는 프리앰블 신호, 프리앰블 심볼)을 통해 시그널링될 수도 있고, PLS-프리, PLS-포스트를 통해 시그널링 될 수도 있다. FFT 사이즈는 설계자의 의도에 따라 그 크기가 변경 될 수 있다.

본 발명의 일 실시예에 따른 프리퀀시 인터리버 또는 프리퀀시 인터리버에 포함된 인터리빙 시드제너레이터는 상술한 FFT 모드에 따라 동작을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 인터리빙 시드 제너레이터는 랜덤 시드 제너레이터 및 콰지-랜덤 인터리빙 시드 제너레이터 (quasi-random interleaving seed generator)를 포함할 수 있다. 이하에서는 각 FFT 모드에 따른 인터리빙 시드 제너레이터의 동작을 랜덤 시드 제너레이터 및 콰지-랜덤 인터리빙 시드 제너레이터의 동작으로 나누어 설명한다.

이하에서는 4K FFT 모드에 대한 랜덤 시드 제너레이터를 설명한다.

본 발명의 일 실시예에 따른 랜덤 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 랜덤 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼내의 셀들을 인터리빙 하기 위한 랜덤 메인-시드 제너레이터 (random main-seed generator) (또는 메인 인터리빙 시드 제너레이터) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator) (

)를 포함할 수 있다.

랜덤 메인-시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 랜덤 메인-시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 인터리빙 시드를 생성할 수 있다.

본 발명의 일 실시예에 따른 랜덤 메인-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 4K FFT 모드의 경우 1 비트의 스프레더 및 11 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 4K FFT 모드의 경우 (12-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다.

상술한 스프레더 및 랜더마이저는 인터리빙 시드 생성시, 스프레딩 효과와 랜덤 효과를 발생시키기 위해 사용될 수 있다.

도 27은 본 발명의 일 실시예에 따른 타입 인터리버의 출력신호를 나타낸 도면이다.

본 발명의 일 실시예에 따른 타임 인터리버는 도면의 좌측에 도시된 바와 같이, 하나의 FEC 블록에 대해 컬럼-와이즈 라이팅 (column-wise writing) 오퍼레이션을 수행하고, 로-와이즈 리딩 (row-wise reading) 오퍼레이션을 수행할 수 있다. 도면의 우측에 도시된 블록은 타임 인터리버의 출력신호로서, 본 발명의 일 실시예에 따른 프리퀀시 인터리버에 입력된다.

따라서 하나의 FEC 블록은 각 FI 블록에서 주기적으로 스프레드 (spread)된다. 따라서 주기적인 성질이 강한 채널의 강건성(robustness)을 증가시키기 위하여, 상술한 랜덤 인터리빙 시드 제너레이터가 사용될 수 있다.

도 28은 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터는 스프레더 (spreader (1-bit toggling)), 랜더마이저 (randomizer), 메모리-인덱스 체크 (memory-index check) 블록, 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator), 모듈로 오퍼레이터 (modulo operator)를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

(셀) 스프레더는 전체 12-비트들중에 n-비트(들) 상위 부분을 이용하여 동작할 수 있으며, 룩-업 테이블 (look-up table)을 기반으로 하는 멀티플렉서로 동작 가능하다. 4K FFT 모드의 경우, 1-비트 멀티플렉서 (또는 토글링)가 될 수 있다.

랜더마이저는 PN 제너레이터를 통해 동작되며 인터리빙시 전체 임의성 (full randomness)을 제공할 수 있다. 상술한 바와 같이 4K FFT 모드의 경우, 11 비트들을 고려한 PN 제너레이터가 될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. 또한 스프레더 및 랜더마이저는 각각 멀티플렉서 및 PN 제너레이터를 통해 동작될 수 있다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata 를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

본 발명의 일 실시예에 따른 Ndata는 데이터 셀들의 개수를 의미한다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 메인 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드 (또는 메인 인터리빙 시드)를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 후술한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 29는 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.

도면 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP (primitive polynomial)을 나타낸다. 이 경우, PP는 11thPP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

도면 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 메인 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼 오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 30은 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트들의 스프레더및 (X-k) 비트들의 랜더마이저를 포함할 수 있다.

이하 각 블록을 설명한다.

k 비트들의 스프레더는 2k 멀티플렉서를 통해 동작되며, 심볼간 스프레드 성질을 최대화 (또는 코릴레이션 (correlation) 성질을 최소화) 하도록 최적화 설계될 수 있다.

랜더마이저는 N 비트들의 PN 제너레이터를 통해 동작되며 임의성을 제공하도록 설계될 수 있다.

4K FFT 모드의 랜덤 심볼-오프셋 제너레이터는 0/1/2 비트 (또는 비트들)의 스프레더 (bit/bits-spreader) 및 12/11/10 비트들의 랜덤 제너레이터 (bits-random generator) (또는 PN 제너레이터)를 포함할 수 있다. 구체적인 내용은 후술한다.

도 31은 본 발명의 일 실시예에 따른 4K FFT 모드의 0 비트-스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 0 비트-스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 4K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 12th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 32는 본 발명의 일 실시예에 따른 4K FFT 모드의 1 비트의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 1 비트의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 4K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 11th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 33은 본 발명의 일 실시예에 따른 4K FFT 모드의 2 비트들의 스프레더와 10 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 2 비트들의 스프레더와 10 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 4K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 10th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다. (b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼 오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 34는 본 발명의 일 실시예에 따른 4K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 4K 모드의 랜덤 메인-시드 제너레이터는 랜덤 메인 인터리빙-시드 제너레이터 (random main interleaving-seed generator), 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 34는 랜덤 메인 인터리빙 시드 제너레이터 및 랜덤 심볼-오프셋 제너레이터가 결합된 4K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 구조를 나타낸다. 도 34는 랜덤 메인 인터리빙 시드 제너레이터는 1 비트의 스프레더 및 11 비트들의 랜더마이저를 포함하고, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 10 비트들의 랜더마이저를 포함한 경우의 실시예를 나타낸다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

이하에서는 4K FFT 모드에 대한 콰지-랜덤 인터리빙 시드 제너레이터 (quasi-random interleaving seed generator)를 설명한다.

본 발명의 일 실시예에 따른 콰지-랜덤 인터리빙 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 메인 콰지-랜덤 시드 제너레이터 (main quasi-random seed generator) (또는 콰지-랜덤 메인 인터리빙 시드 제너레이터, quasi-random main interleaving-seed generator) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (

)를 포함할 수 있다.

메인 콰지-랜덤 시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 메인 콰지-랜덤 시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 시드 (또는 인터리빙 시드)를 생성할 수 있다.

본 발명의 일 실시예에 따른 메인 콰지 랜덤-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 4K FFT 모드의 경우 3 비트들의 스프레더 및 9 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 4K FFT 모드의 경우 (12-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 스프레더 및 랜더마이저의 주요 역할은 다음과 같다.

스프레더: 프리퀀시 인터리빙에 스프레딩 효과를 렌더링 (rendering)

랜더마이저: 프리퀀시 인터리빙에 랜덤 효과를 렌더링 (rendering)

도 35는 본 발명의 다른 실시예에 따른 타입 인터리버의 출력신호를 나타낸 도면이다.

본 발명의 일 실시예에 따른 타임 인터리버는 도면의 좌측에 도시된 바와 같이, 5의 크기를 갖는 각 FEC 블록에 대해 컬럼-와이즈 라이팅 (column-wise writing) 오퍼레이션을 수행하고, 로-와이즈 리딩 (row-wise reading) 오퍼레이션을 수행할 수 있다. 도면의 우측에 도시된 블록은 타임 인터리버의 출력신호로서, 본 발명의 일 실시예에 따른 프리퀀시 인터리버에 입력된다.

따라서 하나의 FEC 블록은 각 FI 블록에서 5의 길이를 가지고 버스트 (burst) 형태로 뭉쳐진다. 따라서 버스트 에러 성질이 강한 채널의 강건성(robustness)을 증가시키기 위하여, 임의성뿐 만 아니라 스프레딩 성질이 좋은 인터리빙 시드가 필요하다. 따라서 상술한 콰지-랜덤 인터리빙 시드 제너레이터가 사용될 수 있다.

도 36은 본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 스프레더 (3-bit toggling), 랜더마이저, 메모리-인덱스 체크 블록, 랜덤 심볼-오프셋 제너레이터, 모듈로 오퍼레이터를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

스프레더는 n-비트/비트들의 멀티플렉서를 통해 동작할 수 있으며, 데이터 셀 (cell)의 스프레딩을 최대화 (또는 셀들 사이의 코릴레이션을 최소화) 할 수 있다. 4K FFT 모드의 경우, 3-비트들을 고려한 룩-업 테이블을 사용할 수 있다.

랜더마이저는 (12-n) 비트들의 PN 제너레이터로 동작되며 임의성 (randomness, 또는 코릴레이션 (correlation) 성질)을 제공할 수 있다. 본 발명의 일 실시예에 따른 랜더마이저는 비트 셔플링 (but shuffling)을 포함할 수 있다. 비트 셔플링은 스프레딩 성질 또는 임의성 성질을 최적화하는 기능을 수행하며, Ndata를 고려하여 설계된다. 4K FFT 모드의 경우, 9 비트들의 PN 제너레이터 를 사용할 수 있으며, 이는 변경 가능하다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 콰지-랜덤 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 4K FFT 모드의 랜덤 메인-시드 제너레이터에서 설명한 바와 같으므로 생략한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 37은 본 발명의 일 실시예에 따른 4K FFT 모드의 비트 셔플링 및 4K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)는 상술한 4K FFT 모드의 비트 셔플링을 나타내며, (b)는 4K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)에 도시된 바와 같이, 4K FFT 모드의 비트 셔플링은 메모리-인덱스 계산시 PN 제너레이터의 레지스터 (register)들의 비트들을 섞을 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 9th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼-오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 38은 본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 콰지-랜덤 메인 인터리빙 시드 제너레이터, 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 38은 콰지-랜덤 메인 인터리빙 시드 제너레이터및 랜덤 심볼-오프셋 제너레이터가 결합된 4K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구조를 나타낸다. 도 38은 콰지-랜덤 메인 인터리빙 시드 제너레이터는 3 비트들의 스프레더 및 9 비트들의 랜더마이저를 포함하고, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 10 비트들의 랜더마이저를 포함한 경우의 실시예를 나타낸다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

이하에서는 8K FFT 모드에 대한 랜덤 시드 제너레이터를 설명한다.

본 발명의 일 실시예에 따른 랜덤 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 랜덤 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼내의 셀들을 인터리빙 하기 위한 랜덤 메인-시드 제너레이터 (random main-seed generator) (또는 메인 인터리빙 시드 제너레이터) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator) (

)를 포함할 수 있다.

랜덤 메인-시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 랜덤 메인-시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 인터리빙 시드를 생성할 수 있다.

본 발명의 일 실시예에 따른 랜덤 메인-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 8K FFT 모드의 경우 1 비트의 스프레더 및 12 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 8K FFT 모드의 경우 (13-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다. 상술한 스프레더 및 랜더마이저는 인터리빙 시드 생성시, 스프레딩 효과와 랜덤 효과를 발생시키기 위해 사용될 수 있다.

본 발명의 일 실시예에 따른 타임 인터리버의 출력은 상술한 바와 같다.

도 39는 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터는 스프레더 (spreader (1-bit toggling)), 랜더마이저 (randomizer), 메모리-인덱스 체크 (memory-index check) 블록, 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator), 모듈로 오퍼레이터 (modulo operator)를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

(셀) 스프레더는 전체 13-비트들중에 n-비트(들) 상위 부분을 이용하여 동작할 수 있으며, 룩-업 테이블 (look-up table)을 기반으로 하는 멀티플렉서로 동작 가능하다. 8K FFT 모드의 경우, 1-비트 멀티플렉서 (또는 토글링)가 될 수 있다.

랜더마이저는 PN 제너레이터를 통해 동작되며 인터리빙시 전체 임의성 (full randomness)을 제공할 수 있다. 상술한 바와 같이 8K FFT 모드의 경우, 12 비트들을 고려한 PN 제너레이터가 될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. 또한 스프레더 및 랜더마이저는 각각 멀티플렉서 및 PN 제너레이터를 통해 동작될 수 있다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata 를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

본 발명의 일 실시예에 따른 Ndata는 데이터 셀들의 개수를 의미한다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 메인 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드 (또는 메인 인터리빙 시드)를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 후술한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 40은 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.

도면 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP (primitive polynomial)을 나타낸다. 이 경우, PP는 11thPP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

도면 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 메인 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼 오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 41은 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트들의 스프레더및 (X-k) 비트들의 랜더마이저를 포함할 수 있다.

이하 각 블록을 설명한다.

k 비트들의 스프레더는 2k 멀티플렉서를 통해 동작되며, 심볼간 스프레드 성질을 최대화 (또는 코릴레이션 (correlation) 성질을 최소화) 하도록 최적화 설계될 수 있다.

랜더마이저는 N 비트들의 PN 제너레이터를 통해 동작되며 임의성을 제공하도록 설계될 수 있다.

8K FFT 모드의 랜덤 심볼-오프셋 제너레이터는 0/1/2 비트 (또는 비트들)의 스프레더 (bit/bits-spreader) 및 13/12/11 비트들의 랜덤 제너레이터 (bits-random generator) (또는 PN 제너레이터)를 포함할 수 있다. 구체적인 내용은 후술한다.

도 42는 본 발명의 일 실시예에 따른 8K FFT 모드의 0 비트-스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 0 비트-스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 8K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 13th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 43은 본 발명의 일 실시예에 따른 8K FFT 모드의 1 비트의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 1 비트의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 8K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 12th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 44는 본 발명의 일 실시예에 따른 8K FFT 모드의 2 모드의 2 비트들의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 2 비트들의 스프레더와 11 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 8K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 11th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼 오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 45는 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 8K FFT 모드의 랜덤 메인-시드 제너레이터는 랜덤 메인 인터리빙-시드 제너레이터 (random main interleaving-seed generator), 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 45는 랜덤 메인 인터리빙 시드 제너레이터 및 랜덤 심볼-오프셋 제너레이터가 결합된 8K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 구조를 나타낸다. 이 경우, 랜덤 메인 인터리빙 시드 제너레이터는 1 비트의 스프레더 및 12 비트들의 랜더마이저를 포함할 수 있으며, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 11 비트들의 랜더마이저를 포함할 수 있다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

이하에서는 8K FFT 모드에 대한 콰지-랜덤 인터리빙 시드 제너레이터 (quasi-random interleaving seed generator)를 설명한다.

본 발명의 일 실시예에 따른 콰지-랜덤 인터리빙 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 메인 콰지-랜덤 시드 제너레이터 (main quasi-random seed generator) (또는 콰지-랜덤 메인 인터리빙 시드 제너레이터, quasi-random main interleaving-seed generator) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (

)를 포함할 수 있다.

메인 콰지-랜덤 시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 메인 콰지-랜덤 시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 시드 (또는 인터리빙 시드)를 생성할 수 있다.

본 발명의 일 실시예에 따른 메인 콰지 랜덤-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 8K FFT 모드의 경우 3 비트들의 스프레더 및 10 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 8K FFT 모드의 경우 (13-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 스프레더 및 랜더마이저의 주요 역할은 다음과 같다.

스프레더: 프리퀀시 인터리빙에 스프레딩 효과를 렌더링 (rendering)

랜더마이저: 프리퀀시 인터리빙에 랜덤 효과를 렌더링 (rendering)

본 발명의 일 실시예에 따른 타임 인터리버의 출력은 상술한 바와 같다.

도 46은 본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 스프레더 (3-bit toggling), 랜더마이저, 메모리-인덱스 체크 블록, 랜덤 심볼-오프셋 제너레이터, 모듈로 오퍼레이터를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

스프레더는 n-비트/비트들의 멀티플렉서를 통해 동작할 수 있으며, 데이터 셀 (cell)의 스프레딩을 최대화 (또는 셀들 사이의 코릴레이션을 최소화) 할 수 있다. 8K FFT 모드의 경우, 3-비트들을 고려한 룩-업 테이블을 사용할 수 있다.

랜더마이저는 (13-n) 비트들의 PN 제너레이터로 동작되며 임의성 (randomness, 또는 코릴레이션 (correlation) 성질)을 제공할 수 있다. 본 발명의 일 실시예에 따른 랜더마이저는 비트 셔플링 (but shuffling)을 포함할 수 있다. 비트 셔플링은 스프레딩 성질 또는 임의성 성질을 최적화하는 기능을 수행하며, Ndata를 고려하여 설계된다. 8K FFT 모드의 경우, 10 비트들의 PN 제너레이터 를 사용할 수 있으며, 이는 변경 가능하다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 콰지-랜덤 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 8K FFT 모드의 랜덤 메인-시드 제너레이터에서 설명한 바와 같으므로 생략한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 47은 본 발명의 일 실시예에 따른 8K FFT 모드의 비트 셔플링 및 8K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)는 상술한 8K FFT 모드의 비트 셔플링을 나타내며, (b)는 8K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)에 도시된 바와 같이, 8K FFT 모드의 비트 셔플링은 메모리-인덱스 계산시 PN 제너레이터의 레지스터 (register)들의 비트들을 섞을 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 10th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼-오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 48은 본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 콰지-랜덤 메인 인터리빙 시드 제너레이터, 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 48은 콰지-랜덤 메인 인터리빙 시드 제너레이터및 랜덤 심볼-오프셋 제너레이터가 결합된 8K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구조를 나타낸다. 도 48은 콰지-랜덤 메인 인터리빙 시드 제너레이터는 3 비트들의 스프레더 및 10 비트들의 랜더마이저를 포함하고, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 11 비트들의 랜더마이저를 포함한 경우의 실시예를 나타낸다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

이하에서는 16K FFT 모드에 대한 랜덤 시드 제너레이터를 설명한다.

본 발명의 일 실시예에 따른 랜덤 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 랜덤 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼내의 셀들을 인터리빙 하기 위한 랜덤 메인-시드 제너레이터 (random main-seed generator) (또는 메인 인터리빙 시드 제너레이터) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator) (

)를 포함할 수 있다.

랜덤 메인-시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 랜덤 메인-시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 인터리빙 시드를 생성할 수 있다.

본 발명의 일 실시예에 따른 랜덤 메인-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 16K FFT 모드의 경우 1 비트의 스프레더 및 13 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 16K FFT 모드의 경우 (14-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다. 상술한 스프레더 및 랜더마이저는 인터리빙 시드 생성시, 스프레딩 효과와 랜덤 효과를 발생시키기 위해 사용될 수 있다.

본 발명의 일 실시예에 따른 타임 인터리버의 출력은 상술한 바와 같다.

도 49는 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터는 스프레더 (spreader (1-bit toggling)), 랜더마이저 (randomizer), 메모리-인덱스 체크 (memory-index check) 블록, 랜덤 심볼-오프셋 제너레이터 (random symbol-offset generator), 모듈로 오퍼레이터 (modulo operator)를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

(셀) 스프레더는 전체 14-비트들중에 n-비트(들) 상위 부분을 이용하여 동작할 수 있으며, 룩-업 테이블 (look-up table)을 기반으로 하는 멀티플렉서로 동작 가능하다. 16K FFT 모드의 경우, 1-비트 멀티플렉서 (또는 토글링)가 될 수 있다.

랜더마이저는 PN 제너레이터를 통해 동작되며 인터리빙시 전체 임의성 (full randomness)을 제공할 수 있다. 상술한 바와 같이 16K FFT 모드의 경우, 13 비트들을 고려한 PN 제너레이터가 될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. 또한 스프레더 및 랜더마이저는 각각 멀티플렉서 및 PN 제너레이터를 통해 동작될 수 있다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata 를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

본 발명의 일 실시예에 따른 Ndata는 데이터 셀들의 개수를 의미한다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 메인 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드 (또는 메인 인터리빙 시드)를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 후술한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 50은 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터의 동작을 표현하는 수학식이다.

도면 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP (primitive polynomial)을 나타낸다. 이 경우, PP는 13thPP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

도면 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 메인 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼 오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 51은 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 심볼-오프셋 제너레이터를 나타낸 도면이다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트들의 스프레더및 (X-k) 비트들의 랜더마이저를 포함할 수 있다.

이하 각 블록을 설명한다.

k 비트들의 스프레더는 2k 멀티플렉서를 통해 동작되며, 심볼간 스프레드 성질을 최대화 (또는 코릴레이션 (correlation) 성질을 최소화) 하도록 최적화 설계될 수 있다.

랜더마이저는 N 비트들의 PN 제너레이터를 통해 동작되며 임의성을 제공하도록 설계될 수 있다.

4K FFT 모드의 랜덤 심볼-오프셋 제너레이터는 0/1/2 비트 (또는 비트들)의 스프레더 (bit/bits-spreader) 및 14/13/12 비트들의 랜덤 제너레이터 (bits-random generator) (또는 PN 제너레이터)를 포함할 수 있다. 구체적인 내용은 후술한다.

도 52는 본 발명의 일 실시예에 따른 16K FFT 모드의 0 비트-스프레더와 14 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 0 비트-스프레더와 14 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 16K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 14th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 53은 본 발명의 일 실시예에 따른 16K FFT 모드의 1 비트의 스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 1 비트의 스프레더와 13 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 16K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 13th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼-오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 54는 본 발명의 일 실시예에 따른 16K FFT 모드의 2 모드의 2 비트들의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터 및 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식이다.

(a)는 2 비트들의 스프레더와 12 비트들의 PN 제너레이터를 포함하는 랜덤 심볼-오프셋 제너레이터를 나타내며, (b)는 16K FFT 모드의 랜덤 심볼-오프셋 제너레이터의 동작을 나타낸 수학식을 나타낸다.

(a)에 도시된 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작할 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 12th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 심볼 오프셋을 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 동작될 수 있다. 따라서 전체 출력되는 오프셋의 길이는 전체 OFDM 심볼 길이의 절반에 해당한다.

도 55는 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 16K FFT 모드의 랜덤 메인-시드 제너레이터는 랜덤 메인 인터리빙-시드 제너레이터 (random main interleaving-seed generator), 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 55는 랜덤 메인 인터리빙 시드 제너레이터 및 랜덤 심볼-오프셋 제너레이터가 결합된 16K FFT 모드의 랜덤 메인-시드 제너레이터의 로지컬 구조를 나타낸다. 이 경우, 랜덤 메인 인터리빙 시드 제너레이터는 1 비트의 스프레더 및 13 비트들의 랜더마이저를 포함할 수 있으며, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 12 비트들의 랜더마이저를 포함할 수 있다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

이하에서는 16K FFT 모드에 대한 콰지-랜덤 인터리빙 시드 제너레이터 (quasi-random interleaving seed generator)를 설명한다.

본 발명의 일 실시예에 따른 콰지-랜덤 인터리빙 시드 제너레이터는 상술한 바와 같이 매 OFDM 심볼 마다 서로 다른 인터리빙 시드를 적용하여 프리퀀시 다이버시티를 획득할 수 있다. 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구성 (logical composition)은 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 메인 콰지-랜덤 시드 제너레이터 (main quasi-random seed generator) (또는 콰지-랜덤 메인 인터리빙 시드 제너레이터, quasi-random main interleaving-seed generator) (Cj(K) 및 심볼 오프셋을 변경하기 위한 랜덤 심볼-오프셋 제너레이터 (

)를 포함할 수 있다.

메인 콰지-랜덤 시드 제너레이터는 상술한 랜덤 FI 파라미터를 생성할 수 있다. 즉, 메인 콰지-랜덤 시드 제너레이터는 하나의 OFDM 심볼 내의 셀들을 인터리빙 하기 위한 시드 (또는 인터리빙 시드)를 생성할 수 있다.

본 발명의 일 실시예에 따른 메인 콰지 랜덤-시드 제너레이터는 스프레더 (spreader) 및 랜더마이저 (randomizer)를 포함할 수 있으며, 주파수 도메인의 완전한 임의성 (randomness)을 위한 렌더링(rendering)을 수행할 수 있다. 본 발명에서는 16K FFT 모드의 경우 3 비트들의 스프레더 및 11 비트들의 랜더마이저를 포함하는 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 매 OFDM 심볼의 오프셋을 변경하여 상술한 심볼 오프셋을 생성할 수 있다. 본 발명의 일 실시예에 따른 랜덤 심볼-오프셋 제너레이터는 k 비트-스프레더 및 (X-k) 비트 랜더마이저를 포함할 수 있으며, 시간 도메인에서 2k 경우의 스프레딩을 위한 렌더링(rendering)을 수행할 수 있다. X값은 FFT 모드 마다 다르게 설정될 수 있다. 본 발명에서는 16K FFT 모드의 경우 (14-k) 비트들의 랜더마이저인 것을 일 실시예로 할 수 있다.

본 발명의 일 실시예에 따른 스프레더 및 랜더마이저의 주요 역할은 다음과 같다.

스프레더: 프리퀀시 인터리빙에 스프레딩 효과를 렌더링 (rendering)

랜더마이저: 프리퀀시 인터리빙에 랜덤 효과를 렌더링 (rendering)

본 발명의 일 실시예에 따른 타임 인터리버의 출력은 상술한 바와 같다.

도 56은 본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터를 나타낸 도면이다.

본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 스프레더 (3-bit toggling), 랜더마이저, 메모리-인덱스 체크 블록, 랜덤 심볼-오프셋 제너레이터, 모듈로 오퍼레이터를 포함할 수 있다. 상술한 바와 같이 랜덤 메인-시드 제너레이터는 스프레더 및 랜더마이저를 포함할 수 있다. 이하 각 블록들의 동작을 설명한다.

스프레더는 n-비트/비트들의 멀티플렉서를 통해 동작할 수 있으며, 데이터 셀 (cell)의 스프레딩을 최대화 (또는 셀들 사이의 코릴레이션을 최소화) 할 수 있다. 16K FFT 모드의 경우, 3-비트들을 고려한 룩-업 테이블을 사용할 수 있다.

랜더마이저는 (14-n) 비트들의 PN 제너레이터로 동작되며 임의성 (randomness, 또는 코릴레이션 (correlation) 성질)을 제공할 수 있다. 본 발명의 일 실시예에 따른 랜더마이저는 비트 셔플링 (but shuffling)을 포함할 수 있다. 비트 셔플링은 스프레딩 성질 또는 임의성 성질을 최적화하는 기능을 수행하며, Ndata를 고려하여 설계된다. 16K FFT 모드의 경우, 11 비트들의 PN 제너레이터 를 사용할 수 있으며, 이는 변경 가능하다.

메모리-인덱스 체크 블록은 스프레더 및 랜더마이저에 의해 발생되는 메모리-인덱스 값이 Ndata 보다 클 경우 인터리빙 시드를 사용하지 않고, 반복적으로 스프레더와 랜더마이저를 동작시켜 출력 메모리-인덱스 값이 Ndata를 초과하지 않도록 조절하는 역할을 수행할 수 있다.

랜덤 심볼-오프셋 제너레이터는 매 페어-와이즈 OFDM 심볼마다 콰지-랜덤 인터리빙 시드 제너레이터에 의해 발생되는 인터리빙 시드를 사이클릭-시프팅하기 위한 심볼 오프셋을 생성할 수 있다. 구체적인 동작은 16K FFT 모드의 랜덤 메인-시드 제너레이터에서 설명한 바와 같으므로 생략한다.

모듈로 오퍼레이터는 메모리-인덱스 체크 블록에 의해 출력되는 메모리-인덱스 값에 매 페어-와이즈 OFDM 심볼마다 랜덤 심볼-오프셋 제너레이터에 의해 출력되는 심볼 오프셋을 합한 결과가 Ndata를 초과하는 경우 동작할 수 있다. 도면에 도시된 메모리-인덱스 체크 블록 및 모듈로 오퍼레이터의 위치는 설계자의 의도에 따라 변경 가능하다.

도 57은 본 발명의 일 실시예에 따른 16K FFT 모드의 비트 셔플링 및 16K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)는 상술한 16K FFT 모드의 비트 셔플링을 나타내며, (b)는 16K FFT 모드의 콰지-랜덤 메인 인터리빙 시드 제너레이터의 동작을 표현하는 수학식이다.

(a)에 도시된 바와 같이, 16K FFT 모드의 비트 셔플링은 메모리-인덱스 계산시 PN 제너레이터의 레지스터 (register)들의 비트들을 섞을 수 있다.

(b)의 상단에 도시된 수학식은 랜더마이저의 초기값 설정 및 PP를 나타낸다. 이 경우, PP는 11th PP가 될 수 있으며 초기값은 임의의 값들로 변경 가능하다.

(b)의 하단에 도시된 수학식은 스프레더와 랜더마이저 출력 신호에 대해 인터리빙 시드를 계산 및 출력하는 과정을 나타낸다. 수학식에 도시된 바와 같이 하나의 심볼-오프셋은 매 페어-와이즈 OFDM 심볼에 동일하게 적용될 수 있다.

도 58은 본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 (logical) 구조도를 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터는 콰지-랜덤 메인 인터리빙 시드 제너레이터, 랜덤 심볼-오프셋 제너레이터, 메모리 인덱스-체크 블록 및 모듈로 오퍼레이터를 포함할 수 있다.

도 58은 콰지-랜덤 메인 인터리빙 시드 제너레이터및 랜덤 심볼-오프셋 제너레이터가 결합된 16K FFT 모드의 콰지-랜덤 인터리빙 시드 제너레이터의 로지컬 구조를 나타낸다. 도 58은 콰지-랜덤 메인 인터리빙 시드 제너레이터는 3 비트들의 스프레더 및 11 비트들의 랜더마이저를 포함하고, 랜덤 심볼-오프셋 제너레이터는 2 비트들의 스프레더 및 12 비트들의 랜더마이저를 포함한 경우의 실시예를 나타낸다. 구체적인 설명은 상술한 바와 같으므로 생략한다.

도 59는 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 서비스 데이터를 인코딩할 수 있다(S59000). 상술한 바와 같이 본 발명의 일 실시예에 따른 서비스는 데이터 파이프를 통해 전송되며, 데이터 파이프는 피지컬 레이어에서의 로지컬 채널로서, 하나 또는 그 이상의 서비스 또는 서비스 컴포넌트를 전송할 수 있다. 데이터 파이프를 통해 전송되는 데이터는 DP 데이터 또는 서비스 데이터라고 호칭될 수 있다. 구체적인 인코딩 방법은 도 1, 도 5에서 설명한 바와 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성할 수 있다(S59010). 구체적인 내용은 도 6에서 설명한 바와 같다.

이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 신호 프레임의 OFDM 심볼에 상술한 인코딩된 서비스 데이터를 매핑한 뒤, 프리퀀시 인터리빙을 수행할 수 있다. 구체적으로, 상술한 바와 같이, 셀 매퍼 (6000)의 기본적인 동작은 각 DP 및 PLS 데이터의 데이터 셀들을 하나의 싱글 프레임 내 각 OFDM 심볼에 대응하는 액티브 OFDM 셀들의 열에 매핑하는데에 있다. 이후 블록 인터리버 (6200)은 하나의 OFDM 심볼 단위로, 셀 매퍼 (6000)으로부터 입력된 셀들을 랜덤하게 인터리빙하여 프리퀀시 다이버시티(frequency diversity)를 제공할 수 있다. 또한 본 발명에서는 하나의 싱글 프레임 내에서 가장 큰 인터리빙 게인을 얻기 위하여, 순차적인 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 다른 인터리빙 시드 (interleaving seed)를 사용하는 것을 일 실시예로 할 수 있다.구체적인 프리퀀시 인터리빙 방법은 도 16 내지 도 58에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임에 포함된 데이터를 OFDM 방식으로 변조할 수 있다(S59020). 구체적인 내용은 도 1 및 도 7에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호들을 전송할 수 있다(S59030). 구체적인 내용은 도 1 및 도 7에서 설명한 바와 같다.

도 60은 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.

도 60은 도 59에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 방송 신호들을 수신할 수 있다(S60000).

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신한 방송 신호들을 OFDM (Othogonal Frequency Division Multiplexing) 방식으로 복조할 수 있다(S60010). 구체적인 과정은 도 8및 도 9에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복조된 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 획득할 수 있다(S60020). 구체적인 과정은 도 8 및 도 10에서 설명한 바와 같다. 이 경우 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 프리퀀시 인터리빙의 역과정에 해당하는 프리퀀시 디인터리빙을 수행할 수 있다. 구체적인 프리퀀시 인터리빙 방법은 도 16 내지 도 58에서 설명한 바와 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 파싱된 적어도 하나 이상의 신호 프레임에 포함된 서비스 데이터를 디코딩할 수 있다(S60030). 구체적인 과정은 도 8 및 도 11에서 설명한 바와 같다. 상술한 바와 같이 본 발명의 일 실시예에 따른 서비스는 데이터 파이프를 통해 전송되며, 데이터 파이프는 피지컬 레이어에서의 로지컬 채널로서, 하나 또는 그 이상의 서비스 또는 서비스 컴포넌트를 전송할 수 있다. 데이터 파이프를 통해 전송되는 데이터는 DP 데이터 또는 서비스 데이터라고 호칭될 수 있다

본 발명의 범위를 벗어나지 않는 한도 내에서 본 발명에 대한 다양한 변경 및 변형이 이루어질 수 있음은 당업자에게 자명하다.

따라서, 본 발명은 첨부된 청구항들 및 그와 동등한 것들의 범위 내에서 발생된 본 발명의 변경 및 변형들을 전부 포함할 수 있다.

Claims (8)

1. 서비스 데이터를 인코딩하는 단계;
   상기 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 단계로서, 상기 적어도 하나 이상의 신호 프레임은 복수개의 OFDM (Orthogonal Frequency Division Multiplex) 심볼들을 포함하고;
   상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM 스킴 (Scheme)으로 모듈레이팅하는 단계; 및
   상기 모듈레이팅된 데이터를 포함하는 방송 신호들을 전송하는 단계를 포함하는 방송 신호 송신 방법.
2. 제 1 항에 있어서,
   연속된 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 대하여 서로 다른 인터리빙-시드 (interleaving-seed)를 적용하여 상기 적어도 하나 이상의 신호 프레임 내의 데이터를 프리퀀시 인터리빙하는 하는 단계를 더 포함하는 방송 신호 송신 방법.
3. 서비스 데이터를 인코딩하는 인코더;
   상기 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더로서, 상기 적어도 하나 이상의 신호 프레임은 복수개의 OFDM (Orthogonal Frequency Division Multiplex) 심볼들을 포함하고;
   상기 생성된 적어도 하나 이상의 신호 프레임 내의 데이터를 OFDM 스킴 (Scheme)으로 모듈레이팅하는 모듈레이터; 및
   상기 모듈레이팅된 데이터를 포함하는 방송 신호들을 전송하는 전송부를 포함하는 방송 신호 송신 장치.
4. 제 3 항에 있어서,
   연속된 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 대하여 서로 다른 인터리빙-시드 (interleaving-seed)를 적용하여 상기 적어도 하나 이상의 신호 프레임 내의 데이터를 프리퀀시 인터리빙하는 프리퀀시 인터리버를 더 포함하는 방송 신호 송신 장치.
5. 방송 신호들을 수신하는 단계;
   상기 수신한 방송 신호들을 OFDM 스킴 (Orthogonal Frequency Division Multiplex, OFDM scheme)을 이용하여 디모듈레이팅하는 단계;
   상기 디모듈레이팅된 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 파싱하는 단계; 및
   상기 파싱된 적어도 하나 이상의 신호 프레임 내의 데이터를 디코딩하여 서비스 데이터를 출력하는 단계를 포함하는 방송 신호 수신 방법.
6. 제 5항에 있어서,
   연속된 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 대하여 서로 다른 인터리빙-시드 (interleaving-seed)를 적용하여 상기 디모듈레이팅된 방송 신호들을 프리퀀시 디인터리빙하는 단계를 포함하는 방송 신호 수신 방법.
7. 방송 신호들을 수신하는 수신부;
   상기 수신한 방송 신호들을 OFDM 스킴 (Orthogonal Frequency Division Multiplex, OFDM scheme)을 이용하여 디모듈레이팅하는 디모듈레이터;
   상기 디모듈레이팅된 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 파싱하는 프레임 파서; 및
   상기 파싱된 적어도 하나 이상의 신호 프레임 내의 데이터를 디코딩하여 서비스 데이터를 출력하는 디코더를 포함하는 방송 신호 수신 장치.
8. 제 7항에 있어서,
   연속된 두 개의 OFDM 심볼들로 구성된 OFDM 심볼 페어 각각에 대하여 서로 다른 인터리빙-시드 (interleaving-seed)를 적용하여 상기 디모듈레이팅된 방송 신호들을 프리퀀시 디인터리빙하는 프리퀀시 디인터리버를 포함하는 방송 신호 수신 장치.

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