CN109525255B - 交织方法和交织装置 - Google Patents

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Abstract

本申请提供一种交织方法和交织装置，该方法包括：获取待交织比特序列；将该待交织比特序列的比特写入交织器；从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。上述技术方案提供了一种复杂度较低，但是交织性能较好的交织方法。

Description

交织方法和交织装置
技术领域
本申请涉及通信技术领域，并且更具体地，涉及交织方法和交织装置。
背景技术
在许多同时出现随机错误和突发错误的复合信道(例如短波、对流层散射等信道)上，一个错误可能会波及后面一串数据，导致突发误码超过纠错码的纠错能力，使纠错能力下降。如果把一条消息中的相继比特分散开的方法，即一条消息中的相继比特以非相继方式被发送。这样，在传输过程中即使发生成串差错，在接收端恢复成相继比特串的消息时，也就变成单个或长度很短的差错，再用信道编码所具有的纠错功能纠正差错，恢复原消息。这种将相继比特分散开的技术就是交织技术。
随机交织虽然可以大大降低数据突发错误的影响，但是随机交织并没有明确的解析式。在计算交织序列时，需要存储置换序列供交织和解交织使用。当码长较长时，随机交织所需的存储资源较大。
因此，如何设计一种复杂度低且交织性能较好的交织方法是一种亟待解决的问题。
发明内容
本申请提供一种交织方法和交织装置，能够提供了复杂度较低，但是交织性能较好的交织方法。
第一方面，本申请实施例提供一种交织方法，该方法包括：获取待交织比特序列；将该待交织比特序列的比特写入交织器；从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。上述技术方案提供了一种复杂度较低，但是交织性能较好的一种方法。
结合第一方面，在第一方面的第一种可能的实现方式中，该将该待交织比特序列写入交织器，包括：以该交织器的第一方向将该待交织比特序列的比特写入到该交织器，其中写入到该交织器的比特的数目按该第一方向递增，该第一方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第二方向从该交织器中读取该写入到该交织器中的比特，其中该第二方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向，该第一方向与该第二方向不同。通过上述技术方案可以实现不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
结合第一方面，在第一方面的第二种可能的实现方式中，该将该待交织比特序列写入交织器，包括：以该交织器的第三方向将该待交织比特序列的比特写入到该交织器，其中，该第三方向为该交织器的列的方向或该交织器的行的方向，该不同长度的待交织比特矩阵写入到该交织器的第三方向上的比特数目相同；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第四方向从该交织器中读取该写入到该交织器中的比特，其中该第四方向为该交织器的行的方向或该交织器的列的方向，该第三方向与该第四方向不同。通过上述技术方案可以实现不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
第二方面，本申请实施例提供一种交织方法，该方法包括：获取待交织比特序列；将该待交织比特序列的比特写入交织器；从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的前N个比特中任意两个写入顺序相同的比特读出的先后顺序相同，其中N小于或等于
Figure BDA0001410920010000021
的正整数，其中，P表示该不同长度的待交织比特序列中长度较短的待交织比特序列的总比特数，M为大于或等于2的正整数。上述技术方案提供了一种复杂度较低，但是交织性能较好的交织方法。
结合第二方面，在第二方面的第一种可能的实现方式中，该写入到该交织器中的比特呈现为二维阵列，该二维阵列包括M个子阵列，该M个子阵列中每个子阵列的比特数目按行递减或递增。
结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，该M个子阵列中任意两个子阵列包括的比特数目不相同。上述技术方案可以进一步提高交织性能。
结合第二方面的第一种可能的实现方式或第二方面的第二种可能的实现方式，在第二方面的第三种可能的实现方式中，该将该待交织比特序列写入交织器，包括：以该交织器的第一方向将该待交织比特序列的比特写入到该交织器，其中该M个子阵列中的每个子阵列的比特的数目按该第一方向递增，该第一方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第二方向从该交织器中读取该写入到该交织器中的比特，其中该第二方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向，该第一方向与该第二方向不同。
结合第二方面的一种可能的实现方式至第三种可能的实现方式中的任一种可能的实现方式，在第二方面的第四种可能的实现方式中，该从该交织器中读出写入到该交织器中的比特，包括：按照预设顺序，按该M个子阵列的行或列从该交织器中读取该写入到该交织器中的比特，其中该预设顺序为该M个子阵列中的每个子阵列在每次按行或按列读取时的排列顺序。
第三方面，本申请实施例还提供一种交织装置，该交织装置包括用于实现第一方面或第一方面的任一种可能的实现方式的单元。
第四方面，本申请实施例还提供一种交织装置，该交织装置包括用于实现第二方面或第二方面的任一种可能的实现方式的单元。
第五方面，本申请实施例提供一种交织装置，该交织装置包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行第一方面或第一方面的任一种可能的实现方式所述的方法。可选的，所述装置为芯片或集成电路。
第六方面，本申请实施例提供一种交织装置，该交织装置包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行第二方面或第二方面的任一种可能的实现方式所述的方法。可选的，所述装置为芯片或集成电路。
第七方面，本申请实施例提供一种交织装置，包括：输入接口电路，用于获取待交织比特序列；逻辑电路，用于基于所述待交织比特序列执行第一方面或第一方面的任一种可能的实现方式所述的方法，得到对应于所述待交织比特序列的已交织比特序列；输出接口电路，用于输出已交织比特序列。可选的，所述装置为芯片或集成电路。
第八方面，本申请实施例提供一种交织装置，包括：输入接口电路，用于获取待交织比特序列；逻辑电路，用于基于所述待交织比特序列执行第二方面或第二方面的任一种可能的实现方式所述的方法，得到对应于所述待交织比特序列的已交织比特序列；输出接口电路，用于输出已交织比特序列。可选的，所述装置为芯片或集成电路。
第九方面，本申请实施例提供一种芯片，包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行第一方面或第一方面的任一种可能的实现方式所述的方法。
第十方面，本申请实施例提供一种芯片，包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行第二方面或第二方面的任一种可能的实现方式所述的方法。
第十一方面，本申请实施例提供一种芯片，包括：输入接口电路，用于获取待交织比特序列；逻辑电路，用于基于所述待交织比特序列执行第一方面或第一方面的任一种可能的实现方式所述的方法，得到对应于所述待交织比特序列的已交织比特序列；输出接口电路，用于输出已交织比特序列。
第十二方面，本申请实施例提供一种芯片，包括：输入接口电路，用于获取待交织比特序列；逻辑电路，用于基于所述待交织比特序列执行第二方面或第二方面的任一种可能的实现方式所述的方法，得到对应于所述待交织比特序列的已交织比特序列；输出接口电路，用于输出已交织比特序列。
第十三方面，本申请实施例提供一种终端设备，所述终端设备包括如第三方面、第五方面或第七方面所述交织装置。
第十四方面，本申请实施例提供一种终端设备，所述终端设备包括如第四方面、第六方面或第八方面所述交织装置。
第十五方面，本申请实施例提供一种基站，所述基站包括如第三方面、第五方面或第七方面所述交织装置。
第十六方面，本申请实施例提供一种基站，所述基站包括如第四方面、第六方面或第八方面所述交织装置。
本申请的又一方面提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当所述指令在计算机上运行时，使得计算机执行上述各个方面所述的方法。
本申请的又一方面提供了一种包含指令的计算机程序产品，当该计算机程序产品在计算机上运行时，使得计算机执行上述各方面所述的方法。
附图说明
图1是一个行列交织的示意图。
图2是另一个行列交织的示意图。
图3示出了行列交织方式得到的第一已交织比特序列和第二已交织比特序列的每个比特的排列顺序。
图4是根据本申请实施例提供的一种交织方法的示意性流程图。
图5是一种以交织器的对角线方向写入到交织器的示意图。
图6是另一种以交织器的对角线方向写入到交织器的示意图。
图7示出了根据本申请实施例确定的对应于图5所示的待交织比特序列的已交织比特序列和对应于图6的待交织比特序列的已交织比特序列的每个比特的排列顺序。
图8是另一种以交织器的对角线方向写入到交织器的示意图。
图9是另一种以交织器的对角线方向写入到交织器的示意图。
图10示出了根据本申请实施例确定的对应于图8所示的待交织比特序列的已交织比特序列和对应于图9的待交织比特序列的已交织比特序列的每个比特的排列顺序。
图11是以交织器的列的方向写入到交织器的示意图。
图12是以交织器的列的方向写入到交织器的示意图。
图13是以交织器的列的方向写入到交织器的示意图。
图14是以交织器的列的方向写入到交织器的示意图。
图15是另一种以交织器的对角线方向写入到交织器的示意图。
图16是另一种以交织器的对角线方向写入到交织器的示意图。
图17是根据本申请实施例提供的另一交织方法的示意性流程图。
图18是一种写入到交织器的比特序列组成的二维阵列的示意图。
图19是一种写入到交织器的比特序列组成的二维阵列的示意图。
图20是另一个二维阵列的示意图。
图21是根据本申请实施例提供的一种交织装置的结构框图。
图22是根据本申请实施例提供的另一种交织装置的结构框图。
图23是根据本申请实施例提供的另一交织装置的结构框图。
图24是根据本申请实施例提供的另一交织装置的结构框图。
图25是根据本申请实施例提供的另一交织装置的结构框图。
图26是根据本申请实施例提供的另一交织装置的结构框图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
行列交织是一种常用的交织方式。行列交织是指将一个比特序列按行或者列输入到交织器中，然后相应的按列或者行读取交织后的比特序列。
图1是一个行列交织的示意图。待交织比特序列的比特可以从1开始编号。假设待交织比特序列由9个比特组成，则该待交织比特序列表示为：[1、2、3、4、5、6、7、8、9]。当然，待交织比特序列的比特也可以从0开始编号。在此情况下，9个比特组成的待交织比特序列可以表示为：[0、1、2、3、4、5、6、7、8]。为了方便起见，本申请实施例中所描述的待交织比特序列的编号都是从1开始。待交织比特序列中的编号的顺序就是将该待交织比特序列写入到交织器中的顺序。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
图1所示的1表示该9个比特中的第1个比特，2表示该9个比特中的第二个比特，以此类推。在此情况下，该9个比特输入到该交织器中的顺序是：1、2、3、4、5、6、7、8、9。如图1所示，该9个比特在该交织器中形成了一个3×3的交织矩阵。然后，按列从该交织器读取比特，得到已交织比特序列。从该交织器中读取比特的顺序是：1、4、7、2、5、8、3、6、9。已交织比特序列表示为：[1、4、7、2、5、8、3、6、9]。为方便描述，以下称该已交织比特序列为第一已交织比特序列。
图2是另一个行列交织的示意图。假设待交织比特序列由16个比特组成。图2所示的1表示该16个比特中的第1个比特，2表示该16个比特中的第二个比特，以此类推。该16个比特按行输入到交织器中。在此情况下，该16个比特输入到该交织器中的顺序是：1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16。如图1所示，该16个比特在该交织器中形成了一个4×4的交织矩阵。然后，按列从该交织器中读取比特，得到已交织比特序列。从该交织器中读取该16个比特的顺序是：1、5、9、13、2、6、10、14、3、7、11、15、4、8、12、16。已交织比特序列表示为：[1、5、9、13、2、6、10、14、3、7、11、15、4、8、12、16]。为方便描述，以下称该已交织比特序列为第二已交织比特序列。
图3示出了行列交织方式得到的第一已交织比特序列和第二已交织比特序列的每个比特的排列顺序。图3中的序列1表示该第一已交织比特序列，序列2表示该第二已交织比特序列。图3中的顺序表示已交织比特序列中的每个比特的排列顺序。以第一已交织比特序列为例，第一已交织比特序列中的第一个比特是编号为1的比特，第二个比特是编号为4的比特，第三个比特是编号为7的比特，依次类推。
如图3所示，不同长度的待交织比特序列中任意两个写入顺序相同的比特读出的先后顺序不同。
以写入顺序为3和6的比特为例。如图3所示，在第一已交织比特序列中，编号为3的比特是在编号为6的比特之前被读取的。然而，在第二已交织比特序列中，编号为6的比特是在编号为3的比特之前被读取的。
也就是说，当待交织比特序列的比特数目不同时，输入到交织器中的比特所组成的交织矩阵的大小就有可能发生变化，从而导致读取比特的顺序也发生了的变化。
在实际实现中，待交织比特序列的比特数目经常发生变化。因此，若按照行列交织的方式对待交织比特序列进行交织，待交织比特序列长度的不同往往会导致读取比特的顺序发生变化，这样会增加交织的复杂度。
图4是根据本申请实施例提供的一种交织方法的示意性流程图。
401，获取待交织比特序列。
402，将该待交织比特序列写入交织器。
403，从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中任意两个写入顺序相同的比特读出的先后顺序相同。
图4所示的方法提供了一种复杂度较低，但是交织性能较好的交织方法。
可选的，在一些实施例中，该将该待交织比特序列写入交织器，包括：以该交织器的第一方向将该待交织比特序列的比特写入到该交织器，其中写入到该交织器的比特的数目按该第一方向递增，该第一方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第二方向从该交织器中读取该写入到该交织器中的比特，其中该第二方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向，该第一方向与该第二方向不同。
图5和图6分别为两个不同长度的待交织比特序列以交织器的对角线方向写入到交织器的示意图。
图5是一种以交织器的对角线方向写入到交织器的示意图。
如图5所示的1至15表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该15个比特写入到该交织器。写入到该交织器中的比特组成了如图5所示的三角形的二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、6、10、15、2、5、9、14、4、8、13、7、12、11。
图6是另一种以交织器的对角线方向写入到交织器的示意图。
如图6所示的1至21表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该21个比特写入到该交织器。写入到该交织器中的比特组成了如图6所示的三角形的二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、6、10、15、21、2、5、9、14、20、4、8、13、19、7、12、18、11、17、16。
图7示出了根据本申请实施例确定的对应于图5所示的待交织比特序列的已交织比特序列和对应于图6的待交织比特序列的已交织比特序列的每个比特的排列顺序。可以理解的是，在写入到该交织器中的比特数目不同的情况下，读取比特的方向是相同的。例如，在读取图5和图6所示的比特时，均是按列读取的。图7中的序列1表示图5中的待交织比特序列，序列2表示图6中的待交织比特序列。
如图7所示，写入顺序相同的任意两个比特的读取先后顺序是相同的。以序号为3和序号为6的比特为例，在读取两个交织器时，序号为3的比特始终是在序号为6的比特之前被读取。与图3所示的行列交织的方式相比，本申请实施例提供的交织方法中能够保证不同长度的待交织比特序列中序号相同的任意两个比特读出的先后顺序相同。上述技术方案提供的交织方式的规则性要低于行列交织方式的规则性。因此，该交织方式的性能要高于行列交织方式的性能。该交织方式的交织性能较好。
图8是另一种以交织器的对角线方向写入到交织器的示意图。
如图8所示的1至12表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该12个比特写入到该交织器。写入到该交织器中的比特组成了如图8所示的不规则二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、6、10、2、5、9、4、8、7、12、11。
图9是另一种以交织器的对角线方向写入到交织器的示意图。
如图9所示的1至18表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该18个比特写入到该交织器。写入到该交织器中的比特组成了如图9所示的不规则二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、6、10、15、2、5、9、14、4、8、13、7、12、18、11、17、16。
图10示出了根据本申请实施例确定的对应于图8所示的待交织比特序列的已交织比特序列和对应于图9的待交织比特序列的已交织比特序列的每个比特的排列顺序。可以理解的是，在写入到该交织器中的比特数目不同的情况下，读取比特的方向是相同的。例如，在读取图8和图9所示的比特时，均是按列读取的。图10中的序列1表示图8中的待交织比特序列，序列2表示图9中的待交织比特序列。
如图10所示，写入顺序相同的任意两个比特的读取先后顺序是相同的。以序号为3和序号为6的比特为例，在读取两个交织器时，序号为3的比特始终是在序号为6的比特之前被读取。与图3所示的行列交织的方式相比，本申请实施例提供的交织方法中能够保证不同长度的待交织比特序列中序号相同的任意两个比特读出的先后顺序相同。上述技术方案提供的交织方式的规则性要低于行列交织方式的规则性。因此，该交织方式的性能要高于行列交织方式的性能。该交织方式的交织性能较好。
可以理解的是，图5、图6、图8和图10仅是为了帮助本领域技术人员更好地理解本申请的技术方案。在实际应用中，待交织比特序列的长度可能会大于也可能会小于如图5、图6、图8和图10所示的待交织比特序列的长度。
此外，如图5、图6、图8和图10所示的实施例中，每个序号仅表示一个比特。因此，每个序号所表示的就是对应比特的写入顺序。然而，在一些情况下，待交织比特序列可以被划分为多个子序列每个子序列可以包括至少两个比特。还以图5所示的三角形二维阵列为例，在此情况下，图5所示的一个序号可以指示一个子序列写入的顺序。换句话说，图5所示的一个序号并不是指一个比特的写入顺序。但是，即使一个序号可以指示一个子序列写入的顺序，写入顺序相同的任意两个比特的读取先后顺序是相同的。
具体地，还以图5和图6所示的二维阵列为例。假设图5和图6所示的一个序号可以指示一个子序列写入的顺序，且一个子序列包括2个比特。假设第一比特为序号为3的比特子序列中的第一个比特，第二比特为序号为6的比特子序列中的第二个比特。当读取两个二维阵列时，该第一比特仍然是在该第二比特之前被读取的。
图5至图10描述的是在第一方向为交织器的对角线方向，第二方向是交织器的列的方向的实施例。可以理解的是，若该第二方向是交织器的行的方向也可以得到类似的结果，在此就不必赘述。
图11是以交织器的列的方向写入到交织器的示意图。
如图11所示的1至15表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的列方向将该15个比特写入到该交织器。写入到该交织器中的比特组成了如图11所示的三角形的二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者对角线方向读取。例如，在按该交织器的行读取的情况下，读出的比特的编号依次为：1、2、4、7、11、3、5、8、12、6、9、13、10、14、15。又如，在按该交织器的对角线方向读取的情况下，读取的比特的编号顺序依次为：1、3、6、10、15、2、5、9、14、4、8、13、7、12、11。
图12是以交织器的列的方向写入到交织器的示意图。
如图12所示的1至21表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的列方向将该21个比特写入到该交织器。写入到该交织器中的比特组成了如图12所示的三角形的二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的行或者对角线方向读取。例如，在按该交织器的行读取的情况下，读出的比特的编号依次为：1、2、4、7、11、16、3、5、8、12、17、6、9、13、18、10、14、19、15、20、21。又如，在按该交织器的对角线方向读取的情况下，读取的比特的编号顺序依次为：1、3、6、10、15、21、2、5、9、14、20、4、8、13、19、7、12、18、11、17、16。
可以看出，对于长度不同的待交织比特序列，在以交织器的列的方向写入交织器且且均按照同一方向(按行或按对角线方向)读取，写入顺序相同的任意两个比特的读取先后顺序是相同的。以序号为3和序号为6的比特为例，在按交织器的对角线方向读取时，序号为3的比特始终是在序号为6的比特之前被读取。与图3所示的行列交织的方式相比，本申请实施例提供的交织方法中能够保证不同长度的待交织比特序列中序号相同的任意两个比特读出的先后顺序相同。上述技术方案提供的交织方式的规则性要低于行列交织方式的规则性。因此，该交织方式的性能要高于行列交织方式的性能。该交织方式的交织性能较好。
图11和图12示出了第一方向为交织器的列的方向，第二方向为交织器的行的方向或对角线方向的实施例。可以理解的是，若该第第一方向是交织器的行的方向且第二方向是交织器的列的方向或对角线方向也可以得到类似的结果，在此就不必赘述。
可选的，在一些实施例中，该将该待交织比特序列写入交织器，包括：以该交织器的第三方向将该待交织比特序列的比特写入到该交织器，其中，该第三方向为该交织器的列的方向或该交织器的行的方向，该不同长度的待交织比特矩阵写入到该交织器的第三方向上的比特数目相同；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第四方向从该交织器中读取该写入到该交织器中的比特，其中该第四方向为该交织器的行的方向或该交织器的列的方向，该第三方向与该第四方向不同。
图13是以交织器的列的方向写入到交织器的示意图。
如图13所示的1至9表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，沿交织器的行方向将该9个比特写入到该交织器。写入到该交织器中的比特组成了如图13所示的矩形的二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的列方向读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、4、7、2、5、8、3、6、9。
图14是以交织器的列的方向写入到交织器的示意图。
如图14所示的1至12表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的列方向将该12个比特写入到该交织器。写入到该交织器中的比特组成了如图14所示的矩形二维阵列。
在读取写入到该交织器中的比特时，可以按该交织器的列方向读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、4、7、10、2、5、8、、11、3、6、9、12。
可以看出，对于长度不同的待交织比特序列，写入顺序相同的任意两个比特的读取先后顺序是相同的。以序号为3和序号为6的比特为例，序号为3的比特始终是在序号为6的比特之前被读取。与图3所示的行列交织的方式相比，本申请实施例提供的交织方法中能够保证不同长度的待交织比特序列中序号相同的任意两个比特读出的先后顺序相同。上述技术方案提供的交织方式的规则性要低于行列交织方式的规则性。因此，该交织方式的性能要高于行列交织方式的性能。该交织方式的交织性能较好。
图13和图14描述的是在第三方向为交织器的行的方向，第四方向是交织器的列的方向的实施例。可以理解的是，若该第三方向是交织器的列的方向，第四方向是交织器的行的方向也可以得到类似的结果，在此就不必赘述。
可以理解的是，在一些实施例中，将待交织比特序列的比特写入交织器是连续的写入到交织器中。例如如图5、图6、图8、图9、图11、图12、图13和图14所示。
在另一些实施例中，将该待交织比特序列中的比特写入到交织器时可以按照预设规则非连续的写入到交织器中。不同长度的待交织比特序列的预设规则是相同的。
图15是另一种以交织器的对角线方向写入到交织器的示意图。
如图15所示的1至12表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该12个比特写入到该交织器。如图15所示，写入到交织器中的比特序列是非连续写入的。或者换句话说，由待交织比特序列所组成的交织矩阵中存在至少一个空位。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、5、7、12、2、11、4、10、6、9、8。
图16是另一种以交织器的对角线方向写入到交织器的示意图。
如图16所示的1至18表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
具体地，在将该待交织比特序列写入到该交织器的时，先从该交织器的一个角开始，沿交织器的对角线方向将该18个比特写入到该交织器。如图16所示，写入到交织器中的比特序列是非连续写入的。或者换句话说，由待交织比特序列所组成的交织矩阵中存在至少一个空位。
在读取写入到该交织器中的比特时，可以按该交织器的行或者列读取。例如，在按该交织器的列读取的情况下，读出的比特的编号依次为：1、3、5、7、12、18、2、11、17、4、10、16、6、9、15、8、14、13。
图17是根据本申请实施例提供的另一交织方法的示意性流程图。
1701，获取待交织比特序列。
1702，将该待交织比特序列的比特写入交织器。
1703，从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的前N个比特中任意两个写入顺序相同的比特读出的先后顺序相同，其中N小于或等于
Figure BDA0001410920010000101
的正整数，其中，P表示所述不同长度的待交织比特序列中长度较短的待交织比特序列的总比特数，M为大于或等于2的正整数。
图17所示的方法提供了一种复杂度较低，但是交织性能较好的交织方法。
可选的，在一些实施例中，写入到所述交织器中的比特呈现为二维阵列，该二维阵列包括M个子阵列，该M个子阵列中每个子阵列的比特数目按行递增。
例如，图18是一种写入到交织器的比特序列呈现的二维阵列的示意图。如图18所示的二维阵列共包括两个子阵列。这两个子阵列均为三角形。
如图18所示的1至30表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
如图18所示，第1至15个比特组成第一个三角形的子阵列，第16至30个比特组成第二个三角形子阵列。
又如，图19是一种写入到交织器的比特序列呈现的二维阵列的示意图。如图19所示的二维阵列共包括两个子阵列。这两个子阵列均为三角形。
如图19所示的1至42表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
如图19所示，第1至21个比特组成第一个三角形的子阵列，第22至42个比特组成第二个三角形子阵列。
以列读取为例。读取如图18所示的二维阵列和如图19所示的二维阵列中的前15个比特中的任意两个写入顺序相同的比特的读出的先后顺序是相同的。以序号为3和序号为6的比特为例，在读取两个二维阵列时，序号为3的比特始终是在序号为6的比特之前被读取。与图3所示的行列交织的方式相比，本申请实施例提供的交织方法中能够保证不同长度的待交织比特序列中序号相同的任意两个比特读出的先后顺序相同。上述技术方案提供的交织方式的规则性要低于行列交织方式的规则性。因此，该交织方式的性能要高于行列交织方式的性能。该交织方式的交织性能较好。
可以理解的是，图17和图18示出的是两个三角形子阵列组成的二维阵列。在一些实施例中，该M个子阵列的形状也可以是不同的。例如，可以包括一个或多个三角形子阵列，还可以包括一个或多个不规则形状的子阵列。
可选的，在一些实施例中，该M个子阵列中任意两个子阵列包括的比特数目不相同。
例如，图20是另一个二维阵列的示意图。如图20所示的二维阵列包括三个子阵列。
如图20所示的1至38表示待交织比特序列中的比特写入到该交织器中的顺序。该待交织比特序列中的比特的编号与将该待交织比特序列中的比特写入到交织器中的顺序是相同的。例如，编号为1的比特是第一个被写入到该交织器中的比特，编号为2的比特是第二个被写入到该交织器中的比特，以此类推。
如图20所示，第1至21个比特组成第一个三角形子阵列，第22至31个比特组成第二个三角形子阵列，第32至38个比特组成第三个子阵列，且该第三个子阵列为不规则形状的子阵列。
可选的，在一些实施例中，该将该待交织比特序列写入交织器，包括：以该交织器的第一方向将该待交织比特序列的比特写入到该交织器，其中写入到该交织器的比特的数目按该第一方向递增，该第一方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第二方向从该交织器中读取该写入到该交织器中的比特，其中该第二方向为该交织器的列的方向、该交织器的行的方向或该交织器的对角线方向，该第一方向与该第二方向不同。具体写入和读取交织器的方式与图4所示实施例类似，在此就不必赘述。
可选的，在一些实施例中，该将该待交织比特序列写入交织器，包括：以该交织器的第三方向将该待交织比特序列的比特写入到该交织器，其中，该第三方向为该交织器的列的方向或该交织器的行的方向，该不同长度的待交织比特矩阵写入到该交织器的第三方向上的比特数目相同；该从该交织器中读出写入到该交织器中的比特，包括：按该交织器的第四方向从该交织器中读取该写入到该交织器中的比特，其中该第四方向为该交织器的行的方向或该交织器的列的方向，该第三方向与该第四方向不同。具体写入和读取交织器的方式与图4所示实施例类似，在此就不必赘述。
可选的，在一些实施例中，该从该述交织器中读出写入到所述交织器中的比特，包括：，包括：按照预设顺序，按该M个子阵列的行或列从该交织器中读取该写入到该交织器中的比特，其中该预设顺序为该M个子阵列中的每个子阵列在每次按行或按列读取时的排列顺序。
例如，该预设顺序可以根据可靠度进行排序。根据可靠度从高到低或者从低到高读取。以图20所示的三个子阵列为例，假设可靠度从高到低依次为第三个子阵列、第一个子阵列和第二个子阵列，且预设顺序为按照可靠度由高到低。若按列读取，则在读取第一列比特时，先读取该第三个子阵列的第一列，然后读取该第一个子阵列的第一列，最后读取第二个子阵列的第一列；在读取第二列比特时，先读取该第三个子阵列的第二列，然后读取该第一个子阵列的第二列，最后读取第二个子阵列的第二列，以此类推。
可选的，在一些实施例中，上述技术方案中的待交织比特序列可以是极化(Polar)码编码后得到的比特序列。由于，Polar码不是随机码，编码后得到的序列会有一定的规则，因此上述编码方法可以使得交织后的比特序列的随机性更好。
可选的，待交织比特序列可以是速率匹配之前的比特序列也可以是速率匹配之后的比特序列，本申请实施例对此并不限定。
可以理解的是，若该待交织比特序列为速率匹配之前的比特序列，则在读取写入到交织器中的比特时，可以跳过打孔比特。
图21是根据本申请实施例提供的一种交织装置的结构框图。如图21所示，交织装置2100包括获取单元2101、写入单元2102和读取单元2103。
获取单元2101，用于获取待交织比特序列。
写入单元2102，用于将该待交织比特序列的比特写入交织器。
读取单元2103，用于从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
图21所示的交织装置2100能够实现复杂度较低，但是交织性能较好的交织方法。
获取单元2101、写入单元2102和读取单元2103的具体功能和有益效果，可以参见上述方法部分的描述，在此就不必赘述。
图22是根据本申请实施例提供的另一种交织装置的结构框图。如图22所示，交织装置2200包括获取单元2201、写入单元2202和读取单元2203。
获取单元2201，用于获取待交织比特序列。
写入单元2202，用于将该待交织比特序列的比特写入交织器。
读取单元2203，用于从该交织器中读出写入到该交织器中的比特，其中，不同长度的待交织比特序列中的前N个比特中任意两个写入顺序相同的比特读出的先后顺序相同，其中N小于或等于
Figure BDA0001410920010000121
的正整数，其中，P表示该不同长度的待交织比特序列中长度较短的待交织比特序列的总比特数，M为大于或等于2的正整数。
图22所示的交织装置2200能够实现复杂度较低，但是交织性能较好的交织方法。
获取单元2201、写入单元2202和读取单元2203的具体功能和有益效果，可以参见上述方法部分的描述，在此就不必赘述。
图23是根据本申请实施例提供的另一交织装置的结构框图。如图23所示的交织装置2300包括存储器2301和处理器2302。
存储器2301，用于存储程序。
处理器2302，用于执行存储器2301存储的程序，当程序被执行时，使得交织装置2300可以实现上述图4实施例提供的交织方法。
利用交织装置2300可以将图4所示的交织方法中的部分或全部通过软件来实现。
存储器2301可以是物理上独立的单元，也可以与处理器2302集成在一起。
可选的，当图4所示的交织方法中的部分或全部通过软件实现时，交织装置2300也可以只包括处理器2302。用于存储程序的存储器2301位于装置2300之外，处理器2302通过电路/电线与存储器2301连接，用于读取并执行存储器2301中存储的程序。
处理器2302可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。
处理器2302还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmablelogic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complexprogrammable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gatearray，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器2301可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器2301也可以包括非易失性存储器(non-volatilememory)，例如快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器2301还可以包括上述种类的存储器的组合。
图24是根据本申请实施例提供的另一交织装置的结构框图。如图24所示的交织装置2400包括存储器2401和处理器2402。
存储器2401，用于存储程序。
处理器2402，用于执行存储器2401存储的程序，当程序被执行时，使得交织装置2400可以实现上述图17实施例提供的交织方法。
利用交织装置2400可以将图17所示的交织方法中的部分或全部通过软件来实现。
存储器2401可以是物理上独立的单元，也可以与处理器2402集成在一起。
可选的，当图17所示的交织方法中的部分或全部通过软件实现时，交织装置2400也可以只包括处理器2402。用于存储程序的存储器2401位于装置2400之外，处理器2402通过电路/电线与存储器2401连接，用于读取并执行存储器2401中存储的程序。
处理器2402可以是CPU，NP或者CPU和NP的组合。
处理器2402还可以进一步包括硬件芯片。上述硬件芯片可以是ASIC，PLD或其组合。上述PLD可以是CPLD，FPGA，GAL或其任意组合。
存储器2401可以包括易失性存储器，例如RAM；存储器2401也可以包括非易失性存储器(non-volatile memory)，例如快闪存储器(flash memory)，HDD或SSD；存储器2401还可以包括上述种类的存储器的组合。
图25是根据本申请实施例提供的另一交织装置的结构框图。如图25所示，交织装置2500包括：输入接口电路2501、逻辑电路2502和输出接口电路2503。
输入接口电路2501，用于获取待交织比特序列。
逻辑电路2502，用于执行上述图4所示的方法，具体请见前面方法实施例中的描述，此处不再赘述。
输出接口电路2503，用于输出已交织比特序列。
可选的，交织装置2500在具体实现时可以是芯片或者集成电路。
图26是根据本申请实施例提供的另一交织装置的结构框图。如图26所示，交织装置2600包括：输入接口电路2601、逻辑电路2602和输出接口电路2603。
输入接口电路2601，用于获取待交织比特序列。
逻辑电路2602，用于执行上述图17所示的方法，具体请见前面方法实施例中的描述，此处不再赘述。
输出接口电路2603，用于输出已交织比特序列。
可选的，交织装置2600在具体实现时可以是芯片或者集成电路。
本申请实施例还提供了一种计算机存储介质，存储有计算机程序，该计算机程序包括用于执行图4或图17所示的交织方法。
本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行图4或图17所示的交织方法。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
上述实施例可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如，DVD)或者半导体介质(例如，固态硬盘(SolidState Disk，SSD))等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (12)

1.一种交织方法，其特征在于，所述方法包括：
获取待交织比特序列；
以交织器的第一方向将所述待交织比特序列的比特写入到所述交织器，其中写入到所述交织器的比特的数目按所述第一方向递增，所述第一方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向；
按所述交织器的第二方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第二方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向，所述第一方向与所述第二方向不同，不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
2.一种交织方法，其特征在于，所述方法包括：
获取待交织比特序列；
以交织器的第三方向将所述待交织比特序列的比特写入到所述交织器，其中，所述第三方向为所述交织器的列的方向或所述交织器的行的方向，不同长度的待交织比特序列写入到所述交织器的第三方向上的比特数目相同；
按所述交织器的第四方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第四方向为所述交织器的行的方向或所述交织器的列的方向，所述第三方向与所述第四方向不同，所述不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
3.一种交织方法，其特征在于，所述方法包括：
获取待交织比特序列；
将所述待交织比特序列的比特写入交织器；
从所述交织器中读出写入到所述交织器中的比特，其中，不同长度的待交织比特序列中的前N个比特中任意两个写入顺序相同的比特读出的先后顺序相同，其中N为小于或等于
Figure FDA0003392256460000011
的正整数，其中，P表示所述不同长度的待交织比特序列中长度较短的待交织比特序列的总比特数，M为大于或等于2的正整数，
所述写入到所述交织器中的比特呈现为二维阵列，所述二维阵列包括M个子阵列，所述M个子阵列中每个子阵列的比特数目按行递增。
4.如权利要求3所述的方法，其特征在于，所述M个子阵列中任意两个子阵列包括的比特数目不相同。
5.如权利要求3或4所述的方法，其特征在于，所述将所述待交织比特序列写入交织器，包括：
以所述交织器的第一方向将所述待交织比特序列的比特写入到所述交织器，其中所述M个子阵列中的每个子阵列的比特的数目按所述第一方向递增，所述第一方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向；
所述从所述交织器中读出写入到所述交织器中的比特，包括：
按所述交织器的第二方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第二方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向，所述第一方向与所述第二方向不同。
6.如权利要求3至4中任一项所述的方法，其特征在于，所述从所述交织器中读出写入到所述交织器中的比特，包括：
按照预设顺序，按所述M个子阵列的行或列从所述交织器中读取所述写入到所述交织器中的比特，其中所述预设顺序为所述M个子阵列中的每个子阵列在每次按行或按列读取时的排列顺序。
7.一种交织装置，其特征在于，所述装置包括：
获取单元，用于获取待交织比特序列；
写入单元，用于以交织器的第一方向将所述待交织比特序列的比特写入到所述交织器，其中写入到所述交织器的比特的数目按所述第一方向递增，所述第一方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向；
读取单元，用于按所述交织器的第二方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第二方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向，所述第一方向与所述第二方向不同，不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
8.一种交织装置，其特征在于，所述装置包括：
获取单元，用于获取待交织比特序列；
写入单元，用于以交织器的第三方向将所述待交织比特序列的比特写入到所述交织器，其中，所述第三方向为所述交织器的列的方向或所述交织器的行的方向，不同长度的待交织比特序列写入到所述交织器的第三方向上的比特数目相同；
读取单元，用于按所述交织器的第四方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第四方向为所述交织器的行的方向或所述交织器的列的方向，所述第三方向与所述第四方向不同，所述不同长度的待交织比特序列中的任意两个写入顺序相同的比特读出的先后顺序相同。
9.一种交织装置，其特征在于，所述装置包括：
获取单元，用于获取待交织比特序列；
写入单元，用于将所述待交织比特序列的比特写入交织器；
读取单元，用于从所述交织器中读出写入到所述交织器中的比特，其中，不同长度的待交织比特序列中的前N个比特中任意两个写入顺序相同的比特读出的先后顺序相同，其中N为小于或等于
Figure FDA0003392256460000021
的正整数，其中，P表示所述不同长度的待交织比特序列中长度较短的待交织比特序列的总比特数，M为大于或等于2的正整数，
所述写入到所述交织器中的比特呈现为二维阵列，所述二维阵列包括M个子阵列，所述M个子阵列中每个子阵列的比特数目按行递减或递增。
10.如权利要求9所述的装置，其特征在于，所述M个子阵列中任意两个子阵列包括的比特数目不相同。
11.如权利要求9或10所述的装置，其特征在于，
所述写入单元，具体用于以所述交织器的第一方向将所述待交织比特序列的比特写入到所述交织器，其中所述M个子阵列中的每个子阵列的比特的数目按所述第一方向递增，所述第一方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向；
所述读取单元，具体用于按所述交织器的第二方向从所述交织器中读取所述写入到所述交织器中的比特，其中所述第二方向为所述交织器的列的方向、所述交织器的行的方向或所述交织器的对角线方向，所述第一方向与所述第二方向不同。
12.如权利要求9或10所述的装置，其特征在于，所述读取单元，具体用于按照预设顺序，按所述M个子阵列的行或列从所述交织器中读取所述写入到所述交织器中的比特，其中所述预设顺序为所述M个子阵列中的每个子阵列在每次按行或按列读取时的排列顺序。
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