JPH01149265A - インタリーブ装置 - Google Patents
インタリーブ装置Info
- Publication number
- JPH01149265A JPH01149265A JP30634187A JP30634187A JPH01149265A JP H01149265 A JPH01149265 A JP H01149265A JP 30634187 A JP30634187 A JP 30634187A JP 30634187 A JP30634187 A JP 30634187A JP H01149265 A JPH01149265 A JP H01149265A
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- Japan
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- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 2
- 241001362574 Decodes Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、光ディスク等の媒体の２進記録における誤シ
訂正を効果的に行なうためのインタＩＪ −プ装置に関
するものである。光ディスク等の媒体では年々高い転送
レートが要求され符号、復号動作にもリアルタイム処理
が必要とされている。本発明は、ＲＡＭとＲＡＭのアド
レス空間をサブプロックに分割して各サブブロック内で
インタリーブを行なうインタリーブ制御回路という簡単
な回路構成で、ＲＡＭの全アドレス空間からデータの読
み出しをすることなく各サブブロック単位にデータの読
み出す毎に復号動作を開始することで誤り訂正を効果的
に行なうインタリーブ装置を提供するものである。
訂正を効果的に行なうためのインタＩＪ −プ装置に関
するものである。光ディスク等の媒体では年々高い転送
レートが要求され符号、復号動作にもリアルタイム処理
が必要とされている。本発明は、ＲＡＭとＲＡＭのアド
レス空間をサブプロックに分割して各サブブロック内で
インタリーブを行なうインタリーブ制御回路という簡単
な回路構成で、ＲＡＭの全アドレス空間からデータの読
み出しをすることなく各サブブロック単位にデータの読
み出す毎に復号動作を開始することで誤り訂正を効果的
に行なうインタリーブ装置を提供するものである。
従来の技術
従来の積符号のインタリーブ装置は、ＲＡＭと例えばデ
ータの書き込みを横方向、読み出しを縦方向と決め、デ
ータの書き込み時にはＲＡＭのアドレス空間の任意の所
定番地から横方向に番地を移動して順次データの書き込
みおよび番地の移動を繰返し最終番地に至ったとき、再
び最初のアドレスに戻シ縦方向に番地を移動し順次デー
タの読み出しを行なうインタリーブ制御回路という構成
を備えていた。
ータの書き込みを横方向、読み出しを縦方向と決め、デ
ータの書き込み時にはＲＡＭのアドレス空間の任意の所
定番地から横方向に番地を移動して順次データの書き込
みおよび番地の移動を繰返し最終番地に至ったとき、再
び最初のアドレスに戻シ縦方向に番地を移動し順次デー
タの読み出しを行なうインタリーブ制御回路という構成
を備えていた。
発明が解決しようとする問題点
以上のような装置では、ＲＡＭの全アドレス空間に渡っ
てインタリーブを行なっているので、全ての番地からデ
ータの読み出しを行なわない限シ徨号動作は開始できず
、誤り訂正の効率化という点で問題点を有していた。
てインタリーブを行なっているので、全ての番地からデ
ータの読み出しを行なわない限シ徨号動作は開始できず
、誤り訂正の効率化という点で問題点を有していた。
本発明は上記問題点に鑑み、回路規模をそれほど大きく
することなく効果的な誤シ訂正を行なうことのできるイ
ンタリーブ装置を提供するものである。
することなく効果的な誤シ訂正を行なうことのできるイ
ンタリーブ装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のインタリーブ装置
は、符号長ｎである符号語がｍ個を１ブロックとした第
１の符号構成を成し、１つのサブブロックとして、ｍ行
ｎ列の符号語をアドレス空間上にマトリクス状に配列し
、ｋ個のサブブロックで構成されるアドレス配置ｋ Ｘ
ｍ Ｘ ｎから成るＲＡＭと１つのサブブロックにお
いて第０列の任意の行の所定番地から符号語データの書
き込みを行ない、以降斜方向に順次符号語データを書き
込みかつ書き込むべきサブブロック内で行番地がｍを越
えたときはその行番地からｍを引き、番地の移動と符号
語データの書き込みを繰返して第ｎ列に至ったとき、次
に第０列の他の行から符号語の書き込みを開始し番地の
移動を繰返しｍ個の符号語で１つのサブブロックを形成
し、他のｋ−１個のサブブロックについても同様に斜方
向にデータの書き込みを行ない、復号時には１つのサブ
ブロックのデータが得られた時点で復号を開始するイン
タリーブ制御回路かあるいは、ｋ個のサブブロックを集
めたデータの一部に検査語を生成付加して、前記とは別
の第２の符号語を形成して積符号構成とし、拶号時に全
てのサブブロックの第１の符号語の復号が終了した後、
第２の符号語の復号を行なうインタリーブ制御回路とい
う構成を備えたものである。
は、符号長ｎである符号語がｍ個を１ブロックとした第
１の符号構成を成し、１つのサブブロックとして、ｍ行
ｎ列の符号語をアドレス空間上にマトリクス状に配列し
、ｋ個のサブブロックで構成されるアドレス配置ｋ Ｘ
ｍ Ｘ ｎから成るＲＡＭと１つのサブブロックにお
いて第０列の任意の行の所定番地から符号語データの書
き込みを行ない、以降斜方向に順次符号語データを書き
込みかつ書き込むべきサブブロック内で行番地がｍを越
えたときはその行番地からｍを引き、番地の移動と符号
語データの書き込みを繰返して第ｎ列に至ったとき、次
に第０列の他の行から符号語の書き込みを開始し番地の
移動を繰返しｍ個の符号語で１つのサブブロックを形成
し、他のｋ−１個のサブブロックについても同様に斜方
向にデータの書き込みを行ない、復号時には１つのサブ
ブロックのデータが得られた時点で復号を開始するイン
タリーブ制御回路かあるいは、ｋ個のサブブロックを集
めたデータの一部に検査語を生成付加して、前記とは別
の第２の符号語を形成して積符号構成とし、拶号時に全
てのサブブロックの第１の符号語の復号が終了した後、
第２の符号語の復号を行なうインタリーブ制御回路とい
う構成を備えたものである。
作 用
本発明は上記した構成によって、たとえば符号長ｎであ
る符号語がｍ個を１ブロックとした符号構成を成し、２
個のサブブロックで構成されるアドレス配置２ Ｘ ｍ
Ｘ ｎから成るＲＡＭにおいて、各サブブロック内で
第０列の任意の行の所定番地から第ｎ列の任意の行の最
終番地まで斜方向の符号語データの書き込みが終了し、
次に再び一方のサブブロックの第ｎ列の任意の行の所定
番地から斜方向の符号語データの読み出しが開始する。
る符号語がｍ個を１ブロックとした符号構成を成し、２
個のサブブロックで構成されるアドレス配置２ Ｘ ｍ
Ｘ ｎから成るＲＡＭにおいて、各サブブロック内で
第０列の任意の行の所定番地から第ｎ列の任意の行の最
終番地まで斜方向の符号語データの書き込みが終了し、
次に再び一方のサブブロックの第ｎ列の任意の行の所定
番地から斜方向の符号語データの読み出しが開始する。
第０列の任意の行の電絡番地までデータの読み出しが終
了したとき、もう一方のサブブロックの第ｎ列の任意の
行の所定番地から斜方向のデータの読み出しが初まると
同時に読み出しが終了した前記サブブロックのデータに
対して復号を開始できる。
了したとき、もう一方のサブブロックの第ｎ列の任意の
行の所定番地から斜方向のデータの読み出しが初まると
同時に読み出しが終了した前記サブブロックのデータに
対して復号を開始できる。
同様に、もう一方のサブブロックの第０列の任意の行の
最終番地までデータの読み出しが終了してサブブロック
のデータが得られた時点で、復号が開始できる。以後こ
れを繰返す。
最終番地までデータの読み出しが終了してサブブロック
のデータが得られた時点で、復号が開始できる。以後こ
れを繰返す。
実施例
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の具体的回路である。この図において
、４は８×１６個のマトリクス状に配置された記憶素子
からなるＲＡＭであり、符号長８である符号語が８個を
１ブロックとして１つのサブブロックを構成し、２つの
サブブロックを構成するデータを記憶することができる
。また、１は第１のカウンタであるモジ口８の３ビツト
カウンタ、２は第２のカウンタである４ビツトカウンタ
そして３はモジ口８の３ピツト加算器・減算器であり第
１のカウンタ１、第２のカウンタ２、加算器・減算器３
によって番地指定回路を構成している。
、４は８×１６個のマトリクス状に配置された記憶素子
からなるＲＡＭであり、符号長８である符号語が８個を
１ブロックとして１つのサブブロックを構成し、２つの
サブブロックを構成するデータを記憶することができる
。また、１は第１のカウンタであるモジ口８の３ビツト
カウンタ、２は第２のカウンタである４ビツトカウンタ
そして３はモジ口８の３ピツト加算器・減算器であり第
１のカウンタ１、第２のカウンタ２、加算器・減算器３
によって番地指定回路を構成している。
番地指定回路のコントロールとＲＡＭへの書キ込み読み
出し、データの入出力制御および加算器・減算器３の切
り換えは、インタリーブ制御回路５で行なう。
出し、データの入出力制御および加算器・減算器３の切
り換えは、インタリーブ制御回路５で行なう。
つぎに以上の回路における作用を説明する。
ＲＡＭ４は８×１６個のマトリクス状に配置され、その
配列番地を第２図のように表すものとする。
配列番地を第２図のように表すものとする。
まず最初に、インタリーブ制御回路５は、第１のカウン
タ１と第２のカウンタ２をクリアして両方のカウンタに
零を設定し、つぎに加算器・減算器３を加算器として使
用する。そして所定番地ａ０゜からデータの書き込みを
初め、クロック信号によって第１のカウンタ１はカウン
トアツプするが、第２のカウンタ２は第１のカウンタ１
からのＣＡＲＲＹＯＵＴ信号が入力するまでカウントア
ツプしない。
タ１と第２のカウンタ２をクリアして両方のカウンタに
零を設定し、つぎに加算器・減算器３を加算器として使
用する。そして所定番地ａ０゜からデータの書き込みを
初め、クロック信号によって第１のカウンタ１はカウン
トアツプするが、第２のカウンタ２は第１のカウンタ１
からのＣＡＲＲＹＯＵＴ信号が入力するまでカウントア
ツプしない。
従って、ａｌｌにデータが書き込まれる。同様にしてａ
２２９ ”３３１ ａ４４１・・・・・・＋ａ７□の順
番にデータを書き込んでゆき、ａ７□に至ると第１のカ
ウンタ１はモジ口８の３ビツトカウンタなので、インタ
リーブ制御回路５かもの次のクロック入力で零に戻１）
ＣＡＲＲＹ ＯＵＴ信号を出力する。この出力されたＣ
ＡＲＲＹ ＯＵＴ信号でもって、第２のカウンタ２はカ
ウントアツプし、つぎにａ。１にデータを書き込みにゆ
く、同様にしてａ１２ｔａ２３’・・・・・・、ａ６□
の順番にデータを書き込む。ａ６□に至ると加算器・減
算器３はモジ口８の加算器なので、次のクロック入力で
番地はａ７゜に移動しデータの書き込みを行なう。仁の
ようにして、所定番地ａ０゜から順次右肩方向にデータ
の書き込みを行ない、”０７１ ”１０９ ａ２１ Ｆ
””” ｊ ”７６まで書き込みが終了したとき、Ｒ
ＡＭの全アドレス空間のうち８×８に２分割されたアド
レス空間から成る一方のサブブロックで書き込み時のイ
ンタリーブが完結する。
２２９ ”３３１ ａ４４１・・・・・・＋ａ７□の順
番にデータを書き込んでゆき、ａ７□に至ると第１のカ
ウンタ１はモジ口８の３ビツトカウンタなので、インタ
リーブ制御回路５かもの次のクロック入力で零に戻１）
ＣＡＲＲＹ ＯＵＴ信号を出力する。この出力されたＣ
ＡＲＲＹ ＯＵＴ信号でもって、第２のカウンタ２はカ
ウントアツプし、つぎにａ。１にデータを書き込みにゆ
く、同様にしてａ１２ｔａ２３’・・・・・・、ａ６□
の順番にデータを書き込む。ａ６□に至ると加算器・減
算器３はモジ口８の加算器なので、次のクロック入力で
番地はａ７゜に移動しデータの書き込みを行なう。仁の
ようにして、所定番地ａ０゜から順次右肩方向にデータ
の書き込みを行ない、”０７１ ”１０９ ａ２１ Ｆ
””” ｊ ”７６まで書き込みが終了したとき、Ｒ
ＡＭの全アドレス空間のうち８×８に２分割されたアド
レス空間から成る一方のサブブロックで書き込み時のイ
ンタリーブが完結する。
つぎのインタリーブ制御回路６からのクロ）り入力によ
って第１のカウンタ１は零に戻シ、第２のカウンタ２は
第１のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号で８に
カウントアツプする。そしてもう一方のサププＯツクの
所定番地ａ０８にデータが書き込まれる。以後同様にし
て、インタリーブ制御回路５からのクロック信号と第１
のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号によって番
地指定回路である第１のカウンタ１．第２のカウンタ２
、 加Ｘ器・減算器３は、もう一方のサブブロックに
おいて、所定番地ａ。８から右斜方向に番地を移動させ
、インタリーブ制御回路５が各番地に対してデータの書
き込みを行なう。
って第１のカウンタ１は零に戻シ、第２のカウンタ２は
第１のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号で８に
カウントアツプする。そしてもう一方のサププＯツクの
所定番地ａ０８にデータが書き込まれる。以後同様にし
て、インタリーブ制御回路５からのクロック信号と第１
のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号によって番
地指定回路である第１のカウンタ１．第２のカウンタ２
、 加Ｘ器・減算器３は、もう一方のサブブロックに
おいて、所定番地ａ。８から右斜方向に番地を移動させ
、インタリーブ制御回路５が各番地に対してデータの書
き込みを行なう。
このようにして、所定番地ａ０８から右斜方向に順次デ
ータを書き込み、”０１５”１８１ａ２９’・・・・・
・。
ータを書き込み、”０１５”１８１ａ２９’・・・・・
・。
ａ７１４まで書き込みが終了したとき、ＲＡＭの全アド
レス空間のうち８×８に２分割されたアドレス空間から
成るもう一方のサブブロックで書き込み時のインタリー
ブが完結し、ＲＡＭへの符号語データの書き込みが終了
する。
レス空間のうち８×８に２分割されたアドレス空間から
成るもう一方のサブブロックで書き込み時のインタリー
ブが完結し、ＲＡＭへの符号語データの書き込みが終了
する。
つぎに、インタリーブ制御回路５は第１のカウンタ１と
第２のカウンタ２をクリアして、両方のカウンタに零を
設定し、加算器・減算器３をモジ口８０３ビット減算器
として使用する。そして再び最初の番地ａ０゜に戻シ、
ここでデータの読み出しを行なう。次のクロック入力で
第１のカウンタ１はカウントアツプするが、第２のカウ
ンタ２は第１のカウンタ１からのＣＡＲＲＹ ＯＵＴ信
号が入力するまでカウントアツプせず零のままで、モジ
口８の３ビツト減算器の出力は７になシ、ａ１□からデ
ータの読み出しを行なう。同様にして、ａ２６゜ａ
・・・・・・、ａ の順番にデータを読み出し、”７１
３５ｊ ７１ に至ると次のクロック入力で第１のカウンタ１は零に戻
シ、ＣＡＲＲＹ ＯＵＴ信号を出力する。この出力され
たＣＡＲＲＹ ＯＵＴ信号で第２のカウンタ２はカウン
トアツプし、つぎに”０１からデータを読み出す。以後
、ａｌ。ｔａ２□＃”３３１ ・・・・・・。
第２のカウンタ２をクリアして、両方のカウンタに零を
設定し、加算器・減算器３をモジ口８０３ビット減算器
として使用する。そして再び最初の番地ａ０゜に戻シ、
ここでデータの読み出しを行なう。次のクロック入力で
第１のカウンタ１はカウントアツプするが、第２のカウ
ンタ２は第１のカウンタ１からのＣＡＲＲＹ ＯＵＴ信
号が入力するまでカウントアツプせず零のままで、モジ
口８の３ビツト減算器の出力は７になシ、ａ１□からデ
ータの読み出しを行なう。同様にして、ａ２６゜ａ
・・・・・・、ａ の順番にデータを読み出し、”７１
３５ｊ ７１ に至ると次のクロック入力で第１のカウンタ１は零に戻
シ、ＣＡＲＲＹ ＯＵＴ信号を出力する。この出力され
たＣＡＲＲＹ ＯＵＴ信号で第２のカウンタ２はカウン
トアツプし、つぎに”０１からデータを読み出す。以後
、ａｌ。ｔａ２□＃”３３１ ・・・・・・。
ａ７２の順番にデータを順次読み出す。このようにして
、再び最初の番地ａ０゜に戻シ、書き込み時とは異なる
左斜方向に順次データを読み出し、”０７１ａ１６．ａ
２５１・・・・・・ｙａ７゜まで読み出しが終了したと
き、一方のサブブロックで読み出し時のインタリーブが
完結し、このサブブロック内の符号語データと対して復
号が開始できる。
、再び最初の番地ａ０゜に戻シ、書き込み時とは異なる
左斜方向に順次データを読み出し、”０７１ａ１６．ａ
２５１・・・・・・ｙａ７゜まで読み出しが終了したと
き、一方のサブブロックで読み出し時のインタリーブが
完結し、このサブブロック内の符号語データと対して復
号が開始できる。
つぎのインタリーブ制御回路５からのクロック入力で、
第１のカウンタ１は零に戻シ、第２のカウンタ２は第１
のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号で８にカウ
ントアツプする。そしてもう一方のサブブロックの所定
番地と。８からデータが読み出される。以後同様にして
インタリーブ制御回路５からのクロック信号と第１のカ
ウンタ１からのＣＡＲＲＹ ＯＵＴ信号によって番地指
定回路第１のカウンタ１．第２のカウンタ２．加算器・
減算器３は、もう一方のサブブロックにおいて所定番地
ａ０８から左斜方向に番地を移動させ、インタリーブ制
御回路５が各番地からデータの読み出しを行なう。
第１のカウンタ１は零に戻シ、第２のカウンタ２は第１
のカウンタ１からのＣＡＲＲＹ ＯＵＴ信号で８にカウ
ントアツプする。そしてもう一方のサブブロックの所定
番地と。８からデータが読み出される。以後同様にして
インタリーブ制御回路５からのクロック信号と第１のカ
ウンタ１からのＣＡＲＲＹ ＯＵＴ信号によって番地指
定回路第１のカウンタ１．第２のカウンタ２．加算器・
減算器３は、もう一方のサブブロックにおいて所定番地
ａ０８から左斜方向に番地を移動させ、インタリーブ制
御回路５が各番地からデータの読み出しを行なう。
このようにして、所定番地ａ０８から左斜方向に順次デ
ータを読み出し、ａ０１５’ １１４１ ２１３’・
・・・・・、ａ７８までデータの読み出しが終了したと
き、もう一方のサブブロックで読み出し時のインタリー
ブが完結し、ＲＡＭからの符号語データの読み出しが終
了する。同時に、このサブブロック内の符号語データに
対して復号が開始できる。
ータを読み出し、ａ０１５’ １１４１ ２１３’・
・・・・・、ａ７８までデータの読み出しが終了したと
き、もう一方のサブブロックで読み出し時のインタリー
ブが完結し、ＲＡＭからの符号語データの読み出しが終
了する。同時に、このサブブロック内の符号語データに
対して復号が開始できる。
以後、各サブブロック内で、右斜方向へのデータの書き
込みと左斜方向へのデータの読み出しを交互に繰返しな
がらインタリーブが行なわれる。
込みと左斜方向へのデータの読み出しを交互に繰返しな
がらインタリーブが行なわれる。
なお、前記実施例では、番地の移動方向を書き込み時に
右斜方向、読み出し時に左斜方向にしたが、これに限ら
れるものではなく、逆の組み合せでもよい。
右斜方向、読み出し時に左斜方向にしたが、これに限ら
れるものではなく、逆の組み合せでもよい。
発明の効果
以上のように本発明は、符号長ｎである符号語がｍ個を
１ブロックとした第１の符号構成を成し、１つのサブブ
ロックとして、このｍ行ｎ列の符号語をアドレス空間上
にマトリクス状に配列し、ｋ個のサブブロックで構成さ
れるアドレス配置に×ｍ Ｘ ｎのデータを格納するＲ
ＡＭと１つのサブブロックにおいて第１列をｊ＝ｏとし
任意の１行番地から符号語データの書き込みを行ない、
斜方向に行番地を１＋１、列番地をｊ＋１（増加し順次
符号語データを書き込みかつ書き込むべきサブブロック
内で行番地がｍを越えたときはその行番地からｍを引き
、以降番地の増加と符号語データの書き込みを繰返し、
第ｎ列に至って１符号語を書き終え、次に第０列の前記
とは別の行から他の符号語の書き込みを開始し番地の増
加を繰返し全てのｍ個の符号語を書き込むことによシ１
つのサブブロックを形成し、他のｋ−１個のサブブロッ
クについても前記同様にデータの書き込みを行ない、復
号時には１つのサブブロックのデータが得られた時点で
、前記のサブブロック内の符号語の復号を開始するイン
クリープ制御回路を備えたものであり、ＲＡＭ内のｍ行
ｎ列に配列された各サブブロック内に符号語データを書
き込んだ後、各サブブロック毎のデータの読み出しと復
号を並行して行なうことができ、従って、効果的な誤り
訂正を行なうことができる。
１ブロックとした第１の符号構成を成し、１つのサブブ
ロックとして、このｍ行ｎ列の符号語をアドレス空間上
にマトリクス状に配列し、ｋ個のサブブロックで構成さ
れるアドレス配置に×ｍ Ｘ ｎのデータを格納するＲ
ＡＭと１つのサブブロックにおいて第１列をｊ＝ｏとし
任意の１行番地から符号語データの書き込みを行ない、
斜方向に行番地を１＋１、列番地をｊ＋１（増加し順次
符号語データを書き込みかつ書き込むべきサブブロック
内で行番地がｍを越えたときはその行番地からｍを引き
、以降番地の増加と符号語データの書き込みを繰返し、
第ｎ列に至って１符号語を書き終え、次に第０列の前記
とは別の行から他の符号語の書き込みを開始し番地の増
加を繰返し全てのｍ個の符号語を書き込むことによシ１
つのサブブロックを形成し、他のｋ−１個のサブブロッ
クについても前記同様にデータの書き込みを行ない、復
号時には１つのサブブロックのデータが得られた時点で
、前記のサブブロック内の符号語の復号を開始するイン
クリープ制御回路を備えたものであり、ＲＡＭ内のｍ行
ｎ列に配列された各サブブロック内に符号語データを書
き込んだ後、各サブブロック毎のデータの読み出しと復
号を並行して行なうことができ、従って、効果的な誤り
訂正を行なうことができる。
第１図は本発明によるインタリーブ装置の具体的回路図
、第２図はＲＡＭの８×１６のアドレス空間の配置図で
ある。 １・・・・・・第１のカウンタ、２・・・・・・第２の
カウンタ、２．３・・・・・・加算器・減算器、Ｃ・・
・・・・ＲＡＭ、６・・・・・・インタリーブ制御回路
。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図 ル
、第２図はＲＡＭの８×１６のアドレス空間の配置図で
ある。 １・・・・・・第１のカウンタ、２・・・・・・第２の
カウンタ、２．３・・・・・・加算器・減算器、Ｃ・・
・・・・ＲＡＭ、６・・・・・・インタリーブ制御回路
。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図 ル
Claims (2)
- （１）符号長ｎである符号語がｍ個を１ブロックとした
第１の符号構成を成し、１つのサブブロックとして、こ
のｍ行ｎ列の符号語をアドレス空間上にマトリクス状に
配列し、ｋ個のサブブロックで構成されるアドレス配置
ｋ×ｍ×ｎのデータを格納するＲＡＭと１つのサブブロ
ックにおいて第１列をｊ＝Ｏとし任意のｉ行番地から符
号語データの書き込みを行ない、斜方向に行番地をｉ＋
１列番地をｊ＋１に増加し順次符号語データを書き込み
かつ書き込むべきサブブロック内で行番地がｍを越えた
ときはその行番地からｍを引き、以降番地の増加と符号
語データの書き込みを繰返し、第ｎ列に至って１符号語
を書き終え、次に第０列の前記とは別の行から他の符号
語の書き込みを開始し番地の増加を繰返し全てのｍ個の
符号語を書き込むことにより１つのサブブロックを形成
し、他のｋ−１個のサブブロックについても前記同様に
データの書き込みを行ない、復号時には１つのサブブロ
ックのデータが得られた時点で、前記のサブブロック内
の符号語の復号を開始するインタリーブ制御回路を備え
たことを特徴とするインタリーブ装置。 - （２）ｋ個のサブブロックを集めたデータの一部に検査
語を生成付加して、前記とは別の第２の符号語を形成し
て積符号構成とし、復号時に全てのサブブロックの第１
の符号語の復号が終了した後、第２の符号語の復号を行
なうことを特徴とする特許請求の範囲第１項記載のイン
タリーブ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30634187A JPH01149265A (ja) | 1987-12-03 | 1987-12-03 | インタリーブ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30634187A JPH01149265A (ja) | 1987-12-03 | 1987-12-03 | インタリーブ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149265A true JPH01149265A (ja) | 1989-06-12 |
Family
ID=17955933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30634187A Pending JPH01149265A (ja) | 1987-12-03 | 1987-12-03 | インタリーブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010516151A (ja) * | 2007-01-16 | 2010-05-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データビット又はシンボルをインタリーブするためのシステム、装置及び方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116826A (ja) * | 1981-12-29 | 1983-07-12 | Victor Co Of Japan Ltd | デイジタル信号伝送方式 |
| JPS59193513A (ja) * | 1983-04-15 | 1984-11-02 | Sony Corp | インタ−リ−ブ回路 |
| JPS60219880A (ja) * | 1984-04-16 | 1985-11-02 | Sony Corp | シヤツフリング方式 |
| JPS6129460A (ja) * | 1984-07-21 | 1986-02-10 | Sony Corp | 光学式記録カ−ドにおけるエラ−訂正方法 |
-
1987
- 1987-12-03 JP JP30634187A patent/JPH01149265A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116826A (ja) * | 1981-12-29 | 1983-07-12 | Victor Co Of Japan Ltd | デイジタル信号伝送方式 |
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| JPS6129460A (ja) * | 1984-07-21 | 1986-02-10 | Sony Corp | 光学式記録カ−ドにおけるエラ−訂正方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010516151A (ja) * | 2007-01-16 | 2010-05-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データビット又はシンボルをインタリーブするためのシステム、装置及び方法 |
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