JP2010516151A - データビット又はシンボルをインタリーブするためのシステム、装置及び方法 - Google Patents

Abstract

データ送信システムは、送信されるべき情報を表す連続したビットをそれぞれ符号化する。インターリーバは、符号化器からビットを受信して、そのビットをインタリーブする。インターリーバは、メモリと、斜めの書込みパターンでメモリにビットを書き込んで、斜めの読み出しパターンでメモリからビットを読み出すように構成されるメモリ読取り書込みコントローラを含む。シンボルマッパーは、インタリーブされたビットを受信して、符号化されインタリーブされたビットを送信フォーマットを用いてシンボルにマップする。

Description

本発明はデータ通信の分野に関し、特に、本発明は、直交周波数分割変調（OFDM）システム及びシングルキャリアブロック伝送（SCBT）システムを含む（但しこれらに限られない）様々な伝送システムにおける使用に適した、ビット又はシンボルをインタリーブするシステム及び方法に関する。

データ通信システムは、それらが使用する伝送スキームに従って、複数の態様に分類されることができる。一つの分類は、マルチキャリア通信システムとシングルキャリア通信システムを区別する。OFDMは、マルチキャリア通信スキームの例である。SCBTは、シングルキャリア通信スキームの例である。

伝送スキームの選択は、様々な要因による。例えば、通信チャネルの環境特性が、伝送スキームの選択における要因である場合がある。伝送スキームの選択に影響する他の要因は、通信チャネル上でデータを送信するために用いられる通信システムの性能基準である。いくつかのシステムに対して、OFDMは、システム性能基準を満たすためにより適している。他のアプリケーションに対しては、シングルキャリアスキームが、マルチキャリアシステムより良好なシステム性能を提供する。

例えば、送信器のピーク対平均電力比（peak-to-average power ratio）がシステムデザインにおける重要な要因でない場合、OFDMはしばしば良好な選択である。一方、ピーク対平均電力比がシステムデザインにおいて考慮すべき問題である場合、SCBTはしばしばより良好な性能を提供する。しかしながら、標準的なシングルキャリアシステムは一般的に、実現するのが比較的高価である等化スキームを必要とする。等化要件を緩和するために、シングルキャリアブロックシングル伝送（SCBT）スキームが、最近提案された。ちょうど従来のOFDMシステムにおいて実行されているように、これらのSCBTスキームは、データのブロックにゼロ又は循環プレフィックスを挿入する。

OFDM及びSCBTシステムの両方において、少なくとも１つの送信器が通信チャネル上で情報を送信するように構成される。送信されるべき情報を表すビットは、（例えば誤り符号化技術に従って）ビットを符号化することによって、シンボルに変換される。符号化ビットは、伝送スキーム（例えば、OFDM又はSCBT伝送スキーム）に従って、シンボルにマップされる。シンボルは、それから通信チャネルを通じて送信される。

送信されたシンボルは、ノイズ及び他のチャネル障害の影響を受けやすい。多くの場合、チャネル障害はバースト的であるか、特定のパターン（例えば周期的又はほぼ周期的なパターン）で発生し、つまりそれらは、比較的短い間隔にわたって又はクラスタで発生する。一般的にバーストの後に無ノイズ間隔が続く。バースト性のチャネル条件は、特に送信されるシンボルが時間又は空間的に非常に近接している場合、受信されて復号されたビット中のエラーの増加をもたらす傾向がある。

順方向誤り符号化（FEC）技術は、これらのエラーを訂正するために、送信されるデータの冗長性に頼る。しかしながら、エラーがバーストに起因する場合、FEC復号器が送信データ中に挿入される冗長性を利用するのは、より難しい。バースト性の障害は、誤り訂正符号に従って提供される冗長ビットを含む非常に近接したビット又はシンボルを損なう可能性が高い。

バースト性のチャネル障害の影響を軽減するために、インターリーバが時々送信器で用いられる。対応するデインターリーバが受信器に配置される。インターリーバは、送信前に、送信されるべきデータの順序を再配列する。受信器で、元のデータ順序が復元され、そして情報が回復される。並べ替え操作の結果として、送信前に互いの近くにある冗長ビット又はシンボルは、チャネルを通じて送信されるときは互いの近くにない。したがって、関連したデータ部分がバースト性のチャネル障害及び破壊によって影響を及ぼされる可能性は減少する。

一つの従来のインタリーブスキーム（ブロックインターリーバ）は、従来の垂直及び水平パターンで、例えばロウ単位又はカラム単位で、矩形メモリにデータを書く。このデータは、書き込みの順序と反対の垂直又は水平順序で矩形様式でメモリから読み出される。受信器で、受信データは同じようにメモリに書き込まれ、そして垂直又は水平順序でメモリから読み出される。この技術は、バースト性のチャネル条件の影響を軽減するためにデータをインタリーブするのに役立つ。しかしながら、この従来の技術には弱点がある。例えば、ブロックインターリーバは、本来は互いの近くにあったデータビット又はシンボルがより遠く配置されるようにデータビット又はシンボルの順序を再配列するが、それらは周期的に配置される。例えば、インタリーブの前に連続して配置される３つのデータビット/シンボルを考えてみよう。インタリーブの後、これらのデータシンボル/ビットは、正確に間隔Nで配置される（Nはブロックインターリーバの幅である）。

ブロックインターリーバのこの周期的な性質は、特定の誤り及びノイズパターンに対してデータを脆弱なままにする。例えば、ノイズが周期的に出現する場合、冗長シンボル/ビットの全てが、より大きなノイズ又は誤りレベルに直面することが起こりやすい。SCBT及びOFDMの両方において、データシンボルは、特にマルチパスチャネルがわずかな経路から成る場合、周期的な（又はほぼ周期的な）ノイズ特性を観測する場合がある。

したがって、低い複雑度を維持しつつ、周期的な又はほぼ周期的な特性を持たない様式でビット又はシンボルをインタリーブすることによって従来技術のインターリーバの限界を克服することができるインタリーブスキームを提供することが望ましい。

本発明のこれらの及び他の目的、特徴及び利点は、図面と共に以下の本発明の詳細な説明を考慮することから明らかになるだろう。

本発明の実施の形態によるシンボルインターリーバを使用している通信システムの送信器部分の機能的なブロックを示す図。 本発明の実施の形態によるインタリーブされたデータを運ぶのに用いられるデータパケット200の例示的なフォーマットを示す図。 本発明の実施の形態に従って構成されるシンボルインターリーバを使用している通信システムの受信器部分の機能的なブロックを示す図。 本発明の実施の形態によるインターリーバのブロック図。 本発明の実施の形態による図4に示されるインターリーバ装置を用いてデータをインタリーブする方法を示すフローチャート。 本発明の実施の形態による図4に示されるインターリーバ装置を用いてデータをインタリーブする方法を示すフローチャート。 本発明の実施の形態による図4に示されるインターリーバの他の実施の形態を示すブロック図。 本発明の一実施例に従って構成されるインターリーバを含んでいる伝送システムの機能ブロック図。 本発明の一実施例に従って構成されるインターリーバを含んでいる伝送システムの機能ブロック図。 本発明の実施の形態による図8に示されるインターリーバ装置を用いてデータをインタリーブする方法を示しているフローチャート。 本発明の実施の形態による図9に示されるインターリーバ装置を用いてデータをインタリーブする方法を示しているフローチャート。 データ送信システムにおける使用に適している本発明の実施の形態によるインターリーバの機能ブロック図。 本発明の一実施例による送信システムにおける使用に適しているインターリーバの機能ブロック図。 本発明の実施の形態による送信システムにおける使用に適しているインターリーバの機能ブロック図。 本発明の実施の形態による送信システムにおける使用に適しているインターリーバの機能ブロック図。

以下の詳細な記載において、説明のためであって制限のためではなく、具体的な詳細を開示している例示の実施例は、本教示による実施の形態の詳細な理解を提供するために記載される。しかしながら、本開示の利益を享受する技術分野の当業者にとって明らかなように、本願明細書において開示される特定の詳細から離れる本教示による他の実施の形態は、添付された特許請求の範囲の範囲内である。

さらに、周知の装置及び方法の記載は、例示の実施の形態の記載を不明確にしないために、省略される場合がある。そのような方法及び装置は、本願明細書における教示の範囲内であることが意図される。

システムブロック図
図1は、本発明の実施の形態によるインタリーブ方法、システム及び装置を実現することに適している通信システム1を含んでいる一例の送信器100の機能ブロック図である。この明細書にて用いられている用語「データ」は、ビデオ、オーディオ、テキスト、グラフィックス、マルチメディア、音声並びにコマンド及び制御情報を含む（但しこれらに限定されない）、電気的な形態で表される任意の型の情報を指す。用語「データ」は、２進数字（ビット）及びシンボルを指すために本願明細書において用いられ、２進数字からなるシンボルを含む。

当業者には明らかなように、本願明細書において図1及び他の図面に示されるさまざまな機能は、ソフトウェア制御されたマイクロプロセッサ、配線によるロジック回路及び様々なそれらの組み合わせを用いた物理的実施態様に適している。説明のために、この明細書の図面は、関連する機能を別々のブロックとして示す。しかしながら、これらの機能の実施態様は、図示された分離した機能ブロックに従って機能するように調整されるが、それにもかかわらず、本開示の教示又は開示される本発明のさまざまな実施の形態の範囲を逸脱しない範囲で、システムの単一のサブシステム若しくはコンポーネント内に集積されるか、並びに/又は、システムの物理的コンポーネント及びサブシステムにわたって分散されることができることが容易に理解される。

データ送信器100
データ送信器100は、パケットフォーマッタ139を介して送信器フロントエンドに結合されるデータビット-シンボル変換器10を含む。データ源5は、送信器フロントエンド159によってエアチャネルを介して送信されるべきデータを提供する。複数の装置が伝送媒体へのアクセスを共有する場合、メディアアクセス制御（MAC）機能レイヤ106が、メディアアクセス制御を送信器100に提供する。送信されるべき情報を表すデータビットのシーケンスは、MAC 106によって送信器100に提供される。

データ送信器100は、多搬送波送信フォーマット（例えば、OFDM）又は単搬送波送信フォーマット（例えば、SCBT）を実現することに適している一般的な送信器構成を示す。

ビット-シンボル（Bit to Symbol）変換器
ビット-シンボル変換器10は、符号器102、インターリーバ10及びビット-シンボルマッパー119を含む。本発明は、符号器102、インターリーバ10及びビット-シンボルマッパー119のための様々な配置を意図する。さまざまな使用可能な例示の構成のうちの一つのみが図1に示される。

ビット-シンボル変換器10は、送信器100の特定の送信器構成に適した送信スキームに従って、ビットシーケンスをシンボルの対応するシーケンスに変換する。例えば、本発明の一実施例において、多重搬送波送信スキームが、送信器100によって実現される。OFDM構成で配置される場合、ビット-シンボル変換器10はOFDM送信スキームに従ってシンボルを提供するように構成される。

本発明の他の一実施例において、ビット-シンボル変換器10は、単搬送波送信スキームによる送信に適したシンボルを提供するように構成される。単搬送波送信スキームの一つの例は、Single Carrier Block Transmission（SCBT）スキームを含む。SCBT送信器中に配置される場合、ビット-シンボル変換器10はSCBT技術に従ってシンボルを提供するように構成される。

ビット-シンボル変換器10は、パケットフォーマッタ139にシンボルシーケンスを提供する。パケットフォーマッタ139は、シンボルシーケンスをフォーマットして、ビット-シンボル変換器10によって送信器フロントエンド159に提供されるシンボルシーケンスを含む、輸送準備ができているフォーマットされたパケットを提供する。送信器フロントエンド159は、送信パケットフォーマッタからの送信パケットを、少なくとも１つの搬送波上へ変調する。変調された信号は、アンテナシステム180によって電波媒体を通して送信される。

符号器
例示的な構成において、図1の符号器、符号器102は、送信器100を介して送信されるべきデータ源5からの情報を含むビットシーケンスを受信する。動作中に、符号器102は、例えばメディアアクセス制御（MAC）レイヤ106からデータを受信する。本発明のいくつかのオプションの実施の形態において、メディアアクセス制御レイヤは、パケットヘッダを含んでいるデータを提供する。符号器102は、適切な符号化技術に従ってデータを符号化する。符号器102を用いた実施態様に適した符号化技術の例は、順方向誤り訂正符号（例えば畳み込み符号）、ブロック符号、連接符号及びさまざまなそれらの組み合わせを含む（但しそれらに限られない）。本発明の一実施例において、符号器102は、順方向誤り訂正（FEC）スキームを実現する符号器を含む。

順方向誤り訂正符号は、MAC106によって提供されるビットシーケンスへの冗長ビットの挿入に依存する。送信器100がバースト性の送信チャネル環境中に配置される場合、冗長ビットが損なわれる可能性がある。そのような破損は、送信された信号が受信及び復号されるときに、エラーの原因となることが知られている。

例えば、OFDMシステムにおいて、衰えた副搬送波チャネルの近くの副搬送波上で変調されるシンボルは、衰えた副搬送波中にフェージングを引き起こした条件と同じ条件によって悪影響を受けることが起こりやすい。SCBTシステムは、特に最小平均二乗誤差（MMSE）等化を使用するSCBTにおいて、同様にバースト性のチャネル条件によって悪影響を受ける。等化の後、SCBTデータの単ブロックの中のシンボル上のノイズは相関する。符号化スキームにかかわらず、符号器102は、バースト性の送信チャネルの影響を低減するために、インターリーバ103に符号化されたビットシーケンスを提供する。

インターリーバ
インターリーバ103は、符号器102からデータの連続したそれぞれの部分を受信する。例えば、インターリーバ103は、インターリーバ103の入力で第１のビットシーケンスを構成する連続したビットを受信する。インターリーバ103は、第１のビットシーケンスを構成する連続したデータ部分を並び換える。インターリーバ103は、出力にて第２のビットシーケンスを提供する。第２のビットシーケンスを構成するデータ部分は、インターリーバ103によって実現される斜めの読み出しシーケンス及び斜めの書き込みシーケンスにより、第１のビットシーケンスを構成するデータ部分に関連づけられる。

図1に示される本発明の実施の形態によれば、インターリーバ10は、符号器102によって提供される符号化されたビットシーケンスの形で、それぞれの連続したデータ部分を受信する。インターリーバ10は、メモリ400の少なくとも１つの斜め線を定めるように、メモリ400のセルに、シーケンスの連続したそれぞれのビットを書き込む。そのようにして、インターリーバ10は、斜めの書き込みシーケンスに従ってビットを書き込む。

インターリーバ10は、インターリーバ出力に連続したデータ部分を提供するために、斜めの読み出しシーケンスに従ってメモリ410からビットを読み出す。インターリーバ10の出力で提供されるデータ部分のシーケンスは、インターリーバ10の入力で受信される対応するデータ部分のシーケンスと異なる。本発明の一実施例において、この差異は、出力シーケンスと入力シーケンスとの間の逆対角関係によって特徴づけられる。言い換えると、斜めの読み出しシーケンスは、斜めの書込みシーケンスの逆である。

インターリーバの詳細な機能ブロック図
図4は、図1に示される送信器100のビット-シンボル変換器10を含むインターリーバ103の機能ブロックの更なる詳細を示す。この実施例において、インターリーバ103は、メモリコントローラ420に結合される少なくとも１つのMxNメモリ400を含む。MxNメモリ400は、M個のカラムとN個のロウを含むセルのマトリクスを提供するように配置される複数の記憶セルを含む。図4に示される例示のメモリ400は、3つのロウ及び4つのカラムを含む（すなわち、4X3メモリ）。しかしながら、図4の例のメモリ400を構成しているロウ及びカラムの数は、説明や議論の便利さのために選ばれていることが理解されるであろう。本願明細書において記載される本発明のさまざまな実施の形態によるインターリーバの実際的な実施態様は、より多数のロウ及びカラムを備えることができる。本発明は実施態様において、インターリーバメモリを構成しているロウ及びカラムの任意の特定の数に制限されない。

図4に示される例示の構成によれば、インターリーバ103は、第１のデータシーケンス490を受信するために、符号器102と通信する。第１のシーケンス490は、連続したそれぞれのデータ部分（例えば、データ部分S1-S12）を含む。本願明細書における議論の容易さのために、12個のデータ部分が図面中に示される。しかしながら、本明細書を読むことから、本発明は、データシーケンス490を構成しているデータ部分の数に関して制限されないことが理解されるであろう。

インターリーバ103は、インターリーバ出力においてデータ部分の第２のシーケンス491を提供する。インターリーバ103は、マッパー119に第２のシーケンスを提供するために、マッパー119に結合される（図1に最もよく示される）。

書込/読出コントローラ420は、斜めの書込みシーケンスに従ってメモリ400の斜め線451-456にデータシーケンス490の連続したそれぞれのデータ部分を書き込むように動作する。書込/読出コントローラによる斜め書込みの実行の結果として、メモリ400は、インターリーバマトリクスを構成する。このように生成されたインターリーバマトリクスは、図4に２回示される。このマトリクスは、斜め書込み動作の議論のために405として示され、さらに斜め読出し動作を説明するために410として示される。

マトリクス405を生成するために斜めの書込み動作を実行する場合、メモリコントローラ420は、斜めの書込みパターンに従ってメモリ400の連続したそれぞれの斜め線に第１のシーケンス490のそれぞれの連続したデータ部分を書き込む。そうすることで、インターリーバマトリクス405が生成される。図4の例において、第１のシーケンス490は、連続したそれぞれのデータ部分S₁-S₁₂を含む。マトリクス405は、第１のシーケンス490の隣り合うデータ部分がマトリクス405のロウ及びカラムに関して隣り合わないように配置されたデータ部分から成る。その代わりに、第１のシーケンス490の隣り合う部分は、マトリクス405の斜め線451-456に沿って隣り合う。

斜めの読み出し操作を実行する場合、メモリコントローラ420は、インターリーバ103の出力においてデータ部分を含む第２のデータシーケンス491を提供するために、斜めの読み出しパターンに従ってインターリーバマトリクスから（410に示されるように）データ部分を読み出す。第２のシーケンス491は、第１のデータシーケンス490のインタリーブされたデータ部分から成る。本発明の一実施例において、斜めの読み出しパターンは、対応する斜めの書込みパターンの逆パターンである。

図4の例によれば、インターリーバマトリクス405/410は、(M+N)-1本の斜め線、すなわち4X3メモリでは6本の斜め線を含む（書込み動作の説明では451-456で示され、読出し動作の説明では457-462で示される）。斜めの読み出しパターンは、書込/読出コントローラ420の書込み動作において斜め線が書き込まれる順序によって定められる。斜めの書き込みパターンは、書込/読出コントローラ420の読出し動作において斜め線が読み出される順序によって定められる。

斜めの書込み方向は、各々の斜め線のセルが書き込まれる順序によって定められる。本発明の一実施例において、第１の斜めの書込み方向は、斜め線451-456にデータシーケンス490のそれぞれの連続したデータ部分を書き込むことによって定められる。各々の斜め線に対して、最初に書き込まれるセルは、斜め線の一番上の最も左のセルである。斜め線の最後に書き込まれるセルは、斜め線の最下部の最も右のセルである。この実施の形態は、図4に示されるインターリーバマトリクス405/410を生成する。

本発明の他の一実施例において、第２の斜めの書込み方向は、斜め線451〜456にデータシーケンス490の連続したそれぞれのデータ部分を書き込むことによって定められる。各々の斜め線に対して、最初に書き込まれるセルは、斜め線の最下部の右端のセルである。斜め線の最後に書き込まれるセルは、斜め線の一番上の最も左のセルである。同様に、第１及び第２の斜めの書込みパターンは、マトリクス410を構成する斜め線のセルが読み出される順序によって定められる。

この実施例において、データ（ビット又はシンボル）は、矩形のメモリブロックを用いてインタリーブされる。MxNデータビット又はシンボルのブロックは、サイズMxNの矩形のメモリブロックに斜めに書き込まれる。このデータはメモリブロックから斜めに読み出されるが、逆の斜め方向を用いる。例えば、データが左上から右下へと書き込まれる場合、そのデータは右上から左下へと（又は左下から右上へと）読み出される。

この場合、データは各々の斜め線に対して読み書きされる。示される例において、シーケンス［S₁ ... S₁₂］が書き込まれて、［S₄, S₇, S₂, S₁₀, S₅, S₁, S₁₂, S₈, S₃, S₁₁, S₆, S₉］が読み出される。

斜め線に関して読み出す（及び書き込む）ことによって、インターリーバ103は、結果として生じるインタリーブされたデータがいかなる周期的なパターンも持たないという利点を提供する。
同時に、このインターリーバを実施するための複雑度は、従来のブロックインターリーバの複雑度と同等である。

インターリーバ（DHS）;インターリーバ103の他の実施例
図7は、図4に示される例示のインターリーバ103の他の実施の形態703を示しているブロック図である。インターリーバ703は、メモリ書込/読出コントローラ720に結合されるメモリ700を含む。本発明のこの実施例において、メモリ書込み/読み出しコントローラ720は、メモリ700の交互の斜め線にシーケンス790の連続したそれぞれのデータ部分を書き込むように構成される。例えば、斜め線751が書き込まれ、それから斜め線755が書き込まれる。次に斜め線752が書き込まれて、斜め線756等の書き込みが続く。

シンボルマッパー
次に図1に戻って、インターリーバ103を実現している本発明の実施の形態を問わず、インターリーバ103は、シンボルマッパー119にインタリーブされたビットを提供する。シンボルマッパー119は、様々なシンボルマッピング技術のうちの１つに従って、ビットをシンボルに変換する。本発明の一実施例において、シンボルマッパー119は、送信器100によって使用される変調技術に基づいて選択可能であるフォーマットに従って、データをシンボルにマップする。送信器100による実施に適しており、本発明のインターリーバとともに用いるのに適した変調技術は、例えば、Orthogonal Frequency Division Modulation（OFDM）技術及びSingle Carrier Block Transmission（SCBT）技術、並びに、OFDMとSCBTフォーマットから選択する技術を含む。

単搬送波フォーマットに従ってビットをシンボルにマップするように構成される場合、シンボルマッパー119は、例えば、直角位相シフトキーイング（QPSK）技術及びM-ary直交振幅変調（M-QAM）及び他の適切な単搬送波技術を含んでいる変調技術を使用する。シンボルマッパー119の他の実施例は130で示される。

多重搬送波フォーマット（例えばOFDM）に従ってビットをシンボルにマップするように構成される場合、シンボルマッパー130は、直列並列変換器132、適応変調器134、時間領域変換器（例えば逆高速フーリエ変換器）136、及び並列直列変換器138を有する。一つのバリエーションでは、シンボルマッパー130は、ビットをシンボルにマップするために適応直交周波数多重方式（適応OFDM）を使用する。

例示のシステム100の一つの実施の形態において、送信信号フォーマット選択手段（図示せず）は、シンボルマッパー119が、符号器/インターリーバ105によって提供される符号化及びインタリーブされたデータをシンボルにマップするために、単搬送波送信フォーマット（例えばSCBT）を使用するのか又は多搬送波送信フォーマット（例えば（130に示されるように）OFDM）を使用するのかを決定する。

シンボルマッピングの特定の実施態様にかかわらず、シンボルはシンボルマッパー119/130によって、ガードインターバル挿入器150、アップコンバータ160、高周波数送信増幅器170及びアンテナシステム180を含む残りのデータ送信機構に提供される。

送信パケットフォーマッタ
シンボルマッパー119は、輸送パケットフォーマッタ139にシンボルを提供する。図2は、通信送信器100のデータ送信における実施態様に適したデータパケット200の例示的な構造を示す。例示のデータパケット200は、プリアンブルシーケンス210、チャネル等化シーケンス220、パケットヘッダ230、少なくとも１つのデータセグメント240-i、及びデータセグメント240-iの間に差し込まれる少なくとも１つのパイロットシンボルセグメント250-iを含む。

本発明のいくつかの実施の形態において、プリアンブルシーケンス210は、データ受信器によって用いられる自動利得制御（AGC）シーケンス及び同期シーケンスを含む。有利には、このプリアンブルは、特定の長さのシーケンスの繰り返しから成る。チャネル等化シーケンス220は、データ受信器によるチャネル等化を容易にするように設計された予め定められたシーケンスを含む。ヘッダ230は、データパケットで送信されるべきデータに関する情報（例えば十分なセグメントの数、符号化形式など）を含む。

一実施例において、プリアンブル及びCEシーケンス発生器145は、シンボルマッパー119/130への入力に提供されるデータに挿入するために、プリアンブル及びCEシーケンスのためのビットを提供する。本発明の一実施例において、ヘッダ発生器は、送信されるべき各々のデータパケットに挿入するためのヘッダビットを供給する。ヘッダビットは、プリアンブル及びCEシーケンスに用いられるフォーマットに調和する送信フォーマットを用いてシンボルマッパー119/130によってマップされる。

あるいは、プリアンブル及びCEシーケンス発生器146はプリアンブル及びCEシーケンスのためのシンボルを生成し、そしてそれらのシンボルはシンボルマッパー119/130の出力に提供される信号に挿入される。プリアンブル及びCEシーケンス発生器は、シンボルマッパー119のための単搬送波送信フォーマット、又は例えば130で示されるシンボルマッパー119の実施の形態で提供されるような多搬送波送信フォーマットのうちの１つを使用する。

一実施例において、オプションのパイロットシンボル発生器140が、送信器システム100によって送信された信号の受信器検出を容易にするためのパイロットシンボルを生成する。いくつかの実施の形態において、プリアンブル及びチャネル等化器145は、各々のデータパケットの開始時にシンボルマッパー119/130によって提供されるデータに挿入されるシーケンスを生成する。一実施例において、プリアンブル及びチャネル等化器シーケンス発生器145は、プリアンブルシーケンス及びチャネル等化のために用いられるシーケンス（例えばトレーニングシーケンス）を生成する。

初期の通信を容易にするために、プリアンブルシーケンス210、チャネル等化シーケンス220及びパケットヘッダ230から成る各々のデータパケット200の第１の部分は、一般的なデータ送信スキームを用いて送信される。この一般的なデータ送信スキームは、先験的にすべてのデータ送信器及びデータ受信器に知られており、固定される。有利には、この一般的なデータ送信スキームは、第１のシンボルマッパー120によって使用されるものと同じ単搬送波送信フォーマット又は第２のシンボルマッパー130によって使用される多搬送波送信フォーマットのいずれかを使用する。その場合、データパケットの第１の部分のためのシンボルは、適切なデータシンボルマッパー119によって生成されることができる。あるいは、プリアンブル及びCEシーケンス発生器145が、プリアンブル及びCEシーケンスのためのシンボルを直接生成することができる。

選択可能な送信フォーマットを可能にする本発明の実施の形態において、ヘッダ230は、データパケットの第２の部分のシンボルが単搬送波送信フォーマット（例えばSCBT）に従ってマップされるのか、又はデータパケットの第２の部分のシンボルが多搬送波送信フォーマット（例えば適応OFDM）に従ってマップされるのかを特定する一つ以上のビットを含む。一実施例において、データ受信器がクロック/周波数オフセット及びチャネル変化を追跡するのを助けるために、パイロットシーケンス250-iがデータセグメント240-iの間に挿入される。

本発明の一実施例において、オプションのガードインターバル挿入器が、送信されるべきデータストリームにガードインターバルを周期的に挿入する。ガード信号挿入器は、各々のブロックの間にギャップインターバルをつくるために、送信されるべきシンボルの各々のブロックの前に循環プレフィックス又はゼロのシーケンスを挿入する。有利には、これは、データ受信器でのチャネル等化要求を緩和することができる。例えば、一実施例において、128個のデータシンボルが各々のブロックで送信されることができ、そして32個のシンボルが送信される各々のブロックの前に付加されることができる。あるいは、32個のゼロが、送信の前に128個のシンボルの各々のブロックの前に配置されることができる。

送信器フロントエンド
フォーマッタ139によって提供されるフォーマットされたパケットは、送信器フロントエンド159によってアップコンバート及び増幅されて、最後にアンテナシステム180によって送信される。一実施例において、送信器フロントエンド159は、アップコンバータ又はアップサンプラ、フィルタ及びD/A変換器（図示せず）を含む。他の都合のよい送信器フロントエンド配置が使用されることができる。アンテナシステム180は、一つのアンテナを含むことができ、又は例えば空間分割多元接続（SDMA）スキームのための多重アンテナを含むことができる。一般に、データ送信器100は、データ受信器及びプロセッサをも含む通信装置中に含まれることができる。通信装置は、その通信装置に機能性を提供する他の要素を含むことができる。

受信器
図3は、データ受信器300の一つの実施の形態の機能ブロック図である。データ受信器300は、同期及びガードインターバル除去ブロック310、周波数領域変換器320、チャネル等化器330、チャネル推定器335、逆周波数領域変換器340、フォーマット選択手段350、デマッパー360、及び復号器/デインターリーバ370を含む。

一実施例において、周波数領域変換器320は、高速フーリエ変換（FFT）を実行する。しかしながら、他の変換が代わりに実行されることができる。また、一実施例において、逆周波数領域変換器340は、逆高速フーリエ変換（IFFT）を実行する。しかしながら、やはり他の変換が代わりに実行されることができる。さらに、一実施例において、フォーマット選択手段350は、デマルチプレクサ又はスイッチを含む。図3には示されないが、別の実施の形態において、フォーマット選択手段350は、逆周波数領域変換器340及びデマッパー360のうちの１つにチャネル等化器330の出力を選択的に提供するためのマルチプレクサ又はスイッチを含む。復号器/デインターリーバ370は、誤り訂正復号器及びデータデインターリーバを含む。誤り訂正復号器は、事前に決められた畳み込み符号、ブロック符号又は連接符号を含むそのいくつかの組み合わせに従って、データビットを復号することができる。

実際には、データ受信器300は、一般に以下のように機能する。同期及びガードインターバル除去ブロック310は、（空間ダイバーシティのための多重アンテナを含むことができる）受信アンテナシステム及び（図3に示されない）ダウンコンバータブロックからシンボルを受信する。

周波数領域変換器320は、同期及びガードインターバル除去ブロック310から複数のシンボルを含む入力信号を受信して、その入力信号を周波数領域に変換する。チャネル等化器330は、信号が受信された通信チャネルの推定によって変換された信号を等化して、第１の信号を出力する。このチャネル推定は、チャネル推定ブロック335から取得されることができる。チャネル推定ブロック335は、受信されたチャネル等化シーケンス（例えばパケット200中のチャネル等化シーケンス220）を用いてチャネルを推定することができる。

逆周波数領域変換器340は、この第１の信号を受信して、第１のマップされた信号を時間領域に変換して、第２の信号を出力する。フォーマット選択手段350は、第１の信号か第２の信号を選択して、選択された信号をデマッパー360に出力する。有利には、フォーマット選択手段350は、各々のデータパケットの第１の部分（例えば、プリアンブル、CEシーケンス及びヘッダ）のために、データパケットのその部分のための予め定められた送信フォーマットに従って、第１及び第２の信号のうちの１つを選択する。それから、プリアンブル中の一つ以上のビットを使用して、データ受信器300は、２つの送信フォーマットのうちのどちらが、データペイロードを持つデータパケットの第２の部分のために用いられたのかを決定することができる。

データ送信フォーマットが単搬送波送信フォーマット（例えばSCBT）である場合には、データ受信器300は、デマッパー360にSCBT信号を提供する。一方、データ送信フォーマットが多搬送波送信フォーマット（例えば適応OFDM）である場合には、データ受信器300は、チャネル等化器330によって出力される第１の信号を受信して、デマッパー360に選択された信号を提供する。デマッパー360は、選択された信号からのシンボルをデマップし、一連のビットを出力する。最後に、復号器/デインターリーバ370は、誤り訂正復号化をデマップされたビットに適用して、出力信号を生成するために訂正されたビットをデインターリーブする。

一般に、データ受信器300は、データ送信器及びプロセッサをも含む通信装置中に含まれることができる。通信装置は、その通信装置に機能性を提供する他の要素を含むことができる。有利には、データ受信器300は、２つの異なる送信フォーマット（単搬送波送信フォーマット及び多搬送波送信フォーマット）のうちの選択可能な１つをもつ信号を受信するための非常に効率的な実施態様を提供する。ほとんどのブロックは２つのフォーマットに対して共通であるが、SCBTモードが利用される場合、逆周波数領域変換器340が使用される。

上記したように、使用されるデータ速度及びますます高速で動作するプロセッサの開発によって、図1に示されるさまざまな「部分」は、ソフトウェア制御されたマイクロプロセッサ、配線によるロジック回路又はその組み合わせを用いて、物理的に実現されることができる。

データ送信器100がその時々で２つの使用可能なデータ送信フォーマットのうちの選択された一つに従ってデータを送信する本発明の実施の形態において、データ受信器は、そのデータを受信するように構成されることができるように、どちらのデータ送信フォーマットが使用されているのかを決定するための機能ブロックを含む。例えば、データ送信器100は、それが送信するデータパケットのヘッダの中でこの情報を伝達する。

インタリーブ方法の例１−斜め書込み動作
図5は、本発明の実施の形態による斜め書込みシーケンスを生成するための方法のステップを説明するフローチャートである。議論の容易さのために、この方法ステップは、図4のインターリーバ装置で説明される書込み斜め線（451-456）を参照して記載される。

図5のフローチャートを参照して、本方法は、ビットシーケンス490の第１のビットS1による第１の斜め線（図4の451）を書き込みによって始まる。第１のビット490は、メモリ400の最後のロウN（図4では、最後のロウNは、ロウNである）及び第１のカラムM=1によって定められるセルに書き込まれる。このセルは、メモリ400の第１の斜め線451を定める。

ビットシーケンス490の次のビットS2は、第２の斜め線（図4の452）の第１のセルに書き込まれる。本発明の一実施例のための第１の斜めの書込み方向（図4の407に示されるように左上から右下）を定めるために、第２の斜め線は、ロウN-1のカラム1から成る第１のセルによって定められる。本発明の他の実施例のための第２の斜め方向408を定めるために、第２の斜め線452は、ロウNのカラム2から成る第２の斜め線の第１のセルによって定められる。

（斜め方向に関して）実施の形態を問わず、ビットシーケンス490の連続したそれぞれのビット（例示の実施例ではビットS2及びS3）は、第２の斜め線の連続したそれぞれのセルに書き込まれる。

（第１の方向が407で示される実施の形態の）第３の斜め線は、第３の斜め線の第１のセル（すなわちロウN-2のカラム1）にビットシーケンス490のビットS4を書き込むことによって定められる。ビットシーケンス490の連続したそれぞれのビットは、第３の斜め線の全てのセルが書き込まれるまで、第１の方向等で第３の斜め線の連続したそれぞれのセルに書き込まれる。本方法は、引き続くそれぞれの斜め線に対して繰り返す。そのようにして、斜めの書込みパターンが定められる。

インタリーブ方法の例1 ― 斜めの読み出し操作 ―
図6は、本発明の実施の形態による斜めの読み出し操作を実行するための方法のステップを説明する。本方法は、MXNマトリクスのロウR=1及びカラムC=1を選択することによって601において始まる。ロウ1カラム1によって定められる斜め線（例えば、図5の457に示される斜め線）は、ステップ603で読み出される。本方法は、C =Mであるかどうか、言い換えると、前のステップで読み出されるカラムが、マトリクス中の最後のカラムであるかを決定する。そうでない場合には、Cは607でインクリメントされる。本方法は、カラムC=2, R=1によって定められる斜め線（例えば、図5の458で示される斜め線）を読み出すことによって、ステップ603を繰り返す。本方法は、マトリクス中の最後のカラムによって定められる斜め線が読み出されるまで、ステップ605及び607を繰り返す。C=M（最後のカラム）の場合、Rがインクリメントされ、カラムM、ロウ2が、609で選択される。本方法は、ロウRがマトリクス中の最後のロウであるかを決定する。そうでない場合には、カラムM及びロウ2によって定められる斜め線（例えば図4において461で示される斜め線）が、マトリクスから読み出される。

C=Mが変化しないので、C=Mかどうかの決定結果はYesであり、609でRがインクリメントされる。ステップ611は、その斜め線がステップ603で読み出されたロウRがマトリクス中の最後のロウであったかどうかを決定する。そうでない場合には、C=M, R=3によって定められる斜め線が、ステップ603で読み出される。ステップは、最後のロウから成る斜め線が読み出されたことを示すR=(R+1)となるまで繰り返す。そのようにして、斜めの読み出しパターンが定められる。

ビット-シンボル変換器−例1
図8は、図1に示されるビット-シンボル変換器10の他の実施の形態80の機能ブロック図である。この例示の実施例において、インターリーバ803は、符号器802から符号化ビットを受信して、マッパー819にインタリーブされた符号化ビットを提供するように結合される。インターリーバ802は、符号化ビットを図4に示されるようにインタリーブするように構成される。本発明の他の実施例によれば、インターリーバ803は、図7に示されるように符号化ビットをインタリーブするように構成される。符号化されインタリーブされたビットは、シンボルマッパー819によってシンボルにマップされる。

ビット-シンボル変換器−例2
図9は、本発明の一実施例に従って構成されるインターリーバを含むビット-シンボル変換器を含んでいるSCBT伝送システムの機能ブロック図である。この例示の実施例において、インターリーバ803は、符号器802から符号化ビットを受信して、マッパー819にインタリーブされた符号化ビットを提供するように結合される。インターリーバ802は、符号化ビットを図4に示されるように、インタリーブするように構成される。本発明の他の実施例によれば、インターリーバ803は、図7に示されるように符号化ビットをインタリーブするように構成される。符号化されインタリーブされたビットは、シンボルマッパー819によってシンボルにマップされる。

ビット-シンボル変換方法−例1
図10は、本発明の一つの例示の実施例に従ってビットをシンボルに変換する方法を示しているフローチャートである。送信されるべきデータを構成しているビットは、801で受信される。これらのビットは、804で符号化される。符号化されたビットは、斜めの書込みパターンに従ってインターリーバマトリクス（一例が図4に405/410で示される）に書き込まれる。807において、ビットは水平読み出しパターンに従ってインターリーバマトリクスから読み出され、それによって、インタリーブされた符号化ビットを提供する。インタリーブされた符号化ビットは、807においてシンボルにマップされる。

ビット-シンボル変換方法−例2
図11は、本発明の他の例示の実施例に従ってビットをシンボルに変換する方法を示しているフローチャートである。送信されるべきデータを構成するビットは、901で受信される。これらのビットは、904で符号化される。符号化されたビットは、905でシンボルにマップされる。マップされたシンボルは、斜めの書込みパターンに従ってインターリーバマトリクス（一例が図4において405/410で示される）に書き込まれる。907で、シンボルは水平読み出しパターンに従ってインターリーバマトリクスから読み出され、それによって、インタリーブされたシンボルを提供する。

ブロック図
図12は、本発明の他の実施の形態に従って構成されるビット-シンボル変換器1200を含むSCBT伝送システムの機能ブロック図である。変換器1200は、直並列変換器1201、並列に配置される複数の符号器/マッパー1203-1207、並列に配置される複数のインターリーバ1209-1213、及び並列直列変換器1250を含む。

ビット1280の第１のシーケンスが、直並列変換器1201に提供される。直並列変換器1201は、シーケンス1280を複数のシーケンス部分に変換する。各々の部分は、（1203-1207で示される）複数の符号器/マッパーのうちの対応する１つに提供される。各々の符号器/マッパーは、受信された部分を符号化して、符号化された受信部分をシンボルにマップする。各々の符号器/マッパーは、（1209-1213で示される）複数のインターリーバのうちの対応する１つに、シンボルを提供する。

各々のインターリーバは、対応するインターリーバマトリクス4000-4007に、シンボルのそれぞれのシーケンスを書き込む。各々のマトリクスは、斜めの書込みパターンに従って書き込まれる。各々のそれぞれのマトリクスを構成するシンボルは、斜めの読み出しパターンに従って読み出される。したがって、各々のインターリーバ1209 - 1213は、シンボルの対応するインタリーブされたシーケンスを並列直列変換器1250に提供する。並列直列変換器1250は、インタリーブされたシンボルを構成する第２のシーケンス1290を提供するために、インターリーブシーケンスを結合する。

変換器−例3
図13は、本発明の他の実施の形態によるビット-シンボル変換器1300の機能ブロック図である。ビット-シンボル変換器1300は、直並列変換器（S/P）、複数の符号化器1301-1313、複数のマッパー1305 - 1315、並列直列変換器（P/S）1311及びインターリーバ1320を有する。ビット-シンボル変換器1330は、変換器1330の入力において、第１のシリアルビットシーケンス1302を受信する。ビットシーケンスは、S/P 1304に提供される。S/P1304は、シーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図13において、３つのパラレルビットシーケンスが、S/P1304の出力において示される。しかしながら本発明は、S/P1304によって提供されるパラレルビットシーケンスの数に関して制限されない。

S/P 1304の出力の各々のビットシーケンスは、対応する符号化器1301-1313に提供される。符号化器1301-1313は、ビットシーケンスを符号化して、それぞれの出力において符号化されたビットシーケンスを提供する。各々の符号化されたビットシーケンスは、対応するマッパー1305-1315に提供される。マッパー1305-1315は、ビットシーケンスをシンボルシーケンスに変換して、対応するマッパー出力にシンボルシーケンスを提供する。このシンボルシーケンスはP/S 1311に提供される。P/S1311は、P/S1311の出力において第１のシンボルシーケンス（例えばシーケンス1350）を提供するために、シンボルシーケンスを組み合わせる。第１のシンボルシーケンスが、インターリーバ1320に提供される。

インターリーバ1320は、斜めインタリーブマトリクス1321及びコントローラ1323を含む。インターリーバ1320は、斜めの書込みパターンに従って、マトリクス1321の斜め線に第１のシンボルシーケンスのそれぞれの連続したシンボルを書き込む。インターリーバ1320は、第２のシンボルシーケンス（例えば、シーケンス1352）を提供するために、斜めの読み出しパターンに従ってマトリクス1321からシンボルを読み出す。本発明の一実施例において、斜めの読み出しパターンは、斜めの書込みパターンの逆パターンである。

変換器−例4
図14は、本発明の他の実施の形態によるビット-シンボル変換器1400の機能ブロック図である。ビット-シンボル変換器1400は、直並列変換器（S/P）1403、複数の符号化器1405-1411、複数のインターリーバ1413-1417、複数のマッパー1419 - 1428、及び並列直列変換器（P/S）1429を有する。ビット-シンボル変換器1400は、変換器1400の入力において、第１のシリアルビットシーケンス1401を受信する。ビットシーケンスは、S/P 1403の入力に提供される。S/P1403は、このシーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図14において、３つのパラレルビットシーケンスがS/P1403の出力に示される。しかしながら本発明は、S/P1403によって提供されるパラレルビットシーケンスの数に関して制限されない。

S/P 1403の出力の各々のビットシーケンスは、対応する符号化器1405-1411に提供される。符号化器1405-1411は、ビットシーケンスを符号化して、それぞれの出力に符号化されたビットシーケンスを提供する。各々の符号化されたビットシーケンスは、対応するインターリーバ1413-1417に提供される。議論の容易さのために、インターリーバ1413-1417は、斜めのインターリーバマトリクス1413-1417として図14において表される。本発明のインターリーバのさまざまな実施の形態に関する更なる詳細は、図1-15に関して本願明細書において開示される。インターリーバ1413-1417は、しかるべく構成される。

インターリーバ1413-1417は、図4及び7に示されるような斜めのインタリーブマトリクスを含む。各々のインターリーバは、斜めの書込みパターンに従って、マトリクスの斜め線に第１のシーケンス（例えばシーケンス1402）のそれぞれの連続したビットを書き込む。各々のインターリーバは、第２のシーケンス（例えばシーケンス1430）を提供するために、斜めの読み出しパターンに従ってそのマトリクスのセルからそれぞれの連続したビットを読み出す。第２のシーケンスは、第１のシーケンスのインタリーブされたビットを含む。本発明の一実施例において、斜めの読み出しパターンは、斜めの書込みパターンの逆パターンである。適切な斜めの読出し及び書込みパターンの実施例は、図4及び7に関して本願明細書において論じられる。

インターリーバ1413-1417からのビットシーケンスは、マッパー1419-1423の対応する入力に提供される。マッパー1419-1423は、ビットシーケンスをシンボルシーケンスにマップして、対応するマッパー出力においてシンボルシーケンスを提供する。シンボルシーケンスは、P/S 1429に提供される。P/S1429は、P/S1429の出力1431においてシリアルシンボルシーケンスを提供するために、シンボルシーケンスを組み合わせる。

変換器−例5
図15は、本発明の他の実施の形態によるビット-シンボル変換器1500の機能ブロック図である。ビット-シンボル変換器1500は、直並列変換器（S/P）1502、複数の符号化器1503-1509、並列直列変換器（P/S）1511、インターリーバ1513及びマッパー1515を有する。ビット-シンボル変換器1500は、変換器1500の入力1501で、シリアルビットシーケンスを受信する。このビットシーケンスは、S/P変換器1502の入力に提供される。S/P 1502は、シーケンスを複数のパラレルビットシーケンスに分割する。説明のため、図15において、３つのパラレルビットシーケンスがS/P1502の出力に示される。しかしながら本発明は、S/P1502によって提供されるパラレルビットシーケンスの数に関して制限されない。

S/P 1502の出力の各々のビットシーケンスは、対応する符号化器1503-1509に提供される。符号化器1503-1509は、このビットシーケンスを符号化して、それぞれの出力に符号化されたビットシーケンスを提供する。各々の符号化されたビットシーケンスは、P/S変換器1511に提供される。P/S変換器1511は、P/S変換器1511の出力において第１のビットシーケンス（例えば、ビットシーケンス1520）を提供するために、ビットシーケンスを組み合わせる。

P/S変換器1511の出力の第１のビットシーケンス（例えば1520）は、対応するインターリーバ1513に提供される。議論の容易さのために、インターリーバ1513は図15において、斜めのインターリーバマトリクスとして表される。インターリーバ1513の対角マトリクスを実現するために適した本発明のさまざまな実施の形態に関する更なる詳細は、図1-15に関して本願明細書において開示される。

インターリーバ1513は、斜めの書込みパターンに従って、マトリクス1513の斜め線に第１のシーケンス1520のそれぞれの連続したビットを書き込む。インターリーバ1513は、第２のビットシーケンス（例えばシーケンス1522）を提供するために、斜めの読み出しパターンに従ってそのマトリクスのセルからそれぞれの連続したビットを読み出す。第２のシーケンスは、第１のシーケンスのインタリーブされたビットを含む。本発明の一実施例において、斜めの読み出しパターンは、斜めの書込みパターンの逆パターンである。適切な斜めの読出し及び書込みパターンの実施例は、図4及び7に関して本願明細書において論じられる。

ビットシーケンス1522は、マッパー1515に提供される。マッパー1515は、送信フォーマットに従ってビットをシンボルにマップする。適切な送信フォーマットは、OFDM及びSCBTフォーマットを含むが、これに限定されるものではない。マッパー1515は、インターリーバ1500の出力にシンボルを提供する。

好ましい実施の形態が本願明細書において開示されるが、多くのバリエーションが可能であり、それらは本発明のコンセプト及び範囲内である。そのようなバリエーションは、この明細書、図面及び特許請求の範囲の調査の後、当業者にとって明らかになる。したがって本発明は、添付の請求項の精神及び範囲以外では制限されない。

Claims (16)

1. インタリーブされた第２データ部シーケンスを提供するために、第１データ部シーケンスを構成するデータ部分をインタリーブする方法であって、
   斜めの書き込みパターンに従って、符号化された第１データ部シーケンスのそれぞれの連続するデータ部分をメモリに書き込むステップ、
   斜めの読み出しパターンに従って、前記メモリから前記データ部分を読み出し、符号化された第１データ部シーケンスのデータ部分をインタリーブして、第２データ部シーケンスを構成するステップ、
   を有する方法。
2. 前記データ部分の各々が２進数（ビット）からなる請求項１に記載の方法。
3. 前記データ部分の各々がシンボルからなる請求項１に記載の方法。
4. チャネルで送信されるべき情報を表すビットを、送信されるべき前記情報を表すシンボルに変換する方法であって、
   送信されるべき情報を表す第１ビットシーケンスからなるデータを受信するステップ、
   符号化された第１ビットシーケンスを提供するために、第１ビットシーケンスを符号化するステップ、
   符号化された第１ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込むステップ、
   インタリーブされた第１シーケンスのビットからなる符号化された第２ビットシーケンスを提供するために、斜めの読み出しパターンに従って前記メモリから前記ビットを読み出すステップ、
   データ通信チャネルを介したシンボルの送信のために、符号化された第２ビットシーケンスをシンボルにマップするステップ、
   を有する方法。
5. 前記符号化ステップが、順方向誤り訂正スキームに従って第１ビットシーケンスに冗長ビットを挿入することにより実行される、請求項４に記載の方法。
6. 前記マップステップが、OFDM送信スキームに従って実行される、請求項４に記載の方法。
7. 前記マップステップが、SCBT送信スキームに従って実行される、請求項４に記載の方法。
8. 前記斜めの書き込みパターンが、前記斜めの読み出しパターンの逆である、請求項１又は請求項４に記載の方法。
9. 符号化された第１ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込むステップが、前記メモリの連続するそれぞれの斜め線に書き込むことにより実行される、請求項４に記載の方法。
10. 符号化された第１ビットシーケンスのそれぞれの連続するビットを、斜めの書き込みパターンに従って矩形メモリに書き込む前記ステップが、前記メモリの第１部分を構成する斜め線と前記メモリの第２部分を構成する斜め線に交互に書き込むことにより実行される、請求項４に記載の方法。
11. メモリ読み出し書き込みコントローラに結合されたメモリを有するインターリーバであって、
    前記コントローラは、インタリービングマトリクスを定める斜めの書き込みパターンに従って前記メモリに符号化された第１ビットシーケンスのそれぞれの連続するビットを書き込み、
    前記コントローラはさらに、斜めの読み出しパターンに従って前記インタリービングマトリクスから前記ビットを読み出して、当該インターリーバの出力に符号化された第２ビットシーケンスを提供し、符号化された第２ビットシーケンスが、第１シーケンスのインタリーブされたビットからなる、インターリーバ。
12. シンボルに変換されるべき第１ビットシーケンスからなるデータを受信するための入力を含み、符号化器出力に符号化された第１ビットシーケンスを提供する符号化器、
    符号化された第１ビットシーケンスを受信するように前記符号化器に結合され、メモリ読み出し書き込みコントローラに結合されたメモリを有するインターリーバであって、前記コントローラが、符号化された第１ビットシーケンスのそれぞれの連続するビットを斜めの書き込みパターンに従って前記メモリに書き込み、前記コントローラがさらに、当該インターリーバの出力において、第１シーケンスのインタリーブされたビットからなる符号化された第２ビットシーケンスを提供するために斜めの読み出しパターンに従って前記メモリから前記ビットを読み出す、インターリーバ、
    前記インターリーバの出力に結合され、データ通信チャネルを介したシンボルの送信のために、符号化された第２ビットシーケンスをシンボルにマップするシンボルマッパー、
    を有するビット-シンボル変換器。
13. バースト性送信チャネルにおけるデータ通信のためにデータをシンボルに変換する方法であって、
    シンボルに変換されるべきビットからなるデータを受信するステップ、
    受信された前記データの少なくとも一部に誤り訂正符号を適用するステップ、
    受信された前記データをシンボルにマップするステップ、
    それぞれの連続するデータ部分を書き込んでそれぞれを読み出すことにより実行される、受信された前記データの部分をインタリーブするステップ、
    データ通信チャネルにおける送信のためにインタリーブされたデータ部分からなるシンボルを提供するステップ、
    を有する方法。
14. データ送信システムであって、
    送信されるべき情報を表す連続するビットをそれぞれ符号化するデータ符号化器、
    前記ビットをインタリーブするインターリーバ、
    前記ビットを受信し、送信フォーマットを用いて前記ビットをシンボルにマップするシンボルマッパー、
    を有し、
    前記インターリーバがメモリ及びメモリ読み出し書き込みコントローラを含み、前記インターリーバは、斜めの書き込みパターンに従って前記ビットを前記メモリに書き込み、斜めの読み出しパターンで前記メモリから前記ビットを読み出してそれによって分離し、
    当該データ送信システムはシンボルを送信し、前記連続したビットは、前記斜めの書き込みパターンとは異なるシンボルパターンに従って分離される、
    データ送信システム。
15. 前記シンボルマッパーが、直交周波数分割多重（OFDM）変調器を有する、請求項１４に記載のデータ送信システム。
16. 前記シンボルマッパーが、SCBT送信スキームに従って前記ビットをシンボルにマップする、請求項１４に記載のデータ送信システム。

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