JP2001512914A

JP2001512914A - 適用形チャネル符号化方法及び装置

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Publication number: JP2001512914A
Application number: JP2000505687A
Authority: JP
Inventors: チャン・スー・パク; ヒョン・ウー・リー; ピル・ジュン・リー; ジュン・ジン・コン; ヨン・キム
Original assignee: サムソンエレクトロニクスカンパニーリミテッド
Priority date: 1997-07-30
Filing date: 1998-07-30
Publication date: 2001-08-28
Anticipated expiration: 2018-07-30
Also published as: CN1150680C; CN1492589A; EP0997031A2; ES2290990T3; CA2295791A1; JP3492632B2; DE69838451T2; DE69841631D1; WO1999007076A2; CN1264509A; RU2193276C2; DE69838451D1; EP0997031B1; EP1601109A3; CA2295791C; JP3730238B2; CN1256812C; ES2344299T3; JP2004040818A; WO1999007076A3

Abstract

(57)【要約】たたみ込み符号を並列又は直列構造で連結したチャネル符号器を用いる通信システムの符号化装置を提供する。本発明のチャネル符号化装置は、入力される情報ビットを符号化する第１符号器と、設定された規則に基づいて入力される情報ビットの順序を変えるためにメモリ及びインデックス発生器を備えるインタリーバと、インタリーバの出力を符号化する第２符号器と、第１符号器及び第２符号器の入力及び出力情報ビットのフレームを終端させる第１終端装置及び第２終端装置と、フレームの終端に使用されたテールビットを貯蔵するテールビット生成器と、これら過程を制御するための制御器及びスイッチと、で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、通信システムの適用形チャネル符号化方法及び装置に関し、特に、
音声及びデータ伝送のための適応形チャネル符号化方法及び装置に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】

ターボ符号器(turbo encoder)は、Ｎ情報ビットのフレームからなる入力を二つの簡単な構成符号器(constituent encoder)を用いてパリティシンボル(parity
symbol)を発生するシステムであって、並列及び直列構造で構成できる。そして
、前記ターボ符号器の構成符号は、循環体系的たたみ込み符号(Recursive Syste
matic Convolutional code)を用いる。

【０００３】図１は、従来の並列構造を有するターボ符号器の構成を示す図であって、Berr
ouによって発明された米国特許番号第５,４４６,７４７号に開示してある。前記
図１のような構成を有するターボ符号器は、第１構成符号器１１と第２構成符号
器１３との間にインタリーバ１２が連結されてなる。そして、前記インタリーバ
１２は、入力される情報ビットのフレーム長さＮと同一な大きさを有し、前記第
２構成符号器１３に入力される情報ビットの順序を変えることによって、情報ビ
ット間の相関(correlation)を減らす。図２は、従来の直列構造を有するターボ符号器の構造を示す図であって、第１構成符号器１１と第２構成符号器１３との
間にインタリーバ１２が連結されてなる。

【０００４】これらターボ符号器は、宇宙通信(space communication)に使用されてきたターボ符号を生成し、前記構成符号器１１，１３は、拘束長が９(Ｋ＝９)である従
来のたたみ込み符号に比べて拘束長は短いが、インタリーバ１２に使用されるメ
モリが非常に大きいために、復号時非常に長い時間遅延を有する。

【０００５】前記図１のような並列構造のターボ符号器の出力を復号するターボ復号器は、
図３のような構成を有し、図１のターボ符号器と同様に、前記Berrouによって発
明された米国特許番号第５,４４６,７４７号に開示してある。そして、前記図２
のような直列構造のターボ符号器の出力を復号するターボ復号器は、図４のよう
な構成を有し、Benedettoが発表した論文に開示してある(IEEE Electronics Let
ters.June 1996,Vol.32 No.13)。

【０００６】前記図３の並列構造のターボ復号器は、反復復号アルゴリズム(iterative dec
oding algorithm)を用いて受信されたフレーム単位に入力データを反復復号する
ことによって、ビットエラー率(Bit Error Rate：ＢＥＲ)の性能を有効に向上さ
せるという長所がある。そして、前記インタリーバ３２３は、第１復号器３１９
で訂正されなかったバースト誤りパターン(burst error pattern)を分散させた後、第２復号器３２７で前記バースト誤りパターン訂正が行われるようにして誤
り訂正能力を向上させる。

【０００７】前記反復復号とは、特定な過程を通じて復号されたシンボルを再び復号するこ
とであって、派生される付加情報を用いて反復復号を行うと、優秀な復号性能が
得られる。前記反復復号を行うためのアルゴリズムには、ＳＯＶＡ(Soft-Output
Viterbi Algorithm：Proceedings of IEEE Vehnicular Technology Conference
,pp 941-944.May 1993.)とＭＡＰ(Maximum A Posteriori Probability：IEEE Tr
ansactions on Information Theory,pp 429-445,Vol.42 No.２ March 1996.)がある。前記ＳＯＶＡアルゴリズムは軟判定(soft decision)値を出力するビタビアルゴリズムの変形であって、符号語(code word)の誤りを最小化し得る。一方、前記ＭＡＰアルゴリズムは、シンボル誤りを最小化し得るアルゴリズムである
。

【０００８】前記図３の復号器では、受信されるパリティシンボルｙ_kが図１の第１構成符号器１１から受信された場合にはデパンクチャ(depuncturer)３１３の出力ｙ_1k ＝ｙ_k、ｙ_2k＝０になり、パリティシンボルｙ_kが図１の第２構成符号器１３から
受信される場合には、ｙ_1k＝０、ｙ_2k＝ｙ_kになる。そして、ｚ_k+1は反復復号ア
ルゴリズムで付加情報として使用される軟判定シンボルであって、次の反復復号
時の入力として用いられる。最終復号段階で前記ｚ_k+1を硬判定(hard decision)
した値が最終的に望むd^_kになる。前記ターボ符号の性能は、インタリーバの大きさ、インタリーバの構造及び反復復号回数によって決定される。

【０００９】前記図１に示すように、ターボ符号器の内部にはインタリーバ１２を備える。
前記インタリーバ１２によってターボ符号化／復号化がフレーム単位に行われる
。従って、図３に示すように、ターボ符号の複雑度(complexity)は、第１反復復
号器３１９及び第２反復復号器３２７に必要なメモリのフレーム大きさと構成符
号器１１，１３の構成符号の状態数(state number)との積に比例する。前記ター
ボ符号は、通常非常に大きいフレームを使用しているために、音声及びデータの
伝送には適用し難かった。より良好の性能を得るために前記ターボ符号器の構成
符号の状態数を増加させると、前記図３の第１及び第２復号器の複雑度はその分
だけ増加することになる。

【００１０】前記図３のような構造を有する復号器でバースト誤りが生じた場合、前記第１
反復復号器３１９の出力は相関を有し、従って、次の段階の復号過程で第２反復
復号器３２７は相関された入力のために正確な復号が行えないことになる。従っ
て、全体ブロックには誤りが存在し、これは次の復号過程でも訂正不可能になる
。従って、反復復号を行う符号では１フレーム内のバースト誤りを相関が無いよ
うによく分散させられるインタリーバ及びデインタリーバを使用するのが必須の
こどである。

【００１１】従って、相関を遥かに低減できるランダムインタリーバを使用すると、ターボ
符号は非常に優秀な性能を示す。しかし、フレームの大きさが小さい場合は、ラ
ンダムインタリーバを使用しても、バースト誤りを相関がないよう十分に分離さ
せ難く、ランダムインタリーバに必要なルックアップテーブルも必要になる。従
って、音声伝送や伝送率の低いデータ伝送では、構成符号の状態数が小さい上に
、時間遅延を最小化できるフレーム大きさ及び構造化したインタリーバを使用し
なければならない。要するに、従来のターボ符号で使用する構成符号の拘束長と
大きいインタリーバでは前記音声及びデータ伝送を行うのが非常に難しい。にも
拘わらず、前記ターボ符号器の長所を生かして通信システムの符号器及び復号器
を具現しようとする努力が続いている。

【００１２】従来の通信システムで使用するたたみ込み符号に比べてその性能が同一又は優
秀である上に、複雑度の低いターボ符号器を具現するためには、構成符号の状態
数が小さく、時間遅延を最小化でき、且つ優秀な性能を有するインタリーバを使
用すべきである。一般に、ターボ符号器に使用されるインタリーバ(図１の１２又は図２の１２)の性能はその大きさに比例する。しかし、ターボ符号ではフレーム大きさを増加させるには限界がある。この場合は、ブロック符号の観点から
ターボ符号の最小ハミング距離(minimum Hamming distance)を最大化させるイン
タリーバを使用するのが望ましい。フレーム大きさが小さい場合には、構造的イ
ンタリーバを用いることによって前記問題点を解決できる。

【００１３】

【課題を解決するための手段】

従って、本発明の目的は、通信システムで、音声及び低い伝送率を有するデー
タを符号化できるターボ符号化方法及び装置を提供することにある。本発明の他の目的は、通信システムで、入力されるデータフレームの大きさに
拘わらずにインタリービングし得る対角インタリーバを用いる並列又は直列構造
のターボ符号化方法及び装置を提供することにある。本発明のさらに他の目的は、入力されるデータフレームの大きさに拘わらずに
インタリービングし得る循環インタリーバを用いる並列又は直列構造のターボ符
号化方法及び装置を提供することにある。本発明のさらに他の目的は、音声及びデータ信号をターボ符号に符号化する装
置で、テールビットとテールビットによって生成されるパリティビットをチャネ
ルに伝送できる方法及び装置を提供することにある。本発明のさらに他の目的は、音声及びデータ信号をターボ符号に符号化する装
置で、データ及びパリティ情報を穿孔してデータ伝送率を調整できる方法及び装
置を提供することにある。

【００１４】前記の目的を達成するために、本発明の一様態によるターボ符号化装置が、入
力される情報ビットを符号化する複数の構成符号器と、前記符号器のうち少なく
とも一つの構成符号器の入力端に連結され、可変的なフレーム大きさに対応する
行列情報を貯蔵するテーブルを備え、前記入力情報ビットのフレーム大きさに対
応する行列情報に基づいて情報ビットを対角インタリービングする対角インタリ
ーバと、から構成される。

【００１５】さらに、本発明の他の様態によるターボ符号化装置が、入力される情報ビット
を符号化する複数の構成符号器と、前記符号器のうち少なくとも一つの構成符号
器の入力端に連結され、可変的フレーム大きさに対応するホップ及びステップ情
報を貯蔵するテーブルを備え、入力情報ビットのフレーム大きさに対応する前記
ホップ及びステップ情報に基づいて情報ビットを循環インタリービングする循環
インタリーバと、から構成される。

【００１６】また、本発明のさらに他の様態によるターボ符号化装置が、入力される情報ビ
ットを符号化する複数の構成符号器と、入力情報をフレーム大きさに基づいてイ
ンタリービングし、前記符号器のうち少なくとも一つの構成符号器の入力端に連
結するインタリーバと、前記構成符号器の数に対応するよう備えられ、フレーム
終了時構成符号器に入力される情報ビットを遮断し、構成符号器のメモリ装置の
値を分析して入力データのフレームを終端させるテールビットを生成するテール
ビット生成器と、から構成される。

【００１７】さらに、本発明のさらに他の様態によるターボ符号化装置において、複数の構
成符号器は入力情報ビットを符号化し、インタリーバは伝送される入力情報ビッ
トをインタリービングして前記少なくとも一つの構成符号器の入力端に連結する
。また、テールビット生成器は、前記構成符号器の数に対応するよう備えられ、
フレーム終了時構成符号器に入力される情報ビットを遮断し、構成符号器のメモ
リ装置の値を分析して入力データのフレームを終端させるテールビットを生成す
る。第１穿孔器は前記入力情報ビットを穿孔し、第２穿孔器は前記構成符号器の
出力を穿孔して前記符号化したデータの伝送率を調整する。

【００１８】

【発明の実施の形態】

本発明の実施形態では、説明の便宜上、並列鎖状循環構造を有するターボ符号
器(parallel concatenated recursive turbo encoder)の構成について説明する。図５及び図６は、本発明の実施形態によるターボ符号器の構成を示す図である
。ここで、符号器４１０，４２０は、構成符号器であって、前記図１及び図２の
構成符号器と同様に、受信される情報ビットｄ_kを符号化してパリティシンボルＹ_kを生成する。また、対角インタリーバ(diagonal interleaver)４３２と循環インタリーバ(circular shifting interleaver)４３４は、本発明の第１及び第２実施形態によるインタリーバであって、以下の説明では特定インタリーバを称
する場合を除いてインタリーバ４３０と通称するものとする。

【００１９】前記図５及び図６を参照すれば、前記情報ビットｄ_kは、第１構成符号器４１０に入力される同時に、インタリーバ４３０に入力される。前記インタリーバ４
３０は前記情報ビットの順序を変えて第２構成符号器４２０に入力させる。前記
インタリーバ４３０は、入力情報ビットｄｋが符号化した後出力されるシーケン
ス(Ｘ_k、Ｙ_k)の最小ハミング距離が最大になるインタリーバを使用する。また、
チャネル符号器に入力されるデータのフレーム大きさは、ＣＲＣ(Cyclic Redund
ancy Check)ビット及びその他の制御ビットが前記データに追加されるために可変的である。もし、強制に入力データフレームの大きさを固定させようとする場
合は、フレーム大きさとインタリーバ大きさとの差だけのダミービット(dummy b
it)をさらに加えなけばならない。しかし、前記ダミービットはシステムの性能改善とはなんの係わりも無いので可能な限り少ない方が望ましい。従って、イン
タリーバ４３０は、優秀な性能を有すると共に、入力データフレーム大きさと関
係のあるパラメータの変化に拘わらずにうまく動作されるものでなければならな
い。

【００２０】図７は、図５及び図６に示した対角インタリーバ４３２及び循環インタリーバ
４３４の構成を示している。前記対角インタリーバ４３２及び循環インタリーバ
４３４は、可変的なフレーム大きさを有する情報ビットが入力される時、該当フ
レーム大きさを分析し、フレーム大きさ分析結果に従ってシステム制御部から受
信したインタリーバ関連パラメータに基づいて最適のインタリービング動作を行
う。本発明の実施形態では前記対角インタリーバ４３２及び循環インタリーバ４
３４を一つのインタリーバに結合した場合を説明しているが、ターボ符号器では
対角インタリービング又は循環インタリービング中いずれか一つを使用すること
もできる。ここでは、前記対角インタリーバ４３２及び循環インタリーバ４３４
をインタリーバ４３０と通称する。

【００２１】前記図７を参照すれば、レジスタ５１１はシステム制御部(図示せず)から出力
されるフレーム大きさ信号(frame size signal)とインタリーバ形態信号(interl
eaver type signal)を貯蔵する。対角インタリービングテーブル５１３は対角イ
ンタリービングを行う時、情報ビットのフレーム大きさに従って最適の対角イン
タリービング特性を有する行及び列の値Ｍ及びＮを貯蔵するテーブルである。即
ち、可変的なフレーム大きさに受信される情報ビットを対角インタリービングす
る時、最適の対角インタリービング効果を有するＭ及びＮを実験的に測定して対
角インタリービングテーブル５１３に貯蔵する。前記対角インタリービングテー
ブル５１３は、前記レジスタ５１１から出力されるフレーム大きさ信号に対応す
るＭ及びＮ値を出力する。対角インタリービング制御器５１７は、前記対角イン
タリービングテーブル５１３から出力されるＭ及びＮ値を受信し、設定された対
角インタリービング方式で情報ビットをインタリービング出力するための読取り
アドレス(read address)を発生する。

【００２２】循環インタリービングテーブル５１５は、循環インタリービングを行う時、情
報ビットのフレーム大きさに従って最適の循環インタリービング特性を有するホ
ップ変数(hop parameter)及びステップ変数(step parameter)値Ｐ及びＳＴＥＰを貯蔵するテーブルである。即ち、可変的なフレーム大きさに受信される情報ビ
ットを循環インタリービングする時、最適の循環インタリービング効果を有する
Ｐ及びＳＴＥＰ変数を実験的に測定して循環インタリービングテーブル５１５に
貯蔵する。前記循環インタリービングテーブル５１３は前記レジスタ５１１から
出力されるフレーム大きさ信号に対応するＰ及びＳＴＥＰ値を出力する。循環イ
ンタリービング制御器５１９は、前記循環インタリービングテーブル５１５から
出力されるＰ及びＳＴＥＰ値を受信し、設定された循環インタリービング方式で
情報ビットをインタリービング出力するための読取りアドレスを発生する。マル
チプレクサ５２１は、前記対角インタリービング制御器５１７及び循環インタリ
ービング制御器５１９から出力される読取りアドレスを受信し、前記レジスタ５
１１から出力されるインタリーバ形態信号に基づいて対応するインタリービング
方式のアドレスを選択して読取りアドレスとして出力する。メモリ５２３は、前
記情報ビットを順次に受信し、前記マルチプレクサ５２１から出力される読取り
アドレスに基づいて貯蔵された情報ビットをインタリービング出力する。前記メ
モリ５２３は、前記情報ビットが最大の可変フレーム大きさを有するに十分な大
きさに設計される。

【００２３】前記図７の構成で、対角インタリーバ４３２を単独に具現する場合、レジスタ
５１１、対角インタリービングテーブル５１３、対角インタリービング制御器５
１７及びメモリ５２３で構成でき、この時、マルチプレクサ及び前記インタリー
バ形態信号は使用しない。また、前記図７の構成で、循環インタリーバ４３４を
単独に具現する場合、レジスタ５１１、循環インタリービングテーブル５１５、
循環インタリービング制御器５１９及びメモリ５２３で構成でき、この時、マル
チプレクサ及び前記インタリーバ形態信号は使用しない。

【００２４】前記図７で、対角インタリービングテーブル５１３及び循環インタリービング
テーブル５１５は、ＲＯＭ及びＲＡＭのようなメモリで具現でき、論理素子を結
合して具現しても良い。また、前記対角インタリービング制御器５１７及び循環
インタリービング制御器５１９は、論理素子を結合して具現することができ、デ
ジタル信号プロセッサで具現しても良い。

【００２５】図８及び図９は対角インタリービングの流れ図を例示しており、図１０及び図
１１は循環インタリービングの流れ図を例示している。また、以下に説明される
インタリーバは入力バッファを備えていると仮定する。

【００２６】前記図７のインタリーバ４３０の構成を参照して第１対角インタリービング〜
第３対角インタリービング動作について調べてみる。

【００２７】まず、図８は、第１対角インタリービングの動作を示す流れ図である。前記図
８を参照すれば、第１対角インタリービングはＭ*Ｎの入力ビットシーケンスの順序を変える過程を含む。第１対角インタリービングでは、まず、情報ビットｄ _k が入力されると、６１１段階で入力される情報ビットをメモリ５２３(図７)に順次的に貯蔵するためのアドレスold＿addr[k]に情報を貯蔵し、フレームデータ
の大きさｋを設定する。その後、６１３段階で、対角インタリービングを行うた
めのデータフレームの行及び列変数Ｍ*Ｎを決定する。即ち、対角インタリービングを行うために、前記入力フレームのデータ大きさ変数ｋに基づいて前記対角
インタリービングテーブルから前記Ｍ及びＮ値を設定する。複数のＭ*Ｎ値は、ルックアップテーブルに貯蔵されて入力フレームの大きさｋに基づいて決定され
ることができ、入力フレームの大きさｋに基づいて最適のＭ*Ｎを計算しても良い。そして、６１５段階で、前記Ｍ及びＮ値の最大公約数が１[GCD(M,N)=1]であ
るかチェックする。この時、前記Ｍ及びＮの最大公約数(ＧＣＤ：Greatest Comm
on Denominator)が１である場合は、６１７段階で下記の数式２９によって第１対角インタリービングのアドレスを演算する。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（２９）

【００２８】前記数式２９のように出力バッファのアドレスを指定し、前記入力バッファに
貯蔵された入力情報ビットをインタリービングして出力バッファに貯蔵する。

【００２９】しかし、前記６１５段階で、前記Ｍ及びＮの最大公約数が１でないと[GCD(M,N
)≠1]、６１９段階で第１対角インタリービング動作を中断し、終了する。

【００３０】前記第１対角インタリービングで、まず、最初の前記入力バッファのold＿add
r[k]に貯蔵されているＭ＝６、Ｎ＝５のシーケンスを{0 1 2 3 4 5 6 7 8 9 10
11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29}と仮定すれば、第１対角インタリービング後に出力バッファnew＿addr[k]に貯蔵されたシーケン
スは{25 21 17 13 9 0 26 22 18 14 5 1 27 23 19 10 6 2 28 24 15 11 7 3 29
20 16 12 8 4}になる。

【００３１】前記貯蔵された値をＭ*Ｎ行列で表現すると、入力されたデータと第１対角インタリービングした後出力されるデータは表１のようになる。

【表１】

【００３２】しかし、前記第１対角インタリービングはＭとＮの最大公約数が１である場合に限って可能である。しかし最大公約数(Ｍ，Ｎ)≠１である場合、例えばＭ＝６
，Ｎ＝６の場合は、下記の表２のようにインタリービングが全くなされなく、同
一のデータが重ね書き(overwrite)されてしまう。

【表２】

【００３３】第２対角インタリービング方式及び第３対角インタリービング方式は、Ｍ*Ｎ行
列で表現される入力情報ビットシーケンスの順序を変える過程を含むが、最大公
約数(Ｍ，Ｎ)＝１の場合の以外に、最大公約数(Ｍ，Ｎ)≠１である場合にもイン
タリービングできる構造である。

【００３４】図９は、第２対角インタリービングの動作を示す流れ図である。前記図９を参
照すれば、第２対角インタリービングは、Ｍ*Ｎ行列の入力ビットの順序を変えるものであって、ＭとＮの最大公約数が‘１’である場合と‘１’でない場合の
いずれにも適用できる対角インタリービング方式である。第２対角インタリービ
ング時、まず、情報ビットｄｋが入力されると、６３１段階で入力バッファのア
ドレスold＿addr[k]に情報を貯蔵し、フレームデータの大きさｋを設定する。こ
こで、前記ｋは入力されるフレームデータの大きさを示す変数である。その後、
６３３段階で、対角インタリービングを行うためのデータフレームの行及び列変
数Ｍ＊Ｎを決定する。前記Ｍ及びＮを設定した後、６３５段階で、下記の数式３
０によって第２対角インタリービングのアドレスを演算する。 for(j=0;j<M;j++) for(i=0;i<M;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（３０）ここで、ｉ及びｊは増加フレーム位置を示す。

【００３５】前記数式３０のように出力フレームバッファのアドレスを指定し、前記入力バ
ッファに貯蔵された入力情報ビットをインタリービングして出力バッファに貯蔵
する。

【００３６】最大公約数(Ｍ，Ｎ)＝１、例えばＭ＝６，Ｎ＝５の入力シーケンスに対応する
前記第２対角インタリービングされた出力は下記の表３で示される。

【表３】

【００３７】また、最大公約数(Ｍ，Ｎ)≠１、例えばＭ＝６，Ｎ＝６である場合も下記の表４のようにインタリービングが正常に行われることが判る。

【表４】

【００３８】第３対角インタリービング方式で、対角インタリービング制御器５１７は下記
の数式３１で具現される。 for(j=0;j<M;j++) for(i=0;i<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（３１）

【００３９】前記対角インタリーバ４３２を用いて入力シーケンスをマッピング(mapping) されるメモリアドレスに貯蔵した後、次の行又は列単位に順次にデータを読み取
ったり、入力シーケンスを行又は列単位にメモリに順次に貯蔵した後、対角イン
タリーバ４３２によってアドレスから１ビットずつデータを読み取ってインタリ
ービングを行うことができる。

【００４０】デインタリービングはインタリーバで使用した方法の逆順で具現できる。

【００４１】図１０は、循環インタリーバ４３４を用いて入力情報ビットを第１循環インタ
リービングする動作を示す流れ図である。本発明の実施形態による第１循環イン
タリービング動作は、入力シーケンスを一つの円(circle)に見なし、一定間隔に
データの順序を変えるものであって、入力シーケンスの長さに拘わらずにインタ
リービングが行える。

【００４２】前記図１０を参照すれば、まず、情報ビットｄｋが入力されると、７１１段階
で入力バッファのアドレスold＿addr[k]に情報を貯蔵し、フレームデータの大き
さＳＩＺＥを設定する。その後、７１３段階で、Ｐ変数及びＳＴＥＰ変数を設定
する。ここで、前記Ｐ変数はホップ(hop)間隔変数であって、循環インタリーバの性能を決定する。したがって、前記Ｐ変数は最適の効果を有するよう実験的に
求める。また、前記ＳＴＥＰ変数は前記Ｐ変数によってホッピングされる位置か
ら左側又は右側にデータをシフトさせる変数である。ここで、前記ＳＴＥＰ変数
は整数になる。このようにＰ変数及びＳＴＥＰ変数を求めた後、７１５段階で前
記ＰとＳＩＺＥの最大公約数が１[GCD(P,SIZE=1)]かチェックする。この時、Ｐ変数とＳＩＺＥ変数の最大公約数が１である場合には、７１７段階で、第１循環
インタリービングアドレスを下記の数式３２によって演算する。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（３２）

【００４３】前記数式３２で、ｉは入力データのフレーム大きさを示す変数であって、０か
らＳＩＺＥ(アドレスの数)まで変わる変数である。また、前記ＳＩＺＥはインタ
リーバの大きさであり、ｐは最大公約数(ＳＩＺＥ，ｐ)＝１を満足する任意の自
然数であり、ＳＴＥＰは整数である。

【００４４】例えば、最初の入力バッファold＿addr[k]に貯蔵されている、ＳＩＺＥ＝３０
の入力シーケンスが{0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
21 22 23 24 25 26 27 28 29}であれば、Ｐ＝１１、ＳＴＥＰ＝０の時、第１循環インタリービング後に出力バッファnew＿addr[k]に貯蔵されたシーケンスは{0
11 22 3 14 25 6 17 28 9 20 1 12 23 4 15 26 7 18 29 10 21 2 13 24 5 16 2
7 8 19}になる。前記貯蔵された値をＭ*Ｎ行列で表現すれば、下記の表５のよう
になる。

【表５】

【００４５】しかし、最大公約数(ＳＩＺＥ，ｐ)≠１である、ｐ＝６を用いる場合、前記図
１０のような第１循環インタリービングを行うと、同一のデータが重ね書きされ
るためにインタリービングがなされない。

【００４６】ここで、最初メモリの順次的なアドレスold＿addr[k]に貯蔵されているＳＩＺ
Ｅ＝３０であるシーケンスが入力され、Ｐ＝１１、ＳＴＥＰ＝０と仮定すれば、
前記図１０のような第１循環インタリービング方式で前記入力シーケンスをイン
タリービングした結果が次の表６のようなＭ*Ｎ行列で表現される。

【表６】

【００４７】最大公約数(ＳＩＺＥ，ｐ)≠１の場合にもインタリービング可能な第２循環イ
ンタリービング方式が図１１に示されている。前記図１１に示した第２循環イン
タリービング方式は入力シーケンスをｄ*(ＳＩＺＥ/ｄ)の行列に見なし、列は第
１循環インタリービングされ、行はブロックインタリービングされる方式である
。

【００４８】図１１は、第２循環インタリービングの動作を示す流れ図であって、ＰとＳＴ
ＥＰ変数の最大公約数が１である場合と１でない場合のいずれの場合にも適用可
能な循環インタリービング方式である。第２循環インタリービングの動作につい
て調べてみれば、まず、情報ビットｄ_kが入力されると、７２１段階でメモリの順次アドレスold＿addr[k]に情報を貯蔵し、フレームデータの大きさＳＩＺＥを
設定する。その後、７２３段階で、循環インタリービングを行うためのホップ変
数Ｐ及びステップ変数ＳＴＥＰを設定する。前記Ｐ及びＳＴＥＰ変数を設定した
後、７２５段階で下記の数式３３によって第２循環インタリービングのアドレス
を演算する。

【００４９】次の数式３３において、ｉ及びｋは０からＳＩＺＥまでの数を示す変数である
。ｊはアドレス変数であって、０からｄまでの数を示す。Ｐは循環インタリービ
ングを行うためのホップ変数を示す。ＳＴＥＰは前記ホップ変数によって決定さ
れた位置からＳＴＥＰ変数だけ左側又は右側にデータをシフトしてスタート時点
(start point)を決定するための変数である。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（３３）

【００５０】前記数式３３において、(P*i+STEP)は循環インタリービング動作を示し、ｊは
ブロックインタリービング動作を示す。ＳＩＺＥは入力データのフレーム大きさ
、ｐは任意の自然数、ＳＴＥＰは整数である。

【００５１】ここで、ＳＩＺＥ＝３０、ｐ＝１１の第２循環インタリービング結果をＭ*Ｎ行列で示すと、下記の表７になる。

【表７】

【００５２】前記表７の結果は、表５の第１循環インタリービングの結果と同一である。し
かし、最大公約数(ＳＩＺＥ，ｐ)≠１の場合は次のようになる。

【表８】

【００５３】前記循環インタリーバを用いて入力シーケンスをマッピングされるメモリアド
レスに貯蔵した後、行又は列単位に順次にデータを読み取ったり、入力シーケン
スを行又は列単位に順次にメモリに貯蔵した後、アドレスから１ビットずつデー
タを読み取る方法を用いてインタリービングし得る。

【００５４】デインタリービングはインタリーバで使用した方法の逆順で具現される。

【００５５】図１２は、本発明の第２実施形態による並列鎖状構造のターボ符号器で循環イ
ンタリーバの性能を示すグラフであって、構成符号の拘束長が３(Ｋ＝３)であり
、入力フレーム大きさは１０４ビット、反復復号回数は８回、ＢＰＳＫ(Bi-Phas
e Shift Key)変調方式、ＡＷＧＮ(Additive White Gaussian Noise)環境におけるＢＥＲに関連して、広く用いられているブロックインタリーバ及びランダムイ
ンタリーバと循環インタリーバとを比較している。前記図１２に示すように、１
０^-5ＢＥＲで循環インタリーバのＥｂ／Ｎｏが３dB程度であり、ブロックインタ
リーバが３.４dBになる。従って、前記１０^-5ＢＥＲで循環インタリーバがフロックインタリーバに比べて約０.４dB性能が改善されたことが判る。

【００５６】図１３は、本発明の実施形態によるターボ符号器の構成を示す図である。前記図１３を参照すれば、第１構成符号器４１０は、例えば拘束長が３(Ｋ＝３)である情報ビットを符号化して出力し、インタリーバ４３０は、前記情報ビットを設定された規則に基づいてインタリービングして情報ビットの順序を変え
る。このインタリーバ４３０は、前記図７と同様に構成することができ、この場
合、前記第１〜第３対角インタリービング方式又は第１〜第２循環インタリービ
ング方式で具現できる。第２構成符号器４２０は、拘束長が３(Ｋ＝３)である前
記インタリーバ４３０の出力を符号化して出力する。

【００５７】第１テールビット生成器４５０は、前記第１構成符号器４１０の入力端に連結
される第１スイッチ４５５と、前記第１構成符号器４１０のメモリ素子４１２，
４１３の出力を排他的論理和する排他的論理和器(exclusive OR gate)４５１と、前記排他的論理和器４５１の出力に基づいてフレーム終端信号(termination s
ignal)を発生して前記第１スイッチ４５５に印加するビット発生器４５３とで構
成される。前記第１テールビット生成器４５０は、フレーム終了時、前記第１ス
イッチ４５５が第１構成符号器４１０と連結されて前記第１構成符号器４１０の
メモリ素子を初期化させると同時に、フレーム終端信号を発生する。第２テール
ビット生成器４６０は、前記第２構成符号器４２０の入力端に連結される第２ス
イッチ４６５と、前記第２構成符号器４２０のメモリ素子４２２，４２３の出力
を排他的論理和する排他的論理和器４６１と、前記排他的論理和器４６１の出力
に基づいてフレーム終端信号を発生して前記第２スイッチ４６５に印加するビッ
ト発生器４６３とで構成される。前記第２テールビット生成器４６０は、フレー
ム終了時、前記第２スイッチ４６５が第２構成符号器４２０と連結されて前記第
２構成符号器４２０のメモリ素子を初期化させると同時に、フレーム終端信号を
発生する。

【００５８】第１穿孔器４７０は、前記情報ビットを穿孔する。第２穿孔器４８０は、前記
第１構成符号器４１０及び第２構成符号器４２０から出力される符号化したデー
タを穿孔する。前記第１穿孔器４７０及び第２穿孔器４８０はデータの伝送率を
調整する役割を果たす。マルチプレクサ４９１は、ビット発生器４５３，４６３
の出力をマルチプレクシングして出力する。第３スイッチ４９３は、フレーム終
了時前記マルチプレクサ４９１から出力されるテールビットを伝送チャネルにス
イッチング連結する。

【００５９】従って、前記第１テールビット生成器４５０は、前記第１構成符号器４１０を
終端させるためのテールビットを生成し、前記第２テールビット生成器４６０は
、前記第２構成符号器４２０を終端させるためのテールビットを生成する。また
、第１穿孔器４７０及び第２穿孔器４８０は、伝送率を適切なレベルに調整して
出力する。

【００６０】前記図１３を参照すれば、ターボ符号は構成符号器４１０，４２０を終端させ
るためにテールビットを使用する。この時、前記ターボ符号の構成符号は体系的
符号(systematic code)なので、非体系的たたみ込み符号のように‘０’を続いて入力しても、構成符号器４１０，４２０のメモリ４１２，４１３，４２２，４
２３は初期化されない。しかし、入力から最も近いメモリの値を‘０’に設定す
るために、構成符号器４１０，４２０は、前記メモリにフィードバックされる値
の和をテールビット発生器を用いて入力すればいい。従って、ターボ符号器では
各構成符号のメモリ数に対応するテールビットが必要である。図１３で前記第１
構成符号器４１０の入力端に連結されるスイッチ４５５及び第２構成符号器４２
０の入力端に連結されるスイッチ４６５は、テールビット生成時点でスイッチン
グされる。その後、前記第１構成符号器４１０及び第２構成符号器４２０に出力
されるテールビットによるパリティビットは前記第２穿孔器４８０に出力され、
テールビット生成器から生成したテールビットは前記第３スイッチ４９３によっ
てスイッチングされて情報ビットＸ_kとして出力される。

【００６１】ハードウェアの複雑度を低減するために、伝送率を２の累乗(power of 2)にす
るのが望ましい。しかし、例えば、３８４kbpsのデータ伝送率を有する場合には
、符号率が１／２であるターボ符号を使用すると、伝送率の２の累乗にすること
ができない。従って、このような場合には符号率が１／２であるターボ符号を穿
孔して生成した、符号率３／８のターボ符号を使用すればいい。特に、１４４kb
ps伝送率では符号率が１／２であるターボ符号を穿孔して符号率を９／１６に変
える。ここで、下記の表９及び表１０は９／６穿孔マトリックスの例を示したも
のである。

【表９】

【表１０】

【００６２】前記表９及び表１０で、情報ビットは入力される情報ビットｄ_kであって、第１穿孔器４７０に印加され、ＲＳＣ１は第１構成符号器４１０から出力されるパ
リティビットであって、第２穿孔器４８０に印加される。この時、前記表９は構
成符号器４１０及び４２０から出力するパリティビットを穿孔した例を示すもの
であって、この場合、パリティビットに該当する部分で連続的に‘０’で示され
る部分が多数存在する。即ち、伝送率を調整するためにパリティビットを穿孔す
ると、前記表９の下線を引いた部分のようにパリティビットに該当する部分で連
続的に‘０’が現れる箇所が存在する。しかし、本発明の実施形態では前記各構
成符号器４１０，４２０のメモリが２個しかないために、パリティビットを連続
して二つ以上伝送しないと致命的な誤りが生ずる恐れがある。従って、本発明の
実施形態では前記表１０のように情報ビットを穿孔する。前記表１０は前記表９
と同一な９／６穿孔マトリックスであるが、常に連続して二つ以上のパリティビ
ットが伝送される。しかし、ターボ符号の性能は反復復号回数に比例して向上さ
れる。

【００６３】上述の如く、本発明は、ターボ符号器の内部に存在するインタリーバの大きさ
を縮め、ターボ符号に優秀な性能を示すインタリーバを導入することによって、
時間遅延の制約のために通信システムの音声及びデータ伝送に適用できなかった
ターボ符号を音声及びデータ伝送に利用することができる。また、性能の優秀な
インタリーバを使用して前記ターボ符号器の構成符号器の状態数を減少させるこ
とによって復号器の複雑さを減少できる。また、本発明の実施形態では、入力情
報を穿孔するために、多様な符号率を提供することができる。

【００６４】一方、前記本発明の詳細な説明では具体的な実施形態に上げて説明してきたが
、本発明の範囲内で様々な変形が可能であるということは勿論である。従って、
本発明の範囲は前記実施形態によって限られてはいけなく、特許請求の範囲とそ
れに均等なものによって定められるべきである。

【図面の簡単な説明】

【図１】従来の並列鎖状循環構造的符号器の構成図。

【図２】従来の直列鎖状循環構造的符号器の構成図。

【図３】従来の並列鎖状循環構造的復号器の構成図。

【図４】従来の直列鎖状循環構造的復号器の構成図。

【図５】本発明の第１実施形態による鎖状循環構造的符号器の構成を示す
図。

【図６】本発明の第２実施形態による鎖状循環構造的符号器の構成を示す
図。

【図７】本発明の第１実施形態によるターボ符号器で対角インタリーバの
構造を示す図。

【図８】図７のような構成を有する対角インタリーバの構造で第１対角イ
ンタリービング動作過程を示す流れ図。

【図９】本発明の第２実施形態によるターボ符号器で循環インタリーバの
構造を示す図。

【図１０】図９のような構成を有するインタリーバの構造で第１循環イン
タリービング動作過程を示す流れ図。

【図１１】図７のような構成を有するインタリーバの構造で第２循環イン
タリービング動作過程を示す流れ図。

【図１２】ランダムインタリービング方式及びブロックインタリービング
方式を使用したターボ符号器と本発明の第２実施形態による循環インタリービン
グ方式を使用したターボ符号器の特性を比較したグラフ。

【図１３】テールビット生成及び穿孔動作を説明するための本発明の実施
形態によるターボ符号器の構成図。

【符号の説明】

４１０第１符号器４２０第２符号器４３２対角インタリーバ４３４循環インタリーバ５１１レジスタ５１３対角インタリービングテーブル５１５循環インタリービングテーブル５１７対角インタリービング制御器５１９循環インタリービング制御器５２１マルチプレクサ５２３メモリ

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＢＲ，ＣＡ，ＣＮ，ＪＰ，ＲＵ (72)発明者ピル・ジュン・リー大韓民国・ソウル・121−220・マポ−グ・ハプチョン−ドン・366−５ (72)発明者ジュン・ジン・コン大韓民国・キュンギ−ド・461−162・ソンナム−シ・スジョン−グ・シンフン・２− ドン・ジュゴン・アパートメント・＃120 −703 (72)発明者ヨン・キム大韓民国・ソウル・157−012・カンソ− グ・フワゴク・２−ドン・163−３

Claims

【特許請求の範囲】

【請求項１】フレーム大きさ信号を入力する過程と、前記入力フレーム大きさに対応する行及び列情報を決定する過程と、前記行及び列情報に基づいて入力フレームの情報ビットを対角インタリービン
グして出力する過程と、からなることを特徴とする対角インタリービング方法。
【請求項２】前記対角インタリービングする過程が、下記の数式１によっ
て行われることを特徴とする請求項１記載の対角インタリービング方法。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（１）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｋはインデックス、new addr[]は対角インタリービングされた情報ビットの新規のア
ドレスを示す。
【請求項３】前記対角インタリービングする過程が、下記の数式２によっ
て行われることを特徴とする請求項１記載の対角インタリービング方法。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（２）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項４】前記対角インタリービングする過程が、下記の数式３によっ
て行われることを特徴とする請求項１記載の対角インタリービング方法。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（３）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項５】フレーム大きさ信号を入力する過程と、前記入力フレーム大きさに対応するホップ及びステップ値を決定する過程と、
前記入力されるフレーム情報ビットを一つ以上の円として用いて前記ホップ及
びステップ値に基づいて入力情報を循環インタリービングする過程と、からなる
ことを特徴とする循環インタリービング方法。
【請求項６】前記循環インタリービングする過程が、下記の数式４によっ
て行われることを特徴とする請求項５記載の循環インタリービング方法。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（４）ここで、ＳＩＺＥはインタリービングされるデータの大きさ、ｐは循環インタ
リービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置か
らデータをシフトさせるためのステップ変数であって、整数値を有する。また、
ｉはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項７】前記循環インタリービングする過程が、下記の数式５によっ
て行われることを特徴とする請求項５記載の循環インタリービング方法。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（５）ここで、ＳＩＺＥはインタリービングされるデータの大きさ、ｐは循環インタ
リービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置か
らデータをシフトさせるためのステップ変数であって、整数値を有する。また、
ｉ，ｊ，ｋはインデックス、new addr[]は対角インタリービングされた情報ビッ
トの新規のアドレス、ＧＣＤは最大公約数を示す。
【請求項８】ターボ符号化装置において、入力情報ビットを符号化する複数の構成符号器と、入力情報の大きさに各々対応する行及び列情報を備え、伝送されるフレーム大
きさに対応する行及び列情報を設定した後、前記行及び列情報に基づいて入力情
報ビットを対角インタリービングして前記少なくとも一つの構成符号器の入力端
に連結する対角インタリーバと、から構成されることを特徴とするターボ符号化
装置。
【請求項９】前記対角インタリーバが、入力情報ビットの大きさに対応する行及び列情報を貯蔵する対角インタリービ
ングテーブルと、前記行及び列情報に基づいて入力情報ビットを下記の数式６によって対角イン
タリービングするためのアドレスを発生する対角インタリービング制御器と、か
ら構成されることを特徴とする請求項８記載のターボ符号化装置。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（６）ここで、Ｍ及びＮはフレームの行及び列情報、ｋはインデックス、new addr[]
は対角インタリービングされた情報ビットの新規のアドレス、Ｍ*Ｎはフレーム大きさを示す。
【請求項１０】前記対角インタリーバが、入力情報ビットの大きさに対応する行及び列情報を貯蔵する対角インタリービ
ングテーブルと、前記行及び列情報に基づいて入力情報ビットを下記の数式７によって対角イン
タリービングするためのアドレスを発生する対角インタリービング制御器と、か
ら構成されることを特徴とする請求項８記載のターボ符号化装置。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（７）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項１１】前記対角インタリーバが、入力情報ビットの大きさに対応する行及び列情報を貯蔵する対角インタリービ
ングテーブルと、前記行及び列情報に基づいて入力情報ビットを下記の数式８によって対角イン
タリービングするためのアドレスを発生する対角インタリービング制御器と、か
ら構成されることを特徴とする請求項８記載のターボ符号化装置。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（８）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項１２】ターボ符号化装置において、入力情報ビットを符号化する複数の構成符号器と、インタリービングする入力情報の大きさに対応するホップ及びステップ情報を
備え、前記入力情報の大きさに対応するホップ及びステップ情報を設定した後、
前記ホップ及びステップ情報に基づいて入力情報ビットを循環インタリービング
して前記少なくとも一つの構成符号器の入力端に連結する循環インタリーバと、
から構成されることを特徴とするターボ符号化装置。
【請求項１３】前記循環インタリーバが、入力情報ビットの大きさに対応する行及び列情報を貯蔵する循環インタリービ
ングテーブルと、前記ホップ及びステップ情報に基づいて前記入力情報ビットを下記の数式９に
よって循環インタリービングするためのアドレスを発生する循環インタリービン
グ制御器と、から構成されることを特徴とする請求項１２記載のターボ符号化装
置。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（９）ここで、ＳＩＺＥはインタリービングされるデータの大きさ、ｐは循環インタ
リービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置か
らデータをシフトさせるためのステップ変数であって、整数値を有する。また、
ｉはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項１４】前記循環インタリーバが、入力情報ビットの大きさに対応するホップ及びステップ情報を貯蔵する循環イ
ンタリービングテーブルと、前記ホップ及びステップ情報に基づいて前記入力情報ビットを下記の数式１０
によって循環インタリービングするためのアドレスを発生する循環インタリービ
ング制御器と、から構成されることを特徴とする請求項１２記載のターボ符号化
装置。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（１０）ここで、ＳＩＺＥはインタリービングされるデータの大きさ、ｐは循環インタ
リービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置か
らデータをシフトさせるためのステップ変数であって、整数値を有する。また、
ｉ，ｊ，ｋはインデックス、new addr[]は対角インタリービングされた情報ビッ
トの新規のアドレスを示す。
【請求項１５】ターボ符号化装置において、入力情報ビットを符号化する複数の構成符号器と、伝送される入力情報ビットをインタリービングして前記少なくとも一つの構成
符号器の入力端に連結するインタリーバと、前記構成符号器の数に対応するよう備えられ、入力フレームデータのフレーム
を終端させるためのフレーム終端信号としてテールビットを発生するテールビッ
ト生成器と、前記入力情報ビットを穿孔する第１穿孔器と、前記構成符号器の出力を穿孔する第２穿孔器と、から構成されることを特徴と
するターボ符号化装置。
【請求項１６】前記インタリーバは対角インタリーバを含むことを特徴と
する請求項１５記載のターボ符号化装置。
【請求項１７】前記インタリーバは循環インタリーバを含むことを特徴と
する請求項１５記載のターボ符号化装置。
【請求項１８】入力情報の大きさを示す信号を入力する過程と、前記入力情報の大きさに対応するホップ値を決定する過程と、前記入力される情報ビットを一つ以上の円として用いて前記ホップ変数に基づ
いて入力情報を循環インタリービングする過程と、からなることを特徴とする循
環インタリービング方法。
【請求項１９】循環インタリービングする過程が、下記の数式１１によっ
て行われることを特徴とする請求項１８記載の循環インタリービング方法。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（１１）ここで、ＳＩＺＥはインタリービングされる入力情報の大きさ、ｐは循環イン
タリービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置
からデータをシフトさせるためのステップ変数であって、整数値を有する。また
、ｉはインデックス、new addr[]は対角インタリービングされた情報ビットの新
規のアドレスを示す。
【請求項２０】循環インタリービングする過程が、下記の数式１２によっ
て行われることを特徴とする請求項１８記載の循環インタリービング方法。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（１２）ここで、ＳＩＺＥはインタリービングされる入力情報の大きさ、ｐは循環イン
タリービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置
からデータをシフトさせるためのステップ変数であって、整数値を有する。また
、ｉ，ｊ，ｋはインデックス、new addr[]は対角インタリービングされた情報ビ
ットの新規のアドレス、ＧＣＤは最大公約数を示す。
【請求項２１】ターボ符号化装置において、入力情報ビットを符号化する複数の構成符号器と、インタリービングする入力情報の大きさに対応するホップ変数を備え、前記入
力情報の大きさに対応するホップ情報を設定した後、前記ホップ情報に基づいて
入力情報ビットを循環インタリービングして前記少なくとも一つの構成符号器の
入力端に連結する循環インタリーバと、から構成されることを特徴とするターボ
符号化装置。
【請求項２２】前記循環インタリーバが、インタリービングする入力情報ビットの大きさに対応するホップ情報を貯蔵す
る循環インタリービングテーブルと、前記ホップ情報に基づいて前記入力情報ビットを下記の数式１３によって循環
インタリービングするアドレスを発生する循環インタリービング制御器と、から
構成されることを特徴とする請求項２１記載のターボ符号化装置。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（１３）ここで、ＳＩＺＥはインタリービングされる入力情報の大きさ、ｐは循環イン
タリービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置
からデータをシフトさせるためのステップ変数であって、整数値を有する。また
、ｉはインデックス、new addr[]は対角インタリービングされた情報ビットの新
規のアドレスを示す。
【請求項２３】前記循環インタリーバが、インタリービングする入力情報ビットの大きさに対応するホップ情報を貯蔵す
る循環インタリービングテーブルと、前記ホップ情報に基づいて前記入力情報ビットを下記の数式１４によって循環
インタリービングするためのアドレスを発生する循環インタリービング制御器と
、から構成されることを特徴とする請求項２２記載のターボ符号化装置。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（１４）ここで、ＳＩＺＥはインタリービングされる入力情報の大きさ、ｐは循環イン
タリービングを行うためのホップ変数であり、ＳＴＥＰはホッピングされた位置
からデータをシフトさせるためのステップ変数であって、整数値を有する。また
、ｉ，ｊ，ｋはインデックス、new addr[]は対角インタリービングされた情報ビ
ットの新規のアドレス、ＧＣＤは最大公約数を示す。
【請求項２４】ターボ符号化装置において、入力情報ビットを符号化する複数の構成符号器と、前記入力情報ビットをインタリービングして前記少なくとも一つの構成符号器
の入力端に連結するインタリーバと、前記入力情報ビットを穿孔する第１穿孔器と、前記構成符号器の出力を穿孔して符号化したデータの伝送率を調整する第２穿
孔器と、から構成されることを特徴とするターボ符号化装置。
【請求項２５】第１構成符号器及び第２構成符号器を備えるチャネル符号
化装置を用いるチャネル符号化方法において、入力情報をそのまま出力する過程と、入力情報を第１構成符号器で符号化して第１パリティを出力する過程と、入力情報の大きさに対応する行及び列を用いて入力情報を対角インタリービン
グする過程と、前記入力情報を第２構成符号器で符号化して第２パリティを出力する過程と、
からなることを特徴とするチャネル符号化方法。
【請求項２６】前記対角インタリービング過程が下記の数式１５によって
行われることを特徴とする請求項２５記載のチャネル符号化方法。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（１５）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｋはインデックス、new addr[]は対角インタリービングされた情報ビットの新規のア
ドレスを示す。
【請求項２７】前記対角インタリービング過程が下記の数式１６によって
行われることを特徴とする請求項２５記載のチャネル符号化方法。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（１６）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項２８】前記対角インタリービング過程が下記の数式１７によって
行われることを特徴とする請求項２５記載のチャネル符号化方法。 for(j=0;j<M;j++) for(i=0;i<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（１７）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項２９】第１構成符号器及び第２構成符号器を備えるチャネル符号
化装置を用いるチャネル符号化方法において、入力情報をそのまま出力する過程と、入力情報を第１構成符号器で符号化して第１パリティを出力する過程と、前記入力情報を循環インタリービングする過程と、前記入力情報を第２構成符号器で符号化して第２パリティを出力する過程と、
からなることを特徴とするチャネル符号化方法。
【請求項３０】前記循環インタリービングが入力情報の大きさに対応する
ホップ変数に基づいて行われることを特徴とする請求項２９記載のチャネル符号
化方法。
【請求項３１】前記入力情報の大きさとそれに対応するホップ変数が貯蔵
されていることを特徴とする請求項３０記載のチャネル符号化方法。
【請求項３２】前記循環インタリービングが、入力情報の大きさに対応す
るホップ変数と入力情報の順序情報に基づいて行われることを特徴とする請求項
２９記載のチャネル符号化方法。
【請求項３３】前記ホップ変数と前記入力情報の順序情報をかけた結果値
を循環大きさ値で分けた余りを用いて、前記循環インタリービングが行われるこ
とを特徴とする請求項３２記載のチャネル符号化方法。
【請求項３４】前記循環インタリービング過程が、下記の数式１８によっ
て行われることを特徴とする請求項３３記載のチャネル符号化方法。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（１８）ここで、ｉは入力情報の順序、ｐは循環インタリービングを行うためのホップ
変数、ＳＴＥＰは‘０’を含むスタート位置、new addr[]は対角インタリービン
グされた情報ビットの新規のアドレス、ＳＩＺＥは循環大きさ値を示す。
【請求項３５】前記循環大きさ値が入力情報の大きさと同一であることを
特徴とする請求項３４記載のチャネル符号化方法。
【請求項３６】前記循環インタリービング過程が下記の数式１９によって
行われることを特徴とする請求項３３記載のチャネル符号化方法。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（１９）ここで、ＳＩＺＥは循環大きさ、ｐは循環インタリービングを行うためのホッ
プ変数であり、ＳＴＥＰは‘０’を含むスタート位置、ｉ，ｊはインデックス、
new addr[]は対角インタリービングされた情報ビットの新規のアドレス、ＧＣＤ
は最大公約数を示す。
【請求項３７】第１構成符号器及び第２構成符号器を備えるチャネル符号
化装置を用いるチャネル符号化方法において、入力情報をそのまま出力する過程と、入力情報を第１構成符号器で符号化して第１パリティを出力する過程と、前記入力情報をインタリービングする過程と、前記インタリービングされた情報を第２構成符号器で符号化して第２パリティ
を出力する過程と、前記入力情報の出力を穿孔する過程と、からなることを特徴とするチャネル符
号化方法。
【請求項３８】前記第１パリティ及び第２パリティを穿孔する過程をさら
に含むことを特徴とする請求項３７記載のチャネル符号化方法。
【請求項３９】前記インタリービングが循環インタリービングであること
を特徴とする請求項３８記載のチャネル符号化方法。
【請求項４０】前記循環インタリービングが入力情報の大きさに対応する
ホップ変数に基づいて行われることを特徴とする請求項３９記載のチャネル符号
化方法。
【請求項４１】前記入力情報の大きさとそれに対応するホップ変数が貯蔵
されていることを特徴とする請求項４０記載のチャネル符号化方法。
【請求項４２】前記循環インタリービングが入力情報の大きさに対応する
ホップ変数と入力情報の順序情報に基づいて行われることを特徴とする請求項４
０記載のチャネル符号化方法。
【請求項４３】前記ホップ変数と前記入力情報の順序情報をかけた結果値
を循環大きさ値で分けた余りを用いて、前記循環インタリービングが行われるこ
とを特徴とする請求項４２記載のチャネル符号化方法。
【請求項４４】前記循環インタリービング過程が下記の数式２０によって
行われることを特徴とする請求項４３記載のチャネル符号化方法。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（２０）ここで、ｉは入力情報の順序、ｐは循環インタリービングを行うためのホップ
変数、ＳＴＥＰは‘０’を含むスタート位置、new addr[]は対角インタリービン
グされた情報ビットの新規のアドレス、ＳＩＺＥは循環大きさ値を示す。
【請求項４５】前記循環大きさ値が入力情報の大きさと同一であることを
特徴とする請求項４４記載のチャネル符号化方法。
【請求項４６】前記循環インタリービング過程が下記の数式２１によって
行われることを特徴とする請求項４３記載のチャネル符号化方法。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;j<SIZE/d;i++,k++) new addr[k]=((P*i+STEP)+j) mod SIZE ……（２１）ここで、ＳＩＺＥはインタリービングする入力情報の大きさ、ｐは循環インタ
リービングを行うためのホップ変数、ＳＴＥＰは‘０’を含むスタート位置、Ｇ
ＣＤは最大公約数、new addr[]は対角インタリービングされた情報ビットの新規
のアドレス、ｉ，ｊ，ｋはインデックスを示す。
【請求項４７】前記穿孔過程で、前記入力情報とパリティが別に穿孔され
ることを特徴とする請求項３８記載のチャネル符号化方法。
【請求項４８】前記穿孔過程において、入力情報、第１パリティ及び第２
パリティが全て穿孔されるのではないことを特徴とする請求項４７記載のチャネ
ル符号化方法。
【請求項４９】前記穿孔過程において、第１パリティ及び第２パリティが
全て穿孔されるのではないことを特徴とする請求項４７記載のチャネル符号化方
法。
【請求項５０】第１構成符号器及び第２構成符号器を備えるチャネル符号
化装置を用いるチャネル符号化方法において、入力情報をそのまま出力する過程と、入力情報を第１構成符号器で符号化して第１パリティを出力する過程と、前記入力情報をインタリービングする過程と、前記インタリービングされた情報を第２構成符号器で符号化して第２パリティ
を出力する過程と、前記第１及び第２構成符号器のメモリを各々ターミネーションするテールビッ
トを生成して前記第１及び第２構成符号器に印加する過程と、からなることを特
徴とするチャネル符号化方法。
【請求項５１】チャネル符号化装置において、入力情報を符号化して第１パリティを発生する第１構成符号器と、前記入力情報をインタリービングするインタリーバと、前記インタリーバの出力を符号化して第２パリティを発生する第２構成符号器
と、前記インタリーバを制御して対角インタリービングを行う制御器と、から構成
されることを特徴とするチャネル符号化装置。
【請求項５２】前記インタリーバが、入力情報の大きさに対応する行及び
列によって入力情報を対角インタリービングすることを特徴とする請求項５１記
載のチャネル符号化装置。
【請求項５３】前記対角インタリービング過程が下記の数式２２によって
行われることを特徴とする請求項５２記載のチャネル符号化装置。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N)*N+(k mod N) ……（２２）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｋはインデックス、new addr[]は対角インタリービングされた情報ビットの新規のア
ドレスを示す。
【請求項５４】前記対角インタリービング過程が下記の数式２３によって
行われることを特徴とする請求項５２記載のチャネル符号化装置。 for(j=0;j<M;j++) for(i=0;<N;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（２３）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、ＧＣＤは最大公約数、new addr[]は対角インタリービングさ
れた情報ビットの新規のアドレスを示す。
【請求項５５】前記対角インタリービング過程が下記の数式２４によって
行われることを特徴とする請求項５２記載のチャネル符号化装置。 for(j=0;j<M;j++) for(i=0;i<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（２４）ここで、Ｍ及びＮはフレームの行及び列情報、Ｍ*Ｎはフレーム大きさ、ｉ，ｊはインデックス、new addr[]は対角インタリービングされた情報ビットの新規
のアドレスを示す。
【請求項５６】チャネル符号化装置において、入力情報を符号化して第１パリティを発生する第１構成符号器と、前記入力情報を循環インタリービングするインタリーバと、前記インタリーバの出力を符号化して第２パリティを発生する第２構成符号器
と、から構成されることを特徴とするチャネル符号化装置。
【請求項５７】前記循環インタリービングが入力情報の大きさに対応する
ホップ変数に基づいて行われることを特徴とする請求項５６記載のチャネル符号
化装置。
【請求項５８】前記入力情報の大きさとそれに対応するホップ変数が貯蔵
されていることを特徴とする請求項５７記載のチャネル符号化装置。
【請求項５９】前記循環インタリービングが入力情報の大きさに対応する
ホップ変数と入力情報の順序情報に基づいて行われることを特徴とする請求項５
７記載のチャネル符号化装置。
【請求項６０】前記ホップ変数と前記入力情報の順序情報をかけた結果値
を循環大きさ値で分けた余りを用いて、前記循環インタリービングが行われるこ
とを特徴とする請求項５９記載のチャネル符号化装置。
【請求項６１】前記循環インタリービング過程が下記の数式２５によって
行われることを特徴とする請求項６０記載のチャネル符号化装置。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（２５）ここで、ｉは入力情報の順序、ｐは循環インタリービングを行うためのホップ
変数、ＳＴＥＰは‘０’を含むスタート位置、new addr[]は対角インタリービン
グされた情報ビットの新規のアドレス、ＳＩＺＥは循環大きさ値を示す。
【請求項６２】前記循環大きさ値が入力情報の大きさと同一であることを
特徴とする請求項６１記載のチャネル符号化装置。
【請求項６３】前記循環インタリービング過程が下記の数式２６によって
行われることを特徴とする請求項６０記載のチャネル符号化装置。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（２６）ここで、ＳＩＺＥは循環大きさ、ｐは循環インタリービングを行うためのホッ
プ変数、ＳＴＥＰは‘０’を含むスタート位置、ＧＣＤは最大公約数、new addr
[]は対角インタリービングされた情報ビットの新規のアドレス、ｉ，ｊ，ｋはイ
ンデックスを示す。
【請求項６４】チャネル符号化装置において、入力情報を出力する手段と、入力情報を符号化して第１パリティを発生する第１構成符号器と、前記入力情報をインタリービングするインタリーバと、前記インタリービングされた情報を符号化して第２パリティを出力する第２構
成符号器と、前記入力情報出力手段の出力情報を穿孔する穿孔器と、から構成されることを
特徴とするチャネル符号化装置。
【請求項６５】前記第１パリティ及び第２パリティを穿孔する第２穿孔器
をさらに備えることを特徴とする請求項６４記載のチャネル符号化装置。
【請求項６６】前記インタリーバが循環インタリーバであることを特徴と
する請求項６４記載のチャネル符号化装置。
【請求項６７】前記インタリーバが入力情報の大きさに対応するホップ変
数に基づいて循環インタリービングを行うことを特徴とする請求項６４記載のチ
ャネル符号化装置。
【請求項６８】前記チャネル符号化装置が入力情報の大きさとそれに対応
するホップ変数を貯蔵していることを特徴とする請求項６７記載のチャネル符号
化装置。
【請求項６９】前記インタリーバが入力情報の大きさに対応するホップ変
数と入力情報の順序情報に基づいて循環インタリービングを行うことを特徴とす
る請求項６７記載のチャネル符号化装置。
【請求項７０】前記ホップ変数と前記入力情報の順序をかけた結果値を循
環大きさ値で分けた余りを用いて、循環インタリービングが行われることを特徴
とする請求項６９記載のチャネル符号化装置。
【請求項７１】前記循環インタリービングが下記の数式２７によって行わ
れることを特徴とする請求項６９記載のチャネル符号化装置。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（２７）ここで、ｉは入力情報の順序、ｐは循環インタリービングを行うためのホップ
変数、ＳＴＥＰは‘０’を含むスタート位置、new addr[]は対角インタリービン
グされた情報ビットの新規のアドレス、ＳＩＺＥは循環大きさを示す。
【請求項７２】前記循環大きさが入力情報の大きさと同一であることを特
徴とする請求項７１記載のチャネル符号化装置。
【請求項７３】前記循環インタリービングが下記の数式２８によって行わ
れることを特徴とする請求項７０記載のチャネル符号化装置。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) for(i=0;i<SIZE|d;i++,k++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（２８）ここで、ＳＩＺＥは循環大きさ、ｐは循環インタリービングを行うためのホッ
プ変数、ＳＴＥＰは‘０’を含むスタート位置、ＧＣＤは最大公約数、new addr
[]は対角インタリービングされた情報ビットの新規のアドレス、ｉ，ｊ，ｋはイ
ンデックスを示す。
【請求項７４】前記入力情報とパリティが各々別に穿孔されることを特徴
とする請求項６５記載のチャネル符号化装置。
【請求項７５】入力情報、第１パリティ及び第２パリティが全て穿孔され
るのではないことを特徴とする請求項６５記載のチャネル符号化装置。
【請求項７６】第１パリティ及び第２パリティが全て穿孔されるのではな
いことを特徴とする請求項７５記載のチャネル符号化装置。