JP2009077371A - インタリーブ方法、送信機、無線機、および無線通信システム。 - Google Patents
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Abstract
【解決手段】 2次元インタリーブ方法において、入力情報ビット数dに対して、d≦M×NかつM>Nを満たす互いに素な最小の整数の組(M,N)を決定し、メモリを確保するステップと、でアドレステーブルを確保するステップと、で前記で作成されたメモリに、従来方式と同様に入力情報ビットを書き込み、M×N>dのとき、入力情報ビットが埋まらないM×N-d個の空いたメモリを擬似情報ビットとして特定の値で埋めるステップと、0≦i≦M-1なるi、1≦j≦Nなるjについて、メモリの(i×N+j)ワード目のアドレスを生成し、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)ワード目のアドレスを生成するというステップと、アドレステーブルに前記で生成したアドレスを書き込むステップと、メモリの読み出しを行うステップと、最終的に擬似情報ビットを削除するステップと、からなることを特徴とする。
【選択図】 図1
Description
実施例1として図13を用いて説明する。
実施例2として図13を用いて説明する。
実施例3として図13を用いて説明する。本実施例では、1301を実施例1から変更し、他の処理は実施例1と同様な構成になっている。
実施例4として図13を用いて説明する。本実施例では、1301が実施例3と同様で、他の処理が実施例2と同様な構成となっている。
<実施例5>
以下、本発明を適用した無線通信装置おける、2次元ターボインタリーバを備えた無線通信装置について、図面を参照して詳細に説明する。
実施例6として図13、図22を用いて説明する。
実施例7として図13、図22を用いて説明する。実施例7において、M、N生成部1301は実施例1と同様である。インタリーブ部1302では、M、N生成部1301で求めたM、Nに基づき、入力情報ビット系列のインタリーブを行う。インタリーブ部1302は、例えば図22に示されるブロック部を備える。
実施例8として図13、図22を用いて説明する。本実施例では、M、N生成部1301を実施例6から変更し、他の処理は実施例6と同様な構成になっている。
実施例9として図13、図22を用いて説明する。本実施例では、M、N生成部1301が実施例8と同様で、他の処理が実施例2と同様な構成となっている。
103 ターボインタリーバ
1301、2501 M、N生成部
1302 インタリーブ部
1401 情報系列生成部
1402 ベースバンド処理部
1403 RF部
1404 アンテナ
1501 基地局
1502 端末
1801、1901 通信回線
1802、1902、2002、2102 上位レイヤ制御部
1813、1913、2013、2113 第二のコントローラ
1807、1907、2007、2107 送受信切替スイッチ
1808、1908、2008、2108 アンテナ
2001、2101 ユーザインタフェース
2201、2401 読み出しアドレス生成部
2202、2402 第一のコントローラ
2203、2403 メモリ
2204、2404 擬似情報ビット判定部
2405 アドレステーブル
2301 内部復号器1
2302 ターボインタリーバ
2303 内部復号器2
2304、2305 ターボデインタリーバ
2502 デインタリーブ部
2601 書き込みアドレス生成部
2602 第一のコントローラ
2603 メモリ
Claims (20)
- 情報系列長dについて、(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M,N)について、M×Nワードの入力情報ビットを書き込めるメモリを確保するステップと、
前記メモリに入力情報ビットを書き込むステップと、
d<M×Nのとき、書き込まれていない最後M×N−dワードを特定の値で埋めるステップと、
0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に(i×N+j)ワード目を読み出したら、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)ワード目を読み出すという処理を、合計M×Nワード読み出すまで繰り返すステップと、
前記で埋めた特定の値を削除して出力系列を得るステップとを備えることを特徴とするインタリーブ方法。 - 情報系列長dについて、dワードの入力情報ビットを書き込めるメモリを確保するステップと、
前記メモリに入力情報ビットを書き込むステップと、
(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M,N)について、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に(i×N+j)ワード目を、(i×N+j)>dなら読み出さず、(i×N+j)≦dなら(i×N+j)ワード目を読み出したらi=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)>dなら読み出さず、(i×N+j)≦dなら(i×N+j)ワード目を読み出すという処理を、合計dワード読み出すまで繰り返し、出力系列を得るステップとを備えることを特徴とするインタリーブ方法。 - 更に、前記メモリのアドレスを書き込める大きさM×N以上のテーブルを確保するステップを備えることを特徴とする請求項1記載のインタリーブ方法。
- 更に、前記メモリのアドレスを書き込める大きさd以上のテーブルを確保するステップを備えることを特徴とする請求項2記載のインタリーブ方法。
- 情報系列長dについて、(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M, N)について、M×Nワードの入力情報ビットを書き込めるメモリを確保するステップと、
前記メモリに入力情報ビットを書き込むステップと、
d<M×Nのとき、書き込まれていない最後M×N−dワードを特定の値で埋めるステップと、
0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルの先頭に書き込み、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルに順次書き込む、という処理を、合計M×Nアドレス書き込むまで繰り返すステップと、
前記テーブルに書き込まれたアドレスの示す前記メモリのワードを順に読み出すステップと、
前記で埋めた特定の値を削除して出力系列を得るステップとを備えることを特徴とする請求項3記載のインタリーブ方法。 - 情報系列長dについて、dワードの入力情報ビットを書き込めるメモリを確保するステップと、
前記メモリに1ワード目から順に、入力情報ビットを書き込むステップと、
(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M, N)について、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルに(i×N+j)>dなら書き込まず、(i×N+j)≦dなら(i×N+j)ワード目のアドレスを前記テーブルの先頭に書き込み、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、前記メモリの(i×N+j)ワード目のアドレスを、(i×N+j)>dなら前記テーブルに書き込まず、(i×N+j)≦dなら(i×N+j)ワード目を前記テーブルに順次書き込む、という処理を、合計dワード読み出すまで繰り返すステップと、
前記テーブルに書き込まれたアドレスの示す前記メモリのワードを順に読み出し、出力系列を得るステップとを備えることを特徴とする請求項4記載のインタリーブ方法。 - 情報系列長dについて、(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M, N)について、M×Nワードの入力情報ビットを書き込めるメモリを確保する手段と、
前記メモリに入力情報ビットを書き込む手段と、
d<M×Nのとき、書き込まれていない最後M×N−dワードを特定の値で埋め、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に(i×N+j)ワード目を読み出したら、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)ワード目を読み出すという処理を、合計M×Nワード読み出すまで繰り返し、前記で埋めた特定の値を削除して出力系列を得ることを特徴とする送信機。 - 情報系列長dについて、dワードの入力情報ビットを書き込めるメモリを確保する手段と、
前記メモリに入力情報ビットを書き込む手段と、
(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M,N)について、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に(i×N+j)ワード目を、(i×N+j)>dなら読み出さず、(i×N+j)≦dなら(i×N+j)ワード目を読み出したらi=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)>dなら読み出さず、(i×N+j)≦dなら(i×N+j)ワード目を読み出すという処理を、合計dワード読み出すまで繰り返し、出力系列を得ることを特徴とする送信機。 - 更に、前記メモリのアドレスを書き込める大きさM×N以上のテーブルを確保することを特徴とする請求項7記載の送信機。
- 更に、前記メモリのアドレスを書き込める大きさd以上のテーブルを確保することを特徴とする請求項8記載の送信機。
- 情報系列長dについて、(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M, N)について、M×Nワードの入力情報ビットを書き込めるメモリを確保する手段と、
前記メモリに入力情報ビットを書き込む手段と、
d<M×Nのとき、書き込まれていない最後M×N−dワードを特定の値で埋め、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルの先頭に書き込み、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルに順次書き込む、という処理を、合計M×Nアドレス書き込むまで繰り返し、前記テーブルに書き込まれたアドレスの示す前記メモリのワードを順に読み出し、前記で埋めた特定の値を削除して出力系列を得ることを特徴とする請求項9記載の送信機。 - 情報系列長dについて、dワードの入力情報ビットを書き込めるメモリを確保する手段と、
前記メモリに入力情報ビットを書き込む手段と、
(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M,N)について、0≦i≦M−1なるi、1≦j≦Nなるjについて、最初に前記メモリの(i×N+j)ワード目のアドレスを、前記テーブルに(i×N+j)>dなら書き込まず、(i×N+j)≦dなら(i×N+j)ワード目のアドレスを前記テーブルの先頭に書き込み、i=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、前記メモリの(i×N+j)ワード目のアドレスを、(i×N+j)>dなら前記テーブルに書き込まず、(i×N+j)≦dなら(i×N+j)ワード目を前記テーブルに順次書き込む、という処理を、合計dワード読み出すまで繰り返し、前記テーブルに書き込まれたアドレスの示す前記メモリのワードを順に読み出し、出力系列を得ることを特徴とする請求項10記載の送信機。 - 無線通信により信号を送受信する無線機であって、
送信する信号データを符号化する符号化部と、前記符号化された信号データを変調する変調部と、前記変調された信号データをRF処理するRF部とを有する送信部と、
受信した信号データをRF処理するRF部と、RF処理された受信データを復調する復調部と、復調された信号データを復号する復号部とを有する受信部とを備え、
前記符号化部及びは復号部は、
受信した信号データ又は送信する信号データの情報ビット系列長に基づく行列の、行数Mと列数nとを生成するM,N生成部と、
前記M,N生成部から出力されるM,Nに基づき、情報ビット系列をインタリーブするインタリーブ部とを備え、
前記インタリーブ部は、
前記M,Nと、前記情報ビット系列長とに基づき読み出しアドレスを生成する読み出しアドレス生成部と、
所定の情報ビット系列を書き込み可能なメモリと、
前記メモリに情報ビット系列を書き込み、前記読み出しアドレスに従って情報ビット系列を読み出す第一のコントローラとを備え、
前記第一のコントローラは、
0≦i≦M−1なるi、1≦j≦Nなるjについて、(i×N+j)ワード目を読み出し、
i=i-1 mod M、j=j+1とし、
j=N+1の場合にはj=1として(i×N+j)ワード目を読み出すことを特徴とする無線機。 - 前記M、N生成部は、情報ビット系列長を格納する行列の行数Mと列数nとを生成することを特徴とする請求項13に記載の無線機。
- 前記無線機は、更に第二のコントローラを有し、
前記第二のコントローラは、前記信号データの情報ビット系列長を前記M,N生成部に出力することを特徴とする請求項13記載の無線機。 - 前記メモリは、前記情報ビット系列長dについて、(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M, N)について、M×Nワードの情報ビット系列を書き込み可能なメモリであることを特徴とする請求項13記載の無線機。
- 前記メモリの空き領域は、M×N−dワードであり、
前記第一のコントローラは、読み出し処理をM×Nワード読み出すまで繰り返すことを特徴とする請求項16記載の無線機。 - 前記インタリーブ部は、更に擬似情報ビット判定部を備え、
前記第一のコントローラは、
前記情報ビット系列の書き込み後に空き領域がある場合、前記メモリの空き領域に擬似情報ビットを書き込み、
0≦i≦M−1なるi、1≦j≦Nなるjについて、(i×N+j)ワード目を読み出し、
i=i-1 mod M、j=j+1とし、
j=N+1の場合にはj=1として(i×N+j)ワード目を読み出し、
前記擬似情報ビット判定部は、
前記メモリから出力された信号から前記擬似情報ビットを削除した出力系列を出力することを特徴とする請求項16記載の無線機。 - 前記メモリは、前記情報ビット系列長dについて、dワードの入力情報ビットを書き込めるメモリであり、
前記第一のコントローラは、
(M−1)×N<d≦M×NかつM>Nである互いに素な2数(M,N)について、0≦i≦M−1なるi、1≦j≦Nなるjについて、(i×N+j)ワード目を、(i×N+j)>dなら読み出さず、
(i×N+j)≦dなら(i×N+j)ワード目を読み出したらi=i-1 mod M、j=j+1とし、j=N+1ならj=1とし、(i×N+j)>dなら読み出さず、(i×N+j)≦dなら(i×N+j)ワード目を読み出すという処理を、合計dワード読み出すまで繰り返し、出力系列を出力することを特徴とする請求項13記載の無線機。 - 無線通信により信号を送受信する受信機と送信機とを備える無線通信システムであって、
前記受信機及び送信機は、
送信する信号データを符号化する符号化部と、前記符号化された信号データを変調する変調部と、前記変調された信号データをRF処理するRF部とを有する送信部と、
受信した信号データをRF処理するRF部と、RF処理された受信データを復調する復調部と、復調された信号データを復号する復号部とを有する受信部とを備え、
前記符号化部及びは復号部は、
受信した信号データ又は送信する信号データの情報ビット系列長に基づく行列の、行数Mと列数nとを生成するM,N生成部と、
前記M,N生成部から出力されるM,Nに基づき、情報ビット系列をインタリーブするインタリーブ部とを備え、
前記インタリーブ部は、
前記M,Nと、前記情報ビット系列長とに基づき読み出しアドレスを生成する読み出しアドレス生成部と、
所定の情報ビット系列を書き込み可能なメモリと、
前記メモリに情報ビット系列を書き込み、前記読み出しアドレスに従って情報ビット系列を読み出す第一のコントローラとを備え、
前記第一のコントローラは、
0≦i≦M−1なるi、1≦j≦Nなるjについて、(i×N+j)ワード目を読み出し、
i=i-1 mod M、j=j+1とし、
j=N+1の場合にはj=1として(i×N+j)ワード目を読み出すことを特徴とする無線通信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008095656A JP2009077371A (ja) | 2007-08-30 | 2008-04-02 | インタリーブ方法、送信機、無線機、および無線通信システム。 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007223384 | 2007-08-30 | ||
JP2008095656A JP2009077371A (ja) | 2007-08-30 | 2008-04-02 | インタリーブ方法、送信機、無線機、および無線通信システム。 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009077371A true JP2009077371A (ja) | 2009-04-09 |
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Family Applications (1)
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---|---|---|---|
JP2008095656A Pending JP2009077371A (ja) | 2007-08-30 | 2008-04-02 | インタリーブ方法、送信機、無線機、および無線通信システム。 |
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JP (1) | JP2009077371A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234086A (ja) * | 2006-02-27 | 2007-09-13 | Toshiba Corp | 半導体記憶装置 |
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JP2001512914A (ja) * | 1997-07-30 | 2001-08-28 | サムソン エレクトロニクス カンパニー リミテッド | 適用形チャネル符号化方法及び装置 |
JP2002523915A (ja) * | 1998-08-17 | 2002-07-30 | ヒューズ・エレクトロニクス・コーポレーション | 最適性能に近いターボコードインターリーバ |
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- 2008-04-02 JP JP2008095656A patent/JP2009077371A/ja active Pending
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