JP4058065B2 - ターボ復号装置並びにターボ復号装置に用いられるメモリ及びデコーダ並びにターボ復号装置をそなえた移動通信システム用受信側装置 - Google Patents
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図6(A)は従来のインタリーバの構成を示すブロック図で、この図6(A)に示すインタリーバ100は、インタリーブRAM101,書き込み用カウンタ102,読み出し用カウンタ103及び読み出しアドレス変換回路104をそなえて構成されている。ただし、この図6(A)に示すインタリーバ100は、24×16=384個の入力データ列(D000,D001,D002,...,D383)をインタリーブする(つまり、インタリーバ・サイズ=24×16)ことを前提にしている。
つまり、本インタリーバ100は、イメージ的には、例えば図7に示すように、24×16=384個の入力データ列を矢印A方向に順番にRAM101に書き込んでゆき、読み出し時には矢印B方向に書き込まれた入力データ列を順番に読み出してゆくことで、インタリーブを行なうようになっているのである(このようなインタリーブをブロックインタリーブという)。
一方、ターボ復号器400において、DEC401は、受信ターボ符号〔ただし、送信情報u,誤り訂正符号y1,y2は、それぞれ、通信路500から雑音(誤り)を受けて受信情報U,誤り訂正符号Y1,Y2となっていると仮定する〕のうち、1番始めは受信情報Uを誤り訂正符号Y1を用いて軟出力復号して受信情報U′を得、その後は、受信情報U′をインタリーバ403によりインタリーブした信号をDEC402で誤り訂正符号Y2を用いて軟出力復号し、その復号結果(受信情報U″)をデインタリーバ404でデインタリーバして得られる信号について誤り訂正符号Y1を用いて再度軟出力復号することを繰り返し行なうものである。なお、この軟出力復号には、例えば、MAP(Maximum A Posteriori probability)復号やSOVA(Soft-Output Viterbi Algorithm) 復号等が用いられる。
さらに、DEC402は、インタリーブ後の復号結果を誤り訂正符号Y2を用いてさらに軟出力復号(例えば、MAP復号やSOVA復号等)するものであり、デインタリーバ404は、上記のデインタリーバ200と同様の動作原理により、このDEC402からの復号結果をデインタリーブして元のデータ列に戻すもので、このデインタリーブにより、DEC402からの復号結果のデータ列が誤り訂正符号Y1のデータ列と揃った状態でDEC401に入力され、DEC401において、再度、誤り訂正符号Y1を用いた軟出力復号が行なわれることになる。
1.UとY1とで軟出力復号 → U′
2.U′とY2とで軟出力復号 → U″(ターボ繰り返し1回の出力)
3.U″とY1とで軟出力復号 → U′3
4.U′3とY2とで軟出力復号 → U′4(ターボ繰り返し2回の出力)
5.U′4とY1とで軟出力復号 → U′5
6.U′5とY2とで軟出力復号 → U′6(ターボ繰り返し3回の出力)
(以下、同様)
ただし、繰り返し回数は、飽和回数(例えば、16回程度)以下に設定される。
ところが、上記のターボ復号器400では、インタリーブとデインタリーブとをそれぞれ個別のインタリーバ403とデインタリーバ404とで行なっているため、その回路規模が非常に大きくなってしまっているという課題がある。
(1)本発明のターボ復号装置に用いられるメモリは、ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、復号部から入力された第1復号結果に対して第1のアドレス制御によりインタリーブ処理を施して得られたインタリーブ結果を該復号部に与え、該インタリーブ結果に基づいて該復号部が行なった復号の結果である第2復号結果を、該復号部から更に入力され、第2のアドレス制御により該第2の復号結果に対してデインタリーブ処理を施して得られたデインタリーブ結果を該復号部に更に与える、ことを特徴としている。
(5)さらに、本発明のターボ復号装置は、上記(3)に示すデコーダをそなえたことを特徴としている。
(6)また、本発明のターボ復号装置をそなえた移動通信システム用受信側装置は、移動通信システムにおいて用いられる受信側装置であって、上記の(4)又は(5)に示すターボ復号装置をそなえたことを特徴としている。
さらに、DEC(誤り訂正復号部)4は、図10により前述したDEC401やDEC402と同様のもので、ここでは、RAM切り替えスイッチ3の切り替えにより入力される、各誤り訂正符号Y1,Y2のいずれか一方と過去の軟出力復号結果(誤り訂正復号結果)U′(ただし、1番最初は除く)とに基づいて受信情報Uを軟出力復号(誤り訂正復号:例えば、MAP復号)しうるようになっている。つまり、本実施形態のターボ復号器1は、RAM切り替えスイッチ3をそなえることで、従来のターボ復号器400のDEC401,402の共通化を可能にしているのである。
さらに、アドレス生成カウンタ(第1のアドレス生成部)6は、0〜383のカウント値を順にカウントすることにより、そのカウント値をインタリーブ・デインタリーブRAM5(以下、単に「RAM5」と表記する)用のアドレス(A000〜A383)として生成するものであり、アドレス変換部(第2のアドレス生成部)7は、このアドレス生成カウンタ6のアドレス生成順序とは異なる順序でRAM5用のアドレスを生成するもので、ここでは、例えば、アドレス生成カウンタ6でのアドレス生成順(A000〜A383) を16おきに変換した(並び替えた)もの(A000,A016,A032,...,An*16(mod383),...,A351,A367,A383) をRAM5用のアドレスとして出力するようになっている。
なお、上記の飽和回数は、本実施形態では、DEC4での復号が2回繰り返しで図10に示すDEC401及びDEC402での復号1回分に相当するので、例えば、DEC4にMAP復号を適用すれば16(図10に示す構成での飽和回数)×2=32回程度となる。
(1)スイッチ3をA側に切り替えるとき(即ち、DEC4での復号に誤り訂正符号Y1を用いるとき)、スイッチ8−1,8−2もそれぞれA側に切り替える。すると、RAM5,アドレス生成カウンタ6及びアドレス変換部7の接続構成が、図6(A)に示すインタリーバ100と同様になる。この結果、DEC4からの復号結果(D000〜D383) は、アドレス生成カウンタ6からの順列アドレス(A000 〜A383) に従ってRAM5に書き込まれた後、アドレス変換部7からの16おきのアドレスに従って読み出されて、インタリーブされる。
ここで、スイッチ制御用カウンタ111は、アドレス生成カウンタ6のカウント値に基づいてスイッチ制御用のカウント値をカウントするもので、本実施形態では、DEC4による復号処理遅延を考慮して、例えば、アドレス生成カウンタ6のカウント周期(0〜383)を1周期として3周期毎に0から1ずつカウントアップを行なうようになっている。
なお、このカウント値監視部112は、カウンタ111のカウント値が例えば31になる(つまり、DEC4の繰り返し復号回数が飽和回数である32回に達する)とターボ復号が完了したものと判別して、出力切り替えスイッチ9をON状態に切り替えるようにもなっている。
まず、スイッチ制御部10は、1回目の復号では、受信情報Uを誤り訂正符号Y1を用いて軟出力復号すべく、RAM切り替えスイッチ3をA側に切り替える(スイッチ9はOFF状態)。これにより、アドレス生成カウンタ6のカウント値〔図2(A)参照〕に従ってRAM2−1,2−2からそれぞれ受信情報U,誤り訂正符号Y1が順に読み出されて〔図2(A)及び図2(B)の時点T0〜T1参照〕、DEC4に入力される。
これにより、DEC4の復号結果は、アドレス生成カウンタ6からの順列アドレスに従ってRAM5に書き込まれた〔図2(F)の時点T2〜T3参照〕後、アドレス変換部7からの16おきのアドレスに従って読み出されて〔図2(G)の時点T3〜T4参照〕、インタリーブされる。
すると、DEC4に、インタリーブ後の復号結果(過去の復号結果U′),受信情報U,誤り訂正符号Y2が入力され、DEC4は、これらの入力情報に基づいて2回目の軟出力復号を行なう(時点T4〜T5)。なお、このとき、受信情報Uを再度入力するのは、過去の復号結果U′と受信情報Uとの差分をとり、以降の復号はその差分と誤り訂正符号Y1,Y2とに基づいて行なうためである。従って、例えば、DEC4に、この受信情報Uを保持しておくメモリがそなえられていれば、毎回、受信情報UをDEC4に入力する必要はない。
つまり、上記のアドレス生成カウンタ6,アドレス変換部7,スイッチ8−1,8−2及びスイッチ制御部10は、DEC4で用いた誤り訂正符号Y1,Y2に応じて復号結果をインタリーブもしくはデインタリーブすべくRAM5に対する復号結果の書き込み順及び読み出し順を制御するメモリ制御部12としての機能を果たしているのである。
そして、スイッチ制御部10は、このカウント値監視部112において、DEC4で用いられる誤り訂正符号がY1であると判別されると、アドレス生成カウンタ6の出力が書き込みアドレス、アドレス変換部7の出力が読み出しアドレスとしてそれぞれ選択され、DEC4で用いられる誤り訂正符号がY2であると判別されると、アドレス変換部7の出力が書き込みアドレス、アドレス生成カウンタ6の出力が読み出しアドレスとしてそれぞれ選択されるようスイッチ8−1,8−2を制御するアドレス選択制御部として機能している。
以上のように本実施形態のターボ復号器1によれば、上述のごとくスイッチ制御部10がDEC4で用いられる誤り訂正符号Y1,Y2に応じてスイッチ8−1,8−2の切り替えを制御して、RAM5に対するDEC4の復号結果の書き込み順及び読み出し順を制御することで、その復号結果をインタリーブもしくはデインタリーブすることができるので、従来のようにインタリーバ及びデインタリーバを個別にそなえる必要がない。
また、本実施形態では、上述のごとくスイッチ制御部10が復号結果(データ)をインタリーブする場合とデインタリーブする場合とで異なるアドレス生成部6,7の出力(アドレス)がRAM5の書き込みアドレス及び読み出しアドレスとして選択されるようスイッチ8−1,8−2の切り替えを制御するという極めて簡素な構成で、1つのRAM5によるインタリーブ及びデインタリーブが実現されているので、制御の簡素化,ターボ復号器1のさらなる小型化に大いに寄与している。
特に、実際に「ターボ符号化・復号方式」で用いられるインタリーブ(デリンタリーブ)は「ランダムインタリーブ(デインタリーブ)」と呼ばれる複雑なインタリーブ(デインタリーブ)である(上記のように16おきといった単純な規則ではない)ため、このようにランダムパターン情報を1種類用意するだけでよいことは、非常に有効である。
ただし、この場合、スイッチ制御部10は、上述した実施形態とは逆に、DEC4の復号結果のインタリーブ/デインタリーブをデインタリーブから始めて交互に切り替える必要があるので、スイッチ8−1,8−2をそれぞれB側から交互に切り替えることになる。
・その他
上述した実施形態では、インタリーブ・デインタリーブ装置11(もしくは11′)がターボ復号器1に適用されている場合を例にして説明したが、勿論、インタリーブ・デインタリーブ装置11(11′)は、ターボ復号器1に限らず、インタリーブとそれに応じたデインタリーブとの両方を行なう必要がある箇所であれば同様に適用することができ、この場合も、適用箇所の大幅な小型化を図ることが可能である。
また、上述した実施形態では、CDMAを利用した移動体通信システムに本発明が適用されることを例にして説明を行なったが、本発明はこれに限定されず、例えば、FDMA(Frequency Division Multiple Access),TDMA(Time Division Multiple Access) 等の他の方式を利用した多重無線通信システムや、その他の所要の通信システムにも同様に適用され、上述した実施形態と同様の作用効果が得られる。
・付記
(付記1)
少なくとも、被復号情報と、送信側でのインタリーブ前の該被復号情報についての誤り訂正符号と、該送信側でのインタリーブ後の該被復号情報についての誤り訂正符号とを有するターボ符号を、誤り訂正復号とインタリーブとデインタリーブとを繰り返し施して復号するターボ復号装置であって、
上記の各誤り訂正符号のいずれか一方と過去の誤り訂正復号結果とに基づいて該被復号情報を誤り訂正復号しうる誤り訂正復号部と、
該誤り訂正復号部からの誤り訂正復号結果をインタリーブもしくはデインタリーブして該過去の誤り訂正復号結果として該誤り訂正復号部へ出力するためのメモリ部と、
該誤り訂正復号部で用いられる誤り訂正符号に応じて該誤り訂正復号結果をインタリーブもしくはデインタリーブすべく該メモリ部に対する該誤り訂正復号結果の書き込み順及び読み出し順を制御するメモリ制御部とをそなえて構成されたことを特徴とする、ターボ復号装置。
該メモリ制御部が、
該メモリ部用のアドレスを所定の順序で生成する第1のアドレス生成部と、
該第1のアドレス生成部のアドレス生成順序とは異なる順序で該メモリ部用のアドレスを生成する第2のアドレス生成部と、
上記の各アドレス生成部の各出力のうちのいずれか一方を該メモリ部用の書き込みアドレス、他方を該メモリ部用の読み出しアドレスとして選択出力しうるアドレス選択部と、
該誤り訂正復号部で用いられる誤り訂正符号が送信側でのインタリーブ前の被復号情報についてのものかインタリーブ後の被復号情報についてのものかを判別するインタリーブ判別部と、
該インタリーブ判別部において、該誤り訂正符号がインタリーブ前の被復号情報についてのものであると判別されると、一方のアドレス生成部の出力が該書き込みアドレス、他方のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該誤り訂正符号がインタリーブ後の被復号情報についてのものであると判別されると、上記他方のアドレス生成部の出力が該書き込みアドレス、上記一方のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するアドレス選択制御部とをそなえていることを特徴とする、付記1記載のターボ復号装置。
該第2のアドレス生成部が、
該第1のアドレス生成部で生成されたアドレスをランダムに並び替えて出力するためのランダムパターン情報を保持するランダムパターン保持部をそなえていることを特徴とする、付記1記載のターボ復号装置。
所望のデータをインタリーブもしくはデインタリーブするために該データを記憶するメモリ部と、
該メモリ部用のアドレスを所定の順序で生成する第1のアドレス生成部と、
該第1のアドレス生成部のアドレス生成順序とは異なる順序で該メモリ部用のアドレスを生成する第2のアドレス生成部と、
上記の各アドレス生成部の各出力のうちのいずれか一方を該メモリ部用の書き込みアドレス、他方を該メモリ部用の読み出しアドレスとして選択出力しうるアドレス選択部と、
該データをインタリーブする場合とデインタリーブする場合とで異なるアドレス生成部の出力が該書き込みアドレス及び該読み出しアドレスとして選択されるよう該アドレス選択部を制御するアドレス選択制御部とをそなえて構成されたことを特徴とする、インタリーブ・デインタリーブ装置。
該アドレス選択制御部が、
該データをインタリーブする場合は、該第1のアドレス生成部の出力が該書き込みアドレス、該第2のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該データをデインタリーブする場合は、該第2のアドレス生成部の出力が該書き込みアドレス、該第1のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するように構成されたことを特徴とする、付記4記載のインタリーブ・デインタリーブ装置。
該アドレス選択制御部が、
該データをインタリーブする場合は、該第2のアドレス生成部の出力が該書き込みアドレス、該第1のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択され、該データをデインタリーブする場合は、該第1のアドレス生成部の出力が該書き込みアドレス、該第2のアドレス生成部の出力が該読み出しアドレスとしてそれぞれ選択されるよう該アドレス選択部を制御するように構成されたことを特徴とする、付記4記載のインタリーブ・デインタリーブ装置。
該第2のアドレス生成部が、
該第1のアドレス生成部で生成されたアドレスをランダムに並び替えて出力するためのランダムパターン情報を保持するランダムパターン保持部をそなえていることを特徴とする、付記4記載のインタリーブ・デインタリーブ装置。
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
該インタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には第1のアドレス制御がなされ、該デインタリーブ処理を施す対象のデータの書き込み及び読み出しを行なう際には該第1のアドレス制御とは異なる第2のアドレス制御がなされる、
ことを特徴とする、ターボ復号装置に用いられるメモリ。
ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で、第1情報及び当該第1情報と組となる情報の第1情報セットに基づいた第1デコード処理を行ない、第2情報及び当該第2情報と組となる情報の第2情報セットに基づいた第2デコード処理を行なうためのデコーダであって、
1回目の該第1デコード処理を行なった後に、1回目の第2デコード処理を実行すべく第2情報セットが入力され、該1回目の第2デコード処理を行なった後に、2回目の該第1デコード処理を実行すべく第1情報セットが入力される入力制御を受ける、
ことを特徴とする、ターボ復号装置に用いられるデコーダ。
付記8記載のメモリ又は付記9記載のデコーダをそなえたことを特徴とする、ターボ復号装置。
(付記11)
移動通信システムにおいて用いられる受信側装置であって、付記10記載のターボ復号装置をそなえたことを特徴とする、ターボ復号装置をそなえた移動通信システム用受信側装置。
2−1〜2−3 RAM
3 RAM切り替えスイッチ
4 軟出力復号器(DEC)
5 インタリーブ・デインタリーブRAM(π(-1))
6 アドレス生成カウンタ
7 アドレス生成部
71 インタリーブパターンROM(アドレス生成パターン保持部)
8−1 書き込みアドレス切り替えスイッチ(SW1)
8−2 読み出しアドレス切り替えスイッチ(SW2)
9 出力切り替えスイッチ
10 スイッチ制御部
11,11′ インタリーブ・デインタリーブ装置
111 スイッチ制御用カウンタ
112 カウント値監視部
300 ターボ符号器
400 ターボ復号器
Claims (6)
- ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
復号部から入力された第1復号結果に対して第1のアドレス制御によりインタリーブ処理を施して得られたインタリーブ結果を該復号部に与え、該インタリーブ結果に基づいて該復号部が行なった復号の結果である第2復号結果を、該復号部から更に入力され、第2のアドレス制御により該第2の復号結果に対してデインタリーブ処理を施して得られたデインタリーブ結果を該復号部に更に与える、
ことを特徴とする、ターボ復号装置に用いられるメモリ。 - 記憶した受信データと、該受信データについて要素復号器により復号した復号結果とに基づいて、再度、該要素復号器により復号を行なうターボ復号装置に用いられ、該復号の過程で行なわれるインタリーブ処理及びデインタリーブ処理を行なうためのメモリであって、
前記復号結果を記憶し、第1のアドレス制御によりインタリーブ処理を施した復号結果を該要素復号器に与え、第2のアドレス制御によりデインタリーブ処理を施した復号結果を該要素復号器に与えるとともに、前記インタリーブ処理を施した復号結果を前記要素復号器に与えた際の該要素復号器における復号結果を、第2のアドレス制御により、デインタリーブ処理してから出力する、
ことを特徴とする、ターボ復号装置に用いられるメモリ。 - ターボ符号を復号するターボ復号装置に用いられ、該復号の過程で、第1情報及び当該第1情報と組となる情報の第1情報セットに基づいた第1デコード処理を行ない、第2情報及び当該第2情報と組となる情報の第2情報セットに基づいた第2デコード処理を行なうためのデコーダであって、
1回目の該第1デコード処理を行なった後に、1回目の第2デコード処理を実行すべく第2情報セットが入力され、該1回目の第2デコード処理を行なった後に、2回目の該第1デコード処理を実行すべく第1情報セットが入力される入力制御を受ける、
ことを特徴とする、ターボ復号装置に用いられるデコーダ。 - 請求項1又は2記載のメモリをそなえたことを特徴とする、ターボ復号装置。
- 請求項3記載のデコーダをそなえたことを特徴とする、ターボ復号装置。
- 移動通信システムにおいて用いられる受信側装置であって、請求項4又は5に記載のターボ復号装置をそなえたことを特徴とする、ターボ復号装置をそなえた移動通信システム用受信側装置。
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