JP3492632B2 - 適用形チャネル符号化方法及び装置 - Google Patents
適用形チャネル符号化方法及び装置Info
- Publication number
- JP3492632B2 JP3492632B2 JP2000505687A JP2000505687A JP3492632B2 JP 3492632 B2 JP3492632 B2 JP 3492632B2 JP 2000505687 A JP2000505687 A JP 2000505687A JP 2000505687 A JP2000505687 A JP 2000505687A JP 3492632 B2 JP3492632 B2 JP 3492632B2
- Authority
- JP
- Japan
- Prior art keywords
- interleaver
- interleaving
- constituent
- encoder
- information bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 34
- 239000000470 constituent Substances 0.000 claims description 78
- 230000015654 memory Effects 0.000 claims description 25
- 125000004122 cyclic group Chemical group 0.000 description 52
- 230000005540 biological transmission Effects 0.000 description 19
- 230000000875 corresponding effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 10
- 238000004891 communication Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000009897 systematic effect Effects 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101150045592 RSC1 gene Proteins 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
- H03M13/2721—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions the interleaver involves a diagonal direction, e.g. by using an interleaving matrix with read-out in a diagonal direction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/275—Interleaver wherein the permutation pattern is obtained using a congruential operation of the type y=ax+b modulo c
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/276—Interleaving address generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2771—Internal interleaver for turbo codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2789—Interleaver providing variable interleaving, e.g. variable block sizes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2792—Interleaver wherein interleaving is performed jointly with another technique such as puncturing, multiplexing or routing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
- H03M13/296—Particular turbo code structure
- H03M13/2972—Serial concatenation using convolutional component codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
- H03M13/2996—Tail biting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/635—Error control coding in combination with rate matching
- H03M13/6362—Error control coding in combination with rate matching by puncturing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0065—Serial concatenated codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0066—Parallel concatenated codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0067—Rate matching
- H04L1/0068—Rate matching by puncturing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0071—Use of interleaving
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
- H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0059—Convolutional codes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムの適
用形チャネル符号化方法及び装置に関し、特に、音声及
びデータ伝送のための適応形チャネル符号化方法及び装
置に関する。
用形チャネル符号化方法及び装置に関し、特に、音声及
びデータ伝送のための適応形チャネル符号化方法及び装
置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ター
ボ符号器(turbo encoder)は、Ｎ情報ビットのフレーム
からなる入力を二つの簡単な構成符号器(constituent e
ncoder)を用いてパリティシンボル(paritysymbol)を発
生するシステムであって、並列及び直列構造で構成でき
る。そして、前記ターボ符号器の構成符号は、循環体系
的たたみ込み符号(Recursive Systematic Convolutiona
l code)を用いる。
ボ符号器(turbo encoder)は、Ｎ情報ビットのフレーム
からなる入力を二つの簡単な構成符号器(constituent e
ncoder)を用いてパリティシンボル(paritysymbol)を発
生するシステムであって、並列及び直列構造で構成でき
る。そして、前記ターボ符号器の構成符号は、循環体系
的たたみ込み符号(Recursive Systematic Convolutiona
l code)を用いる。
【０００３】図１は、従来の並列構造を有するターボ符
号器の構成を示す図であって、Berrouによって発明され
た米国特許番号第５,４４６,７４７号に開示してある。
前記図１のような構成を有するターボ符号器は、第１構
成符号器１１と第２構成符号器１３との間にインタリー
バ１２が連結されてなる。そして、前記インタリーバ１
２は、入力される情報ビットのフレーム長さＮと同一な
大きさを有し、前記第２構成符号器１３に入力される情
報ビットの順序を変えることによって、情報ビット間の
相関(correlation)を減らす。図２は、従来の直列構造
を有するターボ符号器の構造を示す図であって、第１構
成符号器１１と第２構成符号器１３との間にインタリー
バ１２が連結されてなる。
号器の構成を示す図であって、Berrouによって発明され
た米国特許番号第５,４４６,７４７号に開示してある。
前記図１のような構成を有するターボ符号器は、第１構
成符号器１１と第２構成符号器１３との間にインタリー
バ１２が連結されてなる。そして、前記インタリーバ１
２は、入力される情報ビットのフレーム長さＮと同一な
大きさを有し、前記第２構成符号器１３に入力される情
報ビットの順序を変えることによって、情報ビット間の
相関(correlation)を減らす。図２は、従来の直列構造
を有するターボ符号器の構造を示す図であって、第１構
成符号器１１と第２構成符号器１３との間にインタリー
バ１２が連結されてなる。
【０００４】これらターボ符号器は、宇宙通信(space c
ommunication)に使用されてきたターボ符号を生成し、
前記構成符号器１１，１３は、拘束長が９(Ｋ＝９)であ
る従来のたたみ込み符号に比べて拘束長は短いが、イン
タリーバ１２に使用されるメモリが非常に大きいため
に、復号時非常に長い時間遅延を有する。
ommunication)に使用されてきたターボ符号を生成し、
前記構成符号器１１，１３は、拘束長が９(Ｋ＝９)であ
る従来のたたみ込み符号に比べて拘束長は短いが、イン
タリーバ１２に使用されるメモリが非常に大きいため
に、復号時非常に長い時間遅延を有する。
【０００５】前記図１のような並列構造のターボ符号器
の出力を復号するターボ復号器は、図３のような構成を
有し、図１のターボ符号器と同様に、前記Berrouによっ
て発明された米国特許番号第５,４４６,７４７号に開示
してある。そして、前記図２のような直列構造のターボ
符号器の出力を復号するターボ復号器は、図４のような
構成を有し、Benedettoが発表した論文に開示してある
(IEEE Electronics Letters.June 1996,Vol.32 No.1
3)。
の出力を復号するターボ復号器は、図３のような構成を
有し、図１のターボ符号器と同様に、前記Berrouによっ
て発明された米国特許番号第５,４４６,７４７号に開示
してある。そして、前記図２のような直列構造のターボ
符号器の出力を復号するターボ復号器は、図４のような
構成を有し、Benedettoが発表した論文に開示してある
(IEEE Electronics Letters.June 1996,Vol.32 No.1
3)。
【０００６】前記図３の並列構造のターボ復号器は、反
復復号アルゴリズム(iterative decoding algorithm)を
用いて受信されたフレーム単位に入力データを反復復号
することによって、ビットエラー率(Bit Error Rate：
ＢＥＲ)の性能を有効に向上させるという長所がある。
そして、前記インタリーバ３２３は、第１復号器３１９
で訂正されなかったバースト誤りパターン(burst error
pattern)を分散させた後、第２復号器３２７で前記バ
ースト誤りパターン訂正が行われるようにして誤り訂正
能力を向上させる。
復復号アルゴリズム(iterative decoding algorithm)を
用いて受信されたフレーム単位に入力データを反復復号
することによって、ビットエラー率(Bit Error Rate：
ＢＥＲ)の性能を有効に向上させるという長所がある。
そして、前記インタリーバ３２３は、第１復号器３１９
で訂正されなかったバースト誤りパターン(burst error
pattern)を分散させた後、第２復号器３２７で前記バ
ースト誤りパターン訂正が行われるようにして誤り訂正
能力を向上させる。
【０００７】前記反復復号とは、特定な過程を通じて復
号されたシンボルを再び復号することであって、派生さ
れる付加情報を用いて反復復号を行うと、優秀な復号性
能が得られる。前記反復復号を行うためのアルゴリズム
には、ＳＯＶＡ(Soft-OutputViterbi Algorithm：Proce
edings of IEEE Vehnicular Technology Conference,pp
941-944.May 1993.)とＭＡＰ(Maximum A Posteriori P
robability：IEEE Transactions on Information Theor
y,pp 429-445,Vol.42 No.２ March 1996.)がある。前記
ＳＯＶＡアルゴリズムは軟判定(soft decision)値を出
力するビタビアルゴリズムの変形であって、符号語(cod
e word)の誤りを最小化し得る。一方、前記ＭＡＰアル
ゴリズムは、シンボル誤りを最小化し得るアルゴリズム
である。
号されたシンボルを再び復号することであって、派生さ
れる付加情報を用いて反復復号を行うと、優秀な復号性
能が得られる。前記反復復号を行うためのアルゴリズム
には、ＳＯＶＡ(Soft-OutputViterbi Algorithm：Proce
edings of IEEE Vehnicular Technology Conference,pp
941-944.May 1993.)とＭＡＰ(Maximum A Posteriori P
robability：IEEE Transactions on Information Theor
y,pp 429-445,Vol.42 No.２ March 1996.)がある。前記
ＳＯＶＡアルゴリズムは軟判定(soft decision)値を出
力するビタビアルゴリズムの変形であって、符号語(cod
e word)の誤りを最小化し得る。一方、前記ＭＡＰアル
ゴリズムは、シンボル誤りを最小化し得るアルゴリズム
である。
【０００８】前記図３の復号器では、受信されるパリテ
ィシンボルｙkが図１の第１構成符号器１１から受信さ
れた場合にはデパンクチャ(depuncturer)３１３の出力
ｙ1k＝ｙk、ｙ2k＝０になり、パリティシンボルｙkが図
１の第２構成符号器１３から受信される場合には、ｙ1k
＝０、ｙ2k＝ｙkになる。そして、ｚk+1は反復復号アル
ゴリズムで付加情報として使用される軟判定シンボルで
あって、次の反復復号時の入力として用いられる。最終
復号段階で前記ｚk+1を硬判定(hard decision)した値が
最終的に望むｄ∧kになる。前記ターボ符号の性能は、
インタリーバの大きさ、インタリーバの構造及び反復復
号回数によって決定される。
ィシンボルｙkが図１の第１構成符号器１１から受信さ
れた場合にはデパンクチャ(depuncturer)３１３の出力
ｙ1k＝ｙk、ｙ2k＝０になり、パリティシンボルｙkが図
１の第２構成符号器１３から受信される場合には、ｙ1k
＝０、ｙ2k＝ｙkになる。そして、ｚk+1は反復復号アル
ゴリズムで付加情報として使用される軟判定シンボルで
あって、次の反復復号時の入力として用いられる。最終
復号段階で前記ｚk+1を硬判定(hard decision)した値が
最終的に望むｄ∧kになる。前記ターボ符号の性能は、
インタリーバの大きさ、インタリーバの構造及び反復復
号回数によって決定される。
【０００９】前記図１に示すように、ターボ符号器の内
部にはインタリーバ１２を備える。前記インタリーバ１
２によってターボ符号化／復号化がフレーム単位に行わ
れる。従って、図３に示すように、ターボ符号の複雑度
(complexity)は、第１反復復号器３１９及び第２反復復
号器３２７に必要なメモリのフレーム大きさと構成符号
器１１，１３の構成符号の状態数(state number)との積
に比例する。前記ターボ符号は、通常非常に大きいフレ
ームを使用しているために、音声及びデータの伝送には
適用し難かった。より良好の性能を得るために前記ター
ボ符号器の構成符号の状態数を増加させると、前記図３
の第１及び第２復号器の複雑度はその分だけ増加するこ
とになる。
部にはインタリーバ１２を備える。前記インタリーバ１
２によってターボ符号化／復号化がフレーム単位に行わ
れる。従って、図３に示すように、ターボ符号の複雑度
(complexity)は、第１反復復号器３１９及び第２反復復
号器３２７に必要なメモリのフレーム大きさと構成符号
器１１，１３の構成符号の状態数(state number)との積
に比例する。前記ターボ符号は、通常非常に大きいフレ
ームを使用しているために、音声及びデータの伝送には
適用し難かった。より良好の性能を得るために前記ター
ボ符号器の構成符号の状態数を増加させると、前記図３
の第１及び第２復号器の複雑度はその分だけ増加するこ
とになる。
【００１０】前記図３のような構造を有する復号器でバ
ースト誤りが生じた場合、前記第１反復復号器３１９の
出力は相関を有し、従って、次の段階の復号過程で第２
反復復号器３２７は相関された入力のために正確な復号
が行えないことになる。従って、全体ブロックには誤り
が存在し、これは次の復号過程でも訂正不可能になる。
従って、反復復号を行う符号では１フレーム内のバース
ト誤りを相関が無いようによく分散させられるインタリ
ーバ及びデインタリーバを使用するのが必須のこどであ
る。
ースト誤りが生じた場合、前記第１反復復号器３１９の
出力は相関を有し、従って、次の段階の復号過程で第２
反復復号器３２７は相関された入力のために正確な復号
が行えないことになる。従って、全体ブロックには誤り
が存在し、これは次の復号過程でも訂正不可能になる。
従って、反復復号を行う符号では１フレーム内のバース
ト誤りを相関が無いようによく分散させられるインタリ
ーバ及びデインタリーバを使用するのが必須のこどであ
る。
【００１１】従って、相関を遥かに低減できるランダム
インタリーバを使用すると、ターボ符号は非常に優秀な
性能を示す。しかし、フレームの大きさが小さい場合
は、ランダムインタリーバを使用しても、バースト誤り
を相関がないよう十分に分離させ難く、ランダムインタ
リーバに必要なルックアップテーブルも必要になる。従
って、音声伝送や伝送率の低いデータ伝送では、構成符
号の状態数が小さい上に、時間遅延を最小化できるフレ
ーム大きさ及び構造化したインタリーバを使用しなけれ
ばならない。要するに、従来のターボ符号で使用する構
成符号の拘束長と大きいインタリーバでは前記音声及び
データ伝送を行うのが非常に難しい。にも拘わらず、前
記ターボ符号器の長所を生かして通信システムの符号器
及び復号器を具現しようとする努力が続いている。
インタリーバを使用すると、ターボ符号は非常に優秀な
性能を示す。しかし、フレームの大きさが小さい場合
は、ランダムインタリーバを使用しても、バースト誤り
を相関がないよう十分に分離させ難く、ランダムインタ
リーバに必要なルックアップテーブルも必要になる。従
って、音声伝送や伝送率の低いデータ伝送では、構成符
号の状態数が小さい上に、時間遅延を最小化できるフレ
ーム大きさ及び構造化したインタリーバを使用しなけれ
ばならない。要するに、従来のターボ符号で使用する構
成符号の拘束長と大きいインタリーバでは前記音声及び
データ伝送を行うのが非常に難しい。にも拘わらず、前
記ターボ符号器の長所を生かして通信システムの符号器
及び復号器を具現しようとする努力が続いている。
【００１２】従来の通信システムで使用するたたみ込み
符号に比べてその性能が同一又は優秀である上に、複雑
度の低いターボ符号器を具現するためには、構成符号の
状態数が小さく、時間遅延を最小化でき、且つ優秀な性
能を有するインタリーバを使用すべきである。一般に、
ターボ符号器に使用されるインタリーバ(図１の１２又
は図２の１２)の性能はその大きさに比例する。しか
し、ターボ符号ではフレーム大きさを増加させるには限
界がある。この場合は、ブロック符号の観点からターボ
符号の最小ハミング距離(minimum Hamming distance)を
最大化させるインタリーバを使用するのが望ましい。フ
レーム大きさが小さい場合には、構造的インタリーバを
用いることによって前記問題点を解決できる。
符号に比べてその性能が同一又は優秀である上に、複雑
度の低いターボ符号器を具現するためには、構成符号の
状態数が小さく、時間遅延を最小化でき、且つ優秀な性
能を有するインタリーバを使用すべきである。一般に、
ターボ符号器に使用されるインタリーバ(図１の１２又
は図２の１２)の性能はその大きさに比例する。しか
し、ターボ符号ではフレーム大きさを増加させるには限
界がある。この場合は、ブロック符号の観点からターボ
符号の最小ハミング距離(minimum Hamming distance)を
最大化させるインタリーバを使用するのが望ましい。フ
レーム大きさが小さい場合には、構造的インタリーバを
用いることによって前記問題点を解決できる。
【００１３】
【課題を解決するための手段】従って、本発明の目的
は、通信システムで、音声及び低い伝送率を有するデー
タを符号化できるターボ符号化方法及び装置を提供する
ことにある。本発明の他の目的は、通信システムで、入
力されるデータフレームの大きさに拘わらずにインタリ
ービングし得る対角インタリーバを用いる並列又は直列
構造のターボ符号化方法及び装置を提供することにあ
る。本発明のさらに他の目的は、入力されるデータフレ
ームの大きさに拘わらずにインタリービングし得る循環
インタリーバを用いる並列又は直列構造のターボ符号化
方法及び装置を提供することにある。本発明のさらに他
の目的は、音声及びデータ信号をターボ符号に符号化す
る装置で、テールビットとテールビットによって生成さ
れるパリティビットをチャネルに伝送できる方法及び装
置を提供することにある。本発明のさらに他の目的は、
音声及びデータ信号をターボ符号に符号化する装置で、
データ及びパリティ情報を穿孔してデータ伝送率を調整
できる方法及び装置を提供することにある。
は、通信システムで、音声及び低い伝送率を有するデー
タを符号化できるターボ符号化方法及び装置を提供する
ことにある。本発明の他の目的は、通信システムで、入
力されるデータフレームの大きさに拘わらずにインタリ
ービングし得る対角インタリーバを用いる並列又は直列
構造のターボ符号化方法及び装置を提供することにあ
る。本発明のさらに他の目的は、入力されるデータフレ
ームの大きさに拘わらずにインタリービングし得る循環
インタリーバを用いる並列又は直列構造のターボ符号化
方法及び装置を提供することにある。本発明のさらに他
の目的は、音声及びデータ信号をターボ符号に符号化す
る装置で、テールビットとテールビットによって生成さ
れるパリティビットをチャネルに伝送できる方法及び装
置を提供することにある。本発明のさらに他の目的は、
音声及びデータ信号をターボ符号に符号化する装置で、
データ及びパリティ情報を穿孔してデータ伝送率を調整
できる方法及び装置を提供することにある。
【００１４】前記の目的を達成するために、本発明の一
様態によるターボ符号化装置が、入力される情報ビット
を符号化する複数の構成符号器と、前記符号器のうち少
なくとも一つの構成符号器の入力端に連結され、可変的
なフレーム大きさに対応する行列情報を貯蔵するテーブ
ルを備え、前記入力情報ビットのフレーム大きさに対応
する行列情報に基づいて情報ビットを対角インタリービ
ングする対角インタリーバと、から構成される。
様態によるターボ符号化装置が、入力される情報ビット
を符号化する複数の構成符号器と、前記符号器のうち少
なくとも一つの構成符号器の入力端に連結され、可変的
なフレーム大きさに対応する行列情報を貯蔵するテーブ
ルを備え、前記入力情報ビットのフレーム大きさに対応
する行列情報に基づいて情報ビットを対角インタリービ
ングする対角インタリーバと、から構成される。
【００１５】さらに、本発明の他の様態によるターボ符
号化装置が、入力される情報ビットを符号化する複数の
構成符号器と、前記符号器のうち少なくとも一つの構成
符号器の入力端に連結され、可変的フレーム大きさに対
応するホップ及びステップ情報を貯蔵するテーブルを備
え、入力情報ビットのフレーム大きさに対応する前記ホ
ップ及びステップ情報に基づいて情報ビットを循環イン
タリービングする循環インタリーバと、から構成され
る。
号化装置が、入力される情報ビットを符号化する複数の
構成符号器と、前記符号器のうち少なくとも一つの構成
符号器の入力端に連結され、可変的フレーム大きさに対
応するホップ及びステップ情報を貯蔵するテーブルを備
え、入力情報ビットのフレーム大きさに対応する前記ホ
ップ及びステップ情報に基づいて情報ビットを循環イン
タリービングする循環インタリーバと、から構成され
る。
【００１６】また、本発明のさらに他の様態によるター
ボ符号化装置が、入力される情報ビットを符号化する複
数の構成符号器と、入力情報をフレーム大きさに基づい
てインタリービングし、前記符号器のうち少なくとも一
つの構成符号器の入力端に連結するインタリーバと、前
記構成符号器の数に対応するよう備えられ、フレーム終
了時構成符号器に入力される情報ビットを遮断し、構成
符号器のメモリ装置の値を分析して入力データのフレー
ムを終端させるテールビットを生成するテールビット生
成器と、から構成される。
ボ符号化装置が、入力される情報ビットを符号化する複
数の構成符号器と、入力情報をフレーム大きさに基づい
てインタリービングし、前記符号器のうち少なくとも一
つの構成符号器の入力端に連結するインタリーバと、前
記構成符号器の数に対応するよう備えられ、フレーム終
了時構成符号器に入力される情報ビットを遮断し、構成
符号器のメモリ装置の値を分析して入力データのフレー
ムを終端させるテールビットを生成するテールビット生
成器と、から構成される。
【００１７】さらに、本発明のさらに他の様態によるタ
ーボ符号化装置において、複数の構成符号器は入力情報
ビットを符号化し、インタリーバは伝送される入力情報
ビットをインタリービングして前記少なくとも一つの構
成符号器の入力端に連結する。また、テールビット生成
器は、前記構成符号器の数に対応するよう備えられ、フ
レーム終了時構成符号器に入力される情報ビットを遮断
し、構成符号器のメモリ装置の値を分析して入力データ
のフレームを終端させるテールビットを生成する。第１
穿孔器は前記入力情報ビットを穿孔し、第２穿孔器は前
記構成符号器の出力を穿孔して前記符号化したデータの
伝送率を調整する。
ーボ符号化装置において、複数の構成符号器は入力情報
ビットを符号化し、インタリーバは伝送される入力情報
ビットをインタリービングして前記少なくとも一つの構
成符号器の入力端に連結する。また、テールビット生成
器は、前記構成符号器の数に対応するよう備えられ、フ
レーム終了時構成符号器に入力される情報ビットを遮断
し、構成符号器のメモリ装置の値を分析して入力データ
のフレームを終端させるテールビットを生成する。第１
穿孔器は前記入力情報ビットを穿孔し、第２穿孔器は前
記構成符号器の出力を穿孔して前記符号化したデータの
伝送率を調整する。
【００１８】
【発明の実施の形態】本発明の実施形態では、説明の便
宜上、並列鎖状循環構造を有するターボ符号器(paralle
l concatenated recursive turbo encoder)の構成につ
いて説明する。図５及び図６は、本発明の実施形態によ
るターボ符号器の構成を示す図である。ここで、符号器
４１０，４２０は、構成符号器であって、前記図１及び
図２の構成符号器と同様に、受信される情報ビットｄk
を符号化してパリティシンボルＹkを生成する。また、
対角インタリーバ(diagonal interleaver)４３２と循環
インタリーバ(circular shifting interleaver)４３４
は、本発明の第１及び第２実施形態によるインタリーバ
であって、以下の説明では特定インタリーバを称する場
合を除いてインタリーバ４３０と通称するものとする。
宜上、並列鎖状循環構造を有するターボ符号器(paralle
l concatenated recursive turbo encoder)の構成につ
いて説明する。図５及び図６は、本発明の実施形態によ
るターボ符号器の構成を示す図である。ここで、符号器
４１０，４２０は、構成符号器であって、前記図１及び
図２の構成符号器と同様に、受信される情報ビットｄk
を符号化してパリティシンボルＹkを生成する。また、
対角インタリーバ(diagonal interleaver)４３２と循環
インタリーバ(circular shifting interleaver)４３４
は、本発明の第１及び第２実施形態によるインタリーバ
であって、以下の説明では特定インタリーバを称する場
合を除いてインタリーバ４３０と通称するものとする。
【００１９】前記図５及び図６を参照すれば、前記情報
ビットｄkは、第１構成符号器４１０に入力される同時
に、インタリーバ４３０に入力される。前記インタリー
バ４３０は前記情報ビットの順序を変えて第２構成符号
器４２０に入力させる。前記インタリーバ４３０は、入
力情報ビットｄｋが符号化した後出力されるシーケンス
(Ｘk、Ｙk)の最小ハミング距離が最大になるインタリー
バを使用する。また、チャネル符号器に入力されるデー
タのフレーム大きさは、ＣＲＣ(Cyclic Redundancy Che
ck)ビット及びその他の制御ビットが前記データに追加
されるために可変的である。もし、強制に入力データフ
レームの大きさを固定させようとする場合は、フレーム
大きさとインタリーバ大きさとの差だけのダミービット
(dummy bit)をさらに加えなけばならない。しかし、前
記ダミービットはシステムの性能改善とはなんの係わり
も無いので可能な限り少ない方が望ましい。従って、イ
ンタリーバ４３０は、優秀な性能を有すると共に、入力
データフレーム大きさと関係のあるパラメータの変化に
拘わらずにうまく動作されるものでなければならない。
ビットｄkは、第１構成符号器４１０に入力される同時
に、インタリーバ４３０に入力される。前記インタリー
バ４３０は前記情報ビットの順序を変えて第２構成符号
器４２０に入力させる。前記インタリーバ４３０は、入
力情報ビットｄｋが符号化した後出力されるシーケンス
(Ｘk、Ｙk)の最小ハミング距離が最大になるインタリー
バを使用する。また、チャネル符号器に入力されるデー
タのフレーム大きさは、ＣＲＣ(Cyclic Redundancy Che
ck)ビット及びその他の制御ビットが前記データに追加
されるために可変的である。もし、強制に入力データフ
レームの大きさを固定させようとする場合は、フレーム
大きさとインタリーバ大きさとの差だけのダミービット
(dummy bit)をさらに加えなけばならない。しかし、前
記ダミービットはシステムの性能改善とはなんの係わり
も無いので可能な限り少ない方が望ましい。従って、イ
ンタリーバ４３０は、優秀な性能を有すると共に、入力
データフレーム大きさと関係のあるパラメータの変化に
拘わらずにうまく動作されるものでなければならない。
【００２０】図７は、図５及び図６に示した対角インタ
リーバ４３２及び循環インタリーバ４３４の構成を示し
ている。前記対角インタリーバ４３２及び循環インタリ
ーバ４３４は、可変的なフレーム大きさを有する情報ビ
ットが入力される時、該当フレーム大きさを分析し、フ
レーム大きさ分析結果に従ってシステム制御部から受信
したインタリーバ関連パラメータに基づいて最適のイン
タリービング動作を行う。本発明の実施形態では前記対
角インタリーバ４３２及び循環インタリーバ４３４を一
つのインタリーバに結合した場合を説明しているが、タ
ーボ符号器では対角インタリービング又は循環インタリ
ービング中いずれか一つを使用することもできる。ここ
では、前記対角インタリーバ４３２及び循環インタリー
バ４３４をインタリーバ４３０と通称する。
リーバ４３２及び循環インタリーバ４３４の構成を示し
ている。前記対角インタリーバ４３２及び循環インタリ
ーバ４３４は、可変的なフレーム大きさを有する情報ビ
ットが入力される時、該当フレーム大きさを分析し、フ
レーム大きさ分析結果に従ってシステム制御部から受信
したインタリーバ関連パラメータに基づいて最適のイン
タリービング動作を行う。本発明の実施形態では前記対
角インタリーバ４３２及び循環インタリーバ４３４を一
つのインタリーバに結合した場合を説明しているが、タ
ーボ符号器では対角インタリービング又は循環インタリ
ービング中いずれか一つを使用することもできる。ここ
では、前記対角インタリーバ４３２及び循環インタリー
バ４３４をインタリーバ４３０と通称する。
【００２１】前記図７を参照すれば、レジスタ５１１は
システム制御部(図示せず)から出力されるフレーム大き
さ信号(frame size signal)とインタリーバ形態信号(in
terleaver type signal)を貯蔵する。対角インタリービ
ングテーブル５１３は対角インタリービングを行う時、
情報ビットのフレーム大きさに従って最適の対角インタ
リービング特性を有する行及び列の値Ｍ及びＮを貯蔵す
るテーブルである。即ち、可変的なフレーム大きさに受
信される情報ビットを対角インタリービングする時、最
適の対角インタリービング効果を有するＭ及びＮを実験
的に測定して対角インタリービングテーブル５１３に貯
蔵する。前記対角インタリービングテーブル５１３は、
前記レジスタ５１１から出力されるフレーム大きさ信号
に対応するＭ及びＮ値を出力する。対角インタリービン
グ制御器５１７は、前記対角インタリービングテーブル
５１３から出力されるＭ及びＮ値を受信し、設定された
対角インタリービング方式で情報ビットをインタリービ
ング出力するための読取りアドレス(read address)を発
生する。
システム制御部(図示せず)から出力されるフレーム大き
さ信号(frame size signal)とインタリーバ形態信号(in
terleaver type signal)を貯蔵する。対角インタリービ
ングテーブル５１３は対角インタリービングを行う時、
情報ビットのフレーム大きさに従って最適の対角インタ
リービング特性を有する行及び列の値Ｍ及びＮを貯蔵す
るテーブルである。即ち、可変的なフレーム大きさに受
信される情報ビットを対角インタリービングする時、最
適の対角インタリービング効果を有するＭ及びＮを実験
的に測定して対角インタリービングテーブル５１３に貯
蔵する。前記対角インタリービングテーブル５１３は、
前記レジスタ５１１から出力されるフレーム大きさ信号
に対応するＭ及びＮ値を出力する。対角インタリービン
グ制御器５１７は、前記対角インタリービングテーブル
５１３から出力されるＭ及びＮ値を受信し、設定された
対角インタリービング方式で情報ビットをインタリービ
ング出力するための読取りアドレス(read address)を発
生する。
【００２２】循環インタリービングテーブル５１５は、
循環インタリービングを行う時、情報ビットのフレーム
大きさに従って最適の循環インタリービング特性を有す
るホップ変数(hop parameter)及びステップ変数(step p
arameter)値Ｐ及びＳＴＥＰを貯蔵するテーブルであ
る。即ち、可変的なフレーム大きさに受信される情報ビ
ットを循環インタリービングする時、最適の循環インタ
リービング効果を有するＰ及びＳＴＥＰ変数を実験的に
測定して循環インタリービングテーブル５１５に貯蔵す
る。前記循環インタリービングテーブル５１３は前記レ
ジスタ５１１から出力されるフレーム大きさ信号に対応
するＰ及びＳＴＥＰ値を出力する。循環インタリービン
グ制御器５１９は、前記循環インタリービングテーブル
５１５から出力されるＰ及びＳＴＥＰ値を受信し、設定
された循環インタリービング方式で情報ビットをインタ
リービング出力するための読取りアドレスを発生する。
マルチプレクサ５２１は、前記対角インタリービング制
御器５１７及び循環インタリービング制御器５１９から
出力される読取りアドレスを受信し、前記レジスタ５１
１から出力されるインタリーバ形態信号に基づいて対応
するインタリービング方式のアドレスを選択して読取り
アドレスとして出力する。メモリ５２３は、前記情報ビ
ットを順次に受信し、前記マルチプレクサ５２１から出
力される読取りアドレスに基づいて貯蔵された情報ビッ
トをインタリービング出力する。前記メモリ５２３は、
前記情報ビットが最大の可変フレーム大きさを有するに
十分な大きさに設計される。
循環インタリービングを行う時、情報ビットのフレーム
大きさに従って最適の循環インタリービング特性を有す
るホップ変数(hop parameter)及びステップ変数(step p
arameter)値Ｐ及びＳＴＥＰを貯蔵するテーブルであ
る。即ち、可変的なフレーム大きさに受信される情報ビ
ットを循環インタリービングする時、最適の循環インタ
リービング効果を有するＰ及びＳＴＥＰ変数を実験的に
測定して循環インタリービングテーブル５１５に貯蔵す
る。前記循環インタリービングテーブル５１３は前記レ
ジスタ５１１から出力されるフレーム大きさ信号に対応
するＰ及びＳＴＥＰ値を出力する。循環インタリービン
グ制御器５１９は、前記循環インタリービングテーブル
５１５から出力されるＰ及びＳＴＥＰ値を受信し、設定
された循環インタリービング方式で情報ビットをインタ
リービング出力するための読取りアドレスを発生する。
マルチプレクサ５２１は、前記対角インタリービング制
御器５１７及び循環インタリービング制御器５１９から
出力される読取りアドレスを受信し、前記レジスタ５１
１から出力されるインタリーバ形態信号に基づいて対応
するインタリービング方式のアドレスを選択して読取り
アドレスとして出力する。メモリ５２３は、前記情報ビ
ットを順次に受信し、前記マルチプレクサ５２１から出
力される読取りアドレスに基づいて貯蔵された情報ビッ
トをインタリービング出力する。前記メモリ５２３は、
前記情報ビットが最大の可変フレーム大きさを有するに
十分な大きさに設計される。
【００２３】前記図７の構成で、対角インタリーバ４３
２を単独に具現する場合、レジスタ５１１、対角インタ
リービングテーブル５１３、対角インタリービング制御
器５１７及びメモリ５２３で構成でき、この時、マルチ
プレクサ及び前記インタリーバ形態信号は使用しない。
また、前記図７の構成で、循環インタリーバ４３４を単
独に具現する場合、レジスタ５１１、循環インタリービ
ングテーブル５１５、循環インタリービング制御器５１
９及びメモリ５２３で構成でき、この時、マルチプレク
サ及び前記インタリーバ形態信号は使用しない。
２を単独に具現する場合、レジスタ５１１、対角インタ
リービングテーブル５１３、対角インタリービング制御
器５１７及びメモリ５２３で構成でき、この時、マルチ
プレクサ及び前記インタリーバ形態信号は使用しない。
また、前記図７の構成で、循環インタリーバ４３４を単
独に具現する場合、レジスタ５１１、循環インタリービ
ングテーブル５１５、循環インタリービング制御器５１
９及びメモリ５２３で構成でき、この時、マルチプレク
サ及び前記インタリーバ形態信号は使用しない。
【００２４】前記図７で、対角インタリービングテーブ
ル５１３及び循環インタリービングテーブル５１５は、
ＲＯＭ及びＲＡＭのようなメモリで具現でき、論理素子
を結合して具現しても良い。また、前記対角インタリー
ビング制御器５１７及び循環インタリービング制御器５
１９は、論理素子を結合して具現することができ、デジ
タル信号プロセッサで具現しても良い。
ル５１３及び循環インタリービングテーブル５１５は、
ＲＯＭ及びＲＡＭのようなメモリで具現でき、論理素子
を結合して具現しても良い。また、前記対角インタリー
ビング制御器５１７及び循環インタリービング制御器５
１９は、論理素子を結合して具現することができ、デジ
タル信号プロセッサで具現しても良い。
【００２５】図８及び図９は対角インタリービングの流
れ図を例示しており、図１０及び図１１は循環インタリ
ービングの流れ図を例示している。また、以下に説明さ
れるインタリーバは入力バッファを備えていると仮定す
る。
れ図を例示しており、図１０及び図１１は循環インタリ
ービングの流れ図を例示している。また、以下に説明さ
れるインタリーバは入力バッファを備えていると仮定す
る。
【００２６】前記図７のインタリーバ４３０の構成を参
照して第１対角インタリービング〜第３対角インタリー
ビング動作について調べてみる。
照して第１対角インタリービング〜第３対角インタリー
ビング動作について調べてみる。
【００２７】まず、図８は、第１対角インタリービング
の動作を示す流れ図である。前記図８を参照すれば、第
１対角インタリービングはＭ*Ｎの入力ビットシーケン
スの順序を変える過程を含む。第１対角インタリービン
グでは、まず、情報ビットｄkが入力されると、６１１
段階で入力される情報ビットをメモリ５２３(図７)に順
次的に貯蔵するためのアドレスold＿addr[k]に情報を貯
蔵し、フレームデータの大きさｋを設定する。その後、
６１３段階で、対角インタリービングを行うためのデー
タフレームの行及び列変数Ｍ*Ｎを決定する。即ち、対
角インタリービングを行うために、前記入力フレームの
データ大きさ変数ｋに基づいて前記対角インタリービン
グテーブルから前記Ｍ及びＮ値を設定する。複数のＭ*
Ｎ値は、ルックアップテーブルに貯蔵されて入力フレー
ムの大きさｋに基づいて決定されることができ、入力フ
レームの大きさｋに基づいて最適のＭ*Ｎを計算しても
良い。そして、６１５段階で、前記Ｍ及びＮ値の最大公
約数が１[GCD(M,N)=1]であるかチェックする。この時、
前記Ｍ及びＮの最大公約数(ＧＣＤ：Greatest Common D
enominator)が１である場合は、６１７段階で下記の数
式２９によって第１対角インタリービングのアドレスを
演算する。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（２９）
の動作を示す流れ図である。前記図８を参照すれば、第
１対角インタリービングはＭ*Ｎの入力ビットシーケン
スの順序を変える過程を含む。第１対角インタリービン
グでは、まず、情報ビットｄkが入力されると、６１１
段階で入力される情報ビットをメモリ５２３(図７)に順
次的に貯蔵するためのアドレスold＿addr[k]に情報を貯
蔵し、フレームデータの大きさｋを設定する。その後、
６１３段階で、対角インタリービングを行うためのデー
タフレームの行及び列変数Ｍ*Ｎを決定する。即ち、対
角インタリービングを行うために、前記入力フレームの
データ大きさ変数ｋに基づいて前記対角インタリービン
グテーブルから前記Ｍ及びＮ値を設定する。複数のＭ*
Ｎ値は、ルックアップテーブルに貯蔵されて入力フレー
ムの大きさｋに基づいて決定されることができ、入力フ
レームの大きさｋに基づいて最適のＭ*Ｎを計算しても
良い。そして、６１５段階で、前記Ｍ及びＮ値の最大公
約数が１[GCD(M,N)=1]であるかチェックする。この時、
前記Ｍ及びＮの最大公約数(ＧＣＤ：Greatest Common D
enominator)が１である場合は、６１７段階で下記の数
式２９によって第１対角インタリービングのアドレスを
演算する。 for(k=0;k<M*N-1;k++) new addr[k]=(M-1-(k mod N))*N+(k mod N) ……（２９）
【００２８】前記数式２９のように出力バッファのアド
レスを指定し、前記入力バッファに貯蔵された入力情報
ビットをインタリービングして出力バッファに貯蔵す
る。
レスを指定し、前記入力バッファに貯蔵された入力情報
ビットをインタリービングして出力バッファに貯蔵す
る。
【００２９】しかし、前記６１５段階で、前記Ｍ及びＮ
の最大公約数が１でないと[GCD(M,N)≠1]、６１９段階
で第１対角インタリービング動作を中断し、終了する。
の最大公約数が１でないと[GCD(M,N)≠1]、６１９段階
で第１対角インタリービング動作を中断し、終了する。
【００３０】前記第１対角インタリービングで、まず、
最初の前記入力バッファのold＿addr[k]に貯蔵されてい
るＭ＝６、Ｎ＝５のシーケンスを{0 1 2 3 4 5 6 7 8 9
1011 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26
27 28 29}と仮定すれば、第１対角インタリービング後
に出力バッファnew＿addr[k]に貯蔵されたシーケンスは
{25 21 17 13 9 0 26 22 18 14 5 1 27 23 19 10 6 2 2
8 24 15 11 7 3 2920 16 12 8 4}になる。
最初の前記入力バッファのold＿addr[k]に貯蔵されてい
るＭ＝６、Ｎ＝５のシーケンスを{0 1 2 3 4 5 6 7 8 9
1011 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26
27 28 29}と仮定すれば、第１対角インタリービング後
に出力バッファnew＿addr[k]に貯蔵されたシーケンスは
{25 21 17 13 9 0 26 22 18 14 5 1 27 23 19 10 6 2 2
8 24 15 11 7 3 2920 16 12 8 4}になる。
【００３１】前記貯蔵された値をＭ*Ｎ行列で表現する
と、入力されたデータと第１対角インタリービングした
後出力されるデータは表１のようになる。
と、入力されたデータと第１対角インタリービングした
後出力されるデータは表１のようになる。
【表１】
【００３２】しかし、前記第１対角インタリービングは
ＭとＮの最大公約数が１である場合に限って可能であ
る。しかし最大公約数(Ｍ，Ｎ)≠１である場合、例えば
Ｍ＝６，Ｎ＝６の場合は、下記の表２のようにインタリ
ービングが全くなされなく、同一のデータが重ね書き(o
verwrite)されてしまう。
ＭとＮの最大公約数が１である場合に限って可能であ
る。しかし最大公約数(Ｍ，Ｎ)≠１である場合、例えば
Ｍ＝６，Ｎ＝６の場合は、下記の表２のようにインタリ
ービングが全くなされなく、同一のデータが重ね書き(o
verwrite)されてしまう。
【表２】
【００３３】第２対角インタリービング方式及び第３対
角インタリービング方式は、Ｍ*Ｎ行列で表現される入
力情報ビットシーケンスの順序を変える過程を含むが、
最大公約数(Ｍ，Ｎ)＝１の場合の以外に、最大公約数
(Ｍ，Ｎ)≠１である場合にもインタリービングできる構
造である。
角インタリービング方式は、Ｍ*Ｎ行列で表現される入
力情報ビットシーケンスの順序を変える過程を含むが、
最大公約数(Ｍ，Ｎ)＝１の場合の以外に、最大公約数
(Ｍ，Ｎ)≠１である場合にもインタリービングできる構
造である。
【００３４】図９は、第２対角インタリービングの動作
を示す流れ図である。前記図９を参照すれば、第２対角
インタリービングは、Ｍ*Ｎ行列の入力ビットの順序を
変えるものであって、ＭとＮの最大公約数が‘１’であ
る場合と‘１’でない場合のいずれにも適用できる対角
インタリービング方式である。第２対角インタリービン
グ時、まず、情報ビットｄｋが入力されると、６３１段
階で入力バッファのアドレスold＿addr[k]に情報を貯蔵
し、フレームデータの大きさｋを設定する。ここで、前
記ｋは入力されるフレームデータの大きさを示す変数で
ある。その後、６３３段階で、対角インタリービングを
行うためのデータフレームの行及び列変数Ｍ＊Ｎを決定
する。前記Ｍ及びＮを設定した後、６３５段階で、下記
の数式３０によって第２対角インタリービングのアドレ
スを演算する。 for(j=0;j<M;j++) for(i=0;i<M;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（３０） ここで、ｉ及びｊは増加フレーム位置を示す。
を示す流れ図である。前記図９を参照すれば、第２対角
インタリービングは、Ｍ*Ｎ行列の入力ビットの順序を
変えるものであって、ＭとＮの最大公約数が‘１’であ
る場合と‘１’でない場合のいずれにも適用できる対角
インタリービング方式である。第２対角インタリービン
グ時、まず、情報ビットｄｋが入力されると、６３１段
階で入力バッファのアドレスold＿addr[k]に情報を貯蔵
し、フレームデータの大きさｋを設定する。ここで、前
記ｋは入力されるフレームデータの大きさを示す変数で
ある。その後、６３３段階で、対角インタリービングを
行うためのデータフレームの行及び列変数Ｍ＊Ｎを決定
する。前記Ｍ及びＮを設定した後、６３５段階で、下記
の数式３０によって第２対角インタリービングのアドレ
スを演算する。 for(j=0;j<M;j++) for(i=0;i<M;i++) new addr[i+j+N]=i+(M-1-(i+j) mod M)*N ……（３０） ここで、ｉ及びｊは増加フレーム位置を示す。
【００３５】前記数式３０のように出力フレームバッフ
ァのアドレスを指定し、前記入力バッファに貯蔵された
入力情報ビットをインタリービングして出力バッファに
貯蔵する。
ァのアドレスを指定し、前記入力バッファに貯蔵された
入力情報ビットをインタリービングして出力バッファに
貯蔵する。
【００３６】最大公約数(Ｍ，Ｎ)＝１、例えばＭ＝６，
Ｎ＝５の入力シーケンスに対応する前記第２対角インタ
リービングされた出力は下記の表３で示される。
Ｎ＝５の入力シーケンスに対応する前記第２対角インタ
リービングされた出力は下記の表３で示される。
【表３】
【００３７】また、最大公約数(Ｍ，Ｎ)≠１、例えばＭ
＝６，Ｎ＝６である場合も下記の表４のようにインタリ
ービングが正常に行われることが判る。
＝６，Ｎ＝６である場合も下記の表４のようにインタリ
ービングが正常に行われることが判る。
【表４】
【００３８】第３対角インタリービング方式で、対角イ
ンタリービング制御器５１７は下記の数式３１で具現さ
れる。 for(j=0;j<M;j++) for(i=0;i<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（３１）
ンタリービング制御器５１７は下記の数式３１で具現さ
れる。 for(j=0;j<M;j++) for(i=0;i<N;i++) new addr[i+j+N]=i+((i+j) mod M)*N ……（３１）
【００３９】前記対角インタリーバ４３２を用いて入力
シーケンスをマッピング(mapping)されるメモリアドレ
スに貯蔵した後、次の行又は列単位に順次にデータを読
み取ったり、入力シーケンスを行又は列単位にメモリに
順次に貯蔵した後、対角インタリーバ４３２によってア
ドレスから１ビットずつデータを読み取ってインタリー
ビングを行うことができる。
シーケンスをマッピング(mapping)されるメモリアドレ
スに貯蔵した後、次の行又は列単位に順次にデータを読
み取ったり、入力シーケンスを行又は列単位にメモリに
順次に貯蔵した後、対角インタリーバ４３２によってア
ドレスから１ビットずつデータを読み取ってインタリー
ビングを行うことができる。
【００４０】デインタリービングはインタリーバで使用
した方法の逆順で具現できる。
した方法の逆順で具現できる。
【００４１】図１０は、循環インタリーバ４３４を用い
て入力情報ビットを第１循環インタリービングする動作
を示す流れ図である。本発明の実施形態による第１循環
インタリービング動作は、入力シーケンスを一つの円(c
ircle)に見なし、一定間隔にデータの順序を変えるもの
であって、入力シーケンスの長さに拘わらずにインタリ
ービングが行える。
て入力情報ビットを第１循環インタリービングする動作
を示す流れ図である。本発明の実施形態による第１循環
インタリービング動作は、入力シーケンスを一つの円(c
ircle)に見なし、一定間隔にデータの順序を変えるもの
であって、入力シーケンスの長さに拘わらずにインタリ
ービングが行える。
【００４２】前記図１０を参照すれば、まず、情報ビッ
トｄｋが入力されると、７１１段階で入力バッファのア
ドレスold＿addr[k]に情報を貯蔵し、フレームデータの
大きさＳＩＺＥを設定する。その後、７１３段階で、Ｐ
変数及びＳＴＥＰ変数を設定する。ここで、前記Ｐ変数
はホップ(hop)間隔変数であって、循環インタリーバの
性能を決定する。したがって、前記Ｐ変数は最適の効果
を有するよう実験的に求める。また、前記ＳＴＥＰ変数
は前記Ｐ変数によってホッピングされる位置から左側又
は右側にデータをシフトさせる変数である。ここで、前
記ＳＴＥＰ変数は整数になる。このようにＰ変数及びＳ
ＴＥＰ変数を求めた後、７１５段階で前記ＰとＳＩＺＥ
の最大公約数が１[GCD(P,SIZE=1)]かチェックする。こ
の時、Ｐ変数とＳＩＺＥ変数の最大公約数が１である場
合には、７１７段階で、第１循環インタリービングアド
レスを下記の数式３２によって演算する。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（３２）
トｄｋが入力されると、７１１段階で入力バッファのア
ドレスold＿addr[k]に情報を貯蔵し、フレームデータの
大きさＳＩＺＥを設定する。その後、７１３段階で、Ｐ
変数及びＳＴＥＰ変数を設定する。ここで、前記Ｐ変数
はホップ(hop)間隔変数であって、循環インタリーバの
性能を決定する。したがって、前記Ｐ変数は最適の効果
を有するよう実験的に求める。また、前記ＳＴＥＰ変数
は前記Ｐ変数によってホッピングされる位置から左側又
は右側にデータをシフトさせる変数である。ここで、前
記ＳＴＥＰ変数は整数になる。このようにＰ変数及びＳ
ＴＥＰ変数を求めた後、７１５段階で前記ＰとＳＩＺＥ
の最大公約数が１[GCD(P,SIZE=1)]かチェックする。こ
の時、Ｐ変数とＳＩＺＥ変数の最大公約数が１である場
合には、７１７段階で、第１循環インタリービングアド
レスを下記の数式３２によって演算する。 for(i=0;i<SIZE;i++) new addr[i]=(p*i+STEP) mod SIZE ……（３２）
【００４３】前記数式３２で、ｉは入力データのフレー
ム大きさを示す変数であって、０からＳＩＺＥ(アドレ
スの数)まで変わる変数である。また、前記ＳＩＺＥは
インタリーバの大きさであり、ｐは最大公約数(ＳＩＺ
Ｅ，ｐ)＝１を満足する任意の自然数であり、ＳＴＥＰ
は整数である。
ム大きさを示す変数であって、０からＳＩＺＥ(アドレ
スの数)まで変わる変数である。また、前記ＳＩＺＥは
インタリーバの大きさであり、ｐは最大公約数(ＳＩＺ
Ｅ，ｐ)＝１を満足する任意の自然数であり、ＳＴＥＰ
は整数である。
【００４４】例えば、最初の入力バッファold＿addr[k]
に貯蔵されている、ＳＩＺＥ＝３０の入力シーケンスが
{0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
2021 22 23 24 25 26 27 28 29}であれば、Ｐ＝１１、
ＳＴＥＰ＝０の時、第１循環インタリービング後に出力
バッファnew＿addr[k]に貯蔵されたシーケンスは{011 2
2 3 14 25 6 17 28 9 20 1 12 23 4 15 26 7 18 29 10
21 2 13 24 5 16 27 8 19}になる。前記貯蔵された値を
Ｍ*Ｎ行列で表現すれば、下記の表５のようになる。
に貯蔵されている、ＳＩＺＥ＝３０の入力シーケンスが
{0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
2021 22 23 24 25 26 27 28 29}であれば、Ｐ＝１１、
ＳＴＥＰ＝０の時、第１循環インタリービング後に出力
バッファnew＿addr[k]に貯蔵されたシーケンスは{011 2
2 3 14 25 6 17 28 9 20 1 12 23 4 15 26 7 18 29 10
21 2 13 24 5 16 27 8 19}になる。前記貯蔵された値を
Ｍ*Ｎ行列で表現すれば、下記の表５のようになる。
【表５】
【００４５】しかし、最大公約数(ＳＩＺＥ，ｐ)≠１で
ある、ｐ＝６を用いる場合、前記図１０のような第１循
環インタリービングを行うと、同一のデータが重ね書き
されるためにインタリービングがなされない。
ある、ｐ＝６を用いる場合、前記図１０のような第１循
環インタリービングを行うと、同一のデータが重ね書き
されるためにインタリービングがなされない。
【００４６】ここで、最初メモリの順次的なアドレスol
d＿addr[k]に貯蔵されているＳＩＺＥ＝３０であるシー
ケンスが入力され、Ｐ＝１１、ＳＴＥＰ＝０と仮定すれ
ば、前記図１０のような第１循環インタリービング方式
で前記入力シーケンスをインタリービングした結果が次
の表６のようなＭ*Ｎ行列で表現される。
d＿addr[k]に貯蔵されているＳＩＺＥ＝３０であるシー
ケンスが入力され、Ｐ＝１１、ＳＴＥＰ＝０と仮定すれ
ば、前記図１０のような第１循環インタリービング方式
で前記入力シーケンスをインタリービングした結果が次
の表６のようなＭ*Ｎ行列で表現される。
【表６】
【００４７】最大公約数(ＳＩＺＥ，ｐ)≠１の場合にも
インタリービング可能な第２循環インタリービング方式
が図１１に示されている。前記図１１に示した第２循環
インタリービング方式は入力シーケンスをｄ*(ＳＩＺＥ
/ｄ)の行列に見なし、列は第１循環インタリービングさ
れ、行はブロックインタリービングされる方式である。
インタリービング可能な第２循環インタリービング方式
が図１１に示されている。前記図１１に示した第２循環
インタリービング方式は入力シーケンスをｄ*(ＳＩＺＥ
/ｄ)の行列に見なし、列は第１循環インタリービングさ
れ、行はブロックインタリービングされる方式である。
【００４８】図１１は、第２循環インタリービングの動
作を示す流れ図であって、ＰとＳＴＥＰ変数の最大公約
数が１である場合と１でない場合のいずれの場合にも適
用可能な循環インタリービング方式である。第２循環イ
ンタリービングの動作について調べてみれば、まず、情
報ビットｄkが入力されると、７２１段階でメモリの順
次アドレスold＿addr[k]に情報を貯蔵し、フレームデー
タの大きさＳＩＺＥを設定する。その後、７２３段階
で、循環インタリービングを行うためのホップ変数Ｐ及
びステップ変数ＳＴＥＰを設定する。前記Ｐ及びＳＴＥ
Ｐ変数を設定した後、７２５段階で下記の数式３３によ
って第２循環インタリービングのアドレスを演算する。
作を示す流れ図であって、ＰとＳＴＥＰ変数の最大公約
数が１である場合と１でない場合のいずれの場合にも適
用可能な循環インタリービング方式である。第２循環イ
ンタリービングの動作について調べてみれば、まず、情
報ビットｄkが入力されると、７２１段階でメモリの順
次アドレスold＿addr[k]に情報を貯蔵し、フレームデー
タの大きさＳＩＺＥを設定する。その後、７２３段階
で、循環インタリービングを行うためのホップ変数Ｐ及
びステップ変数ＳＴＥＰを設定する。前記Ｐ及びＳＴＥ
Ｐ変数を設定した後、７２５段階で下記の数式３３によ
って第２循環インタリービングのアドレスを演算する。
【００４９】次の数式３３において、ｉ及びｋは０から
ＳＩＺＥまでの数を示す変数である。ｊはアドレス変数
であって、０からｄまでの数を示す。Ｐは循環インタリ
ービングを行うためのホップ変数を示す。ＳＴＥＰは前
記ホップ変数によって決定された位置からＳＴＥＰ変数
だけ左側又は右側にデータをシフトしてスタート時点(s
tart point)を決定するための変数である。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（３３）
ＳＩＺＥまでの数を示す変数である。ｊはアドレス変数
であって、０からｄまでの数を示す。Ｐは循環インタリ
ービングを行うためのホップ変数を示す。ＳＴＥＰは前
記ホップ変数によって決定された位置からＳＴＥＰ変数
だけ左側又は右側にデータをシフトしてスタート時点(s
tart point)を決定するための変数である。 d=GCD(P,SIZE); for(k-j=0;j<d;j++) new addr[k]=((P*i+STEP)+j)mod SIZE ……（３３）
【００５０】前記数式３３において、(P*i+STEP)は循環
インタリービング動作を示し、ｊはブロックインタリー
ビング動作を示す。ＳＩＺＥは入力データのフレーム大
きさ、ｐは任意の自然数、ＳＴＥＰは整数である。
インタリービング動作を示し、ｊはブロックインタリー
ビング動作を示す。ＳＩＺＥは入力データのフレーム大
きさ、ｐは任意の自然数、ＳＴＥＰは整数である。
【００５１】ここで、ＳＩＺＥ＝３０、ｐ＝１１の第２
循環インタリービング結果をＭ*Ｎ行列で示すと、下記
の表７になる。
循環インタリービング結果をＭ*Ｎ行列で示すと、下記
の表７になる。
【表７】
【００５２】前記表７の結果は、表５の第１循環インタ
リービングの結果と同一である。しかし、最大公約数
(ＳＩＺＥ，ｐ)≠１の場合は次のようになる。
リービングの結果と同一である。しかし、最大公約数
(ＳＩＺＥ，ｐ)≠１の場合は次のようになる。
【表８】
【００５３】前記循環インタリーバを用いて入力シーケ
ンスをマッピングされるメモリアドレスに貯蔵した後、
行又は列単位に順次にデータを読み取ったり、入力シー
ケンスを行又は列単位に順次にメモリに貯蔵した後、ア
ドレスから１ビットずつデータを読み取る方法を用いて
インタリービングし得る。
ンスをマッピングされるメモリアドレスに貯蔵した後、
行又は列単位に順次にデータを読み取ったり、入力シー
ケンスを行又は列単位に順次にメモリに貯蔵した後、ア
ドレスから１ビットずつデータを読み取る方法を用いて
インタリービングし得る。
【００５４】デインタリービングはインタリーバで使用
した方法の逆順で具現される。
した方法の逆順で具現される。
【００５５】図１２は、本発明の第２実施形態による並
列鎖状構造のターボ符号器で循環インタリーバの性能を
示すグラフであって、構成符号の拘束長が３(Ｋ＝３)で
あり、入力フレーム大きさは１０４ビット、反復復号回
数は８回、ＢＰＳＫ(Bi-Phase Shift Key)変調方式、Ａ
ＷＧＮ(Additive White Gaussian Noise)環境における
ＢＥＲに関連して、広く用いられているブロックインタ
リーバ及びランダムインタリーバと循環インタリーバと
を比較している。前記図１２に示すように、１０-5ＢＥ
Ｒで循環インタリーバのＥｂ／Ｎｏが３dB程度であり、
ブロックインタリーバが３.４dBになる。従って、前記
１０-5ＢＥＲで循環インタリーバがフロックインタリー
バに比べて約０.４dB性能が改善されたことが判る。
列鎖状構造のターボ符号器で循環インタリーバの性能を
示すグラフであって、構成符号の拘束長が３(Ｋ＝３)で
あり、入力フレーム大きさは１０４ビット、反復復号回
数は８回、ＢＰＳＫ(Bi-Phase Shift Key)変調方式、Ａ
ＷＧＮ(Additive White Gaussian Noise)環境における
ＢＥＲに関連して、広く用いられているブロックインタ
リーバ及びランダムインタリーバと循環インタリーバと
を比較している。前記図１２に示すように、１０-5ＢＥ
Ｒで循環インタリーバのＥｂ／Ｎｏが３dB程度であり、
ブロックインタリーバが３.４dBになる。従って、前記
１０-5ＢＥＲで循環インタリーバがフロックインタリー
バに比べて約０.４dB性能が改善されたことが判る。
【００５６】図１３は、本発明の実施形態によるターボ
符号器の構成を示す図である。前記図１３を参照すれ
ば、第１構成符号器４１０は、例えば拘束長が３(Ｋ＝
３)である情報ビットを符号化して出力し、インタリー
バ４３０は、前記情報ビットを設定された規則に基づい
てインタリービングして情報ビットの順序を変える。こ
のインタリーバ４３０は、前記図７と同様に構成するこ
とができ、この場合、前記第１〜第３対角インタリービ
ング方式又は第１〜第２循環インタリービング方式で具
現できる。第２構成符号器４２０は、拘束長が３(Ｋ＝
３)である前記インタリーバ４３０の出力を符号化して
出力する。
符号器の構成を示す図である。前記図１３を参照すれ
ば、第１構成符号器４１０は、例えば拘束長が３(Ｋ＝
３)である情報ビットを符号化して出力し、インタリー
バ４３０は、前記情報ビットを設定された規則に基づい
てインタリービングして情報ビットの順序を変える。こ
のインタリーバ４３０は、前記図７と同様に構成するこ
とができ、この場合、前記第１〜第３対角インタリービ
ング方式又は第１〜第２循環インタリービング方式で具
現できる。第２構成符号器４２０は、拘束長が３(Ｋ＝
３)である前記インタリーバ４３０の出力を符号化して
出力する。
【００５７】第１テールビット生成器４５０は、前記第
１構成符号器４１０の入力端に連結される第１スイッチ
４５５と、前記第１構成符号器４１０のメモリ素子４１
２，４１３の出力を排他的論理和する排他的論理和器(e
xclusive OR gate)４５１と、前記排他的論理和器４５
１の出力に基づいてフレーム終端信号(termination sig
nal)を発生して前記第１スイッチ４５５に印加するビッ
ト発生器４５３とで構成される。前記第１テールビット
生成器４５０は、フレーム終了時、前記第１スイッチ４
５５が第１構成符号器４１０と連結されて前記第１構成
符号器４１０のメモリ素子を初期化させると同時に、フ
レーム終端信号を発生する。第２テールビット生成器４
６０は、前記第２構成符号器４２０の入力端に連結され
る第２スイッチ４６５と、前記第２構成符号器４２０の
メモリ素子４２２，４２３の出力を排他的論理和する排
他的論理和器４６１と、前記排他的論理和器４６１の出
力に基づいてフレーム終端信号を発生して前記第２スイ
ッチ４６５に印加するビット発生器４６３とで構成され
る。前記第２テールビット生成器４６０は、フレーム終
了時、前記第２スイッチ４６５が第２構成符号器４２０
と連結されて前記第２構成符号器４２０のメモリ素子を
初期化させると同時に、フレーム終端信号を発生する。
１構成符号器４１０の入力端に連結される第１スイッチ
４５５と、前記第１構成符号器４１０のメモリ素子４１
２，４１３の出力を排他的論理和する排他的論理和器(e
xclusive OR gate)４５１と、前記排他的論理和器４５
１の出力に基づいてフレーム終端信号(termination sig
nal)を発生して前記第１スイッチ４５５に印加するビッ
ト発生器４５３とで構成される。前記第１テールビット
生成器４５０は、フレーム終了時、前記第１スイッチ４
５５が第１構成符号器４１０と連結されて前記第１構成
符号器４１０のメモリ素子を初期化させると同時に、フ
レーム終端信号を発生する。第２テールビット生成器４
６０は、前記第２構成符号器４２０の入力端に連結され
る第２スイッチ４６５と、前記第２構成符号器４２０の
メモリ素子４２２，４２３の出力を排他的論理和する排
他的論理和器４６１と、前記排他的論理和器４６１の出
力に基づいてフレーム終端信号を発生して前記第２スイ
ッチ４６５に印加するビット発生器４６３とで構成され
る。前記第２テールビット生成器４６０は、フレーム終
了時、前記第２スイッチ４６５が第２構成符号器４２０
と連結されて前記第２構成符号器４２０のメモリ素子を
初期化させると同時に、フレーム終端信号を発生する。
【００５８】第１穿孔器４７０は、前記情報ビットを穿
孔する。第２穿孔器４８０は、前記第１構成符号器４１
０及び第２構成符号器４２０から出力される符号化した
データを穿孔する。前記第１穿孔器４７０及び第２穿孔
器４８０はデータの伝送率を調整する役割を果たす。マ
ルチプレクサ４９１は、ビット発生器４５３，４６３の
出力をマルチプレクシングして出力する。第３スイッチ
４９３は、フレーム終了時前記マルチプレクサ４９１か
ら出力されるテールビットを伝送チャネルにスイッチン
グ連結する。
孔する。第２穿孔器４８０は、前記第１構成符号器４１
０及び第２構成符号器４２０から出力される符号化した
データを穿孔する。前記第１穿孔器４７０及び第２穿孔
器４８０はデータの伝送率を調整する役割を果たす。マ
ルチプレクサ４９１は、ビット発生器４５３，４６３の
出力をマルチプレクシングして出力する。第３スイッチ
４９３は、フレーム終了時前記マルチプレクサ４９１か
ら出力されるテールビットを伝送チャネルにスイッチン
グ連結する。
【００５９】従って、前記第１テールビット生成器４５
０は、前記第１構成符号器４１０を終端させるためのテ
ールビットを生成し、前記第２テールビット生成器４６
０は、前記第２構成符号器４２０を終端させるためのテ
ールビットを生成する。また、第１穿孔器４７０及び第
２穿孔器４８０は、伝送率を適切なレベルに調整して出
力する。
０は、前記第１構成符号器４１０を終端させるためのテ
ールビットを生成し、前記第２テールビット生成器４６
０は、前記第２構成符号器４２０を終端させるためのテ
ールビットを生成する。また、第１穿孔器４７０及び第
２穿孔器４８０は、伝送率を適切なレベルに調整して出
力する。
【００６０】前記図１３を参照すれば、ターボ符号は構
成符号器４１０，４２０を終端させるためにテールビッ
トを使用する。この時、前記ターボ符号の構成符号は体
系的符号(systematic code)なので、非体系的たたみ込
み符号のように‘０’を続いて入力しても、構成符号器
４１０，４２０のメモリ４１２，４１３，４２２，４２
３は初期化されない。しかし、入力から最も近いメモリ
の値を‘０’に設定するために、構成符号器４１０，４
２０は、前記メモリにフィードバックされる値の和をテ
ールビット発生器を用いて入力すればいい。従って、タ
ーボ符号器では各構成符号のメモリ数に対応するテール
ビットが必要である。図１３で前記第１構成符号器４１
０の入力端に連結されるスイッチ４５５及び第２構成符
号器４２０の入力端に連結されるスイッチ４６５は、テ
ールビット生成時点でスイッチングされる。その後、前
記第１構成符号器４１０及び第２構成符号器４２０に出
力されるテールビットによるパリティビットは前記第２
穿孔器４８０に出力され、テールビット生成器から生成
したテールビットは前記第３スイッチ４９３によってス
イッチングされて情報ビットＸkとして出力される。
成符号器４１０，４２０を終端させるためにテールビッ
トを使用する。この時、前記ターボ符号の構成符号は体
系的符号(systematic code)なので、非体系的たたみ込
み符号のように‘０’を続いて入力しても、構成符号器
４１０，４２０のメモリ４１２，４１３，４２２，４２
３は初期化されない。しかし、入力から最も近いメモリ
の値を‘０’に設定するために、構成符号器４１０，４
２０は、前記メモリにフィードバックされる値の和をテ
ールビット発生器を用いて入力すればいい。従って、タ
ーボ符号器では各構成符号のメモリ数に対応するテール
ビットが必要である。図１３で前記第１構成符号器４１
０の入力端に連結されるスイッチ４５５及び第２構成符
号器４２０の入力端に連結されるスイッチ４６５は、テ
ールビット生成時点でスイッチングされる。その後、前
記第１構成符号器４１０及び第２構成符号器４２０に出
力されるテールビットによるパリティビットは前記第２
穿孔器４８０に出力され、テールビット生成器から生成
したテールビットは前記第３スイッチ４９３によってス
イッチングされて情報ビットＸkとして出力される。
【００６１】ハードウェアの複雑度を低減するために、
伝送率を２の累乗(power of 2)にするのが望ましい。し
かし、例えば、３８４kbpsのデータ伝送率を有する場合
には、符号率が１／２であるターボ符号を使用すると、
伝送率の２の累乗にすることができない。従って、この
ような場合には符号率が１／２であるターボ符号を穿孔
して生成した、符号率３／８のターボ符号を使用すれば
いい。特に、１４４kbps伝送率では符号率が１／２であ
るターボ符号を穿孔して符号率を９／１６に変える。こ
こで、下記の表９及び表１０は９／６穿孔マトリックス
の例を示したものである。
伝送率を２の累乗(power of 2)にするのが望ましい。し
かし、例えば、３８４kbpsのデータ伝送率を有する場合
には、符号率が１／２であるターボ符号を使用すると、
伝送率の２の累乗にすることができない。従って、この
ような場合には符号率が１／２であるターボ符号を穿孔
して生成した、符号率３／８のターボ符号を使用すれば
いい。特に、１４４kbps伝送率では符号率が１／２であ
るターボ符号を穿孔して符号率を９／１６に変える。こ
こで、下記の表９及び表１０は９／６穿孔マトリックス
の例を示したものである。
【表９】
【表１０】
【００６２】前記表９及び表１０で、情報ビットは入力
される情報ビットｄkであって、第１穿孔器４７０に印
加され、ＲＳＣ１は第１構成符号器４１０から出力され
るパリティビットであって、第２穿孔器４８０に印加さ
れる。この時、前記表９は構成符号器４１０及び４２０
から出力するパリティビットを穿孔した例を示すもので
あって、この場合、パリティビットに該当する部分で連
続的に‘０’で示される部分が多数存在する。即ち、伝
送率を調整するためにパリティビットを穿孔すると、前
記表９の下線を引いた部分のようにパリティビットに該
当する部分で連続的に‘０’が現れる箇所が存在する。
しかし、本発明の実施形態では前記各構成符号器４１
０，４２０のメモリが２個しかないために、パリティビ
ットを連続して二つ以上伝送しないと致命的な誤りが生
ずる恐れがある。従って、本発明の実施形態では前記表
１０のように情報ビットを穿孔する。前記表１０は前記
表９と同一な９／６穿孔マトリックスであるが、常に連
続して二つ以上のパリティビットが伝送される。しか
し、ターボ符号の性能は反復復号回数に比例して向上さ
れる。
される情報ビットｄkであって、第１穿孔器４７０に印
加され、ＲＳＣ１は第１構成符号器４１０から出力され
るパリティビットであって、第２穿孔器４８０に印加さ
れる。この時、前記表９は構成符号器４１０及び４２０
から出力するパリティビットを穿孔した例を示すもので
あって、この場合、パリティビットに該当する部分で連
続的に‘０’で示される部分が多数存在する。即ち、伝
送率を調整するためにパリティビットを穿孔すると、前
記表９の下線を引いた部分のようにパリティビットに該
当する部分で連続的に‘０’が現れる箇所が存在する。
しかし、本発明の実施形態では前記各構成符号器４１
０，４２０のメモリが２個しかないために、パリティビ
ットを連続して二つ以上伝送しないと致命的な誤りが生
ずる恐れがある。従って、本発明の実施形態では前記表
１０のように情報ビットを穿孔する。前記表１０は前記
表９と同一な９／６穿孔マトリックスであるが、常に連
続して二つ以上のパリティビットが伝送される。しか
し、ターボ符号の性能は反復復号回数に比例して向上さ
れる。
【００６３】上述の如く、本発明は、ターボ符号器の内
部に存在するインタリーバの大きさを縮め、ターボ符号
に優秀な性能を示すインタリーバを導入することによっ
て、時間遅延の制約のために通信システムの音声及びデ
ータ伝送に適用できなかったターボ符号を音声及びデー
タ伝送に利用することができる。また、性能の優秀なイ
ンタリーバを使用して前記ターボ符号器の構成符号器の
状態数を減少させることによって復号器の複雑さを減少
できる。また、本発明の実施形態では、入力情報を穿孔
するために、多様な符号率を提供することができる。
部に存在するインタリーバの大きさを縮め、ターボ符号
に優秀な性能を示すインタリーバを導入することによっ
て、時間遅延の制約のために通信システムの音声及びデ
ータ伝送に適用できなかったターボ符号を音声及びデー
タ伝送に利用することができる。また、性能の優秀なイ
ンタリーバを使用して前記ターボ符号器の構成符号器の
状態数を減少させることによって復号器の複雑さを減少
できる。また、本発明の実施形態では、入力情報を穿孔
するために、多様な符号率を提供することができる。
【００６４】一方、前記本発明の詳細な説明では具体的
な実施形態に上げて説明してきたが、本発明の範囲内で
様々な変形が可能であるということは勿論である。従っ
て、本発明の範囲は前記実施形態によって限られてはい
けなく、特許請求の範囲とそれに均等なものによって定
められるべきである。 ［図面の簡単な説明］
な実施形態に上げて説明してきたが、本発明の範囲内で
様々な変形が可能であるということは勿論である。従っ
て、本発明の範囲は前記実施形態によって限られてはい
けなく、特許請求の範囲とそれに均等なものによって定
められるべきである。 ［図面の簡単な説明］
【図１】 従来の並列鎖状循環構造的符号器の構成図。
【図２】 従来の直列鎖状循環構造的符号器の構成図。
【図３】 従来の並列鎖状循環構造的復号器の構成図。
【図４】 従来の直列鎖状循環構造的復号器の構成図。
【図５】 本発明の第１実施形態による鎖状循環構造的
符号器の構成を示す図。
符号器の構成を示す図。
【図６】 本発明の第２実施形態による鎖状循環構造的
符号器の構成を示す図。
符号器の構成を示す図。
【図７】 本発明の第１実施形態によるターボ符号器で
対角インタリーバの構造を示す図。
対角インタリーバの構造を示す図。
【図８】 図７のような構成を有する対角インタリーバ
の構造で第１対角インタリービング動作過程を示す流れ
図。
の構造で第１対角インタリービング動作過程を示す流れ
図。
【図９】 本発明の第２実施形態によるターボ符号器で
循環インタリーバの構造を示す図。
循環インタリーバの構造を示す図。
【図１０】 図９のような構成を有するインタリーバの
構造で第１循環インタリービング動作過程を示す流れ
図。
構造で第１循環インタリービング動作過程を示す流れ
図。
【図１１】 図７のような構成を有するインタリーバの
構造で第２循環インタリービング動作過程を示す流れ
図。
構造で第２循環インタリービング動作過程を示す流れ
図。
【図１２】 ランダムインタリービング方式及びブロッ
クインタリービング方式を使用したターボ符号器と本発
明の第２実施形態による循環インタリービング方式を使
用したターボ符号器の特性を比較したグラフ。
クインタリービング方式を使用したターボ符号器と本発
明の第２実施形態による循環インタリービング方式を使
用したターボ符号器の特性を比較したグラフ。
【図１３】 テールビット生成及び穿孔動作を説明する
ための本発明の実施形態によるターボ符号器の構成図。
ための本発明の実施形態によるターボ符号器の構成図。
４１０ 第１符号器
４２０ 第２符号器
４３２ 対角インタリーバ
４３４ 循環インタリーバ
５１１ レジスタ
５１３ 対角インタリービングテーブル
５１５ 循環インタリービングテーブル
５１７ 対角インタリービング制御器
５１９ 循環インタリービング制御器
５２１ マルチプレクサ
５２３ メモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ピル・ジュン・リー
大韓民国・ソウル・121−220・マポ−
グ・ハプチョン−ドン・366−５
(72)発明者 ジュン・ジン・コン
大韓民国・キュンギ−ド・461−162・ソ
ンナム−シ・スジョン−グ・シンフン・
２−ドン・ジュゴン・アパートメント・
＃120−703
(72)発明者 ヨン・キム
大韓民国・ソウル・157−012・カンソ−
グ・フワゴク・２−ドン・163−３
(56)参考文献 特開 平７−202851（ＪＰ，Ａ)
特開 平７−212251（ＪＰ，Ａ)
特開 平３−292023（ＪＰ，Ａ)
特表2000−514276（ＪＰ，Ａ)
国際公開99／025069（ＷＯ，Ａ１)
Ｒｅｅｄ， Ｍ． Ｃ．他，Ｔｕｒｂ
ｏ−Ｃｏｄｅ Ｔｅｒｍｉｎａｔｉｏｎ
Ｓｃｈｅｍｅｓ ａｎｄ ａ Ｎｏｖ
ｅｌ Ａｌｔｅｒｎａｔｉｖｅ ｆｏｒ
Ｓｈｏｒｔ Ｆｒａｍｅｓ，Ｐｅｒｓ
ｏｎａｌ， Ｉｎｄｏｏｒ ａｎｄ Ｍ
ｏｂｉｌｅ Ｒａｄｉｏ Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ， 1996， ７ｔｈ
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｙｍｐｏｓｉｕｍ ｏｎ， Ｖｏ
ｌ．２，米国，ＩＥＥＥ，1996年10月15
日，Ｖｏｌ．２，ｐ．354−358， Ｖｏ
ｌ．２
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 13/00 - 13/53
Claims (4)
- 【請求項１】 第１構成符号器及び第２構成符号器を備
えるチャネル符号化装置を用いるチャネル符号化方法に
おいて、可変的な入力情報ビットを受信する過程と、 第１構成符号器によって入力情報の第１パリティビット
を生成する過程と、 入力情報ビットの数に適応して入力情報ビットをインタ
リービングする過程と、 第２構成符号器によって入力情報ビットの第２パリティ
ビットを生成する過程と、 前記第１及び第２構成符号器のメモリを各々ターミネー
ションするテールビットを生成して前記第１及び第２構
成符号器に各々印加する過程と、からなることを特徴と
するチャネル符号化方法。 - 【請求項２】 可変的な入力情報ビットを符号化するタ
ーボ符号化装置であって、 第１パリティを生成するために可変的な入力情報ビット
を符号化する第１構成符号器と、可変的な 入力情報ビットをインタリービングするインタ
リーバと、 第２パリティを生成するためにインタリービングされた
入力情報ビットを符号化する第２構成符号器と、第１構成符号器内のメモリをターミネーションするため
に第１構成符号器のフィードバック値に等しい 第１テー
ルビットを生成する第１テールビット生成器と、第２構成符号器内のメモリをターミネーションするため
に第２構成符号器のフィードバック値に等しい 第２テー
ルビットを生成する第２テールビット生成器と、 フレームの終わりにおいて第１構成符号器の入力を入力
情報ビットから第１テールビットへ切り換える第１スイ
ッチと、 フレームの終わりにおいて第２構成符号器の入力をイン
タリービングされた入力情報ビットから第２テールビッ
トへ切り換える第２スイッチと、を具備し、 各々の構成符号器は、該構成符号器のメモリと同数のテ
ールビットを必要とし、かつ、各々の構成符号器は、生
成されたテールビットと該テールビットのパリティビッ
トとを各々出力する ことを特徴とするターボ符号化装
置。 - 【請求項３】 第１パリティまたは第２パリティのうち
の１つを一度に穿孔する穿孔器を更に具備することを特
徴とする請求項２記載のターボ符号化装置。 - 【請求項４】 第１テールビットと第２テールビットと
を多重化するマルチプレクサを更に具備することを特徴
とする請求項２記載のターボ符号化装置。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997/36265 | 1997-07-30 | ||
| KR19970036265 | 1997-07-30 | ||
| KR1997/60101 | 1997-11-10 | ||
| KR1019970060101A KR100454952B1 (ko) | 1997-07-30 | 1997-11-10 | 적응형채널부호화방법및장치 |
| PCT/KR1998/000232 WO1999007076A2 (en) | 1997-07-30 | 1998-07-30 | Adaptive channel encoding method and device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003278667A Division JP3730238B2 (ja) | 1997-07-30 | 2003-07-23 | 適用形チャネル符号化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001512914A JP2001512914A (ja) | 2001-08-28 |
| JP3492632B2 true JP3492632B2 (ja) | 2004-02-03 |
Family
ID=26632977
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000505687A Expired - Lifetime JP3492632B2 (ja) | 1997-07-30 | 1998-07-30 | 適用形チャネル符号化方法及び装置 |
| JP2003278667A Expired - Lifetime JP3730238B2 (ja) | 1997-07-30 | 2003-07-23 | 適用形チャネル符号化方法及び装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003278667A Expired - Lifetime JP3730238B2 (ja) | 1997-07-30 | 2003-07-23 | 適用形チャネル符号化方法及び装置 |
Country Status (9)
| Country | Link |
|---|---|
| EP (2) | EP0997031B1 (ja) |
| JP (2) | JP3492632B2 (ja) |
| CN (2) | CN1256812C (ja) |
| BR (1) | BR9811299A (ja) |
| CA (1) | CA2295791C (ja) |
| DE (2) | DE69838451T2 (ja) |
| ES (2) | ES2290990T3 (ja) |
| RU (1) | RU2193276C2 (ja) |
| WO (1) | WO1999007076A2 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7536624B2 (en) | 2002-01-03 | 2009-05-19 | The Directv Group, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
| US6430722B1 (en) | 1998-01-23 | 2002-08-06 | Hughes Electronics Corporation | Forward error correction scheme for data channels using universal turbo codes |
| KR100557177B1 (ko) * | 1998-04-04 | 2006-07-21 | 삼성전자주식회사 | 적응 채널 부호/복호화 방법 및 그 부호/복호 장치 |
| WO2000010257A1 (en) | 1998-08-17 | 2000-02-24 | Hughes Electronics Corporation | Turbo code interleaver with near optimal performance |
| US6332209B1 (en) | 1998-08-27 | 2001-12-18 | Hughes Electronics Corporation | Method for a general turbo code trellis termination |
| EP1919086B1 (en) | 1999-03-01 | 2013-02-27 | Fujitsu Limited | Turbo decoder |
| FR2790621B1 (fr) | 1999-03-05 | 2001-12-21 | Canon Kk | Dispositif et procede d'entrelacement pour turbocodage et turbodecodage |
| CA2742096C (en) * | 1999-04-13 | 2015-01-06 | Ericsson Ab | Rate matching and channel interleaving for a communications system |
| EP1186107B1 (en) * | 1999-05-28 | 2007-01-10 | Lucent Technologies Inc. | Turbo code termination |
| AU2003204597B2 (en) * | 1999-07-06 | 2005-01-20 | Samsung Electronics Co., Ltd. | Rate matching device and method for a data communication system |
| IL141800A0 (en) | 1999-07-06 | 2002-03-10 | Samsung Electronics Co Ltd | Rate matching device and method for a data communication system |
| DE19934646C2 (de) * | 1999-07-16 | 2001-09-13 | Univ Dresden Tech | Verfahren und Vorrichtung zur iterativen Decodierung von verketteten Codes |
| FR2796780B1 (fr) * | 1999-07-21 | 2003-09-19 | Groupe Ecoles Telecomm | Procede et dispositif de codage a au moins deux codages en parallele et permutation amelioree, et procede et dispositif de decodage correspondants |
| DE19935785A1 (de) | 1999-07-29 | 2001-02-08 | Siemens Ag | Verfahren und Einrichtung zur Erzeugung eines ratenkompatiblen Codes |
| FI108822B (fi) * | 2000-02-14 | 2002-03-28 | Nokia Corp | Lomittelumenetelmä ja -järjestelmä |
| DE10008064B4 (de) | 2000-02-22 | 2009-07-02 | Siemens Ag | Verfahren zum Anpassen der einem Turbo-Codierer zuzuführenden Datenblöcke und entsprechende Kommunikationsvorrichtung |
| US6289000B1 (en) * | 2000-05-19 | 2001-09-11 | Intellon Corporation | Frame control encoder/decoder for robust OFDM frame transmissions |
| JP2002076925A (ja) * | 2000-08-31 | 2002-03-15 | Sony Corp | 軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法 |
| JP2002076915A (ja) * | 2000-08-31 | 2002-03-15 | Sony Corp | インターリーブ装置及びインターリーブ方法、並びに、復号装置及び復号方法 |
| DE10048872A1 (de) | 2000-10-02 | 2002-04-25 | Infineon Technologies Ag | Abschnittsweise Entschachtelung |
| US6871270B2 (en) * | 2001-12-03 | 2005-03-22 | Samsung Electronics Co., Ltd. | Device and method for minimizing puncturing-caused output delay |
| US6973579B2 (en) | 2002-05-07 | 2005-12-06 | Interdigital Technology Corporation | Generation of user equipment identification specific scrambling code for the high speed shared control channel |
| FI20021222A (fi) | 2002-06-20 | 2003-12-21 | Nokia Corp | Informaatiobittien limitys |
| CN1333598C (zh) * | 2004-03-05 | 2007-08-22 | 上海交通大学 | 一种用于数字电视地面传输的比特交织方法 |
| CN1333599C (zh) * | 2004-03-29 | 2007-08-22 | 上海交通大学 | 一种用于数字电视地面传输的比特交织方法 |
| US7590045B2 (en) | 2005-01-11 | 2009-09-15 | Samsung Electronics Co., Ltd | Apparatus and method for transmitting fast feedback information in a wireless communication system |
| WO2006082923A1 (ja) * | 2005-02-03 | 2006-08-10 | Matsushita Electric Industrial Co., Ltd. | 並列インターリーバ、並列デインターリーバ及びインターリーブ方法 |
| KR100729258B1 (ko) * | 2005-12-07 | 2007-06-18 | 엘지전자 주식회사 | 확장된 링크 적응화 기법을 제공하는 이동 통신 단말기 및그 방법 |
| JP4436315B2 (ja) | 2005-12-26 | 2010-03-24 | 京セラ株式会社 | 畳み込み符号化器、通信装置、及び畳み込み符号化方法 |
| WO2007134542A1 (fr) * | 2006-05-23 | 2007-11-29 | Huawei Technologies Co., Ltd. | Procédé et appareil d'envoi et de réception de signaux |
| US7925956B2 (en) * | 2006-10-03 | 2011-04-12 | Motorola Mobility, Inc. | Method and apparatus for encoding and decoding data |
| US8194750B2 (en) * | 2006-10-16 | 2012-06-05 | Samsung Electronics Co., Ltd. | System and method for digital communication having a circulant bit interleaver for equal error protection (EEP) and unequal error protection (UEP) |
| JP5415280B2 (ja) * | 2007-01-16 | 2014-02-12 | コーニンクレッカ フィリップス エヌ ヴェ | データビット又はシンボルをインタリーブするためのシステム、装置及び方法 |
| CN101075812B (zh) * | 2007-06-08 | 2011-01-05 | 中国科学技术大学 | 一种并行级联结构的系统形式低密度码的构造方法 |
| CN101350626B (zh) * | 2007-07-20 | 2012-02-15 | 电信科学技术研究院 | 一种Turbo码编码装置及方法 |
| JP2009077371A (ja) * | 2007-08-30 | 2009-04-09 | Hitachi Communication Technologies Ltd | インタリーブ方法、送信機、無線機、および無線通信システム。 |
| EP2383920B1 (en) | 2007-12-20 | 2014-07-30 | Optis Wireless Technology, LLC | Control channel signaling using a common signaling field for transport format and redundancy version |
| KR101208555B1 (ko) | 2008-07-13 | 2012-12-05 | 엘지전자 주식회사 | 이동통신 시스템에서 ＣＴＣ(Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｔｕｒｂｏ Ｃｏｄｅ) 인코더를 이용하여 데이터를 전송하기 위한 장치 및 그 방법 |
| CN101753261B (zh) * | 2008-12-01 | 2012-11-21 | 电信科学技术研究院 | 一种编码器、译码器及编码、译码方法 |
| CN101753151B (zh) * | 2008-12-02 | 2014-02-05 | 电信科学技术研究院 | 一种数据处理装置及方法 |
| CN101753153B (zh) * | 2008-12-04 | 2014-02-05 | 电信科学技术研究院 | 一种Turbo码编码器、译码器及编码、译码方法 |
| CN101753155B (zh) * | 2008-12-22 | 2014-12-03 | 电信科学技术研究院 | 一种数据处理装置及其方法 |
| CN105100862B (zh) * | 2014-04-18 | 2018-04-24 | 阿里巴巴集团控股有限公司 | 网格移动的显示处理方法及其系统 |
| US10784901B2 (en) | 2015-11-12 | 2020-09-22 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
| US11043966B2 (en) | 2016-05-11 | 2021-06-22 | Qualcomm Incorporated | Methods and apparatus for efficiently generating multiple lifted low-density parity-check (LDPC) codes |
| US10454499B2 (en) | 2016-05-12 | 2019-10-22 | Qualcomm Incorporated | Enhanced puncturing and low-density parity-check (LDPC) code structure |
| US10313057B2 (en) | 2016-06-01 | 2019-06-04 | Qualcomm Incorporated | Error detection in wireless communications using sectional redundancy check information |
| US9917675B2 (en) | 2016-06-01 | 2018-03-13 | Qualcomm Incorporated | Enhanced polar code constructions by strategic placement of CRC bits |
| US10291354B2 (en) | 2016-06-14 | 2019-05-14 | Qualcomm Incorporated | High performance, flexible, and compact low-density parity-check (LDPC) code |
| CA3026317C (en) | 2016-07-27 | 2023-09-26 | Qualcomm Incorporated | Design of hybrid automatic repeat request (harq) feedback bits for polar codes |
| US11070237B2 (en) * | 2017-03-23 | 2021-07-20 | Qualcomm Incorporated | Parity bit channel assignment for polar coding |
| US10312939B2 (en) | 2017-06-10 | 2019-06-04 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
| KR102113450B1 (ko) | 2017-07-07 | 2020-05-20 | 퀄컴 인코포레이티드 | 저밀도 패리티 체크 코드 베이스 그래프 선택을 적용한 통신 기술 |
| CN110098891B (zh) * | 2018-01-30 | 2021-09-07 | 华为技术有限公司 | 交织方法和交织装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901319A (en) * | 1988-03-18 | 1990-02-13 | General Electric Company | Transmission system with adaptive interleaving |
| GB2296165B (en) * | 1994-12-15 | 1999-12-29 | Int Mobile Satellite Org | Multiplex communication |
| US5721745A (en) * | 1996-04-19 | 1998-02-24 | General Electric Company | Parallel concatenated tail-biting convolutional code and decoder therefor |
-
1998
- 1998-07-30 CA CA002295791A patent/CA2295791C/en not_active Expired - Lifetime
- 1998-07-30 CN CN 02147194 patent/CN1256812C/zh not_active Expired - Lifetime
- 1998-07-30 DE DE69838451T patent/DE69838451T2/de not_active Expired - Lifetime
- 1998-07-30 RU RU2000102353A patent/RU2193276C2/ru active
- 1998-07-30 ES ES98935383T patent/ES2290990T3/es not_active Expired - Lifetime
- 1998-07-30 BR BR9811299-6A patent/BR9811299A/pt not_active Application Discontinuation
- 1998-07-30 JP JP2000505687A patent/JP3492632B2/ja not_active Expired - Lifetime
- 1998-07-30 EP EP98935383A patent/EP0997031B1/en not_active Expired - Lifetime
- 1998-07-30 EP EP05016017A patent/EP1601109B1/en not_active Expired - Lifetime
- 1998-07-30 CN CNB988073528A patent/CN1150680C/zh not_active Expired - Lifetime
- 1998-07-30 WO PCT/KR1998/000232 patent/WO1999007076A2/en active IP Right Grant
- 1998-07-30 DE DE69841631T patent/DE69841631D1/de not_active Expired - Lifetime
- 1998-07-30 ES ES05016017T patent/ES2344299T3/es not_active Expired - Lifetime
-
2003
- 2003-07-23 JP JP2003278667A patent/JP3730238B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｒｅｅｄ， Ｍ． Ｃ．他，Ｔｕｒｂｏ−Ｃｏｄｅ Ｔｅｒｍｉｎａｔｉｏｎ Ｓｃｈｅｍｅｓ ａｎｄ ａ Ｎｏｖｅｌ Ａｌｔｅｒｎａｔｉｖｅ ｆｏｒ Ｓｈｏｒｔ Ｆｒａｍｅｓ，Ｐｅｒｓｏｎａｌ， Ｉｎｄｏｏｒ ａｎｄ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ， １９９６， ７ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ， Ｖｏｌ．２，米国，ＩＥＥＥ，１９９６年１０月１５日，Ｖｏｌ．２，ｐ．３５４−３５８， Ｖｏｌ．２ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69841631D1 (de) | 2010-06-02 |
| JP2001512914A (ja) | 2001-08-28 |
| JP3730238B2 (ja) | 2005-12-21 |
| EP0997031A2 (en) | 2000-05-03 |
| WO1999007076A3 (en) | 1999-09-16 |
| DE69838451D1 (de) | 2007-10-31 |
| RU2193276C2 (ru) | 2002-11-20 |
| CN1264509A (zh) | 2000-08-23 |
| BR9811299A (pt) | 2000-12-05 |
| EP0997031B1 (en) | 2007-09-19 |
| CN1150680C (zh) | 2004-05-19 |
| CA2295791A1 (en) | 1999-02-11 |
| CN1256812C (zh) | 2006-05-17 |
| CN1492589A (zh) | 2004-04-28 |
| JP2004040818A (ja) | 2004-02-05 |
| EP1601109B1 (en) | 2010-04-21 |
| CA2295791C (en) | 2006-06-13 |
| EP1601109A2 (en) | 2005-11-30 |
| ES2344299T3 (es) | 2010-08-24 |
| EP1601109A3 (en) | 2007-10-03 |
| DE69838451T2 (de) | 2008-01-10 |
| WO1999007076A2 (en) | 1999-02-11 |
| ES2290990T3 (es) | 2008-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3492632B2 (ja) | 適用形チャネル符号化方法及び装置 | |
| US6289486B1 (en) | Adaptive channel encoding method and device | |
| JP3857320B2 (ja) | 並列連結のテイルバイティング・コンボルーション・コード及びその復号器 | |
| JP3494994B2 (ja) | 通信システムで直列鎖相構造を有する符号化及び復号化装置 | |
| CA2363410C (en) | Highly parallel map decoder | |
| US6772391B1 (en) | Hybrid interleaver for turbo codes | |
| JP2006115145A (ja) | 復号装置及び復号方法 | |
| JP2004015285A (ja) | ターボ復号方法及びターボ復号装置 | |
| JP2004533175A (ja) | 相補的エンコーダ／デコーダに対する方法及び装置 | |
| CA2346830C (en) | Hybrid interleaver for turbo codes | |
| US20020172292A1 (en) | Error floor turbo codes | |
| KR100454952B1 (ko) | 적응형채널부호화방법및장치 | |
| KR100645730B1 (ko) | 매직 매트릭스를 이용한 인터리빙 방법 | |
| KR19990017546A (ko) | 터보부호기의 복호기 | |
| KR100407328B1 (ko) | 이동통신시스템의채널부호화장치및방법 | |
| KR100317377B1 (ko) | 변복조 시스템의 부호화 및 복호화 장치 | |
| KR100311413B1 (ko) | 통신 시스템의 직렬 연쇄 컨벌루션 부호화 방법 및 장치 | |
| KR100332805B1 (ko) | 직렬 연쇄 컨벌루션 부호화 장치 및 부호화/복호화 방법 | |
| EP1347580A2 (en) | Hybrid interleaver for turbo codes | |
| JP2001326577A (ja) | 直接連接畳込み符号器、及び、直接連接畳込み符号化方法 | |
| JP2006280010A (ja) | 復号装置及び復号方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |