KR101472542B1 - 데이터 비트들이나 심벌들을 인터리빙하는 시스템, 장치, 및 방법 - Google Patents

데이터 비트들이나 심벌들을 인터리빙하는 시스템, 장치, 및 방법 Download PDF

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Abstract

데이터 송신 시스템은 각각 송신될 정보를 나타내는 연속적인 비트들을 인코딩한다. 인터리버는 인코더로부터 비트들을 수신하고, 그 비트들을 인터리빙한다. 인터리버는 메모리와, 대각선 기록 패턴에 따라 메모리에 비트들을 기록하고, 대각선 판독 패턴에서 메모리로부터 비트들을 판독하도록 구성된 메모리 판독 기록 제어기를 포함한다. 심벌 맵퍼는 인터리빙된 비트들을 수신하고, 인코딩된 인터리빙된 비트들을 송신 포맷을 사용하여 심벌들로 맵핑한다.

Description

데이터 비트들이나 심벌들을 인터리빙하는 시스템, 장치, 및 방법{SYSTEM, APPARATUS AND METHOD FOR INTERLEAVING DATA BITS OR SYMBOLS}
관련 출원들의 상호 참조
본 출원은 2007년 1월 16일 출원된 이전 출원되고 공동 계류중인 미국 가 출원 일련 번호 60/885,143호의 이익을 주장한다.
본 발명은 데이터 통신 분야, 특히 OFDM(Orthogonal Frequency Division Modulation) 시스템들과 SCBT(Single Carrier Block Transmission) 시스템들을 포함하는, 하지만 이들에 제한되지는 않은, 다양한 송신 시스템들에서 전개하기에 적합한 비트들이나 심벌들을 인터리빙하는 시스템 및 방법에 관한 것이다.
데이터 통신 시스템들은 그것들이 이용하는 송신 구조에 따라 여러 방식으로 분류될 수 있다. 그러한 분류 방식 중 하나는 멀티 캐리어 통신 시스템들과 싱글 캐리어 통신 시스템을 구별하는 것이다. OFDM은 멀티 캐리어 통신 구조의 일 예이다. SCBT는 싱글 캐리어 통신 구조의 일 예이다.
송신 구조의 선택은 다양한 요소들에 의존한다. 예컨대, 통신 채널의 환경적 특징들이 송신 구조의 선택시 요소일 수 있다. 송신 구조의 선택에 영향을 미치는 또 다른 요소는, 통신 채널을 통해 데이터를 송신하기 위해 사용된 통신 시스템들의 성능 기준(performance criteria)이다. 일부 시스템들에서는 OFDM이 시스템 성능 기준을 만족시키기에 더 적합하게 된다. 다른 응용예들에서는 싱글 캐리어 구조가 멀티플 캐리어 시스템보다 더 나은 시스템 성능을 제공한다.
예컨대, OFDM은 종종 송신기의 피크-투-평균 전력비(peak-to-average power ration)가 시스템 설계시 중요한 요소가 아닐 때 양호한 선택이다. 반면에, SCBT는 종종 피크-투-평균 전력비가 시스템 설계시 고려 대상일 때 더 나은 성능을 제공한다. 하지만, 표준 싱글 캐리어 시스템은 통상적으로 비교적 구현하기에 고가인 등화 구조를 요구한다. 이러한 등화 요구 조건을 완화시키기 위해, 싱글 캐리어 블록 싱글 송신(SCBT) 구조들이 최근에 제안되었다. 이들 SCBT 구조들은 종래의 OFDM 시스템에서 행해진 것처럼, 데이터의 블록에 순환식 접두부(cyclic prefix)나 0(zero)들을 삽입한다.
OFDM 시스템과 SCBT 시스템 모두에서는, 적어도 하나의 송신기가 통신 채널을 통해 정보를 송신하도록 구성된다. 송신될 정보를 나타내는 비트들은, 예컨대 에러 코딩 기술에 따라 비트들을 인코딩함으로써 심벌들로 변환된다. 코딩된 비트들은, OFDM 구조 또는 SCBT 구조와 같은 송신 구조에 따라 심벌들로 맵핑된다(mapped). 이후 심벌들은 통신 채널을 통해 송신된다.
송신된 심벌들은 잡음 및 다른 채널 방해에 민감할 수 있다. 많은 경우들에 있어, 채널 방해는 버스티(bursty)이거나, 또는 이들은 주기적인 패턴이나 주기적인 것에 가까운 패턴과 같은 특정 패턴으로 발생한다. 즉, 비교적 짧은 간격들 또는 클러스터들로 일어난다. 버스티들은 통상 그 뒤에 잡음이 없는 간격들이 온다. 버스티 채널 상태는 수신된 디코딩된 비트들에서 증가된 에러들을 초래하는 경향이 있고, 이는 특히 송신된 심벌들이 시간상 또는 공간상 근접하여 있을 때 그러하다.
FEC(forward error coding) 기술들은 이들 에러를 정정하기 위해 송신된 데이터에서의 리던던시(redundancy)에 의존한다. 하지만, 에러들이 버스티로 인한 것일 때에는 FEC 디코더가 송신된 데이터에서 삽입된 리던던시를 이용하는 것이 더 어렵다. 버스티 방해는 에러 정정 코드에 따라 제공된 여분의 비트들을 포함하여 근접하여 있는 비트들이나 심벌들을 더 손상시킬 가능성이 있다.
버스티 채널 방해의 영향을 완화시키기 위해, 송신기에서는 인터리버가 종종 사용된다. 대응하는 디-인터리버(de-interleaver)가 수신기에서 이용된다. 인터리버들은 송신 전에 송신될 데이터의 순서를 다시 배열한다. 수신기에서는 본래의 데이터 순서가 복구되고, 정보가 회복된다. 재순서화 동작의 결과, 송신 전에 서로 가까운 여분의 비트들이나 심벌들이 채널을 통해 송신될 때 서로 가까이 있지 않다. 그러므로, 관련된 데이터 부분들이 버스티 채널 손상과 방해에 의해 영향을 받을 가능성이 감소된다.
한 가지 종래의 인터리빙 구조(블록 인터리버)는 데이터를 행마다(row by row) 또는 열마다(column by column)와 같은 종래의 수직 패턴과 수평 패턴으로 직사각형 메모리에 데이터를 기록한다. 이 데이터는 기록 순서와 반대인 수직 순서 또는 수평 순서로 직사각형 방식으로 메모리로부터 판독된다. 수신기에서는, 수신된 데이터가 수직 순서 또는 수평 순서로 메모리에 기록되고 메모리로부터 판독된다. 이러한 기술은 버스티 채널 상태의 영향을 완화시키기 위해 데이터를 인터리빙하는 역할을 한다. 하지만, 이러한 종래 기술은 결점을 지니고 있다. 예컨대, 비록 블록 인터리버가 데이터 비트들이나 심벌들의 순서를 재배열하여, 본래 서로 가까이 있는 데이터 비트들이나 심벌들이 더 멀리 놓이게 되더라도, 그것들은 주기적으로 놓이게 된다. 예컨대, 인터리빙 전에 연속적으로 놓이는 3개의 데이터 비트-심벌을 고려한다. 인터리빙 후, 이들 데이터 심벌/비트는 N이 블록 인터리버의 폭인 정확한 분리 거리(separation)(N)를 두고 놓이게 된다.
블록 인터리버의 주기적인 성질은, 데이터가 특정 에러와 잡음 패턴들에 손상 받기 쉽게 한다. 예컨대, 잡음이 주기적으로 나타날 때에는, 모든 여분의 심벌/비트가 더 높은 잡음이나 에러 레벨에 직면하게 된다. SCBT 데이터 심벌과 OFDM 데이터 심벌 모두에서, 특히 다수 경로 채널이 소수의 경로들로 이루어질 때, 주기적인(또는 주기적인 것에 가까운) 잡음 특징을 관찰할 수 있다.
따라서, 낮은 복잡도를 유지하면서 주기적이거나 주기적인 것에 가까운 특징을 가지지 않은 방식으로 비트들이나 심벌들을 인터리빙함으로써, 종래 기술의 인터리버들의 한계를 극복할 수 있는 인터리빙 구조를 제공하는 것이 바람직하게 된다.
본 발명의 이들 및 다른 목적, 특징 및 장점은, 도면과 함께 고려되는 본 발명의 후속하는 상세한 설명을 고려함으로써 분명해진다.
도 1은 본 발명의 일 실시예에 따른 심벌 인터리버를 이용하는 통신 시스템의 송신기 부분의 기능 블록들을 도시하는 도면.
도 2는 본 발명의 일 실시예에 따른 인터리빙된 데이터를 운반하는데 사용하기 위한 데이터 패킷(200)을 위한 포맷 예를 도시하는 도면.
도 3은 본 발명의 일 실시예에 따라 구성된 심벌 인터리버를 이용하는 통신 시스템의 수신기 부분의 기능 블록들을 도시하는 도면.
도 4는 본 발명의 일 실시예에 따른 인터리버의 블록도.
도 5는 본 발명의 일 실시예에 따라 도 4에 도시된 인터리버 장치를 사용하는 데이터를 인터리빙하는 방법을 도시하는 흐름도.
도 6은 본 발명의 일 실시예에 따라 도 4에 도시된 인터리버 장치를 사용하는 데이터를 인터리빙하는 방법을 도시하는 흐름도.
도 7은 본 발명의 일 실시예에 따라 도 4에 도시된 인터리버의 대안적인 실시예를 도시하는 블록도.
도 8은 본 발명의 일 실시예에 따라 구성된 인터리버를 포함하는 송신 시스템의 기능 블록도.
도 9는 본 발명의 일 실시예에 따라 구성된 인터리버를 포함하는 송신 시스템의 기능 블록도.
도 10은 본 발명의 일 실시예에 따라 도 8에 도시된 인터리버 장치를 사용하 는 데이터를 인터리빙하는 방법을 도시하는 흐름도.
도 11은 본 발명의 일 실시예에 따라 도 9에 도시된 인터리버 장치를 사용하는 데이터를 인터리빙하는 방법을 도시하는 흐름도.
도 12는 데이터 송신 시스템들에서 사용하기에 적합한 본 발명의 일 실시예에 따른 인터리버의 기능 블록도.
도 13은 본 발명의 일 실시예에 따른 송신 시스템들에서 사용하기에 적합한 인터리버의 기능 블록도.
도 14는 본 발명의 일 실시예에 따른 송신 시스템들에서 사용하기에 적합한 인터리버의 기능 블록도.
도 15는 본 발명의 일 실시예에 따른 송신 시스템들에서 사용하기에 적합한 인터리버의 기능 블록도.
후속하는 상세한 설명에서, 제한이 아닌 설명의 목적으로, 특정 세부 사항을 개시하는 실시예들의 예가 본 발명의 가르침에 따른 실시예의 완전한 이해를 제공하기 위해 기술된다. 하지만, 본 개시물의 혜택을 누리는 당업자에게는 본 명세서에서 개시된 특정 세부 사항들로부터 벗어나는 본 발명의 가르침에 따른 다른 실시예들이 첨부된 청구항들의 범주 내에 있음이 명백해진다.
게다가, 공지된 장치와 방법들의 설명은 실시예들의 설명을 불명료하지 않게 하기 위해 생략될 수 있다. 그러한 방법들과 장치는 본 명세서의 가르침 범주 내에 있는 것으로 의도된다.
시스템 블록도( System Block Diagram )
도 1은 본 발명의 실시예들에 따른 인터리빙 방법, 시스템 및 장치를 구현하기에 적합한 통신 시스템(1)을 포함하는 송신기(100) 예의 기능 블록도이다. 본 명세서에서 사용된 "데이터"라는 용어는 비디오, 오디오, 텍스트, 그래픽, 멀티미디어, 음성, 및 명령을 포함하는 -하지만 이들에 국한되지 않는- 전자 형태로 나타난 것과 같은 임의의 타입의 정보와 제어 정보를 가리킨다. 데이터라는 용어는 본 명세서에서 2진 숫자들을 포함하는 심벌들뿐만 아니라, 2진 숫자들(비트들)을 가리키기 위해 사용된다.
당업자라면 알 수 있듯이, 도 1과 다른 도면에 도시된 다양한 기능은 소프트웨어-제어된 마이크로프로세서, 배선에 의한(hard-wired) 논리 회로들, 및 그것들의 다양한 결합을 사용하는 물리적인 구현에 적합하다. 설명 목적상, 본 명세서의 도면들은 개별 블록들로서 관련된 기능들을 예시한다. 하지만, 예시된 분리된 기능 블록들에 따라 수행하도록 배치되더라도 이러한 기능들을 구현하는 것이, 개시된 본 발명의 다양한 실시예들의 범주 또는 본 개시물의 가르침으로부터 벗어나지 않고 시스템의 서브시스템들과 물리적인 구성 요소들에 걸쳐 분포되고/분포되거나 싱글 서브시스템이나 구성 요소 내에 통합되는 것으로 발견될 수 있다는 것이 쉽사리 이해된다.
데이터 송신기( Data Transmitter )(100)
데이터 송신기(100)는 송신기의 전단에 패킷 포맷터(formatter)(139)를 통해 결합된 데이터 비트-심벌 변환기(10)를 포함한다. 데이터 소스(5)는 송신기 전단(159)에 의해 무선 채널(air channel)을 통해 송신될 데이터를 제공한다. 다수의 디바이스가 송신 매체로의 액세스를 공유하고, MAC(medium access control) 기능 층(106)이 송신기(100)에 관한 매체 액세스 제어를 제공한다. 송신될 정보를 나타내는 데이터 비트들의 시퀀스는 MAC(106)에 의해 송신기(100)에 제공된다.
데이터 송신기(100)는 멀티-캐리어(multi-carrier) 송신 포맷(예컨대, OFDM)이나 싱글-캐리어(single-carrier) 송신 포맷(예컨대, SCBT)을 구현하기에 적합한 공통 송신기 구성을 예시한다.
비트-심벌 변환기(bit to symbol converter)
비트-심벌 변환기(10)는 코더(102), 인터리버(10), 및 비트-심벌 맵퍼(119)를 포함한다. 본 발명은 코더(102), 인터리버(10), 및 비트-심벌 맵퍼(119)에 관한 다양한 배치를 예측한다. 다양한 가능한 구성예들 중 하나의 구성예 만이 도 1에 예시되어 있다.
비트-심벌 변환기(10)는 송신기(100)의 특별한 송신기 구성에 적합한 송신 구조에 따라, 비트 시퀀스들을 심벌들의 대응하는 시퀀스들로 변환한다. 예컨대, 본 발명의 일 실시예에서 다수의 캐리어 송신 구조가 송신기(100)에 의해 구현된다. OFDM 구성들에서 배치될 때에는, 비트-심벌 변환기(10)가 OFDM 송신 구조에 따른 심벌들을 제공하도록 구성된다.
본 발명의 또 다른 실시예에서는, 비트-심벌 변환기(10)가 싱글 캐리어 송신 구조에 의해 송신에 적합한 심벌들을 제공하도록 구성된다. 싱글 캐리어 송신 구조의 일 예는 SCBT 구조를 포함한다. SCBT 송신기에서 배치될 때 비트-심벌 변환기(10)는 SCBT 기술들에 따른 심벌들을 제공하도록 구성된다.
비트-심벌 변환기(10)는 심벌 시퀀스들을 패킷 포맷터(139)에 제공한다. 패킷 포맷터(139)는 심벌 시퀀스들을 포맷하고, 비트-심벌 변환기(10)에 의해 송신기 전단(159)에 제공된 심벌 시퀀스들을 포함하는 운반 준비 포맷팅된 패킷들을 제공한다. 송신기 전단(159)은 송신 패킷 포맷터로부터 적어도 하나의 캐리어로 송신 패킷들을 변조시킨다. 변조된 신호는 안테나 시스템(180)에 의해 공중 송신된다.
코더( Coder )
도 1의 코더 구성예에서는, 코더(102)가 송신기(100)를 통해 송신될 데이터 소스(5)로부터의 정보를 포함하는 비트 시퀀스들을 수신한다. 동작시 코더(102)는, 예컨대 MAC 층(106)으로부터 데이터를 수신한다. 본 발명의 일부 임의의 실시예들에서는, MAC 층이 패킷 헤더를 포함하는 데이터를 제공한다. 코더(102)는 적합한 코딩 기술에 따라 데이터를 인코딩한다. 코더(102)를 사용하는 구현에 적합한 코딩 기술들의 예에는, 콘볼루션(convolutional) 코드, 블록 코드, 연결(concatenated) 코드와 같은 순방향 에러 정정 코드들과 이들의 다양한 결합이 포함되지만 이들에 국한되지는 않는다. 본 발명의 일 실시예에서, 코더(102)는 FEC(Forward Error Correction) 구조를 구현하는 코더를 포함한다.
FEC 코드들은 MAC(106)에 의해 제공된 비트 시퀀스들로 여분의 비트들을 삽입하는 것에 의존한다. 송신기(100)가 버스티 송신 채널 환경에서 배치될 때에는, 여분의 비트들이 훼손될 수 있다. 그러한 훼손은 송신된 신호들이 수신되고 디코딩될 때 에러들을 초래하는 것으로 알려져 있다.
예컨대, OFDM 시스템에서는 페이딩된(faded) 서브캐리어 채널 부근의 서브캐리어들 상에서 변조된 심벌들이 페이딩된 서브캐리어에서 페이딩(fading)을 야기한 동일한 상태에 의해 불리한 영향을 받기가 더 쉽다. SCBT 시스템들, 특히 MMSE(Minimum Mean Square Error) 등화(equalization)를 이용하는 SCBT에서는 마찬가지로 버스티 채널 상태에 의해 불리한 영향을 받는다. 등화 후, SCBT 데이터의 싱글 블록 내의 심벌들 상의 잡음이 서로 관련된다. 코딩 구조에 관계없이, 코더(102)는 버스티 송신 채널들의 영향을 감소시키기 위해, 인터리버(103)에 코딩된 비트 시퀀스들을 제공한다.
인터리버( Interleaver )
인터리버(103)는 코더(102)로부터 데이터의 연속적인 각각의 부분들을 수신한다. 예컨대, 인터리버(103)는 인터리버(103) 입력에서 제 1 비트 시퀀스를 포함하는 연속적인 비트들을 수신한다. 인터리버(103)는 제 1 비트 시퀀스를 포함하는 연속적인 데이터 부분들을 재주문한다. 인터리버(103)는 출력에서 제 2 비트 시퀀스를 제공한다. 제 2 비트 시퀀스를 포함하는 데이터 부분들은, 인터리버(103)에 의해 구현된 대각선 판독 시퀀스와 대각선 기록 시퀀스에 의해 제 1 비트 시퀀스를 포함하는 데이터 부분들에 관련된다.
도 1에 예시된 본 발명의 실시예에 따라, 인터리버(10)는 코더(102)에 의해 제공된 코딩된 비트 시퀀스들의 형태로 각각의 연속적인 데이터 부분들을 수신한다. 인터리버(10)는 메모리(400)의 셀들에 시퀀스들의 연속적인 각각의 비트들을 기록하여, 메모리(400)의 적어도 하나의 대각선을 한정한다. 그러한 방식으로, 인터리버(10)는 대각선 기록 시퀀스에 따라 비트들을 기록한다.
인터리버(10)는 인터리버 출력에서 연속적인 데이터 부분들을 제공하기 위해 대각선 판독 시퀀스에 따라 메모리(410)로부터 비트들을 판독한다. 인터리버(10)의 출력에서 제공된 데이터 부분들의 시퀀스는 인터리버(10)의 입력에서 수신된 대응하는 데이터 부분들의 시퀀스와는 상이하다. 본 발명의 일 실시예에서, 이러한 차이는 출력 시퀀스와 입력 시퀀스 사이의 역 대각선(inverse diagonal) 관계를 그 특징으로 한다. 즉, 대각선 판독 시퀀스는 대각선 기록 시퀀스의 역이다.
인터리버 세부 기능 블록도( Interleaver Detailed Functional Block Diagram )
도 4는 도 1에 예시된 송신기(100)의 비트-심벌 변환기(10)를 포함하는 인터리버(103)의 기능 블록들의 추가 세부 사항을 예시한다. 이 실시예에서, 인터리버(103)는 메모리 제어기(420)에 결합된 적어도 하나의 M ×N 메모리(400)를 포함한다. M ×N 메모리(400)는 M개의 열들과 N개의 행을 포함하는 셀들의 매트릭스를 제공하도록 배치된 복수의 저장 셀들을 포함한다. 도 4에 예시된 메모리(400) 예는 3개의 행과 4개의 열, 즉 4 ×3 메모리를 포함한다. 하지만, 도 4에 예시된 메모리(400)를 포함하는 행들과 열들의 개수는 예시와 논의 편의를 위해 선택된 것임을 이해하게 된다. 본 명세서에 설명된 본 발명의 다양한 실시예들에 따른 인터리버들의 실제 구현예는 더 많은 수의 행과 열을 가질 수 있다. 본 발명은 구현시 인터리버 메모리를 포함하는 임의의 특별한 개수의 행과 열에 국한되지 않는다.
도 4에 예시된 구성예에 따르면, 인터리버(103)는 제 1 데이터 시퀀스(490)를 수신하기 위해 코더(102)와 통신을 한다. 제 1 시퀀스(490)는 데이터 부분(S1 내지 S12)과 같은 연속적인 각각의 데이터 부분들을 포함한다. 12개의 데이터 부분들이 본 명세서에서 논의의 편의를 위해 도면에 예시되어 있다. 하지만, 본 명세서를 읽음으로써 본 발명이 데이터 시퀀스(490)를 포함하는 데이터 부분들의 개수에 관해 제한을 받지 않는다는 것을 이해하게 된다.
인터리버(103)는 인터리버 출력에서 데이터 부분들의 제 2 시퀀스(491)를 제공한다. 인터리버(103)는 제 2 시퀀스를 맵퍼(119)에 제공하기 위해 맵퍼(119)(도 1에 가장 잘 예시됨)에 결합된다.
기록/판독 제어기(420)는 대각선 기록 시퀀스에 따라 메모리(400)의 대각선들(451 내지 456)에 데이터 시퀀스(490)의 연속적인 각각의 데이터 부분들을 기록하도록 동작한다. 대각선 기록을 실행하는 기록/판독 제어기의 결과로서, 메모리(400)는 인터리버 매트릭스를 포함한다. 그렇게 만들어진 인터리버 매트릭스는 도 4에 두 번 예시되어 있다. 이 매트릭스는 대각선 기록 동작의 논의를 위해 405에 예시되어 있고, 대각선 판독 동작을 설명하기 위해 410에도 예시되어 있다.
매트릭스(405)를 만들기 위한 대각선 기록 동작을 수행할 때, 메모리 제어기(420)는 대각선 기록 패턴에 따라 메모리(400)의 연속적인 각각의 대각선에 제 1 시퀀스(490)의 각각의 연속적인 데이터 부분들을 기록한다. 그렇게 할 때, 인터리버 매트릭스(405)가 만들어진다. 도 4의 예에서는, 제 1 시퀀스(490)가 연속적인 각각의 데이터 부분들(S1 내지 S12)을 포함한다. 매트릭스(405)는 제 1 시퀀스(490)의 인접하는 데이터 부분들이 매트릭스(405)의 행들과 열들에 관해 인접하지 않도록 배치된 데이터 부분들을 포함한다. 대신, 제 1 시퀀스(490)의 인접하는 데이터 부분들이 매트릭스(405)의의 대각선(451 내지 456)을 따라 인접해 있다.
대각선 판독 동작을 수행할 때, 메모리 제어기(420)가 인터리버(103)의 출력에서 데이터 부분들을 포함하는 제 2 데이터 시퀀스(491)를 제공하기 위해 대각선 판독 패턴에 따라 인터리버 매트릭스(410에 예시된 것과 같은)로부터 데이터 부분들을 판독한다. 제 2 시퀀스(491)는 제 1 데이터 시퀀스(490)의 인터리빙된 데이터 부분들을 포함한다. 본 발명의 일 실시예에서, 대각선 판독 패턴은 대응하는 대각선 기록 패턴의 역 패턴이다.
도 4의 예에 따르면, 인터리버 매트릭스(405/410)는 (M+N)-1개의 대각선, 즉 4 ×3 메모리에 관한 6개의 대각선(기록 동작 예시를 위해서는 451-456으로, 판독 동작 예시를 위해서는 457-462로 표시된)을 포함한다. 대각선 판독 패턴은 대각선들이 기록/판독 제어기(420)의 기록 동작 동안 기록되는 순서로 한정된다. 대각선 기록 패턴은 대각선들이 기록/판독 제어기(420)의 판독 동작 동안 판독되는 순서로 한정된다.
대각선 기록 방향은 각각의 대각선의 셀들이 기록되는 순서로 한정된다. 본 발명의 일 실시예에서, 제 1 대각선 기록 방향은 데이터 시퀀스(490)의 각각의 연속적인 데이터 부분들을 대각선(451-456)에 기록함으로써 한정된다. 각각의 대각선 에 관해, 제 1 기록 셀은 그 대각선의 가장 위, 가장 좌측의 셀이다. 대각선의 마지막 기록 셀은 그 대각선의 가장 아래, 가장 우측의 셀이다. 이 실시예는 도 4에 예시된 인터리버 매트릭스(405/410)를 만들어낸다.
본 발명의 또 다른 실시예에서는, 데이터 시퀀스(490)의 연속적인 각각의 데이터 부분들을 대각선(451-456)에 기록함으로써, 제 2 대각선 기록 방향이 한정된다. 각각의 대각선에 관해, 제 1 기록 셀은 그 대각선의 가장 아래, 가장 우측의 셀이다. 대각선의 마지막 기록 셀은 그 대각선의 가장 위, 가장 좌측의 셀이다. 마찬가지로, 제 1 대각선 기록 패턴과 제 2 대각선 기록 패턴은 매트릭스(410)를 포함하는 대각선들의 셀들이 판독되는 순서로 한정된다.
이 실시예에서, 데이터(비트들 또는 심벌들)의 인터리빙은 직사각형 메모리 블록을 사용하여 행해진다. M ×N의 데이터 비트들 또는 심벌들의 블록들은 크기가 M ×N인 직사각형 메모리 블록으로 대각선으로 기록된다. 이 데이터는 또한 메모리 블록으로부터 대각선으로 판독되지만, 반대 대각선 방향을 사용한다. 예컨대, 데이터가 최상부 좌측으로부터 최하부 우측까지 기록된다면, 최상부 우측으로부터 최하부 좌측까지(또는 최하부 좌측으로부터 최상부 우측까지) 판독된다.
이 경우, 데이터는 각 대각선으로부터 그리고 각 대각선 위에서 기록되고 판독된다. 도시된 예에서는 시퀀스[S1...S12]가 기록되고, 시퀀스[S4,S7,S2,S10,S5,S1,S12,S8,S3,S11,S6,S9]가 판독된다.
대각선으로 판독(및 기록)함으로써, 인터리버(103)는 결과로서 생기는 인터 리빙된 데이터가 임의의 주기적인 패턴을 가지지 않는다는 장점을 제공한다. 동시에, 이 인터리버의 구현 복잡성은 종래의 블록 인터리버의 구현 복잡성에 필적한다.
인터리버(103)의 인터리버 ( DHS ) 대안 실시예
도 7은 도 4에 예시된 인터리버(103) 예의 대안적인 실시예(703)를 예시하는 블록도이다. 인터리버(703)는 메모리 기록/판독 제어기(720)에 결합된 메모리(700)를 포함한다. 본 발명의 이 실시예에서, 메모리 기록 판독 제어기(720)는 시퀀스(790)의 연속적인 각각의 데이터 부분들을 메모리(700)의 번갈아가며 나타나는 대각선에 기록하도록 구성된다. 예컨대, 대각선(751)이 기록된 다음 대각선(755)이 기록된다. 다음에 대각선(752)이 기록되고, 대각선(756)이 기록되는 등으로 진행된다.
심벌 맵퍼( Symbol Mapper )
이제 도 1을 참조하면, 인터리버(103)를 구현하는 본 발명의 실시예에 관계없이, 인터리버(103)는 인터리빙된 비트들을 심벌 맵퍼(119)에 제공한다. 심벌 맵퍼(119)는 다양한 심벌 맵핑 기술 중 하나에 따라 비트들을 심벌들로 변환한다. 본 발명의 일 실시예에서, 심벌 맵퍼(119)는 데이터를 송신기(100)에 의해 이용된 변조 기술에 기초하여 선택될 수 있는 포맷에 따라 심벌들로 맵핑한다. 송신기(100)에 의한 구현과 본 발명의 인터리버들과 사용하기에 적합한 변조 기술들에는, 예컨대 OFDM 기술, SCBT 기술, 및 OFDM 포맷과 SCBT 포맷 중에서 선택하는 기술들이 포함된다.
싱글-캐리어 포맷에 따라 비트들을 심벌들로 맵핑하도록 구성될 때에는, 심벌 맵퍼(119)가 예컨대 QPSK(quadrature phase shift keying) 기술들, M-QAM(M-ary quadrature amplitude modulation), 및 다른 적합한 싱글 캐리어 기술들을 포함하는 변조 기술들을 이용한다. 심벌 맵퍼(119)의 대안적인 실시예가 130에 예시되어 있다.
OFDM과 같은 멀티플 캐리어 포맷에 따라 비트들을 심벌들로 맵핑하도록 구성될 때, 심벌 맵퍼(130)는 직렬-병렬 변환기(132), 적응성 변조기(134), 시간 영역 변환기(예컨대, 역 고속 푸리에 변환기)(136), 및 병렬-직렬 변환기(138)를 포함한다. 일 변형예에서, 심벌 맵퍼(130)는 비트들을 심벌들로 맵핑하기 위해 적응성 직교 주파수 분할 다중화(적응성-OFDM)를 포함한다.
예시적인 시스템(100)의 일 실시예에서, 송신 신호 포맷 선택 수단(미도시)이 심벌 맵퍼(119)가 코더/인터리버(105)에 의해 제공된 코딩되고 인터리빙된 데이터를 심벌들로 맵핑하기 위해, SCBT와 같은 싱글 캐리어 송신 포맷을 이용하는지, OFDM(130에서 표시된 것과 같은)과 같은 멀티 캐리어 송신 포맷을 이용하는지를 결정한다.
심벌 맵핑의 특별한 구현예에 관계없이, 심벌 맵퍼(119/130)에 의해 보호 간격 삽입기(150), 업컨버터(160), 고주파 송신 증폭기(170), 및 안테나 시스템(180)을 포함하는, 나머지 데이터 송신 사슬(chain)에 심벌들이 제공된다.
송신 패킷 포맷터( Transmit Packet Formatter )
심벌 맵퍼(119)는 심벌들을 운반 패킷 포맷터(139)에 제공한다. 도 2는 통신 송신기(100)의 데이터 송신시 구현하기에 적합한 데이터 패킷(200)의 구조물 예를 예시한다. 데이터 패킷(200)의 예에는 프리앰블(preamble) 시퀀스(210), 채널 등화 시퀀스(220), 패킷 헤더(230), 적어도 하나의 데이터 세그먼트(240-i), 및 데이터 세그먼트들(240-i) 사이에 인터리빙된 적어도 하나의 파일럿 심벌 세그먼트(250-i)가 포함된다.
본 발명의 일부 실시예들에서는, 프리앰블 시퀀스(210)가 AGC(automatic gain control) 시퀀스와, 데이터 수신기에 의해 사용하기 위한 동기화 시퀀스를 포함한다. 유익하게, 이 프리앰블은 일정한 길이의 시퀀스의 반복으로 이루어진다. 채널 등화 시퀀스(220)는 데이터 수신기에 의한 채널 등화를 촉진하기 위해 설계된 미리 결정된 시퀀스를 포함한다. 헤더(230)는 데이터 세그먼트들의 개수, 코딩 타입 등과 같은, 데이터 패킷에서 송신될 데이터에 대한 정보를 포함한다.
일 실시예에서, 프리앰블 & CE 시퀀스 발생기(145)는 심벌 맵퍼(119/130)로의 입력에서 제공된 데이터 내로 삽입하기 위한 CE 시퀀스들과 프리앰블에 관한 비트들을 제공한다. 본 발명의 일 실시예에서, 헤더 발생기는 송신될 각각의 데이터 패킷으로의 삽입을 위한 헤더 비트들을 공급한다. 헤더 비트들은 프리앰블과 CE 시퀀스들에 관해 사용된 포맷과 매칭되는 송신 포맷을 사용하여 심벌 맵퍼(119/130)에 의해 맵핑된다.
대안적으로, 프리앰블 & CE 시퀀스 발생기(146)는 프리앰블 & CE 시퀀스들에 관한 심벌들을 발생시키고, 이들 심벌은 심벌 맵퍼(119/130)의 출력에서 제공된 신호 내로 삽입된다. 프리앰블 & CE 시퀀스 발생기들은 심벌 맵퍼(119)에 관한 싱글 캐리어 송신 포맷이나, 130에서 예시된 심벌 맵퍼의 실시예(119)로서 제공된 것과 같은 멀티 캐리어 송신 포맷 중 하나를 이용한다.
일 실시예에서, 임의의 파일럿 심벌 발생기(140)가 송신기 시스템(100)에 의해 송신된 신호들의 수신기 검출을 촉진하기 위해 파일럿 심벌들을 발생시킨다. 일부 실시예들에서는, 프리앰블 & 채널 등화기(145)가 각 데이터 패킷의 시작에서 심벌 맵퍼(119/130)에 의해 제공된 데이터 내로 삽입되는 시퀀스를 발생시킨다. 일 실시예에서, 프리앰블 & 채널 등화기 시퀀스 발생기(145)는 프리앰블 시퀀스를 발생시키고, 채널 등화를 위해 사용된 시퀀스{예컨대, 훈련(training) 시퀀스}를 발생시킨다.
초기 통신을 촉진하기 위해, 프리앰블 시퀀스(210), 채널 등화 시퀀스(220), 및 패킷 헤더(230)를 포함하는 각 데이터 패킷(200)의 제 1 부분이 공통 데이터 송신 구조를 사용하여 송신된다.
이러한 공통 데이터 송신 구조는 선험적으로 모든 데이터 송신기와 데이터 수신기에 알려져 있고, 고정된다. 유익하게, 이러한 공통 데이터 송신 구조는 제 1 심벌 맵퍼(120)에 의해 이용된 동일한 싱글 캐리어 송신 포맷이나 제 2 심벌 맵퍼(130)에 의해 이용된 멀티 캐리어 송신 포맷을 이용한다. 이 경우, 데이터 패킷의 제 1 부분에 관한 심벌들은 적합한 데이터 심벌 맵퍼(119)에 의해 발생될 수 있다. 대안적으로, 프리앰블 & CE 시퀀스 발생기(145)는 직접 프리앰블 및 CE 시퀀스들에 관한 심벌들을 발생시킬 수 있다.
선택 가능한 송신 포맷들을 가능하게 하는 본 발명의 일 실시예에서는, 헤 더(230)가 데이터 패킷의 제 2 부분에서의 심벌들이 싱글 캐리어 송신 포맷(예컨대, SCBT)에 따라 맵핑되는지 또는 데이터 패킷의 제 2 부분에서의 심벌들이 멀티 캐리어 송신 포맷(예컨대, 적응성 OFDM)에 따라 맵핑되는지를 식별하는 하나 이상의 비트들을 포함한다. 일 실시예에서, 파일럿 시퀀스(250-i)가 데이터 세그먼트들(240-i) 사이에 삽입되어, 데이터 수신기가 클록/주파수 오프셋들과 채널 변화를 추적하는 것을 돕는다.
본 발명의 일 실시예에서는, 임의의 보호 간격 삽입기가 송신될 데이터 스트림 내로 보호 간격을 주기적으로 삽입한다. 보호 신호 삽입기는 각 블록 사이에 간극 간격을 생성하기 위해 송신될 심벌들의 각 블록 앞에 0(zero)들의 시퀀스 또는 순환식 접두부(cyclic prefix)를 삽입한다. 유익하게, 이는 데이터 수신기에서 채널 등화 요구 사항들을 완화시킬 수 있다. 예컨대, 일 실시예에서는 128개의 데이터 심벌들이 각 블록에서 송신될 수 있고, 32개의 심벌들이 송신을 위해 각 블록의 앞에 미리 매달려있을 수 있다. 대안적으로, 32개의 0들이 송신 전에 128개의 심벌들의 각 블록 앞에 놓일 수 있다.
송신기 전단( Transmitter Front End )
포맷터(139)에 의해 제공된 포맷팅된 패킷들은 업-컨버팅되고 송신기 전단(159)에 의해 증폭되고, 마지막으로 안테나 시스템(180)에 의해 송신된다. 일 실시예에서, 송신기 전단(159)은 업-컨버터 또는 업-샘플러, 필터, 및 디지털/아날로그 변환기(미도시)를 포함한다. 다른 편리한 송신기 전단 장치들이 이용될 수 있다. 안테나 시스템(180)은 안테나를 포함할 수 있거나, 예컨대 SDMA(space- division multiple access) 구조를 위한 다수의 안테나를 포함할 수 있다. 일반적으로, 데이터 송신기(100)는 역시 데이터 수신기와 프로세서를 포함하는 통신 디바이스에 포함될 수 있다. 통신 디바이스는 통신 디바이스에 기능성(functionality)을 제공하는 다른 요소들을 포함할 수 있다.
수신기( Receiver )
도 3은 데이터 수신기(300)의 일 실시예의 기능 블록도이다. 데이터 수신기(300)는 동기화 및 보호 간격 제거 블록(310), 주파수 영역 변환기(320), 채널 등화기(330), 채널 추정기(335), 역 주파수 영역 변환기(340), 포맷 선택 수단(350), 디맵퍼(demapper)(360), 및 디코더/디인터리버(decoder/deinterleaver)(370)를 포함한다.
일 실시예에서, 주파수 영역 변환기(320)는 FFT(fast Fourier Transform)를 수행한다. 하지만, 다른 변환들이 대신 수행될 수 있다. 또한 일 실시예에서, 역 주파수 영역 변환기(340)가 IFFT(inverse fast Fourier Transform)를 수행한다. 하지만, 다시 다른 변환들이 대신 수행될 수 있다. 게다가, 일 실시예에서 포맷 선택 수단(350)은 디멀티플렉서나 스위치를 포함한다. 비록 도 3에는 도시되어 있지 않지만, 대안적인 실시예에서는, 포맷 선택 수단(350)이 또한 역 주파수 영역 변환기(340)와 디맵퍼(360) 중 하나에 채널 등화기(330)의 출력을 선택적으로 제공하기 위한 멀티플렉서 또는 스위치를 포함할 수 있다. 디코더/디인터리버(370)는 에러 정정 디코더와 데이터 디인터리버를 포함한다. 에러 정정 디코더는 미리 한정된 콘볼루션 코드, 블록 코드 또는 연결 코드를 포함하는 이들의 일부 결합물에 따라 데 이터 비트들을 코딩할 수 있다.
조작상으로(operationally), 데이터 수신기(300)는 다음과 같이 일반적으로 기능을 한다. 동기화 및 보호 간격 제거 블록(310)은 수신 안테나 시스템(공간 다이버시티를 위한 다수의 안테나를 포함할 수 있는)과 다운-컨버터(down-converter) 블록(도 3에는 도시되어 있지 않음)으로부터 심벌들을 수신한다.
주파수 영역 변환기(320)는 복수의 심벌을 포함하는 동기화 및 보호 간격 제거 블록(310)으로부터 입력 신호를 수신하고, 그 입력 신호를 주파수 영역으로 변환한다. 채널 등화기(330)는 신호가 수신되는 통신 채널의 추정에 따라 변환된 신호를 등화시키고 제 1 신호를 출력한다. 채널 추정은 채널 추정 블록(335)으로부터 얻어질 수 있다. 채널 추정 블록(335)은 패킷(200)에서 채널 등화 시퀀스(220)와 같은 수신된 채널 등화 시퀀스를 사용하여 채널을 추정할 수 있다.
역 주파수 영역 변환기(340)는 제 1 신호를 수신하고, 제 1 맵핑된 신호를 시간 영역으로 변환하며, 제 2 신호를 출력한다. 포맷 선택 수단(350)은 제 1 신호와 제 2 신호 중에서 선택하고, 선택된 신호를 디맵퍼(360)에 출력한다. 유익하게, 포맷 선택 수단(350)은 데이터 패킷의 부분에 관한 미리 결정된 송신 포맷에 따라 각각의 데이터 패킷(예컨대, 프리앰블, CE 시퀀스, 및 헤더)의 제 1 부분에 관해 제 1 신호와 제 2 신호 중 하나를 선택한다. 이후, 프리앰블에서 하나 이상의 비트를 사용하여, 데이터 수신기(300)가 2개의 송신 포맷 중 어느 것이 데이터 페이로드를 가지는 데이터 패킷의 제 2 부분에 관해 사용되었는지를 결정할 수 있다.
데이터 송신 포맷이 싱글 캐리어 송신 포맷(예컨대, SCBT)일 때에는, 데이터 수신기(300)가 SCBT 신호를 디맵퍼(360)에 제공한다. 그렇지 않고, 데이터 송신 포맷이 멀티 캐리어 송신 포맷(예컨대, 적응성 OFDM)일 때에는, 데이터 수신기(300)가 채널 등화기(330)에 의해 제 1 신호 출력을 수신하고, 선택된 신호를 디맵퍼(360)에 제공한다. 디맵퍼(360)는 선택된 신호로부터의 심벌들을 일련의 비트들을 출력하기 위해 디맵핑한다. 마지막으로, 디코더/디인터리버(370)는 디맵핑된 비트들에 에러 정정 디코딩을 적용하고, 출력 신호를 만들어내기 위해 정정된 비트들을 디인터리빙한다.
일반적으로, 데이터 수신기(300)는 역시 데이터 송신기와 프로세서를 포함하는 통신 디바이스에 포함될 수 있다. 이 통신 디바이스는 통신 디바이스에 기능성을 제공하는 다른 요소들을 포함할 수 있다. 유익하게, 데이터 수신기(300)는 2개의 상이한 송신 포맷, 즉 싱글 캐리어 송신 포맷과 멀티-캐리어 송신 포맷 중 선택 가능한 포맷을 가지는 신호들을 수신하기 위한 매우 효율적인 구현예를 제공한다. 대부분의 블록들은 2개의 포맷에 관해 공통적인데 반해, SCBT 모드가 이용될 때에는 역 주파수 영역 변환기(340)가 이용된다.
주목된 것처럼, 이용된 데이터 속도들과, 점점 더 높은 속도로 동작하는 프로세서들의 발전에 따라, 도 1에 도시된 다양한 "부분들"이 소프트웨어-제어된 마이크로프로세서, 하드-와이어드 논리 회로들, 또는 이들의 결합물을 사용하여 물리적으로 구현될 수 있다.
데이터 송신기(100)가 2개의 가능한 데이터 송신 포맷들 중 선택된 포맷에 따라, 임의의 주어진 시각에 데이터를 송신하는 본 발명의 일 실시예에서는, 데이 터 수신기가 데이터를 수신하도록 구성될 수 있게 하기 위해서 어느 데이터 송신 포맷이 이용되는지를 결정하기 위한 기능성 블록들을 포함한다. 예컨대, 데이터 송신기(100)는 이러한 정보를 송신하는 데이터 패킷의 헤더에서 통신한다.
인터리빙 방법 예 1 - 대각선 기록 동작( Diagonal Write Operation )
도 5는 본 발명의 일 실시예에 따른 대각선 기록 시퀀스를 발생시키기 위한 방법의 단계들을 예시하는 흐름도이다. 논의를 쉽게 하기 위해, 이 방법 단계들은 도 4의 인터리버 장치에서 예시된 기록 대각선들(451-456)을 참조하여 설명된다.
도 5의 흐름도를 참조하면, 이 방법은 비트 시퀀스(490)의 제 1 비트(S1)로 제 1 대각선(도 4의 451)을 기록함으로써 시작한다. 먼저 비트(490)가 메모리(400)의 마지막 행(N){도 4에서 마지막 행(N)은 행(N)이다}과 제 1 열(M=1)에 의해 한정된 셀에 기록된다. 이 셀은 메모리(400)의 제 1 대각선(451)을 한정한다.
비트 시퀀스(490)의 다음 연속적인 비트(S2)가 제 2 대각선(도 4에서의 452)의 제 1 셀에 기록된다. 본 발명의 일 실시예에 관한 제 1 대각선 기록 방향{도 4의 407에서 표시된 것처럼 상부 좌측에서 하부 우측으로의}을 한정하기 위해, 제 2 대각선이 행(N-1)의 열(1)을 포함하는 제 1 셀에 의해 한정된다. 본 발명의 대안적인 실시예들에 관한 제 2 대각선 방향(408)을 한정하기 위해, 행(N)의 열(2)을 포함하는 제 2 대각선의 제 1 셀에 의해 제 2 대각선(452)이 한정된다.
실시예(대각선 방향에 관한)에 관계없이, 비트 시퀀스(490)의 연속적인 각각의 비트{이 실시예에서는 비트(S2,S3)}가 제 2 대각선의 연속적인 각각의 셀들에 기록된다.
비트 시퀀스(490)의 비트(S4)를 제 3 대각선의 제 1 셀, 즉 행(N-2)의 열(1)에 기록함으로써, 제 3 대각선(제 1 방향이 407에 표시되는 실시예들에 관한)이 한정된다. 비트 시퀀스(490)의 연속적인 각각의 비트들은 제 1 방향에서 제 3 대각선의 연속적인 각각의 셀들에 기록되고, 이는 제 3 대각선의 모든 셀들이 기록될 때까지 계속된다. 이 방법은 연속적인 각각의 대각선들에 관해 반복한다. 이러한 식으로 대각선 기록 패턴이 한정된다.
인터리빙 방법 예 1 - 대각선 판독 동작( Diagonal Read Operation )
도 6은 본 발명의 일 실시예에 따른 대각선 판독 동작을 실행하기 위한 방법의 단계들을 예시한다. 이 방법은 M ×N 매트릭스의 행(R)을 1로, 열(C)을 1로 선택함으로써 601에서 시작한다. 행=1, 열=1(예컨대, 도 5의 457에서 표시된 대각선)로 한정된 대각선은 단계(603)에서 판독된다. 이 방법은 C=M인지, 즉 이전 단계에서 판독된 열이 그 매트릭스에서의 마지막 열인지를 결정한다. 만약 마지막 열이 아니라면, C는 607에서 증가한다. 이 방법은 열(C)=2, 행(R)=1(예컨대, 도 5의 458로 표시된 대각선)로 설정한 것에 의해 한정된 대각선을 판독함으로써 단계(603)를 반복한다. 이 방법은 매트릭스에서의 마지막 열에 의해 한정된 대각선이 판독될 때까지 단계(605,607)를 반복한다. C=M(마지막 열)일 때에는, R이 증가되어 609에서 열(M), 행(2)이 선택된다. 이 방법은 행(R)이 매트릭스에서 마지막 행인지를 결정한다. 마지막 행이 아니라면, 열(M), 행(2)(예컨대, 도 4에서 461로 표시된 대각선)에 의해 한정된 대각선이 매트릭스로부터 판독된다.
C가 변경되지 않았으므로, C=M인지의 결정이 예가 되고, R이 609에서 증가된 다. 단계(611)는 대각선이 단계(603)에서 판독된 행(R)이 그 매트릭스에서 마지막 행이었는지를 결정한다. 마지막 행이 아니라면, C=M, R=3에 의해 한정된 대각선은 단계(603)에서 판독된다. 이 단계들은 마지막 행을 포함하는 대각선이 판독되었다는 것을 표시하는 R=(R+1)까지 반복한다. 이러한 식으로, 대각선 판독 패턴이 한정된다.
비트-심벌 변환기(Bit to Symbol Converter) - 예 1
도 8은 도 1에 예시된 비트-심벌 변환기(10)의 대안적인 실시예(80)의 기능 블록도이다. 이 실시예에서는 코더(802)로부터 코딩된 비트들을 수신하고 인터리빙된 코딩된 비트들을 맵퍼(819)로 제공하기 위해 인터리버(803)가 결합된다. 인터리버(802)는 도 4에 예시된 것과 같이 코딩된 비트들을 인터리빙하도록 구성된다. 본 발명의 대안적인 일 실시예에 따르면, 인터리버(803)는 도 7에 예시된 것과 같이 코딩된 비트들을 인터리빙하도록 구성된다. 인코딩된 인터리빙된 비트들은 심벌 맵퍼(819)에 의해 심벌들로 맵핑된다.
비트-심벌 변환기(Bit to Symbol Converter) - 예 2
도 9는 본 발명의 일 실시예에 따라 구성된 인터리버를 포함하는 비트-심벌 변환기를 포함하는 SCBT 송신 시스템의 기능 블록도이다. 이 실시예에서 인터리버(803)는 코더(802)로부터 코딩된 비트들을 수신하고, 인터리빙된 코딩된 비트들을 맵퍼(819)에 제공하도록 결합된다. 인터리버(802)는 도 4에 예시된 것과 같이 코딩된 비트들을 인터리빙하도록 구성된다. 본 발명의 대안적인 일 실시예에 따르면, 인터리버(803)는 도 7에 예시된 것과 같이 코딩된 비트들을 인터리빙하도록 구성된다. 인코딩된 인터리빙된 비트들은 심벌 맵퍼(819)에 의해 심벌들로 맵핑된다.
비트-심벌 변환기 방법(Bit to Symbol Converter Method) - 예 1
도 10은 본 발명의 일 실시예에 따라 비트들을 심벌들로 변환하는 방법을 예시하는 흐름도이다. 송신될 데이터를 포함하는 비트들은 801에서 수신된다. 이 비트들은 804에서 코딩된다. 코딩된 비트들은 대각선 기록 패턴에 따라 인터리버 매트릭스(도 4에서 405/410에서 예시된 예)에 기록된다. 807에서는 비트들이 수평 판독 패턴에 따라 인터리버 매트릭스로부터 판독되어, 인터리빙된 코딩된 비트들을 제공한다. 인터리빙된 코딩된 비트들은 807에서 심벌들로 맵핑된다.
비트-심벌 변환기 방법(Bit to Symbol Converter Method) - 예 2
도 11은 본 발명의 대안적인 일 실시예에 따라 비트들을 심벌들로 변환하는 방법을 예시하는 흐름도이다. 송신될 데이터를 포함하는 비트들이 901에서 수신된다. 이 비트들은 904에서 코딩된다. 코딩된 비트들은 905에서 심벌들로 맵핑된다. 맵핑된 심벌들은 대각선 기록 패턴에 따라 인터리버 매트릭스(도 4에서 405/410에 예시된 예)에 기록된다. 907에서 심벌들은 수평 판독 패턴에 따라 인터리버 매트릭스로부터 판독되어, 인터리빙된 심벌들을 제공한다.
블록도( Block Diagram )
도 12는 본 발명의 대안적인 실시예에 따라 구성된 비트-심벌 변환기(1200)를 포함하는 SCBT 송신 시스템의 기능 블록도이다. 변환기(1200)는 직렬/병렬 변환기(1201), 병렬로 배치된 복수의 코더/맵퍼(1203-1207), 병렬로 배치된 복수의 인터리버(1209-1213), 및 병렬/직렬 변환기(1250)를 포함한다.
비트들의 제 1 시퀀스(1280)가 직렬/병렬 변환기(1201)에 제공된다. 직렬 /병렬 변환기(1201)는 시퀀스(1280)를 복수의 시퀀스 부분으로 변환한다. 각 부분은 복수의 코더 맵퍼(1203-1207로 표시된) 중 대응하는 코더 맵퍼에 제공된다. 각 코더 맵퍼는 수신된 부분을 코딩하고 코딩된 수신된 부분을 심벌들로 맵핑한다. 각 코더/맵퍼는 복수의 인터리버(1209-1213으로 표시된) 중 대응하는 인터리버에 심벌들을 제공한다.
각 인터리버는 그것의 심벌들의 각각의 시퀀스를 대응하는 인터리버 매트릭스(4000-4007)에 기록한다. 각 매트릭스는 대각선 기록 패턴에 따라 기록된다. 각각의 매트릭스를 포함하는 심벌들이 대각선 판독 패턴에 따라 판독된다. 그러므로, 각 인터리버(1209-1213)는 병렬/직렬 변환기(1250)에 심벌들의 대응하는 인터리빙된 시퀀스를 제공한다. 병렬/직렬 변환기(1250)는 인터리빙된 시퀀스들을 병합하여, 인터리빙된 심벌들을 포함하는 제 2 시퀀스(1290)를 제공한다.
변환기( Converter ) - 예 3
도 13은 본 발명의 대안적인 일 실시예에 따른 비트-심벌 변환기(1300)의 기능 블록도이다. 비트-심벌 변환기(1300)는 직렬/병렬 변환기(S/P), 복수의 인코더(1301-1313), 복수의 맵퍼(1305-1315), 병렬/직렬 변환기(P/S)(1311), 및 인터리버(1320)를 포함한다. 비트-심벌 변환기(1330)는 변환기(1330)의 입력에서 제 1 직렬 비트 시퀀스(1302)를 수신한다. 이 비트 시퀀스는 S/P(1304)에 제공된다. S/P(1304)는 시퀀스를 복수의 병렬 비트 시퀀스로 분할한다. 논의의 목적상, 3개의 병렬 비트 시퀀스들이 도 13에서 S/P(1304)의 출력에 예시되어 있다. 하지만, 본 발명은 S/P(1304)에 의해 제공된 병렬 비트 시퀀스들의 개수에 대해 제한을 받지 않는다.
S/P(1304)의 출력에서의 각 비트 시퀀스는 대응하는 인코더(1301-1313)에 제공된다. 인코더(1301-1313)는 비트 시퀀스들을 인코딩하고, 각 출력들에서 인코딩된 비트 시퀀스들을 제공한다. 각각의 인코딩된 비트 시퀀스는 대응하는 맵퍼들(1305-1315)에 제공된다. 맵퍼들(1305-1315)은 비트 시퀀스들을 심벌 시퀀스들로 변환하고, 그 심벌 시퀀스들을 대응하는 맵퍼 출력들에서 제공한다. 심벌 시퀀스들은 P/S(1311)에 제공된다. P/S(1311)는 P/S(1311)의 출력에서 제 1 심벌 시퀀스{예컨대, 시퀀스(1350)}를 제공하기 위해 심벌 시퀀스들을 결합한다. 제 1 심벌 시퀀스는 인터리버(1320)에 제공된다.
인터리버(1320)는 대각선 인터리빙 매트릭스(1321)와 제어기(1323)를 포함한다. 인터리버(1320)는 대각선 기록 패턴에 따라 매트릭스(1321)의 대각선들에 제 1 심벌 시퀀스의 각각의 연속적인 심벌들을 기록한다. 인터리버(1320)는 시퀀스(1352)와 같은 제 2 심벌 시퀀스를 제공하기 위해 대각선 판독 패턴에 따라 매트릭스(1321)로부터 심벌들을 판독한다. 본 발명의 일 실시예에서, 대각선 판독 패턴은 대각선 기록 패턴의 역 패턴이다.
변환기( Converter ) - 예 4
도 14는 본 발명의 대안적인 일 실시예에 따른 비트-심벌 변환기(1400)의 기능 블록도이다. 비트-심벌 변환기(1400)는 직렬/병렬 변환기(S/P)(1403), 복수의 인코더(1405-1411), 복수의 인터리버(1413-1417), 복수의 맵퍼(1419-1428), 및 병렬/직렬 변환기(P/S)(1429)를 포함한다. 비트-심벌 변환기(1400)는 변환기(1400)의 입력에서 제 1 직렬 비트 시퀀스(1401)를 수신한다. 이 비트 시퀀스는 S/P(1403)의 입력에 제공된다. S/P(1403)는 그 시퀀스를 복수의 병렬 비트 시퀀스로 분할한다. 논의의 목적을 위해, 3개의 병렬 비트 시퀀스가 도 14의 S/P(1403)의 출력에서 예시된다. 하지만, 본 발명은 S/P(1403)에 의해 제공된 병렬 비트 시퀀스들의 개수에 대해 제한을 받지 않는다.
S/P(1403)의 출력에서는 각 비트 시퀀스가 대응하는 인코더(1405-1411)에 제공된다. 인코더들(1405-1411)은 비트 시퀀스들을 인코딩하고 각각의 출력에서 인코딩된 비트 시퀀스를 제공한다. 각각의 인코딩된 비트 시퀀스는 대응하는 인터리버(1413-1417)에 제공된다. 논의를 쉽게 하기 위해, 인터리버들(1413-1417)는 대각선 인터리버 매트릭스들(1413-1417)로서 도 14에 나타나 있다. 본 발명의 인터리버들의 다양한 실시예들에 관한 추가 세부 사항은 도 1 내지 도 15에 관해 본 명세서에 개시되어 있다. 그것에 따라 인터리버들(1413-1417)이 구성된다.
인터리버들(1413-1417)은 도 4와 도 7에 예시된 것과 같은 대각선 인터리빙 매트릭스들을 포함한다. 각각의 인터리버는 대각선 기록 패턴에 따라 매트릭스의 대각선들에 제 1 시퀀스{예컨대, 시퀀스(1402)}의 각각의 연속적인 비트들을 기록한다. 각 인터리버는 제 2 시퀀스{예컨대, 시퀀스(1430)}를 제공하기 위해 대각선 판독 패턴에 따라 그것의 매트릭스의 셀들로부터 각각의 연속적인 비트들을 판독한다. 제 2 시퀀스는 제 1 시퀀스의 인터리빙된 비트들을 포함한다. 본 발명의 일 실시예에서, 대각선 판독 패턴은 대각선 기록 패턴의 역 패턴이다. 적합한 대각선 판 독 패턴과 기록 패턴의 예는 본 명세서에서 도 4와 도 7에 관해 논의된다.
인터리버들(1413-1417)로부터의 비트 시퀀스들은 맵퍼들(1419-1423)의 대응하는 입력들에 제공된다. 맵퍼들(1419-1423)은 비트 시퀀스들을 심벌 시퀀스들에 맵핑하고, 대응하는 맵퍼 출력들에서 심벌 시퀀스들을 제공한다. 심벌 시퀀스들은 P/S(1429)에 제공된다. P/S(1429)는 P/S(1429)의 출력(1431)에서 직렬 심벌 시퀀스를 제공하기 위해 심벌 시퀀스들을 결합한다.
변환기( Converter ) - 예 5
도 15는 본 발명의 대안적인 일 실시예에 따른 비트-심벌 변환기(1500)의 기능 블록도이다. 비트-심벌 변환기(1500)는 직렬/병렬 변환기(S/P)(1502), 복수의 인코더(1503-1509), 병렬/직렬 변환기(P/S)(1511), 인터리버(1513), 및 맵퍼(1515)를 포함한다. 비트-심벌 변환기(1500)는 변환기(1500)의 입력(1501)에서 직렬 비트 시퀀스를 수신한다. 이 비트 시퀀스는 S/P 변환기(1502)의 입력에 제공된다. S/P(1502)는 그 시퀀스를 복수의 병렬 비트 시퀀스로 분할한다. 논의의 목적을 위해, 3개의 병렬 비트 시퀀스가 도 15의 S/P(1502)의 출력에서 예시된다. 하지만, 본 발명은 S/P(1502)에 의해 제공된 병렬 비트 시퀀스들의 개수에 대해 제한을 받지 않는다.
S/P(1502)의 출력에서의 각각의 비트 시퀀스는 대응하는 인코더(1503-1509)에 제공된다. 인코더들(1503-1509)은 비트 시퀀스들을 인코딩하고, 각각의 출력들에서 인코딩된 비트 시퀀스들을 제공한다. 각각의 인코딩된 비트 시퀀스는 P/S 변환기(1511)에 제공된다. P/S 변환기(1511)는 비트 시퀀스들을 결합하여, P/S 변환 기(1511)의 출력에서 비트 시퀀스(1520)와 같은 제 1 비트 시퀀스를 제공한다.
P/S 변환기(1511)의 출력에서의 제 1 비트 시퀀스(예컨대, 1520)는 대응하는 인터리버(1513)에 제공된다. 논의를 편하게 하기 위해, 인터리버(1513)는 도 15에서 대각선 인터리버 매트릭스로서 나타나 있다. 인터리버(1513)의 대각선 매트릭스들을 구현하기에 적합한 본 발명의 다양한 실시예들에 관한 추가 세부 사항은 도 1 내지 도 15에 관해 본 명세서에 개시되어 있다.
인터리버(1513)는 대각선 기록 패턴에 따라 매트릭스(1513)의 대각선들에 제 1 시퀀스의 각각의 연속적인 비트들(1520)을 기록한다. 인터리버(1513)는 제 2 비트 시퀀스{예컨대, 시퀀스(1522)}를 제공하기 위해 대각선 판독 패턴에 따라 그것의 매트릭스의 셀들로부터 각각의 연속적인 비트들을 판독한다. 제 2 시퀀스는 제 1 시퀀스의 인터리빙된 비트들을 포함한다. 본 발명의 일 실시예에서, 대각선 판독 패턴은 대각선 기록 패턴의 역 패턴이다. 적합한 대각선 판독 패턴과 기록 패턴의 예들이 도 4와 도 7에 관해 본 명세서에서 논의된다.
비트 시퀀스(1522)가 맵퍼(1515)에 제공된다. 맵퍼(1515)는 송신 포맷에 따라 비트들을 심벌들로 맵핑한다. 적합한 송신 포맷에는 OFDM 포맷과 SCBT 포맷에 포함되지만 이들에 국한되지는 않는다. 맵퍼(1515)는 인터리버(1500)의 출력에서 심벌들을 제공한다.
바람직한 실시예들이 본 명세서에서 도시되었지만, 여전히 본 발명의 개념과 범주 내에 있는 많은 변형예가 가능하다. 당업자에게는 본 명세서의 상세한 설명부, 도면, 및 청구항을 검사한 후 그러한 변형예가 명확하게 된다. 그러므로, 본 발명은 첨부된 청구항들의 취지와 범주 내에 있는 것을 제외하고는 제한되어서는 안 된다.
전술한 바와 같이, 본 발명은 데이터 통신 분야, 특히 OFDM 시스템들과 SCBT 시스템들을 포함하는 다양한 송신 시스템들에서 전개하기에 적합한 비트들이나 심벌들을 인터리빙하는 시스템 및 방법 분야에 이용 가능하다.

Claims (16)

  1. 데이터 부분들의 인터리빙된 제 2 시퀀스를 제공하기 위해, 데이터 부분들의 제 1 시퀀스를 포함하는 데이터 부분들을 인터리빙하는 방법으로서,
    대각선 기록 패턴에 따라 데이터 부분들의 인코딩된 상기 제 1 시퀀스의 연속적인 데이터 부분들 각각을 메모리에 기록하는 단계와,
    대각선 판독 패턴에 따라 상기 메모리로부터 상기 데이터 부분들을 판독하여, 데이터 부분들의 상기 제 2 시퀀스를 포함하도록 데이터 부분들의 상기 인코딩된 제 1 시퀀스의 데이터 부분들을 인터리빙하는 단계를
    포함하며, 상기 대각선 기록 패턴과 상기 대각선 판독 패턴은 인터리빙된 데이터 부분들이 주기적인 패턴을 갖지 않도록 선택되고, 연속적인 데이터 부분들 각각을 메모리에 기록하는 단계는 상기 메모리의 제 1 부분을 포함하는 대각선과 상기 메모리의 제 2 부분을 포함하는 대각선에 번갈아가며(alternately) 기록함으로써 수행되며, 상기 대각선 기록 패턴은 상기 대각선 판독 패턴의 역(inverse)인, 데이터 부분들의 제 1 시퀀스를 포함하는 데이터 부분들을 인터리빙하는 방법.
  2. 제 1항에 있어서,
    상기 데이터 부분들 각각은 2진 숫자(비트)를 포함하는, 데이터 부분들의 제 1 시퀀스를 포함하는 데이터 부분들을 인터리빙하는 방법.
  3. 제 1항에 있어서,
    상기 데이터 부분들 각각은 심벌(symbol)을 포함하는, 데이터 부분들의 제 1 시퀀스를 포함하는 데이터 부분들을 인터리빙하는 방법.
  4. 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법으로서,
    송신될 정보를 나타내는 비트들의 제 1 시퀀스를 포함하는 데이터를 수신하는 단계,
    비트들의 인코딩된 제 1 시퀀스를 제공하기 위해, 비트들의 상기 제 1 시퀀스를 인코딩하는 단계,
    대각선 기록 패턴에 따라 비트들의 인코딩된 상기 제 1 시퀀스의 연속적인 비트들 각각을 직사각형 메모리에 기록하는 단계,
    상기 제 1 시퀀스의 인터리빙된 비트들을 포함하는 비트들의 인코딩된 제 2 시퀀스를 제공하기 위해, 대각선 판독 패턴에 따라 상기 메모리로부터 상기 비트들을 판독하는 단계,
    데이터 통신 채널을 통해 심벌들의 송신을 위해 비트들의 상기 인코딩된 제 2 시퀀스를 심벌들로 맵핑하는 단계를
    포함하며, 상기 대각선 기록 패턴과 상기 대각선 판독 패턴은 인터리빙된 비트들이 주기적인 패턴을 갖지 않도록 선택되고, 연속적인 데이터 부분들 각각을 직사각형 메모리에 기록하는 단계는 상기 메모리의 제 1 부분을 포함하는 대각선과 상기 메모리의 제 2 부분을 포함하는 대각선에 번갈아가며 기록함으로써 수행되며, 상기 대각선 기록 패턴은 상기 대각선 판독 패턴의 역인, 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법.
  5. 제 4항에 있어서,
    상기 인코딩 단계는 순방향 에러 정정 구조에 따라 비트들의 상기 제 1 시퀀스로 여분의 비트들을 삽입함으로써 실행되는, 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법.
  6. 제 4항에 있어서,
    상기 맵핑 단계는 OFDM(orthogonal frequency division multiplexing) 송신 구조에 따라 실행되는, 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법.
  7. 제 4항에 있어서,
    상기 맵핑 단계는 SCBT(Single Carrier Block Transmission) 송신 구조에 따라 실행되는, 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법.
  8. 삭제
  9. 제 4항에 있어서,
    대각선 기록 패턴에 따라 비트들의 상기 인코딩된 제 1 시퀀스의 연속적인 비트들 각각을 직사각형 메모리에 기록하는 단계는, 상기 메모리의 연속적인 각각의 대각선에 기록함으로써 실행되는, 채널에서 송신될 정보를 나타내는 비트들을 송신될 정보를 나타내는 심벌들로 변환하는 방법.
  10. 삭제
  11. 인터리버로서,
    메모리 판독 기록 제어기에 결합된 메모리를 포함하고,
    상기 메모리 판독 기록 제어기는 인터리빙 매트릭스를 한정하기 위해 대각선 기록 패턴에 따라, 비트들의 인코딩된 제 1 시퀀스의 연속적인 비트들 각각을 상기 메모리에 기록하도록 적응되고, 또한 대각선 판독 패턴에 따라 상기 인터리빙 매트릭스로부터 상기 비트들을 판독하여, 상기 인터리버의 출력에서 비트들의 인코딩된 제 2 시퀀스를 제공하도록 적응되고, 상기 메모리의 제 1 부분을 포함하는 대각선과 상기 메모리의 제 2 부분을 포함하는 대각선에 연속적인 비트들 각각을 번갈아가며 기록하도록 더 적응되며, 비트들의 상기 인코딩된 제 2 시퀀스는 상기 제 1 시퀀스의 인터리빙된 비트들을 포함하며, 상기 대각선 기록 패턴과 상기 대각선 판독 패턴은 인터리빙된 비트들이 주기적인 패턴을 갖지 않도록 선택되고, 상기 대각선 기록 패턴은 상기 대각선 판독 패턴의 역인, 인터리버.
  12. 비트-심벌 변환기(bit to symbol converter)로서,
    심벌들로 변환될 비트들의 제 1 시퀀스를 포함하는 데이터를 수신하기 위한 입력을 포함하고, 인코더 출력에서 비트들의 인코딩된 제 1 시퀀스를 제공하는 인코더,
    비트들의 상기 인코딩된 제 1 시퀀스를 수신하기 위해 상기 인코더에 결합된 인터리버로서, 상기 인터리버는 메모리 판독 기록 제어기에 결합된 메모리를 포함하고, 상기 메모리 판독 기록 제어기는 대각선 기록 패턴에 따라, 비트들의 상기 인코딩된 제 1 시퀀스의 각각의 연속적인 비트들을 상기 메모리에 기록하도록 적응되고, 또한 상기 인터리버의 출력에서 비트들의 인코딩된 제 2 시퀀스를 제공하기 위해, 대각선 판독 패턴에 따라 상기 메모리로부터 상기 비트들을 판독하도록 적응되고, 상기 메모리의 제 1 부분을 포함하는 대각선과 상기 메모리의 제 2 부분을 포함하는 대각선에 연속적인 비트들 각각을 번갈아가며 기록하도록 더 적응되며, 비트들의 인코딩된 제 2 시퀀스는 상기 제 1 시퀀스의 인터리빙된 비트들을 포함하는, 인터리버, 및
    상기 인터리버 출력에 결합되고, 데이터 통신 채널을 통해 상기 심벌들의 송신을 위해 비트들의 상기 인코딩된 제 2 시퀀스를 심벌들로 맵핑하도록 구성된 심벌 맵퍼를
    포함하며, 상기 대각선 기록 패턴과 상기 대각선 판독 패턴은 인터리빙된 비트들이 주기적인 패턴을 갖지 않도록 선택되고, 상기 대각선 기록 패턴은 상기 대각선 판독 패턴의 역인, 비트-심벌 변환기.
  13. 버스티(bursty) 송신 채널들에서 데이터 통신을 위한 심벌들로 데이터를 변환하는 방법으로서,
    심벌들로 변환될 비트들을 포함하는 데이터를 수신하는 단계,
    상기 수신된 데이터의 적어도 한 부분에 에러 정정 코드를 적용하는 단계,
    상기 수신된 데이터를 심벌들로 맵핑하는 단계,
    제 1항에 따른 방법에 의해 실행되는, 상기 수신된 데이터의 부분들을 인터리빙하는 단계,
    데이터 통신 채널에서 송신하기 위한 인터리빙된 데이터 부분들을 포함하는 심벌들을 제공하는 단계를
    포함하는, 버스티 송신 채널들에서 데이터 통신을 위한 심벌들로 데이터를 변환하는 방법.
  14. 데이터 송신 시스템으로서,
    송신될 정보를 나타내는 연속적인 비트들을 각각 인코딩하기 위한 데이터 인코더,
    상기 비트들을 인터리빙하기 위한 인터리버,
    상기 비트들을 수신하고 송신 포맷(format)을 사용하여 심벌들로 상기 비트들을 맵핑하도록 적응된 심벌 맵퍼
    를 포함하고,
    상기 인터리버는 메모리와 메모리 판독 기록 제어기를 포함하며, 대각선 기록 패턴에 따라 상기 메모리에 상기 비트들을 기록하도록 적응되고, 또한 대각선 판독 패턴으로 상기 메모리로부터 상기 비트들을 판독하여 분리하도록 적응되되, 상기 메모리 판독 기록 제어기는 상기 메모리의 제 1 부분을 포함하는 대각선과 상기 메모리의 제 2 부분을 포함하는 대각선에 비트들을 번갈아가며 기록하도록 적응되어,
    이를 통해 상기 데이터 송신 시스템은 심벌들을 송신하고, 상기 연속적인 비트들이 대각선 기록 패턴과는 상이한 심벌 패턴에 따라 분리되며, 상기 대각선 기록 패턴과 상기 대각선 판독 패턴은 인터리빙된 비트들이 주기적인 패턴을 갖지 않도록 선택되고, 상기 대각선 기록 패턴은 상기 대각선 판독 패턴의 역인, 데이터 송신 시스템.
  15. 제 14항에 있어서,
    상기 심벌 맵퍼는 OFDM 변조기를 포함하는, 데이터 송신 시스템.
  16. 제 14항에 있어서,
    상기 심벌 맵퍼는 SCBT 송신 구조에 따라 상기 비트들을 심벌들로 맵핑하는, 데이터 송신 시스템.
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